TWI760965B - 帶有具有梅花形狀的通道結構的立體記憶體元件及用於形成其的方法 - Google Patents

帶有具有梅花形狀的通道結構的立體記憶體元件及用於形成其的方法 Download PDF

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TWI760965B TW109143618A TW109143618A TWI760965B TW I760965 B TWI760965 B TW I760965B TW 109143618 A TW109143618 A TW 109143618A TW 109143618 A TW109143618 A TW 109143618A TW I760965 B TWI760965 B TW I760965B
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磊 薛
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Abstract

公開了立體(3D)記憶體元件及用於形成其的方法的實施例。在一個示例中，一種立體記憶體元件包括基底和通道結構，所述通道結構在所述基底之上垂直地延伸，並且具有在平面圖中包括多個花瓣的梅花形狀。所述通道結構包括，在所述多個花瓣中的各個花瓣中的電荷捕獲層、穿隧層、半導體通道和通道插塞。所述通道插塞位於所述電荷捕獲層、所述穿隧層和所述半導體通道之上並且與之接觸。

Description

帶有具有梅花形狀的通道結構的立體記憶體元件及用於形成 其的方法
本發明內容的實施例涉及立體(3D)記憶體元件及其製造方法。
透過改進過程技術、電路設計、程式設計演算法和製造過程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸逼近下限，平面製程和製造技術變得富有挑戰和代價高昂。因此，平面儲存單元的儲存密度逼近上限。
立體儲存架構可以解決平面儲存單元中的密度極限。立體儲存架構包括儲存陣列和用於控制存取儲存陣列的信號的週邊元件。
本文中公開了立體記憶體元件及其製造方法的實施例。
在一個示例中，一種立體記憶體元件包括基底和通道結構，所述通道結構在所述基底之上垂直地延伸，並且具有在平面圖中包括多個花瓣的梅花 形狀。所述通道結構包括，在所述多個花瓣中的各個花瓣中的電荷捕獲層、穿隧層、半導體通道和通道插塞，其中，所述通道插塞位於所述電荷捕獲層、所述穿隧層和所述半導體通道之上並且與之接觸。
在另一個示例中，一種立體記憶體元件包括：在平面圖中遵循梅花形狀的連續阻隔層、各自在橫向上被設置在位於所述梅花形狀的花瓣的相對應的頂點處的所述連續阻隔層的部分的上方的多個分離的電荷捕獲層、各自在橫向上被設置在位於所述梅花形狀的所述花瓣的所述相對應的頂點處的所述多個分離的電荷捕獲層中的相對應的電荷捕獲層的上方的多個分離的穿隧層以及各自在橫向上被設置在位於所述梅花形狀的所述花瓣的所述相對應的頂點處的所述多個分離的穿隧層中的相對應的穿隧層的上方的多個分離的半導體通道。
在另一個示例中，公開了一種用於形成立體記憶體元件的方法。形成在基底之上垂直地延伸並且在平面圖中具有梅花形狀的通道孔。依序地形成沿所述通道孔的側壁各自遵循所述梅花形狀的阻隔層、電荷捕獲層、穿隧層和半導體通道層。在所述半導體通道層上方形成保護層，以使得位於所述梅花形狀的各個頂點處的所述保護層的頂點厚度大於位於所述梅花形狀的邊緣處的所述保護層的邊緣厚度。移除位於所述梅花形狀的所述邊緣處的所述保護層的部分，以使得曝露位於所述梅花形狀的所述邊緣處的所述半導體通道層的部分。移除位於所述梅花形狀的所述邊緣處的所述半導體通道層的所曝露的部分、所述穿隧層的相對應的部分和所述電荷捕獲層的相對應的部分以將所述半導體通道層拆分成多個分離的半導體通道、將所述穿隧層拆分成多個分離的穿隧層和將所述電荷捕獲層拆分成多個分離的電荷捕獲層。
在又另一個示例中，公開了一種用於形成立體記憶體元件的方法。形成在基底之上垂直地延伸並且在平面圖中具有梅花形狀的通道孔。形成遵循所述梅花形狀的連續阻隔層。從外到內地在所述連續阻隔層的部分的上方形成多個分離的電荷捕獲層、多個分離的穿隧層和多個半導體通道，其中，所述電荷捕獲層中的各個電荷捕獲層、所述穿隧層中的各個穿隧層和所述半導體通道中的各個半導體通道被設置在所述梅花形狀的相對應的頂點處。形成多個分離的通道插塞，並且其各自被設置在所述多個分離的半導體通道中的相對應的半導體通道、所述穿隧層中的相對應的穿隧層和所述電荷捕獲層中的相對應的電荷捕獲層之上並且與之接觸。
本發明的一特徵在於，提供帶有具有梅花形狀的通道結構的立體記憶體元件，以增加儲存單元密度，而不增加通道結構密度或者儲存堆疊層級。梅花形狀可以具有多於兩個花瓣(例如，3、4、5個等)，其中，在這多於兩個花瓣中，分別形成分離的半導體通道，以使得在同一個平面中，可以為具有梅花形狀的各個通道結構，形成多於兩個儲存單元。由於“角效應”，沿具有梅花形狀的通道孔的側壁設置的薄膜的厚度，可以使得在梅花形狀的各個頂點處的薄膜厚度比在邊緣處的薄膜厚度大。透過利用由角效應引起的薄膜厚度分佈，半導體通道拆分製程，可以將連續半導體通道層分離成多個分立的具有或者不具有蝕刻停止層的半導體通道。因此，可以增加同一個平面中的每單位面積的儲存單元密度，以解決各種問題(例如通道孔階段性蝕刻和用於通道孔雙重圖案的互連)。
100:立體記憶體元件
101:通道結構
102:阻隔層
103:儲存堆疊層
104:電荷捕獲層
106:穿隧層
107:儲存薄膜
108:半導體通道
110:封蓋層
112:閘極線
200:通道結構
202A:花瓣
202B:花瓣
202C:花瓣
202D:花瓣
204:阻隔層
206:電荷捕獲層
206A:電荷捕獲層
206B:電荷捕獲層
206C:電荷捕獲層
206D:電荷捕獲層
207:儲存薄膜
208:穿隧層
208A:穿隧層
208B:穿隧層
208C:穿隧層
208D:穿隧層
210A:半導體通道
210B:半導體通道
210C:半導體通道
210D:半導體通道
212A:儲存單元
212B:儲存單元
212C:儲存單元
212D:儲存單元
214:核心封蓋層
216A:花瓣封蓋層
216B:花瓣封蓋層
216C:花瓣封蓋層
216D:花瓣封蓋層
226A:通道插塞
226B:通道插塞
226C:通道插塞
226D:通道插塞
302:阻隔層
304:電荷捕獲層
304A:電荷捕獲層
304B:電荷捕獲層
304C:電荷捕獲層
304D:電荷捕獲層
306:穿隧層
306A:穿隧層
306B:穿隧層
306C:穿隧層
306D:穿隧層
308:半導體通道層
308A:半導體通道
308B:半導體通道
308C:半導體通道
308D:半導體通道
310:保護層
310A:剩餘部分
310B:剩餘部分
310C:剩餘部分
310D:剩餘部分
312:空隙
332:核心封蓋層
334A:凹槽
334B:凹槽
334C:凹槽
334D:凹槽
336:通道插塞
336A:通道插塞
336B:通道插塞
336C:通道插塞
336D:通道插塞
400:方法
402:操作步驟
404:操作步驟
406:操作步驟
408:操作步驟
500:方法
504:操作步驟
506:操作步驟
508:操作步驟
510:操作步驟
512:操作步驟
514:操作步驟
516:操作步驟
518:操作步驟
520:操作步驟
被併入本文並形成說明書的一部分的附圖示出本發明內容的實施方式，並連同說明書一起進一步用來解釋本發明內容的原理，並使在相關領域中的技術人員能夠製造和使用本發明內容。
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本發明內容的各方面。注意的是，根據業界中的標準實踐，各種特徵沒有按比例繪製。事實上，為了論述的清楚，各種特徵的尺寸可以任意增加或減少。
圖1說明了具有環形通道結構的立體記憶體元件的一個橫截面的平面圖和另一個橫截面的俯視透視圖。
圖2A和2B說明了根據本發明內容的一些實施例的具有梅花形狀的一個示例性通道結構的橫截面的平面圖和一個橫截面的側視圖。
圖3A-3I說明了根據本發明內容的一些實施例的用於形成具有梅花形狀的通道結構的一種示例性製造製程。
圖4是根據一些實施例的用於形成帶有具有梅花形狀的通道結構的立體記憶體元件的一種示例性方法的流程圖。
圖5A和5B是根據一些實施例的用於形成帶有具有梅花形狀的通道結構的立體記憶體元件的另一種示例性方法的流程圖。
當結合附圖理解時，本發明內容的特徵和優點將從以下闡述的詳細描述變得更明顯，其中相似的參考符號標識相對應的的元件。在附圖中，相似的參考數位通常指示相同的、在功能上相似的和/或在結構上相似的元件。元件首次出現於的附圖，由在相對應的的參考數字中的最左邊的數字指示。
將參考附圖描述本發明內容的實施方式。
下文將參考附圖描述本發明的實施例中的技術方案。只要有可能，就將在所有附圖中使用相同的附圖標記指示相同或相似部分。顯然，所描述的實施例只是本發明的一些而非全部實施例。可以對各種實施例中的特徵進行交換和/或組合。本領域技術人員無需創造性勞動基於本發明的實施例獲得的其他實施例將落在本發明的範圍內。
現在將詳細參考在附圖中示出的本發明的示例性實施例。在可能的情況下，在所有附圖中使用相同的附圖標記來表示相同或相似的元件。
以下公開內容提供了許多不同的實施例或示例，用於實現所提供的主題的不同特徵。為了簡化本發明內容，下面描述元件和佈置的具體示例。當然，這些僅僅是示例，而不旨在是限制性的。例如，在下面的描述中，對第一特徵在第二特徵上或上方的形成，可以包括其中第一特徵和第二特徵直接接觸來形成的實施例，並且還可以包括其中另外的特徵可以形成在第一和第二特徵之間以使得第一和第二特徵可以不直接接觸的實施例。此外，本發明內容可以在各種示例中重複參考數位和/或字母。這種重複是出於簡單和清楚的目的，其本身並不決定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文可以使用空間相對術語，例如“下方”、“下面”、“下層”、“上面”、“上層”等來描述如圖所示的一個元件或特 徵與另一個元件或特徵的關係。空間上相關的術語旨在包括元件在使用或操作步驟中的不同方向(除了圖中所示的方位之外)。所述裝置可以面向其它方向(旋轉90度或在其它方向)，並且本文使用的空間上相關的描述符同樣可以相對應的地解釋。
雖然討論了特定的配置和佈置，但應理解，這僅為了說明性目的而完成。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不偏離本發明內容的精神和範圍。對相關領域中的技術人員將顯而易見的是，也可以在各種其它應用中使用本發明內容。
注意，在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可以包括特定特徵、結構或特性，但各個實施方式可能不一定包括特定特徵、結構或特性。而且，這樣的短語並不一定指同一實施方式。此外，當結合實施方式描述特定特徵、結構或特性時，其將在相關領域中的技術人員的知識內，以結合其它實施方式(不管是否被明確描述)來影響這樣的特徵、結構或特性。
通常，可以至少部分地從在上下文中的用法來理解術語。例如，至少部分地根據上下文，如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性，或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上下文，術語例如“一(a)”、“一個(an)”和“所述(the)”再次可以被理解為傳達單數用法或傳達複數用法。此外，再次至少部分地根據上下文，術語“基於”可被理解為不一定意欲傳達排他的一組因素，且可替代地允許不一定明確地描述的額外因素的存在。
應容易理解，在本發明內容中的“在……上”、“在……上面”和“在……之上”的含義應以最廣泛的方式被解釋，使得“在……上”不僅意指“直接在某物上”，而且還包括“在某物上”而在其之間有中間特徵或層的含義，以及“在……上面”或“在……之上”不僅意指“在某物上面”或“在某物之上”的含義，而且還可以包括其“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層(即，直接在某物上)的含義。
此外，空間相對術語例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在附圖中所示的另外的元件或特徵的關係。除了在附圖中描繪的定向以外，空間相對術語意欲還包括在使用或處理步驟中的設備的不同定向。裝置可以以另外方式被定向(旋轉90度或在其它定向處)，且在本文使用的空間相對描述符可以相對應的地同樣被解釋。
如在本文使用的，術語“基底”指隨後的材料層被添加到其上的材料。基底包括“頂”表面和“底”表面。基底的頂表面一般是半導體設備被形成於的地方，且因此半導體設備在基底的頂側處形成，除非另有規定。底表面與頂表面相對，且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括大量半導體材料(例如矽、鍺、砷化鎵、磷化銦等)。可選地，基底可以由非導電材料(例如玻璃、塑膠或藍寶石晶圓)製成。
如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部 分。層具有頂側和底側，其中層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個底層或上覆結構之上延伸，或可以具有比底層或上覆結構的寬度小的寬度。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在其處的任何組水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以包括在其中的一個或多個層，和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導電層和接觸層(其中形成接觸、互連線和/或垂直互連接入(VIA))和一個或多個介電層。
在本發明內容中，為了描述的容易，“排”用於指沿著垂直方向的實質上相同的高度的元件。例如，字元線和底層閘極介電層可被稱為“排”，字元線和底層絕緣層可一起被稱為“排”，實質上相同的高度的字元線可被稱為“一排字元線”或類似術語等。
如在本文使用的，術語“名義上(標稱上)/名義上(標稱上)地”指在產品或過程的設計階段期間設置的元件或過程步驟的特性或參數的期望或目標值，連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的，術語“大約”指示可以基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%(例如，值的±10%、±20%或±30%)內變化的給定量的值。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段 期間設置的用於元件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)中變化。
在本發明內容中，術語“水平/水平地/橫向/橫向地”意指名義上平行於基底的橫向表面，以及術語“垂直”或“垂直地”意指名義上垂直於基底的橫向表面。
如在本文使用的，術語“3D記憶體”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串(在本文被稱為“記憶體串”，例如NAND串)的立體(3D)半導體設備，使得記憶體串在相對於基底的垂直方向上延伸。
下文的公開內容，提供了用於實施所提供的主題的不同特徵的多個不同實施例或示例。下文描述了元件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，下文的描述當中出現的在第二特徵上或之上形成第一特徵，可以包括所述第一特徵和第二特徵是可以直接接觸的特徵的實施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵、進而使得所述第一特徵和第二特徵不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為附圖標記的數位元和/或字母。這種重複的目的是為了簡化和清楚的目的，並且本身不指示所討論的在各種實施例和/或配置之間的關係。
在常規3D NAND快閃記憶體元件中，將儲存單元佈置在環形通道結構的陣列的不同平面中。例如，圖1說明了具有環形通道結構101的立體記憶體元件100的AA平面中的一個橫截面的平面圖和另一個橫截面的俯視透視圖。通道結構101垂直地在z方向上在基底(未示出)之上延伸。應當指出，在圖1中包括了x、y和z軸以進一步說明立體記憶體元件100中的元件的空間關係。x和y軸是在x-y平面中正交的，x-y平面平行於晶圓表面。基底包括橫向上在x-y平面中(即，在橫向方向上)延伸的兩個橫向表面：位於晶圓的正面上的頂表面，以及位於晶圓的與正面相對的背面上的底面。z軸垂直於x和y軸兩者。如本文中使用的，在基底在z方向上被放置在半導體元件的最低的平面中時，半導體元件(例如，立體記憶體元件100)的一個元件(例如，層或者元件)位於另一個元件(例如，層或者元件)“上面”、“之上”還是“之下”是在z方向(垂直於x-y平面的垂直方向)上相對於半導體元件的基底確定的。貫穿本發明內容應用了相同的用於描述空間關係的概念。
立體記憶體元件100還包括儲存堆疊層103，通道結構101垂直地延伸貫穿儲存堆疊層103。儲存堆疊層103包括位於在z方向上與通道結構101鄰接的不同平面中的多個閘極線112，以形成位於不同平面中的多個儲存單元。各個閘極線112在橫向上(例如，在x方向上)延伸，以變成立體記憶體元件100的字元線。儲存堆疊層103還包括位於相鄰的閘極線112之間的多個閘極到閘極介電層(未示出)。換句話說，儲存堆疊層103包括交織的閘極線112和閘極到閘極介電層。環形通道結構101在平面圖中從外到內包括形成儲存薄膜107、半導體通道108和封蓋層110的同心圓環。儲存薄膜107在平面圖中從外到內包括阻隔層102、電荷捕獲層104和穿隧層106。各個閘極線112和同一個平面中的阻隔層102、電荷捕獲層104、穿隧層106和半導體通道108的相對應的部分形成相對應 的儲存單元。
在該設計中，可以透過增加x-y平面中的通道結構101的密度和z方向上的閘極線112的數量(例如，儲存堆疊層103的級/層的數量)增加儲存單元密度，而同一個平面中的各個通道結構101的儲存單元的數量是固定的，即，為僅一個儲存單元。然而，隨著單元層/儲存堆疊層級的數量保持增長，例如超過96，管理蝕刻剖面控制、大小均勻性和生產率之間的基本權衡正在變得日益具有挑戰。例如，例如是通道孔階段性蝕刻，和用於通道孔雙重圖案的互連，這樣的問題已經由於增加了的通道結構密度和/或儲存堆疊層級，而遭遇嚴重挑戰。
根據本發明內容的各種實施例，提供帶有具有梅花形狀的通道結構的立體記憶體元件，以增加儲存單元密度，而不增加通道結構密度或者儲存堆疊層級。梅花形狀可以具有多於兩個花瓣(例如，3、4、5個等)，其中，在這多於兩個花瓣中，分別形成分離的半導體通道，以使得在同一個平面中，可以為具有梅花形狀的各個通道結構，形成多於兩個儲存單元。由於“角效應”，沿具有梅花形狀的通道孔的側壁設置的薄膜的厚度，可以使得在梅花形狀的各個頂點處的薄膜厚度比在邊緣處的薄膜厚度大。透過利用由角效應引起的薄膜厚度分佈，半導體通道拆分製程，可以將連續半導體通道層分離成多個分立的具有或者不具有蝕刻停止層的半導體通道。因此，可以增加同一個平面中的每單位面積的儲存單元密度，以解決上面描述的各種問題(例如通道孔階段性蝕刻和用於通道孔雙重圖案的互連)。
在本發明的其中一些實施例中，半導體通道拆分製程涉及對保護層(例如，氮化矽薄膜)的回蝕刻。在本發明的其中一些實施例中，保護層回蝕刻可以包括對保護層的氧化，之後跟隨對位於梅花形狀的頂點處的保護層的未 氧化部分有選擇地對位於邊緣處的所氧化部分進行濕式蝕刻。在本發明的其中一些實施例中，保護層回蝕刻可以包括：移除保護層以擴大通道結構的核心的大小的濕式/乾式蝕刻。在保護層回蝕刻之後，然後可以在使用保護層的剩餘部分作為蝕刻遮罩/蝕刻停止層的濕式蝕刻之後將半導體通道層(例如，多晶矽薄膜)拆分成分離的半導體通道。可以更容易地控制氧化製程(例如，原位蒸發(ISSG)氧化)和選擇性濕式蝕刻製程，因此更好地控制作為蝕刻遮罩/蝕刻停止層的保護層的剩餘部分的厚度剖面。
在本發明的其中一些實施例中，半導體通道拆分製程進一步涉及對位於梅花形狀的邊緣處(即，位於與半導體層在其處被蝕刻掉的部分相對應的位置處)的穿隧層和電荷捕獲層進行濕式蝕刻或者乾式蝕刻。這樣，將穿隧層和電荷捕獲層中的每一個，拆分成與分離的半導體通道相對應的分離的穿隧層和電荷捕獲層。
在本發明的其中一些實施例中，在通道結構的上端中(例如，分別在分離的半導體通道、分離的穿隧層和分離的電荷捕獲層之上並且與之接觸地)形成分離的通道插塞，以增加通道結構的上端的用於使位元線接觸著陸的接觸面積，因此增大用於位元線接觸的製程窗口。可以透過回蝕刻分離的穿隧層和分離的電荷捕獲層的剩餘部分(未被蝕刻的部分)的頂部、之後跟隨沉積與半導體通道相同的半導體材料(例如，多晶矽)來形成通道插塞。
圖2A和2B各自說明了根據本發明內容的一些實施例的具有梅花形狀的一個示例性通道結構200的一個橫截面的平面圖和一個橫截面的側視圖。在本發明的其中一些實施例中，圖2A和2B中的每一個示出了通道結構200的橫截面 AA’的側視圖，圖2A示出了通道結構200的橫截面BB’的平面圖，以及圖2B示出了通道結構200的頂表面或者橫截面DD’的平面圖。應當理解，儘管未在圖2A和2B中示出，但可以將在上面就圖1中的立體記憶體元件100描述的基底和具有交織的閘極線112和閘極到閘極介電層的儲存堆疊層103，類似地應用於具有通道結構200的立體記憶體元件。例如，立體記憶體元件可以包括：位於基底之上的具有交織的閘極線(字元線)和閘極到閘極介電層的儲存堆疊層，以及如在下面詳細描述的各自垂直地延伸貫穿基底之上的儲存堆疊層並且具有梅花形狀的通道結構200的陣列。基底(未示出)可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上有矽(SOI)或者任何其它合適的材料。在本發明的其中一些實施例中，基底是薄基底(例如，半導體層)，薄基底是透過磨削、濕式/乾式蝕刻、化學機械拋光(CMP)或者其任意組合從正常厚度被減薄的。
根據一些實施例，如在圖2A和2B中示出的，與常規的環形通道結構不同，通道結構200具有梅花形狀，梅花形狀在平面圖中具有四個花瓣202A、花瓣202B、花瓣202C和花瓣202D。在本發明的其中一些實施例中，各個花瓣202A、花瓣202B、花瓣202C或者花瓣202D具有標稱上相同的大小和形狀。在本發明的其中一些實施例中，相鄰的花瓣202A、花瓣202B、花瓣202C和花瓣202D被傾斜標稱上相同的角度(例如，90°)。梅花形狀可以具有位於相對應的花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的四個頂點。如在圖2A和2B中示出的，梅花形狀的相對應的花瓣202A、花瓣202B、花瓣202C或者花瓣202D的各個頂點可以是彎曲的。應當理解，在一些示例中，各個頂點也可以具有任何其它合適的形狀。梅花形狀可以還包括連接頂點的邊。換句話說，根據一些實施例，各個頂點是兩個邊在其處相交的凸角。
通道結構200可以包括遵循梅花形狀、並且沿通道結構200的通道孔的側壁被形成的儲存薄膜207。在本發明的其中一些實施例中，儲存薄膜207是在平面圖中從外到內按照該次序包括阻隔層204、電荷捕獲層206和穿隧層208的複合介電層。在本發明的其中一些實施例中，阻隔層204是遵循梅花形狀的連續層，而電荷捕獲層206和穿隧層208中的每一個分別包括多個拆開的電荷捕獲層206A、電荷捕獲層206B、電荷捕獲層206C、電荷捕獲層206D(可以一起或者單個地被稱為電荷捕獲層206)和多個拆開的穿隧層208A、穿隧層208B、穿隧層208C和穿隧層208D(可以一起或者單個地被稱為穿隧層208)。根據一些實施例，阻隔層204、電荷捕獲層206和穿隧層208中的每一個的厚度(在x-y平面中)是在平面圖中標稱上均勻的。即，阻隔層204可以具有標稱上均勻的厚度，電荷捕獲層206可以具有標稱上均勻的厚度，並且穿隧層208可以具有標稱上均勻的厚度。應當理解，在不同的示例中，阻隔層204、電荷捕獲層206和穿隧層208的厚度可以是標稱上相同或者不同的。
阻隔層204(也被稱為“阻隔氧化物”)可以沿通道孔的側壁被形成，並且可以包括氧化矽、氮氧化矽、高介電常數(高k)介電或者其任意組合。在本發明的其中一些實施例中，閘極介電層(未示出)在橫向上被設置在阻隔層204與閘極線(未示出)之間，或者是與阻隔層204接觸的閘極線的部分。例如，閘極介電層可以包括高k介電，高k介電包括但不限於氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鋯(ZnO2)、氧化鉭(Ta2O5)等。
電荷捕獲層206(也被稱為“儲存氮化物”)可以在阻隔層204上方被形成，例如作為與阻隔層204的整個內表面接觸的連續層，該連續層然後被拆 分成多個分離的電荷捕獲層206A、電荷捕獲層206B、電荷捕獲層206C和電荷捕獲層206D。在本發明的其中一些實施例中，電荷捕獲層206儲存電荷(例如，來自半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D的電子或者電洞)。電荷捕獲層206中的電荷的儲存或者移除可以影響半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D的開/關狀態和/或傳導性。電荷捕獲層206可以包括氮化矽、氮氧化矽、矽或者其任意組合。
穿隧層208(也被稱為“隧道氧化物”)可以在電荷捕獲層206的上方被形成，例如作為與電荷捕獲層206的整個內表面接觸的連續層。可以將電荷捕獲層206夾在兩個層：x-y平面中的阻隔層204和穿隧層208之間。電荷(例如，來自半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D的電子或者電洞)可以透過穿隧層208穿隧到電荷捕獲層206。穿隧層208可以包括氧化矽、氮氧化矽或者其任意組合。在本發明的其中一些實施例中，阻隔層204包括氧化矽，電荷捕獲層206包括氮化矽，並且穿隧層208包括氧化矽。對於3D NAND快閃記憶體的電荷捕獲類型，儲存薄膜207因此可以被稱為“ONO”儲存薄膜。
根據一些實施例，如在圖2A中示出的，通道結構200進一步包括分別位於四個花瓣202A、花瓣202B、花瓣202C和花瓣202D中的四個半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D。在本發明的其中一些實施例中，半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D是彼此分離的。各個半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D可以被設置在位於梅花形狀的花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的相對應的頂點處的穿隧層208的部分的上方。即，根 據一些實施例，各個半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D在梅花形狀的邊緣處是與其它的半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D斷開的。應當理解，在一些示例中，半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D可以在橫向上從梅花形狀的頂點延伸到邊，但在梅花形狀的邊緣處仍然與其它的半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D隔開一定的距離。
各個半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D可以提供透過穿隧層208穿隧到電荷捕獲層206的電荷(例如，電子或者電洞)。各個半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D可以包括矽(例如非晶矽、多晶矽或者單晶矽)。在本發明的其中一些實施例中，各個半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D包括多晶矽。根據一些實施例，如在圖2A中示出的，各個半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D的厚度(在x-y平面中)是在平面圖中標稱上均勻的。各個半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D的厚度可以在大約10奈米到大約15奈米之間，例如在10奈米到15奈米之間(例如是，10奈米、10.5奈米、11奈米、11.5奈米、12奈米、12.5奈米、13奈米、13.5奈米、14奈米、14.5奈米、15奈米、任何以這些值中的任意值為下界的範圍、或者在任何由這些值中的任意兩個值定義的範圍中)。
透過在通道結構200的梅花形狀的不同頂點處(例如，分別在花瓣202A、花瓣202B、花瓣202C和花瓣202D中)，將連續半導體通道(例如，圖1中 的108)分離成分離的半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D，圖2A和2B中的通道結構200在平面圖中在同一個平面中包括四個儲存單元212A、儲存單元212B、儲存單元212C和儲存單元212D，因此增大儲存單元密度。根據一些實施例，各個儲存單元212A、儲存單元212B、儲存單元212C或者儲存單元212D與花瓣202A、花瓣202B、花瓣202C和花瓣202D中的相對應的花瓣相對應。與花瓣202A、花瓣202B、花瓣202C和花瓣202D一樣，各個儲存單元212A、儲存單元212B、儲存單元212C或者儲存單元212D可以具有標稱上相同的大小和形狀，並且相鄰的儲存單元212A、儲存單元212B、儲存單元212C和儲存單元212D可以被傾斜標稱上相同的角度(例如，圖2A和2B中的90°)。各個儲存單元212A、儲存單元212B、儲存單元212C或者儲存單元212D可以包括相對應的分離的半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D。四個儲存單元共用連續阻隔層204，而各個儲存單元212A、儲存單元212B、儲存單元212C或者儲存單元212D具有其相對應的電荷捕獲層206A、電荷捕獲層206B、電荷捕獲層206C或者電荷捕獲層206D，並且具有其相對應的穿隧層208A、穿隧層208B、穿隧層208C、穿隧層208D。在平面圖中從外到內地設置阻隔層204、電荷捕獲層206A、電荷捕獲層206B、電荷捕獲層206C或者電荷捕獲層206D(一起形成電荷捕獲層206)和穿隧層208A、穿隧層208B、穿隧層208C、穿隧層208D(一起形成穿隧層208)。例如，儲存單元212A可以包括半導體通道210A和位於花瓣202A中的阻隔層204的部分、電荷捕獲層206A和穿隧層208A。類似地，儲存單元212B可以包括半導體通道210B和位於花瓣202B中的阻隔層204的部分、電荷捕獲層206B和穿隧層208B；儲存單元212C可以包括半導體通道210C和位於花瓣202C中的阻隔層204的部分、電荷捕獲層206C和穿隧層208C；儲存單元212D可以包括半導體通道210D和位於花瓣202D中的阻隔層204的部分、電荷捕獲層206D和穿隧層208D。可以將各個儲存單元212A、儲存單元212B、儲存單元212C或者 儲存單元212D電性連接到相對應的閘極線(未示出)。應當理解，在一些示例中，可以將儲存單元212A、儲存單元212B、儲存單元212C和儲存單元212D電性連接到同一個公共閘極線(未示出)。
在本發明的其中一些實施例中，根據一些實施例，如在圖2A中示出的，通道結構200還包括分別位於四個花瓣202A、202B、202C和202D中的四個花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D。在本發明的其中一些實施例中，與半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D一樣，花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D是彼此分離的。各個花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D可以被設置在位於梅花形狀的花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的相對應的頂點處的半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D中的相對應的半導體通道的上方。即，根據一些實施例，各個花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D在梅花形狀的邊緣處是與其它的花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D斷開的。在本發明的其中一些實施例中，各個花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D的厚度是在平面圖中非均勻的。例如，各個花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D的厚度可以在中部較大，並且向其邊緣處逐漸減小。各個花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D可以包括介電材料(例如氮化矽)。如在下面製造製程描述的，花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D可以是在從連續半導體通道層中拆分分離的半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D時充當蝕刻遮罩/停止層的保護層 (例如，氮化矽層)的剩餘部分(例如，未蝕刻的部分)。
在本發明的其中一些實施例中，通道結構200進一步包括填充通道結構200的剩餘空間的連續核心封蓋層214。根據一些實施例，在平面圖中，核心封蓋層214位於通道結構200的中部(核心)，並且被阻隔層204和花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D包圍。核心封蓋層214可以包括介電材料(例如氧化矽)。核心封蓋層214和花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D兩者可以為通道結構200提供機械支撐。在本發明的其中一些實施例中，核心封蓋層214和各個花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D包括不同的介電材料，例如位於核心封蓋層214中的氧化矽和位於花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C或者花瓣封蓋層216D中的氮化矽。因此，在其中移除儲存薄膜207的部分(例如，位於梅花形狀的邊緣處的)的一些情況下，核心封蓋層214可以針對蝕刻保護花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D，因此為通道結構200提供更好的機械支撐。應當理解，在一些示例中，可以用核心封蓋層214內的氣隙替換核心封蓋層214的部分。即，在一些示例中，可以用核心封蓋層214部分地填充通道結構200的剩餘空間。
在本發明的其中一些實施例中，根據一些實施例，如在圖2B中示出的，通道結構200進一步包括分別位於四個花瓣202A、花瓣202B、花瓣202C和花瓣202D中的四個通道插塞226A、通道插塞226B、通道插塞226C和通道插塞226D。在本發明的其中一些實施例中，通道插塞226A、通道插塞226B、通道插塞226C和通道插塞226D是彼此分離的。各個通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D可以在橫向上被設置在位於梅花形狀的花瓣 202A、花瓣202B、花瓣202C或者花瓣202D中的相對應的頂點處的阻隔層204的部分的上方。即，根據一些實施例，各個通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D在梅花形狀的邊緣處是與其它的通道插塞226A、通道插塞226B、通道插塞226C和通道插塞226D斷開的。在本發明的其中一些實施例中，各個通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D的厚度在平面圖中是非均勻的。例如，各個通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D的厚度可以在中部較大，並且向其邊緣處逐漸減小。
可以在橫向上將各個通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D與位於梅花形狀的相對應的花瓣202A、花瓣202B、花瓣202C或者花瓣202D中相對應的半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D、相對應的穿隧層208A、穿隧層208B、穿隧層208C、穿隧層208D和相對應的電荷捕獲層206A、電荷捕獲層206B、電荷捕獲層206C或者電荷捕獲層206D對齊。即，根據一些實施例，各個通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D例如透過具有相同的大小和形狀與位於同花瓣202A、花瓣202B、花瓣202C或者花瓣202D下面的相對應的半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D、相對應的穿隧層208A、穿隧層208B、穿隧層208C、穿隧層208D和相對應的電荷捕獲層206A、電荷捕獲層206B、電荷捕獲層206C或者電荷捕獲層206D的組合相匹配。在本發明的其中一些實施例中，在各個花瓣202A、花瓣202B、花瓣202C或者花瓣202D中，通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D的橫向尺寸大於半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D的橫向尺寸。例如，位於通道結構200的頂部中的通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D的大小大於位於下面的半導體通道210A、半導體通 道210B、半導體通道210C或者半導體通道210D的大小，因此增大用於在通道結構200的頂表面上，使位元線接觸著陸(Ianding)的接觸面積和製程窗口。在本發明的其中一些實施例中，分別在分離的通道插塞226A、通道插塞226B、通道插塞226C和通道插塞226D之上，並且與之接觸地設置四個分離的位元線接觸(未示出)。在本發明的其中一些實施例中，通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D還充當相對應的3D NAND儲存串的汲極的部分。儘管未示出，但應當理解，在一些示例中，各個通道插塞218A、218B、218C或者218D可以在橫向上進一步向外延伸，以便也與位於梅花形狀的相對應的花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的穿隧層208的部分對齊，或者以便也與位於梅花形狀的相對應的花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的穿隧層208和電荷捕獲層206的部分對齊。換句話說，可以在橫向上將各個通道插塞226A、226B、226C或者226D設置在位於梅花形狀的花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的相對應的頂點處的電荷捕獲層206的部分的上方，或者位於梅花形狀的花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的相對應的頂點處的阻隔層204的部分的上方。
各個通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D可以包括半導體(例如多晶矽)。在本發明的其中一些實施例中，各個通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D和各個半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D包括相同的半導體材料(例如多晶矽)。因此，在同花瓣202A、花瓣202B、花瓣202C或者花瓣202D中具有相同的材料的各個半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D與相對應的通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D之間的邊界/介面可以不是在通道結構200中可辨認的。如在 本文中闡述的，如在圖2B的側視圖中示出的，各個半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D與相對應的通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D之間的邊界/介面是與相對應的穿隧層208A、穿隧層208B、穿隧層208C、穿隧層208D的頂表面和相對應的電荷捕獲層206A、電荷捕獲層206B、電荷捕獲層206C或者電荷捕獲層206D的頂表面共面的。在本發明的其中一些實施例中，半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D、相對應的穿隧層208A、穿隧層208B、穿隧層208C、穿隧層208D和相對應的電荷捕獲層206A、電荷捕獲層206B、電荷捕獲層206C或者電荷捕獲層206D是與彼此共面的，並且各個半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D被設置在位於梅花形狀的同花瓣202A、花瓣202B、花瓣202C或者花瓣202D中的通道插塞226A、通道插塞226B、通道插塞226C和通道插塞226D中的相對應的一個通道插塞之下並且與之接觸。
在本發明的其中一些實施例中，通道結構200的上部包括位於梅花形通道的各個頂點處的從外到內按照該次序排列的連續阻隔層204、分離的通道插塞226A、通道插塞226B、通道插塞226C和通道插塞226D、分離的花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D以及連續核心封蓋層214。在本發明的其中一些實施例中，在通道插塞226A、通道插塞226B、通道插塞226C和通道插塞226D之下，通道結構200包括位於梅花形狀的各個頂點處的從外到內按照該次序排列的連續阻隔層204、分離的電荷捕獲層206A、電荷捕獲層206B、電荷捕獲層206C和電荷捕獲層206D、分離的穿隧層208A、208B、208C和208D、分離的半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D、分離的花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D以及核心封蓋層214。在本發明的其中一些實施例中，通道結構200 包括位於梅花形狀的邊緣處的從外到內按照該次序排列的連續阻隔層204、連續電荷捕獲層206、連續穿隧層208和連續核心封蓋層214。
儘管未在圖2A和2B中示出，但應當理解，可以包括任何其它合適的元件作為具有通道結構200的立體記憶體元件的部分。例如，可以在立體記憶體元件中包括用於金屬導線(即，將儲存單元212A、儲存單元212B、儲存單元212C和儲存單元212D電性連接到互連(例如，中段制程(MEOL)互連和後段制程(BEOL)互連的局部接觸(例如位元線接觸、字元線接觸和源線接觸)。例如，可以使用如上面描述的，從頂表面貫穿相對應的通道插塞226A、通道插塞226B、通道插塞226C或者通道插塞226D的位元線接觸對各個半導體通道210A、半導體通道210B、半導體通道210C或者半導體通道210D進行金屬導線。在本發明的其中一些實施例中，立體記憶體元件進一步包括週邊電路，例如用於促進儲存單元212A、儲存單元212B、儲存單元212C和儲存單元212D的操作步驟的任何合適的數位、類比和/或混合信號週邊電路。例如，週邊電路可以包括頁緩衝器、解碼器(例如，行解碼器和列解碼器)、感知放大器、驅動器、充電泵、電流或者電壓參考或者任何主動或者被動的電路元件(例如，電晶體、二極體、電阻器或者電容器)中的一項或多項。
應當理解，儘管圖2A和2B中的花瓣202A、花瓣202B、花瓣202C和花瓣202D的數量和半導體通道210A、半導體通道210B、半導體通道210C和半導體通道210D的數量是4，但具有梅花形狀的通道結構中的花瓣和其中的相對應的半導體通道的數量不限於是4，並且可以是任何大於2的整數(例如3、4、5等)。
圖3A-3I說明了根據本發明內容的一些實施例的用於形成具有梅花形 狀的通道結構的一種示例性製造製程。圖3A-3I中的每一個說明了形成通道結構時相對應的中間結構的FF’平面中的橫截面的平面圖以及中間結構的EE’平面中的另一個橫截面的側視圖。圖4是根據一些實施例的用於形成帶有具有梅花形狀的通道結構的立體記憶體元件的一種示例性方法400的流程圖。圖5A和5B是根據一些實施例的用於形成帶有具有梅花形狀的通道結構的立體記憶體元件的另一種示例性方法500的流程圖。圖3A-3I、4、5A和5B中描繪的立體記憶體元件的示例包括具有圖2A和2B中描繪的通道結構200的立體記憶體元件。將一起描述圖3A-3G、4、5A和5B。應當理解，方法400和500中示出的操作步驟不是具有排他性的，並且也可以在所說明的操作步驟中的任意操作步驟之前、之後或者之間執行其它的操作步驟。進一步地，可以同時地或者按照與圖4、5A和5B中示出的次序不同的次序執行這些操作步驟中的一些操作步驟。
參考圖4，方法400在操作步驟402處開始，在該操作步驟中，形成在基底之上垂直地延伸並且在平面圖中具有梅花形狀的通道孔。在本發明的其中一些實施例中，梅花形狀包括多個花瓣。根據一些實施例，花瓣的數量大於2。基底可以是矽基底。
如在圖3A中說明的，在基底(未示出)之上形成垂直地延伸並且在平面圖中具有帶有四個花瓣的梅花形狀的通道孔。可以使用微影、顯影和蝕刻使與通道孔的梅花形狀相對應的蝕刻遮罩(例如，軟蝕刻遮罩和/或硬蝕刻遮罩)成像。然後可以使用濕式蝕刻和/或乾式蝕刻(例如深反應離子蝕刻(DRIE))利用蝕刻遮罩貫穿堆疊結構地蝕刻通道孔，堆疊結構或者是包括交織的導體層和介電層的儲存堆疊層，或者是包括交織的犧牲層和介電層的介電堆疊層。
方法400繼續前進到操作步驟404，如在圖4中說明的，在該操作步驟中，形成遵循梅花形狀的連續阻隔層。在形成阻隔層之後，方法400然後繼續前進到操作步驟406，在該操作步驟中，在連續阻隔層的部分的上方從外到內地形成多個分離的電荷捕獲層、多個分離的穿隧層和多個半導體通道，其中，電荷捕獲層中的各個電荷捕獲層、穿隧層中的各個穿隧層和半導體通道中的各個半導體通道被設置在梅花形狀的相對應的頂點處。
在本發明的其中一些實施例中，為了形成多個分離的電荷捕獲層、多個分離的穿隧層和多個半導體通道，首先沿通道孔的側壁，從外到內按照該次序形成各自遵循梅花形狀的連續電荷捕獲層、連續穿隧層和連續半導體通道層。然後移除位於梅花形狀的邊緣處的連續電荷捕獲層、連續穿隧層和連續半導體通道層的相對應的部分以形成相對應的多個分離的電荷捕獲層、相對應的多個分離的穿隧層和相對應的多個半導體通道。
在本發明的其中一些實施例中，如在圖5A中示出的，在操作步驟504處，依序地形成沿通道孔的側壁的各自遵循梅花形狀的阻隔層、電荷捕獲層、穿隧層和半導體通道層。阻隔層、電荷捕獲層、穿隧層和半導體通道層中的每一個可以是連續的層。在本發明的其中一些實施例中，為了依序地形成阻隔層、電荷捕獲層、穿隧層和半導體通道層，沿通道孔的側壁依序地沉積氧化矽、氮化矽、氧化矽和多晶矽的層。沉積可以包括原子層沉積(ALD)。在本發明的其中一些實施例中，阻隔層、電荷捕獲層、穿隧層和半導體通道層中的每一個的厚度在平面圖中是標稱上均勻的。
如在圖3A中說明的，依序地形成沿通道孔的側壁和頂表面並且因此 在平面圖中各自遵循通道孔的梅花形狀的阻隔層302、電荷捕獲層304、穿隧層306和半導體通道層308。在本發明的其中一些實施例中，使用包括但不限於物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或者其任意組合的一種或多種薄膜沉積製程，沿通道孔的側壁和頂表面依序地沉積介電層(例如，一層氧化矽、一層氮化矽和一層氧化矽)以形成阻隔層302、電荷捕獲層304和穿隧層306。然後可以使用包括但不限於物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或者其任意組合的一種或多種薄膜沉積製程在氧化矽的層(穿隧層306)的上方沉積一層半導體材料(例如多晶矽)以形成半導體通道層308。在本發明的其中一些實施例中，使用保形塗層製程(例如原子層沉積(ALD))沉積阻隔層302、電荷捕獲層304、穿隧層306和半導體通道層308中的每一個，以使得阻隔層302、電荷捕獲層304、穿隧層306和半導體通道層308中的每一個可以具有在平面圖中在x-y平面中標稱上均勻的厚度。在本發明的其中一些實施例中，可以透過例如控制原子層沉積(ALD)的沉積速率和/或時間將半導體通道層308的厚度控制在大約10奈米到大約15奈米之間(例如，10奈米到15奈米之間)。
在本發明的其中一些實施例中，如在圖3A中示出的，在操作步驟506處，在半導體通道層上方形成保護層，以使得位於梅花形狀的各個頂點處的保護層的頂點厚度，大於位於梅花形狀的邊緣處的保護層的邊緣厚度。在本發明的其中一些實施例中，為了形成保護層，使用原子層沉積(ALD)在半導體通道層上方沉積一層氮化矽而不填充通道孔。根據一些實施例，保護層310的厚度在梅花形狀的頂點和邊之間不同。在本發明的其中一些實施例中，保護層310的頂點厚度t a 大於邊緣厚度t e 。可以使用包括但不限於物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或者其任意組合的一種或多種薄膜沉積製程， 在半導體通道層308的上方沉積一層氮化矽或者任何其它的與半導體通道層308的材料(例如，多晶矽)不同，並且可以形成其原生氧化物的合適材料以形成保護層310。在本發明的其中一些實施例中，原子層沉積(ALD)由於其精確控制沉積厚度的能力，而被用於沉積保護層310。在梅花形狀的各個頂點中，“角效應”可以使更多的沉積材料在兩個邊在其處相交的角處累積。因此，保護層310的厚度可以變得在各個頂點處比在邊緣處大。可以例如透過控制原子層沉積(ALD)的沉積速率和/或時間來控制保護層310的厚度，以確保期望的厚度分佈(例如，t a >t e )而不填充通道孔。即，可以將阻隔層302、電荷捕獲層304、穿隧層306、半導體通道層308和保護層310的總厚度控制為在通道孔的中部留下空隙312，這可以充當未來的製程的通道。
如在圖5A中示出的，在操作步驟508處，移除位於梅花形狀的邊緣處的保護層的部分(也可以被稱為保護層回蝕刻)，以使得曝露位於梅花形狀的邊緣處的半導體通道層的部分。在本發明的其中一些實施例中，可以在保護層回蝕刻中使用濕式/乾式蝕刻。濕式/乾式蝕刻的具體製程可以參考就圖3B作出的描述。在本發明的其中一些實施例中，氧化製程被用於保護層回蝕刻。在其中保護層310包括氮化矽的一個實施例中，原生氧化物(保護層310的所氧化的部分)包括氧化矽。應當理解，取決於氧化製程(例如，從原生氧化物移除氮原子和離子的廣度)，原生氧化物可以全部是氧化矽、全部是氮氧化矽或者是氧化矽和氮氧化矽的混合物。在本發明的其中一些實施例中，透過熱氧化製程使保護層310的部分氧化。使用分子氧作為氧化劑的乾式氧化或者使用水蒸氣作為氧化劑的濕式氧化可以被用於在例如不大於大約850℃的溫度下形成原生氧化物。例如，熱氧化可以包括ISSG製程，ISSG製程使用氧氣和氫氣來產生蒸汽形式的水。可以透過熱氧化溫度和/或時間來控制產生的原生氧化物的厚度。在本發明的其 中一些實施例中，透過濕式化學氧化製程(例如包括臭氧)使保護層310的部分氧化。在本發明的其中一些實施例中，濕式化學物是氫氟酸和臭氧的混合物(例如，FOM)。可以透過濕式化學物組成、溫度和/或時間來控制產生的原生氧化物的厚度。
由於頂點厚度與邊緣厚度之間的厚度差異，位於邊緣處的保護層310的部分可以比位於頂點處的保護層310的部分更快地被蝕刻。因此，透過控制蝕刻製程的停止時間(例如，如果氧化製程被用於保護層回蝕刻則透過控制熱氧化時間)，可以從保護層310形成位於梅花形狀的各個頂點處的保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D(例如，由於回蝕刻而具有減小了的厚度)。如在圖3B中示出的，保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D在梅花形狀的邊緣處被半導體通道層308覆蓋和隔開。
如在圖3B中示出的，保護層回蝕刻曝露位於梅花形狀的邊緣處的半導體通道層308的部分，留下位於梅花形狀的頂點處的保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D。可以使用任何對保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D有選擇性(例如，具有高於大約5的選擇性)的合適蝕刻劑，對保護層進行濕式/乾式蝕刻，直到位於梅花形狀的邊緣處的保護層被蝕刻掉、曝露位於梅花形狀的邊緣處的半導體通道層308的部分為止。在其中保護層310包括氮化矽的一些實施例中，貫穿空隙312地施加包括氫氟酸的濕式蝕刻劑，以有選擇地蝕刻掉包括氧化矽的原生氧化物，留下包括氮化矽的保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D。根據一些實施例，在蝕刻之後，曝露位於梅花形狀 的邊緣處的半導體通道層308的部分，而位於梅花形狀的頂點處的半導體通道層308的部分仍然被保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D(作為蝕刻遮罩/停止層)覆蓋和保護。
如在圖5A中示出的，在操作步驟510處，依序地移除位於梅花形狀的邊緣處的半導體通道的已曝露的部分、穿隧層的相對應的部分和電荷捕獲層的相對應的部分，以將半導體通道層分離成多個分離的半導體通道、將穿隧層拆分成多個分離的穿隧層，以及將電荷捕獲層拆分成多個分離的電荷捕獲層。
如在圖3C中說明的，移除位於梅花形狀的邊緣處的半導體通道層308(在圖3B中示出)的已曝露的部分，以將半導體通道層308分離成各自位於梅花形狀的相對應的頂點處的四個分離的半導體通道308A、半導體通道308B、半導體通道308C和半導體通道308D。可以對半導體通道層308進行濕式蝕刻直到被保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D停止為止。即，保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D可以保護半導體通道308A、半導體通道308B、半導體通道308C和半導體通道308D免於遭受濕式蝕刻。在其中半導體通道層308包括多晶矽的一些實施例中，貫穿空隙312地施加包括氫氧化四甲銨(TMAH)的蝕刻劑，以對半導體通道層308進行濕式蝕刻。在本發明的其中一些實施例中，與半導體通道層308一樣，各個半導體通道308A、半導體通道308B、半導體通道308C或者半導體通道308D的厚度是在平面圖中標稱上均勻的，例如在10奈米到15奈米之間。根據一些實施例，因此形成各自在橫向上被設置在位於梅花形狀的相對應的頂點處的連續穿隧層306的部分的上方的多個分離的半導體通道308A、半導體通道308B、半導體通道308C和半導體通道308D。根據一些實施例，保護層310的剩餘 部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D在對半導體通道層308進行的濕式蝕刻之後，分別仍然保持在分離的半導體通道308A、半導體通道308B、半導體通道308C和半導體通道308D的上方，並且與圖2A中示出的花瓣封蓋層216A、花瓣封蓋層216B、花瓣封蓋層216C和花瓣封蓋層216D相對應。
在本發明的其中一些實施例中，如在圖3C中示出的，半導體通道層308的被移除的部分還曝露穿隧層306的相對應的部分，穿隧層306的相對應的部分然後透過濕式/乾式蝕刻製程被進一步切割掉。於是，穿隧層306的被移除的部分類似地曝露電荷捕獲層304的相對應的部分，電荷捕獲層304的相對應的部分類似地透過濕式/乾式製程被切割掉。在本發明的其中一些實施例中，根據穿隧層306和電荷捕獲層304的組成，使用不同的濕式/乾式蝕刻製程來分別移除位於梅花形狀的邊緣處的穿隧層306和電荷捕獲層304的相對應的部分。在本發明的其中一些實施例中，同一個濕式/乾式蝕刻製程可以切割掉位於梅花形狀的邊緣處的穿隧層306和電荷捕獲層304兩者的相對應的部分。
如在圖3D中示出的，穿隧層306和電荷捕獲層304的拆分製程將穿隧層306拆分成四個分離的穿隧層306A、穿隧層306B、穿隧層306C和穿隧層306D，以及將電荷捕獲層304拆分成四個分離的電荷捕獲層304A、電荷捕獲層304B、電荷捕獲層304C和電荷捕獲層304D。相對應的地，用於各個相對應的經拆分的半導體通道的穿隧層和電荷捕獲層也是彼此分離的。這因而防止電子交換/遷移在不同通道之間的穿隧層306和電荷捕獲層304中發生，因此提升立體記憶體元件的可靠性。
如在圖3D中示出的，在拆分半導體通道層308、穿隧層306和電荷捕 獲層304之後，連續阻隔層302仍然保持原樣，以保護立體記憶體元件的經拆分的通道。
在通道拆分之後，在操作步驟512處，透過填充通道孔以及位於梅花形狀的邊緣處的半導體通道層308、穿隧層306和電荷捕獲層304的被移除的部分(可以一起被稱為“經拆分的部分”)形成核心封蓋層。即，核心封蓋層在多個半導體通道中的相鄰的半導體通道、多個穿隧層中的相鄰的穿隧層和多個電荷捕獲層中的相鄰的電荷捕獲層之間延伸。如在圖3E中說明的，可以使用包括但不限於物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或者其任意組合的一種或多種薄膜沉積製程向空隙312(在圖3D中示出)中沉積一層氧化矽，或者任何其它的與保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D的材料不同的介電材料，以完全填充通道孔和經拆分的部分(沒有空隙)或者部分地填充通道孔和經拆分的部分(具有空隙)，以便形成核心封蓋層332。
回頭參考圖4，方法400繼續前進到操作步驟408，在該操作步驟中，形成各自被設置在多個分離的半導體通道中的相對應的半導體通道、多個分離的穿隧層中的相對應的穿隧層和多個分離的電荷捕獲層中的相對應的電荷捕獲層之上並且與之接觸的多個分離的通道插塞。
如在圖5B中示出的，在操作步驟514處，執行平坦化製程，以移除過多的沉積的半導體材料，使例如如在圖3F中示出的通道結構的頂表面平坦化。平坦化製程可以包括例如蝕刻和/或化學機械拋光(CMP)。接下來，在操作步驟516處，移除穿隧層306A、穿隧層306B、穿隧層306C和穿隧層306D的頂部以及電 荷捕獲層304A、電荷捕獲層304B、電荷捕獲層304C和電荷捕獲層304D的頂部以在梅花形狀的各個頂點處形成凹槽。應當理解，由於阻隔層302和包圍阻隔層302的介電結構可以具有相同的材料(例如，氧化矽)以使得對阻隔層302的蝕刻也可以破壞包圍的介電結構，所以可以不移除阻隔層302的頂部以將凹槽也進一步延伸到阻隔層302之上。
如在圖3G中說明的，透過回蝕刻穿隧層306A、穿隧層306B、穿隧層306C和穿隧層306D的頂部以及電荷捕獲層304A、電荷捕獲層304B、電荷捕獲層304C和電荷捕獲層304D的頂部，在梅花形狀的頂點處形成凹槽334A、凹槽334B、凹槽334C和凹槽334D。在這裡可以使用與通道拆分中使用的蝕刻製程類似的蝕刻製程。可以透過控制蝕刻速率和/或時間來控制蝕刻深度(即，凹槽334A、凹槽334B、凹槽334C或者凹槽334D的深度)。儘管未在圖3F中示出，但應當理解，在本發明的其中一些實施例中，電荷捕獲層304可以包括氮化矽(與保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D相同的材料)，並且因此也可以被蝕刻。在一些示例中，由於與保護層310的剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D相比在x-y平面中的電荷捕獲層304的更小的厚度，電荷捕獲層304的蝕刻深度可以小於剩餘部分310A、剩餘部分310B、剩餘部分310C和剩餘部分310D的蝕刻深度。儘管未示出，但應當理解，在一個示例中，穿隧層306的頂部或者穿隧層306和電荷捕獲層304的頂部也可以被回蝕刻以變成凹槽334A、334B、334C和334D的部分。
如在圖5B中示出的，在操作步驟518處，向各個凹槽334A、凹槽334B、凹槽334C和凹槽334D中沉積半導體材料，以在梅花形狀的各個頂點處形成通道插塞。如在圖3G中說明的，在梅花形狀的頂點處形成四個分離的通道插塞336A、 通道插塞336B、通道插塞336C和通道插塞336D。根據一些實施例，各個通道插塞336A、通道插塞336B、通道插塞336C或者通道插塞336D是在相對應的穿隧層306A、穿隧層306B、穿隧層306C或者穿隧層306D之上並且與之接觸，以及在相對應的電荷捕獲層304A、電荷捕獲層304B、電荷捕獲層304C或者電荷捕獲層304D之上並且與之接觸地被形成的。為了形成通道插塞336A、336B、336C和336D，可以使用包括但不限於物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或者其任意組合的一種或多種薄膜沉積製程，沉積例如是多晶矽或者任何其它的半導體材料(例如，與半導體通道308A、半導體通道308B、半導體通道308C和半導體通道308D相同的材料)這樣的半導體材料以填充凹槽334A、凹槽334B、凹槽334C和凹槽334D(在圖3G中示出)。在使用與半導體通道308A、半導體通道308B、半導體通道308C和半導體通道308D相同的材料時，與通道插塞336A、336B、336C和336D對齊的半導體通道308A、半導體通道308B、半導體通道308C和半導體通道308D的特定的頂部也可以被看作通道插塞336A、336B、336C和336D的部分。即，根據一些實施例，各個通道插塞336A、通道插塞336B、通道插塞336C或者通道插塞336D位於相對應的穿隧層306A、穿隧層306B、穿隧層306C或者穿隧層306D之上並且與之接觸，位於相對應的電荷捕獲層304A、電荷捕獲層304B、電荷捕獲層304C或者電荷捕獲層304D之上並且與之接觸，並且位於相對應的半導體通道層308A、308B、308C或者308D之上並且與之接觸。
應當指出，根據一些實施例，在本發明的其中一些實施例中，僅穿隧層的頂部被移除，並且因此形成的通道插塞336A、通道插塞336B、通道插塞336C或者通道插塞336D位於相對應的穿隧層306A、穿隧層306B、穿隧層306C或者穿隧層306D之上並且與之接觸，並且位於相對應的半導體通道層308A、308B、308C或者308D之上並且與之接觸。還設想了其它形式的通道插塞。
在本發明的其中一些實施例中，如在圖5B中示出的，在操作步驟520處，執行平坦化製程(例如蝕刻和/或化學機械拋光(CMP))以移除過多的沉積的半導體材料，並且使通道結構的頂表面平坦化(例如，如在圖3I中說明的)。
綜上所述，本發明的一特徵在於，提供帶有具有梅花形狀的通道結構的立體記憶體元件，以增加儲存單元密度，而不增加通道結構密度或者儲存堆疊層級。梅花形狀可以具有多於兩個花瓣(例如，3、4、5個等)，其中，在這多於兩個花瓣中，分別形成分離的半導體通道，以使得在同一個平面中，可以為具有梅花形狀的各個通道結構，形成多於兩個儲存單元。由於“角效應”，沿具有梅花形狀的通道孔的側壁設置的薄膜的厚度，可以使得在梅花形狀的各個頂點處的薄膜厚度比在邊緣處的薄膜厚度大。透過利用由角效應引起的薄膜厚度分佈，半導體通道拆分製程，可以將連續半導體通道層分離成多個分立的具有或者不具有蝕刻停止層的半導體通道。因此，可以增加同一個平面中的每單位面積的儲存單元密度，以解決上面描述的各種問題(例如通道孔階段性蝕刻和用於通道孔雙重圖案的互連)。
在本發明的其中一些實施例中，半導體通道拆分製程涉及對保護層(例如，氮化矽薄膜)的回蝕刻。在本發明的其中一些實施例中，保護層回蝕刻可以包括對保護層的氧化，之後跟隨對位於梅花形狀的頂點處的保護層的未氧化部分有選擇地對位於邊緣處的所氧化部分進行濕式蝕刻。在本發明的其中一些實施例中，保護層回蝕刻可以包括：移除保護層以擴大通道結構的核心的大小的濕式/乾式蝕刻。在保護層回蝕刻之後，然後可以在使用保護層的剩餘部分作為蝕刻遮罩/蝕刻停止層的濕式蝕刻之後將半導體通道層(例如，多晶矽薄 膜)拆分成分離的半導體通道。可以更容易地控制氧化製程(例如，原位蒸發(ISSG)氧化)和選擇性濕式蝕刻製程，因此更好地控制作為蝕刻遮罩/蝕刻停止層的保護層的剩餘部分的厚度剖面。
在本發明的其中一些實施例中，半導體通道拆分製程進一步涉及對位於梅花形狀的邊緣處(即，位於與半導體層在其處被蝕刻掉的部分相對應的位置處)的穿隧層和電荷捕獲層進行濕式蝕刻或者乾式蝕刻。這樣，將穿隧層和電荷捕獲層中的每一個，拆分成與分離的半導體通道相對應的分離的穿隧層和電荷捕獲層。
在本發明的其中一些實施例中，在通道結構的上端中(例如，分別在分離的半導體通道、分離的穿隧層和分離的電荷捕獲層之上並且與之接觸地)形成分離的通道插塞，以增加通道結構的上端的用於使位元線接觸著陸的接觸面積，因此增大用於位元線接觸的製程窗口。可以透過回蝕刻分離的穿隧層和分離的電荷捕獲層的剩餘部分(未被蝕刻的部分)的頂部、之後跟隨沉積與半導體通道相同的半導體材料(例如，多晶矽)來形成通道插塞。
在本發明的其中一些實施例中，如在圖3A中示出的，在操作步驟506處，在半導體通道層上方形成保護層，以使得位於梅花形狀的各個頂點處的保護層的頂點厚度，大於位於梅花形狀的邊緣處的保護層的邊緣厚度。在本發明的其中一些實施例中，為了形成保護層，使用原子層沉積(ALD)在半導體通道層上方沉積一層氮化矽而不填充通道孔。根據一些實施例，保護層310的厚度在梅花形狀的頂點和邊之間不同。在本發明的其中一些實施例中，保護層310的頂點厚度t a 大於邊緣厚度t e 。可以使用包括但不限於物理氣相沉積(PVD)、化學氣 相沉積(CVD)、原子層沉積(ALD)或者其任意組合的一種或多種薄膜沉積製程，在半導體通道層308的上方沉積一層氮化矽或者任何其它的與半導體通道層308的材料(例如，多晶矽)不同，並且可以形成其原生氧化物的合適材料以形成保護層310。在本發明的其中一些實施例中，原子層沉積(ALD)由於其精確控制沉積厚度的能力，而被用於沉積保護層310。在梅花形狀的各個頂點中，“角效應”可以使更多的沉積材料在兩個邊在其處相交的角處累積。因此，保護層310的厚度可以變得在各個頂點處比在邊緣處大。可以例如透過控制原子層沉積(ALD)的沉積速率和/或時間來控制保護層310的厚度，以確保期望的厚度分佈(例如，t a >t e )而不填充通道孔。即，可以將阻隔層302、電荷捕獲層304、穿隧層306、半導體通道層308和保護層310的總厚度控制為在通道孔的中部留下空隙312，這可以充當未來的製程的通道。
如在圖3D中示出的，穿隧層306和電荷捕獲層304的拆分製程將穿隧層306拆分成四個分離的穿隧層306A、穿隧層306B、穿隧層306C和穿隧層306D，以及將電荷捕獲層304拆分成四個分離的電荷捕獲層304A、電荷捕獲層304B、電荷捕獲層304C和電荷捕獲層304D。相對應的地，用於各個相對應的經拆分的半導體通道的穿隧層和電荷捕獲層也是彼此分離的。這因而防止電子交換/遷移在不同通道之間的穿隧層306和電荷捕獲層304中發生，因此提升立體記憶體元件的可靠性。
根據本發明內容的一個方面，一種立體記憶體元件包括基底和通道結構，所述通道結構在所述基底之上垂直地延伸，並且具有在平面圖中包括多個花瓣的梅花形狀。所述通道結構包括，在所述多個花瓣中的各個花瓣中的電荷捕獲層、穿隧層、半導體通道和通道插塞，其中，所述通道插塞位於所述電 荷捕獲層、所述穿隧層和所述半導體通道之上並且與之接觸。
在本發明的其中一些實施例中，所述多個電荷捕獲層是彼此分離的，所述多個穿隧層是彼此分離的，所述多個半導體通道是彼此分離的，並且所述多個通道插塞是彼此分離的。
在本發明的其中一些實施例中，所述花瓣的數量大於2。
在本發明的其中一些實施例中，所述多個半導體通道中的各個半導體通道、所述多個電荷捕獲層中的各個電荷捕獲層和所述多個穿隧層中的各個穿隧層的厚度在所述平面圖中是標稱上均勻的。
在本發明的其中一些實施例中，所述通道結構還包括阻隔層，所述阻隔層是遵循所述通道結構的所述梅花形狀的連續層。
在本發明的其中一些實施例中，所述阻隔層、所述電荷捕獲層、所述穿隧層和所述半導體通道在所述平面圖中是從外到內按照該次序設置的。
在本發明的其中一些實施例中，所述阻隔層的厚度在所述平面圖中是標稱上均勻的。
在本發明的其中一些實施例中，在所述多個花瓣中的各個花瓣中：所述通道結構還包括花瓣封蓋層；並且所述花瓣封蓋層的頂表面是與所述通道插塞的頂表面共面的。
在本發明的其中一些實施例中，所述多個花瓣封蓋層中的各個花瓣封蓋層的厚度在所述平面圖中是非均勻的。
在本發明的其中一些實施例中，所述立體記憶體元件還包括填充所述通道結構的剩餘空間的核心封蓋層，其中，所述核心封蓋層在所述多個半導體通道中的相鄰的半導體通道、所述多個穿隧層中的相鄰的穿隧層和所述多個電荷捕獲層中的相鄰的電荷捕獲層之間延伸。
在本發明的其中一些實施例中，所述花瓣封蓋層和所述核心封蓋層包括不同的介電材料。
在本發明的其中一些實施例中，所述阻隔層、電荷捕獲層、穿隧層、半導體通道、花瓣封蓋層和核心封蓋層分別包括氧化矽、氮化矽、氧化矽、多晶矽、氮化矽和氧化矽。
在本發明的其中一些實施例中，所述多個半導體通道中的各個半導體通道在橫向上被設置在位於所述花瓣中的相對應的花瓣的頂點處的所述多個穿隧層中的相對應的穿隧層的上方；並且所述多個穿隧層中的各個穿隧層在橫向上被設置在位於所述花瓣中的相對應的花瓣的頂點處的所述多個電荷捕獲層中的相對應的電荷捕獲層的上方。
在本發明的其中一些實施例中，所述半導體通道和所述通道插塞包括相同的半導體材料。
根據本發明內容的另一個方面，一種立體記憶體元件包括：在平面圖中遵循梅花形狀的連續阻隔層；各自在橫向上被設置在位於所述梅花形狀的花瓣的相對應的頂點處的所述連續阻隔層的部分的上方的多個分離的電荷捕獲層；各自在橫向上被設置在位於所述梅花形狀的所述花瓣的所述相對應的頂點處的多個分離的電荷捕獲層中的相對應的電荷捕獲層的上方的多個分離的穿隧層；以及各自在橫向上被設置在位於所述梅花形狀的所述花瓣的所述相對應的頂點處的多個分離的穿隧層中的相對應的穿隧層的上方的多個分離的半導體通道。
在本發明的其中一些實施例中，所述立體記憶體元件還包括多個分離的通道插塞。所述通道插塞中的各個通道插塞位於所述多個分離的電荷捕獲層中的相對應的電荷捕獲層、所述多個穿隧層中的相對應的穿隧層和所述多個半導體通道中的相對應的半導體通道之上並且與之接觸。
在本發明的其中一些實施例中，所述花瓣的數量大於2。
在本發明的其中一些實施例中，所述多個電荷捕獲層是彼此分離的，所述多個穿隧層是彼此分離的，所述多個半導體通道是彼此分離的，並且所述多個通道插塞是彼此分離的。
在本發明的其中一些實施例中，所述多個半導體通道中的各個半導體通道、所述多個電荷捕獲層中的各個電荷捕獲層和所述多個穿隧層中的各個穿隧層的厚度在所述平面圖中是標稱上均勻的。
在本發明的其中一些實施例中，所述阻隔層、所述電荷捕獲層、所述穿隧層和所述半導體通道在所述平面圖中是從外到內按照該次序設置的。
在本發明的其中一些實施例中，所述阻隔層的厚度在所述平面圖中是標稱上均勻的。
在本發明的其中一些實施例中，所述立體記憶體元件還包括位於所述梅花形狀的多個花瓣中的各個花瓣中的花瓣封蓋層。所述花瓣封蓋層的頂表面是與相對應的通道插塞的頂表面共面的，並且，所述通道插塞在橫向上是與相對應的半導體通道、相對應的穿隧層和相對應的電荷捕獲層對齊的。
在本發明的其中一些實施例中，所述多個花瓣封蓋層中的各個花瓣封蓋層的厚度在所述平面圖中是非均勻的。
在本發明的其中一些實施例中，所述立體記憶體元件還包括填充所述梅花形狀的剩餘空間的核心封蓋層，其中，所述核心封蓋層在所述多個半導體通道中的相鄰的半導體通道、所述多個穿隧層中的相鄰的穿隧層和所述多個電荷捕獲層中的相鄰的電荷捕獲層之間延伸。
在本發明的其中一些實施例中，所述花瓣封蓋層和所述核心封蓋層包括不同的介電材料。
在本發明的其中一些實施例中，所述阻隔層、電荷捕獲層、穿隧層、 半導體通道、花瓣封蓋層和核心封蓋層分別包括氧化矽、氮化矽、氧化矽、多晶矽、氮化矽和氧化矽。
在本發明的其中一些實施例中，所述半導體通道和所述通道插塞包括相同的半導體材料。
根據本發明內容的另一個方面，公開了一種用於形成立體記憶體元件的方法。形成在基底之上垂直地延伸並且在平面圖中具有梅花形狀的通道孔。依序地形成沿所述通道孔的側壁的各自遵循所述梅花形狀的阻隔層、電荷捕獲層、穿隧層和半導體通道層。在所述半導體通道層上方形成保護層，以使得位於所述梅花形狀的各個頂點處的所述保護層的頂點厚度大於位於所述梅花形狀的邊緣處的所述保護層的邊緣厚度。移除位於所述梅花形狀的所述邊緣處的所述保護層的部分，以使得曝露位於所述梅花形狀的所述邊緣處的所述半導體通道層的部分。移除位於所述梅花形狀的所述邊緣處的所述半導體通道層的所曝露的部分、所述穿隧層的相對應的部分和所述電荷捕獲層的相對應的部分，以將所述半導體通道層拆分成多個分離的半導體通道，將所述穿隧層拆分成多個分離的穿隧層，以及將所述電荷捕獲層拆分成多個分離的電荷捕獲層。
在本發明的其中一些實施例中，透過用絕緣材料填充所述通道孔以及所述電荷捕獲層、穿隧層和半導體通道層的被移除的部分進一步形成核心封蓋層。
在本發明的其中一些實施例中，在形成所述核心封蓋層之後，使所述絕緣材料平坦化。
在本發明的其中一些實施例中，在形成所述核心封蓋層之後，透過移除位於所述相對應的頂點處的相對應的電荷捕獲層的頂部和相對應的穿隧層的頂部在所述梅花形狀的相對應的頂點處形成凹槽；並且透過用半導體材料填充所述凹槽形成多個通道插塞。
在本發明的其中一些實施例中，為了依序地形成所述阻隔層、電荷捕獲層、穿隧層和半導體通道層，沿所述通道孔的所述側壁依序地沉積氧化矽、氮化矽、氧化矽和多晶矽的層。
在本發明的其中一些實施例中，所述沉積包括原子層沉積((ALD)。
在本發明的其中一些實施例中，所述半導體通道層的厚度在所述平面圖中是標稱上均勻的。
在本發明的其中一些實施例中，為了形成所述保護層，在所述半導體通道層上方沉積氮化矽的層而不填充所述通道孔
在本發明的其中一些實施例中，為了移除所述保護層的所述部分，使位於所述梅花形狀的所述邊緣處的所述保護層的部分氧化。然後對所述保護層的剩餘部分有選擇地對所述保護層的所氧化的部分進行濕式蝕刻。
在本發明的其中一些實施例中，為了移除所述保護層的所述部分，直接回蝕刻所述保護層。
在本發明的其中一些實施例中，為了移除所述半導體通道層的所曝露的部分，對所述半導體通道層進行濕式蝕刻直到被所述保護層的剩餘部分停止為止。
根據本發明內容的另一個方面，公開了一種用於形成立體記憶體元件的方法。形成在基底之上垂直地延伸並且在平面圖中具有梅花形狀的通道孔。形成遵循所述梅花形狀的連續阻隔層。在所述連續阻隔層的部分的上方從外到內形成多個分離的電荷捕獲層、多個分離的穿隧層和多個分離的半導體通道，其中，所述電荷捕獲層中的各個電荷捕獲層、所述穿隧層中的各個穿隧層和所述半導體通道中的各個半導體通道被設置在所述梅花形狀的相對應的頂點處。形成多個分離的通道插塞，並且所述多個通道插塞各自被設置在所述多個分離的半導體通道中的相對應的半導體通道、所述穿隧層中的相對應的穿隧層和所述電荷捕獲層中的相對應的電荷捕獲層之上並且與之接觸。
在本發明的其中一些實施例中，所述梅花形狀包括多個花瓣，並且所述半導體通道和通道插塞是分別在所述多個花瓣中形成的。
在本發明的其中一些實施例中，所述花瓣的數量大於2。
在本發明的其中一些實施例中，為了形成所述連續阻隔層、所述多個分離的電荷捕獲層和所述多個分離的穿隧層，沿所述通道孔的所述側壁依序地沉積氧化矽、氮化矽和氧化矽的層，並且移除位於所述梅花形狀的邊緣處的所述氧化矽、氮化矽和氧化矽的層的部分。
在本發明的其中一些實施例中，所述沉積包括原子層沉積(ALD)。
在本發明的其中一些實施例中，為了形成所述多個分離的半導體通道，在連續穿隧層上方依序地形成連續半導體通道層和連續保護層，以使得位於所述梅花形狀的各個頂點處的所述連續保護層的頂點厚度大於位於所述梅花形狀的邊緣處的所述保護層的邊緣厚度。移除所述連續保護層的部分以曝露位於所述梅花形狀的所述邊緣處的所述半導體通道層的部分。移除所述連續半導體通道層的所曝露的部分以將所述連續半導體通道層分離成所述多個半導體通道。
在本發明的其中一些實施例中，為了形成所述連續半導體通道層和所述連續保護層，沉積多晶矽的層和氮化矽的層而不填充所述通道孔。
在本發明的其中一些實施例中，為了形成所述多個分離的通道插塞，移除位於所述梅花形狀的各個頂點處的相對應的電荷捕獲層和相對應的穿隧層的頂部以形成凹槽。向所述凹槽中沉積半導體材料以在所述梅花形狀的各個頂點處形成半導體插塞。
在本發明的其中一些實施例中，在形成所述多個分離的半導體通道之後，形成填充所述通道孔並且在所述多個半導體通道中的相鄰的半導體通道、所述多個穿隧層中的相鄰的穿隧層和所述多個電荷捕獲層中的相鄰的電荷捕獲層之間延伸的核心封蓋層。
在本發明的其中一些實施例中，提供一種立體(3D)記憶體元件，包括一基底，以及一通道結構，其在所述基底之上垂直地延伸，並且具有在一平面圖中包括多個花瓣的一梅花形狀，其中，所述通道結構包括，在所述多個花瓣中的各個花瓣中的一電荷捕獲層、一穿隧層、一半導體通道和一通道插塞，所述通道插塞位於所述電荷捕獲層、所述穿隧層和所述半導體通道之上，並且與之接觸。
在本發明的其中一些實施例中，所述多個電荷捕獲層是彼此分離的，所述多個穿隧層是彼此分離的，所述多個半導體通道是彼此分離的，並且所述多個通道插塞是彼此分離的。
在本發明的其中一些實施例中，所述花瓣的數量大於2。
在本發明的其中一些實施例中，所述多個半導體通道中的各個半導體通道的厚度、所述多個電荷捕獲層中的各個電荷捕獲層的厚度、和所述多個穿隧層中的各個穿隧層的厚度，在所述平面圖中是標稱上均勻的。
在本發明的其中一些實施例中，所述通道結構還包括一阻隔層，所述阻隔層是遵循所述通道結構的所述梅花形狀的一連續層。
在本發明的其中一些實施例中，所述阻隔層、所述電荷捕獲層、所述穿隧層和所述半導體通道，在所述平面圖中是從外到內按照該次序設置的。
在本發明的其中一些實施例中，所述阻隔層的一厚度在所述平面圖 中是標稱上均勻的。
在本發明的其中一些實施例中，在所述多個花瓣中的各個花瓣中所述通道結構還包括一花瓣封蓋層，並且所述花瓣封蓋層的一頂表面是與所述通道插塞的一頂表面共面的。
在本發明的其中一些實施例中，所述多個花瓣封蓋層中的各個花瓣封蓋層的一厚度在所述平面圖中是非均勻的。
在本發明的其中一些實施例中，還包括填充所述通道結構的剩餘空間的一核心封蓋層，其中，所述核心封蓋層在所述多個半導體通道中的一相鄰的半導體通道、所述多個穿隧層中的一相鄰的穿隧層、和所述多個電荷捕獲層中的一相鄰的電荷捕獲層之間延伸。
在本發明的其中一些實施例中，所述花瓣封蓋層和所述核心封蓋層包括不同的介電材料。
在本發明的其中一些實施例中，所述阻隔層包括氧化矽，所述電荷捕獲層包括氮化矽，所述穿隧層包括氧化矽，所述半導體通道包括多晶矽，所述花瓣封蓋層包括氮化矽，和所述核心封蓋層包括氧化矽。
在本發明的其中一些實施例中，所述多個半導體通道中的各個半導體通道，在一橫向上被設置在位於所述花瓣中的相對應的花瓣的頂點處的所述多個穿隧層中的相對應的穿隧層的上方，並且所述多個穿隧層中的各個穿隧 層，在所述橫向上被設置在位於所述花瓣中的相對應的花瓣的頂點處的所述多個電荷捕獲層中的相對應的電荷捕獲層的上方。
在本發明的其中一些實施例中，所述半導體通道和所述通道插塞包括相同的半導體材料。
在本發明的其中一些實施例中，提供一種立體(3D)記憶體元件，包括在一平面圖中遵循梅花形狀的一連續阻隔層，多個分離的電荷捕獲層，各自在一橫向上被設置在位於所述梅花形狀的多個花瓣的相對應的頂點處，且位於所述連續阻隔層的部分的上方，多個分離的穿隧層，各自在所述橫向上被設置在位於所述梅花形狀的所述花瓣的所述相對應的頂點處的多個分離的電荷捕獲層中的相對應的電荷捕獲層的上方，以及多個分離的半導體通道，各自在所述橫向上被設置在位於所述梅花形狀的所述花瓣的所述相對應的頂點處，且位於多個分離的穿隧層中的相對應的穿隧層的上方。
在本發明的其中一些實施例中，還包括多個分離的通道插塞，所述通道插塞中的各個通道插塞位於所述多個分離的電荷捕獲層中的相對應的電荷捕獲層、所述多個穿隧層中的相對應的穿隧層、和所述多個半導體通道中的相對應的半導體通道之上並且與之接觸。
在本發明的其中一些實施例中，所述花瓣的數量大於2。
在本發明的其中一些實施例中，所述多個電荷捕獲層是彼此分離的，所述多個穿隧層是彼此分離的，所述多個半導體通道是彼此分離的，並且 所述多個通道插塞是彼此分離的。
在本發明的其中一些實施例中，還包括位於所述梅花形狀的多個花瓣中的各個花瓣中的一花瓣封蓋層，所述花瓣封蓋層的一頂表面是與相對應的通道插塞的一頂表面共面的，並且，所述通道插塞在所述橫向上是與相對應的半導體通道、相對應的穿隧層和相對應的電荷捕獲層對齊的。
還包括填充所述梅花形狀的剩餘空間的一核心封蓋層，其中，所述核心封蓋層在所述多個半導體通道中的相鄰的半導體通道、所述多個穿隧層中的相鄰的穿隧層、和所述多個電荷捕獲層中的相鄰的電荷捕獲層之間延伸。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本發明內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
特定實施方式的前述描述將如此揭露其他人透過應用在本領域的技術內的知識可以為各種應用容易修改和/或改編這樣的特定實施方式的本發明內容的一般性質，而不偏離本發明內容的一般概念。因此，基於在本文提出的教導和指導，這樣的改編和修改被規定為在所公開的實施方式的等同物的含義和範圍內。應理解，本文的用語或術語是為了描述而不是限制的目的，使得本說 明書的術語或用語應由技術人員按照教導和指導來解釋。
上面借助於說明所指定的功能及其關係的實現方式的功能構建塊描述了本發明內容的實施方式。為了描述的方便，這些功能構建塊的界限在本文被任意限定。可限定可選的界限，只要所指定的功能及其關係被適當地執行。
概述和摘要章節可闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式，且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應由上面所述的示例性實施方式中的任一者限制，但應僅根據所附的申請專利範圍及其等效物被限定。
儘管在本說明書中透過使用具體實施例描述了本發明的原理和實施方式，但是前文對實施例的描述僅意在輔助對本發明的理解。此外，可以對前述不同實施例的特徵進行組合，以形成額外的實施例。本領域普通技術人員可以根據本發明的思路對所述的具體實施方式和應用範圍做出修改。因而，不應將說明書的內容理解成是對本發明的限制。
本發明內容的廣度和範圍不應當受上面描述的示例性實施例中的任一個示例性實施例的限制，而應當僅根據以下申請專利範圍及其等價項來定義。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200:通道結構
202A:花瓣
202B:花瓣
202C:花瓣
202D:花瓣
204:阻隔層
212A:儲存單元
212B:儲存單元
212C:儲存單元
212D:儲存單元
214:核心封蓋層
216A:花瓣封蓋層
216B:花瓣封蓋層
216C:花瓣封蓋層
216D:花瓣封蓋層
226A:通道插塞
226B:通道插塞
226C:通道插塞
226D:通道插塞

Claims (20)

  1. 一種立體(3D)記憶體元件，包括：一基底；以及一通道結構，其在所述基底之上垂直地延伸，並且具有在一平面圖中包括多個花瓣的一梅花形狀，其中，所述通道結構包括，在所述多個花瓣中的各個花瓣中的一電荷捕獲層、一穿隧層、一半導體通道和一通道插塞，所述通道插塞位於所述電荷捕獲層、所述穿隧層和所述半導體通道之上，並且與之接觸，其中所述所述梅花形狀的多個花瓣的各個花瓣還包含一花瓣封蓋層，且所述花瓣封蓋層在一平面圖上的具有非均勻的厚度。
  2. 根據請求項1所述的立體記憶體元件，其中，所述多個電荷捕獲層是彼此分離的，所述多個穿隧層是彼此分離的，所述多個半導體通道是彼此分離的，並且所述多個通道插塞是彼此分離的。
  3. 根據請求項1所述的立體記憶體元件，其中，所述花瓣的數量大於2。
  4. 根據請求項1所述的立體記憶體元件，其中，所述多個半導體通道中的各個半導體通道的厚度、所述多個電荷捕獲層中的各個電荷捕獲層的厚度、和所述多個穿隧層中的各個穿隧層的厚度，在所述平面圖中是標稱上均勻的。
  5. 根據請求項1所述的立體記憶體元件，其中，所述通道結構還 包括一阻隔層，所述阻隔層是遵循所述通道結構的所述梅花形狀的一連續層。
  6. 根據請求項5所述的立體記憶體元件，其中，所述阻隔層、所述電荷捕獲層、所述穿隧層和所述半導體通道，在所述平面圖中是從外到內按照該次序設置的。
  7. 根據請求項5所述的立體記憶體元件，其中，所述阻隔層的一厚度在所述平面圖中是標稱上均勻的。
  8. 根據請求項1所述的立體記憶體元件，其中所述花瓣封蓋層的一頂表面是與所述通道插塞的一頂表面共面的。
  9. 根據請求項8所述的立體記憶體元件，其中，所述多個花瓣封蓋層中的各個花瓣封蓋層的一厚度在所述平面圖中是非均勻的。
  10. 根據請求項8所述的立體記憶體元件，還包括填充所述通道結構的剩餘空間的一核心封蓋層，其中，所述核心封蓋層在所述多個半導體通道中的一相鄰的半導體通道、所述多個穿隧層中的一相鄰的穿隧層、和所述多個電荷捕獲層中的一相鄰的電荷捕獲層之間延伸。
  11. 根據請求項10所述的立體記憶體元件，其中，所述花瓣封蓋層和所述核心封蓋層包括不同的介電材料。
  12. 根據請求項11所述的立體記憶體元件，其中，所述阻隔層包 括氧化矽，所述電荷捕獲層包括氮化矽，所述穿隧層包括氧化矽，所述半導體通道包括多晶矽，所述花瓣封蓋層包括氮化矽，和所述核心封蓋層包括氧化矽。
  13. 根據請求項1所述的立體記憶體元件，其中：所述多個半導體通道中的各個半導體通道，在一橫向上被設置在位於所述花瓣中的相對應的花瓣的頂點處的所述多個穿隧層中的相對應的穿隧層的上方；並且所述多個穿隧層中的各個穿隧層，在所述橫向上被設置在位於所述花瓣中的相對應的花瓣的頂點處的所述多個電荷捕獲層中的相對應的電荷捕獲層的上方。
  14. 根據請求項1所述的立體記憶體元件，其中，所述半導體通道和所述通道插塞包括相同的半導體材料。
  15. 一種立體(3D)記憶體元件，包括：在一平面圖中遵循梅花形狀的一連續阻隔層；多個分離的電荷捕獲層，各自在一橫向上被設置在位於所述梅花形狀的多個花瓣的相對應的頂點處，且位於所述連續阻隔層的部分的上方；多個分離的穿隧層，各自在所述橫向上被設置在位於所述梅花形狀的所述花瓣的所述相對應的頂點處的多個分離的電荷捕獲層中的相對應的電荷捕獲層的上方；以及多個分離的半導體通道，各自在所述橫向上被設置在位於所述梅花形狀的所述花瓣的所述相對應的頂點處，且位於多個分離的穿隧層中的相對應的穿隧層的上方，其中所述所述梅花形狀的多個花瓣的各個花瓣還包含一花瓣封蓋 層，且所述花瓣封蓋層在一平面圖上的具有非均勻的厚度。
  16. 根據請求項15所述的立體記憶體元件，還包括：多個分離的通道插塞，所述通道插塞中的各個通道插塞位於所述多個分離的電荷捕獲層中的相對應的電荷捕獲層、所述多個穿隧層中的相對應的穿隧層、和所述多個半導體通道中的相對應的半導體通道之上並且與之接觸。
  17. 根據請求項15所述的立體記憶體元件，其中，所述花瓣的數量大於2。
  18. 根據請求項15所述的立體記憶體元件，其中，所述多個電荷捕獲層是彼此分離的，所述多個穿隧層是彼此分離的，所述多個半導體通道是彼此分離的，並且所述多個通道插塞是彼此分離的。
  19. 根據請求項15所述的立體記憶體元件，其中所述花瓣封蓋層的一頂表面是與相對應的通道插塞的一頂表面共面的，並且，所述通道插塞在所述橫向上是與相對應的半導體通道、相對應的穿隧層和相對應的電荷捕獲層對齊的。
  20. 根據請求項15所述的立體記憶體元件，還包括填充所述梅花形狀的剩餘空間的一核心封蓋層，其中，所述核心封蓋層在所述多個半導體通道中的相鄰的半導體通道、所述多個穿隧層中的相鄰的穿隧層、和所述多個電荷捕獲層中的相鄰的電荷捕獲層之間延伸。
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