CN111627916B - 用于形成三维存储器设备的沟道插塞的方法 - Google Patents

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Abstract

公开了3D存储器设备的沟道插塞及其制造方法的实施例。存储器设备包括：设置在衬底上的交替层堆叠结构，设置在交替电介质堆叠结构上的绝缘层，垂直延伸穿过交替电介质堆叠结构和绝缘层的沟道孔，包括沟道孔中的沟道层的沟道结构，以及在绝缘层中且在沟道结构上方的沟道插塞。沟道插塞与沟道层电连接。沟道插塞在横向平面中的投影覆盖沟道孔在横向平面中的投影。

Description

用于形成三维存储器设备的沟道插塞的方法
本案是申请号为201880000581.5、申请日为2018年04月18日、发明名称为“用于形成三维存储器设备的沟道插塞的方法”的PCT发明专利申请的分案申请。
技术领域
本公开内容总体上涉及半导体技术领域，尤其涉及三维(3D)存储器设备的沟道插塞结构和用于形成其的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，可以将平面存储器单元缩小到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高昂。同样，平面存储器单元的存储器密度接近上限。三维(3D)存储器架构可以解决平面存储器单元中的密度限制问题。
随着半导体技术发展，诸如3D NAND存储器设备这样的3D存储器设备不断缩放更多的氧化物/氮化物(ON)层。结果，沟道孔的蚀刻工艺变得越来越具有挑战性。此外，对准金属过孔以与沟道孔电连接也是本领域中具有挑战性的主题。
发明内容
本文公开了3D存储器设备的沟道插塞及其制造方法的实施例。
所公开的是一种用于在三维(3D)存储器设备中形成沟道插塞结构的方法。该方法可以包括：形成设置在衬底上的交替电介质堆叠结构；在交替电介质堆叠结构上形成绝缘层和硬掩模层；形成穿透绝缘层、硬掩模层和交替电介质堆叠结构的沟道结构；在硬掩模层上形成光致抗蚀剂图案；使用光致抗蚀剂图案作为掩模来去除沟道结构的顶部部分以形成凹槽；并在凹槽中形成沟道插塞。沟道插塞在横向平面中的投影覆盖沟道孔在横向平面中的投影。
在一些实施例中，形成交替电介质堆叠结构包括形成在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。在一些实施例中，形成交替电介质堆叠结构包括形成在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括氧化硅层和氮化硅层。
在一些实施例中，形成绝缘层和硬掩模层包括：在交替电介质堆叠结构上形成氧化物层作为绝缘层；以及在氧化物层上形成氮化物层作为硬掩模层。
在一些实施例中，形成沟道结构包括：形成垂直延伸穿过交替电介质堆叠结构、绝缘层和硬掩模层的沟道孔；在沟道孔的侧壁上形成功能层；形成覆盖功能层的侧壁的沟道层；以及形成填充结构以覆盖沟道层的侧壁和填充沟道孔。
在一些实施例中，形成功能层包括：在沟道孔的侧壁上形成阻挡层，用于阻挡电荷的流出；在阻挡层的表面上形成储存层，用于在3D存储器设备的操作期间存储电荷；以及在储存层的表面上形成隧穿层，用于隧穿电荷。
在一些实施例中，形成光致抗蚀剂图案包括：在硬掩模层和沟道结构上形成光致抗蚀剂层；在光致抗蚀剂层中形成开口以暴露沟道结构的顶表面，其中，开口的直径等于或大于沟道结构的顶表面的直径；以及去除光致抗蚀剂层。
在一些实施例中，在凹槽中形成沟道插塞包括：在硬掩模层上和在凹槽中形成半导体沟道层，以与沟道结构中的沟道层电连接；以及去除半导体沟道层在凹槽外的部分，并且平面化沟道插塞的顶表面。
在一些实施例中，该方法还包括形成金属过孔以与沟道插塞电连接。
在一些实施例中，该方法还包括：在沟道插塞上形成第二交替电介质堆叠结构；形成穿透第二交替电介质堆叠结构的第二沟道结构。第二沟道结构中的第二沟道层与沟道插塞电连接。
在一些实施例中，该方法还包括用导体层替代第一电介质层。本公开内容的另一方面提供了一种用于在三维(3D)存储器设备中形成沟道插塞结构的方法。该方法包括：形成设置在衬底上的交替电介质堆叠结构；在交替电介质堆叠结构上形成第一绝缘层；形成穿透第一绝缘层和交替电介质堆叠结构的沟道结构；在第一绝缘层上形成第二绝缘层、硬掩模层和光致抗蚀剂图案；在硬掩模层和光致抗蚀剂层中形成开口以暴露第二绝缘层，其中，开口在横向平面中的投影覆盖沟道结构的顶表面；使用硬掩模层或光致抗蚀剂层作为掩模，去除第二绝缘层在沟道结构上方的部分以形成凹槽；以及在凹槽中形成沟道插塞。沟道插塞在横向平面中的投影覆盖沟道孔在横向平面中的投影。
在一些实施例中，形成第二绝缘层、硬掩模层和光致抗蚀剂图案包括：在第一绝缘层和沟道结构上形成氧化物层作为第二绝缘层；在氧化物层上形成氮化物层作为硬掩模层；以及在氮化物层上形成光致抗蚀剂层。
在一些实施例中，在凹槽中形成沟道插塞包括：在硬掩模层上和在凹槽中形成半导体沟道层，以与沟道结构中的沟道层电连接；以及去除半导体沟道层在凹槽外的部分，并且平面化沟道插塞的顶表面。
本公开内容的另一方面提供了一种三维(3D)存储器设备，包括：设置在衬底上的交替层堆叠结构；设置在交替电介质堆叠结构上的绝缘层；垂直延伸穿过交替电介质堆叠结构和绝缘层的沟道孔；包括沟道孔中的沟道层的沟道结构；以及在绝缘层中且在沟道结构上方的沟道插塞。沟道插塞与沟道层电连接。沟道插塞在横向平面中的投影覆盖沟道孔在横向平面中的投影。
在一些实施例中，交替层堆叠结构包括在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。在一些实施例中，交替层堆叠结构包括在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括氧化硅层和氮化硅层。
在一些实施例中，交替电介质层包括在垂直方向上叠置的至少32个电介质/导体层对，每个电介质层对包括电介质层和金属层。在一些实施例中，交替电介质层包括在垂直方向上叠置的至少32个电介质/导体层对，每个电介质层对包括氧化硅层和钨层。
在一些实施例中，绝缘层是氧化物层，以及沟道插塞是多晶硅层。
在一些实施例中，沟道结构包括将沟道层夹在中间的功能层和填充结构。
在一些实施例中，功能层包括：在沟道孔的侧壁上的阻挡层，其被配置为阻挡电流出隧道电荷；在阻挡层的表面上的储存层，其被配置为存储电荷；以及在储存层和沟道层之间的隧穿层，其被配置为隧穿电荷。
在一些实施例中，沟道插塞的厚度在100nm至1000nm的范围内，并且沟道插塞的最小直径为100nm。
在一些实施例中，该设备还包括：在沟道插塞上的第二交替层堆叠结构；以及穿透第二交替层堆叠结构的第二沟道结构。第二沟道结构中的第二沟道层与沟道插塞电连接。在一些实施例中，该设备还包括与沟道插塞电连接的金属过孔。
本领域技术人员根据本公开内容的说明书、权利要求书和附图可以理解本公开内容的其他方面。
附图说明
并入本文并构成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够制作和使用本公开内容。
图1示出了根据本公开内容的一些实施例的用于形成3D存储器设备的沟道插塞的示例性方法的流程图；
图2A-2H示出了在图1中所示的方法的某些制造阶段处示例性3D存储器设备的区域的横截面图；
图3示出了根据本公开内容的一些其他实施例的用于形成3D存储器设备的沟道插塞的另一示例性方法的流程图；
图4A-4E示出了在图3中所示的方法的某些制造阶段处示例性3D存储器设备的区域的横截面图；以及
图5示出了根据本公开内容的一些其他实施例的示例性3D存储器设备的沟道孔的俯视图；以及
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这样做仅仅是为了例示的目的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应注意，虽然在说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可以不必包括该特定的特征、结构或特性。而且，这样的短语不必指代相同的实施例。此外，当结合实施例来描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法来理解术语。例如，如本文所使用的术语“一个或多个”，至少部分取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。
应当容易理解的是，本公开内容中的“在...上”、“在...之上”和“在...上方”的含义应以最宽泛的方式来解释，使得“在......上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或中间层的“在某物上”的含义，并且“在......之上”或“在......上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或中间层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在...之下”、“在...下方”、“下”、“在...之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相对描述符。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅，锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有比下层或上层结构范围小的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是一层，可以在其中包括一层或多层，和/或可以在其上、在其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或过孔)以及一个或多个电介质层。
如本文所使用的，术语“标称的/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于该特定技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内(例如，值的±10％、±20％或±30％)变化。
如本文所使用的，术语“3D存储器设备”是指在横向取向的衬底上具有垂直取向的存储器单元晶体管串(即，在本文中作为“存储器串”的区域，比如NAND串)的半导体设备，使得存储器串相对于衬底在垂直方向上延伸。如本文所用的，术语“垂直的/垂直地”表示标称垂直于衬底的横向表面。
根据本公开内容的各种实施例提供了具有用于存储器阵列(在本文中也被称为“阵列设备”)的沟道插塞结构的3D存储器设备以及用于形成沟道插塞结构的制造方法。在一些实施例中，可以将沟道孔形成为穿透包括多个导电/电介质对或多个氧化物/氮化物对的交替堆叠结构。导电/电介质对或氧化物/氮化物对的数量可以大于或等于32。可以在沟道孔上方形成多晶硅(多晶硅)塞，以与沟道孔中的沟道结构电连接并覆盖沟道孔。即，多晶硅塞在横向平面中的投影可以完全覆盖沟道孔在横向平面中的投影。因而，多晶硅塞可以提供到沟道孔中的沟道结构的可靠电连接以及在后续工艺中用于触点对准的增大的面积。
参考图1，根据本公开内容的一些实施例示出了用于形成3D存储器设备的沟道插塞的示例性方法的流程图。图2A-2H示出了在图1中所示的方法的某些制造阶段处的示例性3D存储器设备的区域的横截面图。
如图1中所示的，该方法在操作S2开始，在其中在衬底上形成交替电介质堆叠结构。在一些实施例中，衬底可以是具有任何合适结构的任何合适的半导体衬底，诸如单晶单层衬底、多晶硅(多晶硅)单层衬底、多晶硅和金属多层衬底等
如图2A中所示的，可以在衬底(图2A中未示出)上形成包括多个电介质层对的交替电介质堆叠结构100。交替电介质堆叠结构100可以包括第一电介质层102和不同于第一电介质层的第二电介质层104的交替堆叠结构。多个第一电介质层102和第二电介质层104在与衬底的表面平行的横向方向上延伸。在一些实施例中，在交替电介质堆叠结构100中存在比由不同材料制成且具有不同厚度的电介质层对更多的层。交替电介质堆叠结构100可以通过一种或多种薄膜沉积工艺形成，包括但不限于，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施例中，交替电介质堆叠结构100可以包括多个氧化物/氮化物层对。每个电介质层对包括氧化硅层102和氮化硅层104。多个氧化物/氮化物层对在本文中也被称为“交替氧化物/氮化物堆叠结构”。即，在交替电介质堆叠结构100中，多个氧化物层102(显示在具有点的区域中)和多个氮化物层104(显示在具有网格的区域中)在垂直方向上交替。换言之，除了给定的交替氧化物/氮化物堆叠结构的顶层和底层之外，其它氧化物层102中的每一层可以被两个相邻的氮化物层104夹在中间，并且氮化物层104中的每一层可以被两个相邻的氧化物层102夹在中间。
氧化物层102各自可以具有相同的厚度或具有不同的厚度。例如，每个氧化物层的厚度可以在90nm至160nm的范围内，优选约150nm。类似地，氮化物层104各自可以具有相同的厚度或具有不同的厚度。例如，每个氮化物层的厚度可以在80nm至110nm的范围内，优选约100nm。
要注意的是，在本公开内容中，氧化物层102和/或氮化物层104可以包括任何合适的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层可以是氧化硅层，以及，氮化物层可以是氮化硅层。
交替电介质堆叠结构100可以包括氧化物层102和氮化物层104的任何合适数量的层。在一些实施例中，交替电介质堆叠结构100中的氧化物层102和氮化物层104的总层数等于或大于64。即，氧化物/氮化物层对的数量可以等于或大于32。在一些实施例中，交替氧化物/氮化物堆叠结构包括与氧化物/氮化物层对相比具有不同的材料和/或厚度的更多氧化物层或更多氮化物层。
如图1和2A中所示，该方法进行到操作S4，在其中，可以在交替电介质堆叠结构100上形成绝缘层110和硬掩模层120。在一些实施例中，绝缘层110可以通过任何合适的绝缘材料和/或电介质材料制成，例如氧化硅。要注意的是，绝缘层110的材料不同于交替电介质堆叠结构100中的氮化物层104的材料。绝缘层110可以形成在交替电介质堆叠结构100的顶表面上。硬掩模层120可以形成在绝缘层110的顶表面上。在一些实施例中，硬掩模层120可以包括氮化物层，例如氮化硅层。绝缘层110和硬掩模层120可以通过使用任何合适的沉积工艺来形成，包括但不限于CVD、PVD、ALD和/或其任何合适的组合。
参考图1和2A-2B，该方法进行到操作S6，在其中，可以形成沟道结构。沟道结构可以包括垂直延伸穿过交替电介质堆叠结构100、绝缘层110和硬掩模层120的沟道孔190，位于沟道孔190的侧壁上的功能层和在功能层和填充结构之间的沟道层160。
在一些实施例中，用于形成沟道结构的制造工艺包括形成垂直延伸穿过交替电介质堆叠结构100、绝缘层110和硬掩模层120的沟道孔。沟道孔190可以通过蚀刻交替电介质堆叠结构100、绝缘层110和硬掩模层120以及随后的清洁工艺来形成。形成沟道孔190的蚀刻工艺可以是湿法蚀刻、干法蚀刻或其组合。
在一些实施例中，包括用于在沟道孔190的侧壁上形成功能层的制造工艺。功能层可以是复合电介质层，诸如隧穿层130、储存层140和阻挡层150的组合。包括隧穿层130、储存层140和阻挡层150的功能层可以通过一种或多种薄膜沉积工艺形成，例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合。
如图2A中所示，阻挡层150可以形成在储存层140与沟道190的侧壁之间。阻挡层150可用于阻挡电荷的流出。在一些实施例中，阻挡层150可以是氧化硅层或氧化硅/氮化硅/氧化硅(ONO)层的组合。在一些实施例中，阻挡层150包括高介电常数(高k)电介质(例如，氧化铝)。在一些实施例中，阻挡层150的厚度可以在约3nm到20nm的范围内。
储存层140可以形成在隧穿层130和阻挡层150之间。来自沟道层的电子或空穴可以通过隧穿层130隧穿到储存层140。储存层140可以用来存储用于存储操作的电荷(电子或空穴)。储存层140中的电荷的储存或去除可以影响半导体沟道的导通/截止状态和/或电导。储存层140可以包括一个或多个材料膜，包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合或其任何组合。在一些实施例中，储存层140可以包括通过使用一种或多种沉积工艺形成的氮化物层。在一些实施例中，储存层140的厚度可以在约3nm到20nm的范围内。
隧穿层130可以形成在储存层140的侧壁上。隧穿层130可以用于隧穿电荷(电子或空穴)。隧穿层130可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层130可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，隧穿层130的厚度可以在约3nm到20nm的范围内。
在一些实施例中，形成沟道结构的制造工艺还包括形成覆盖功能层的侧壁和硬掩模层120的顶表面的沟道层160。在一些实施例中，沟道层160可以是通过使用诸如ALD、CVD、PVD的薄膜沉积工艺或任何其他合适工艺形成的非晶硅层或多晶硅层。在一些实施例中，沟道层160的厚度可以在约5nm到20nm的范围内。
在一些实施例中，形成沟道结构的制造工艺还包括形成填充结构170以覆盖沟道层160并填充沟道孔190。在一些实施例中，填充结构170可以是通过使用诸如ALD、CVD、PVD等的任何合适的沉积工艺形成的氧化物层。在一些实施例中，填充结构170可以包括一个或多个气隙。
参考图2B，可以去除隧穿层160和填充结构170位于硬掩模层120的顶表面上的部分。在一些实施例中，去除工艺可以包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、化学机械平坦化(CMP)、任何其他合适的工艺或其任何组合。在一些实施例中，在相同的去除工艺中，也可以去除位于硬掩模层120的顶表面上的包括阻挡层150、储存层140和隧穿层130的功能层。
图5示出了根据本公开内容的一些其他实施例的示例性3D存储器设备的沟道结构的俯视图。在移除工艺之后，沟道结构的顶表面具有由硬掩模层120围绕的近似圆形。沟道结构的顶表面具有在沟道孔190的中心的填充结构170，以及包括从内侧到外侧围绕填充结构170的沟道层160、隧穿层130、储存层140和阻挡层150的多个环。
填充结构170的顶表面可以具有近似圆形。填充结构170的顶表面在横向方向上的直径D1可以在约40nm到100nm的范围内。沟道孔190的顶部开口在横向方向上的直径D2(其与沟道结构的顶表面的直径相同)可以在约100nm至140nm的范围内。要注意的是，图中所示的各种层和/或结构的尺寸和/或比例仅用于说明性目的，不反映层和/或结构的实际尺寸和/或比例，因此不会限制了本公开内容的范围。
参考图1和2C，该方法进行到操作S8，在其中，可以在硬掩模层120上形成光致抗蚀剂图案180。光致抗蚀剂图案180可以包括用于暴露沟道结构的顶表面的开口185。
在一些实施例中，用于形成光致抗蚀剂图案180的制造工艺可以包括通过使用旋涂工艺在硬掩模层120和沟道结构的顶表面上形成光致抗蚀剂层，以及，用于形成与沟道结构对应的开口185的后续图案化工艺。在一些实施例中，开口185的直径可以稍微大于沟道结构的顶表面的直径D2。
参考图1和2D，该方法进行到操作S10，在其中，可以去除沟道结构的顶部以形成凹槽。在一些实施例中，去除沟道结构的顶部的制造工艺可以包括蚀刻工艺和清洁工艺。通过使用光致抗蚀剂图案180作为掩模，可以执行一个或多个蚀刻工艺，包括但不限于湿法蚀刻、干法蚀刻或其组合，以去除沟道结构的顶部。因而，可以形成穿透掩模层120、延伸到绝缘层110的至少一部分中并且在剩余的沟道结构上方的凹槽200。
在一些实施例中，如图2D中所示，凹槽200可以不具有完美的圆柱形状，但可以具有接近截头圆锥的形状。即，凹槽200的顶部开口的直径可以稍微大于凹槽200的底部开口的直径。要注意的是，凹槽200的底部开口的直径等于或大于沟道结构的顶表面的直径D2。在形成凹槽200之后，可以执行清洁工艺以去除光致抗蚀剂图案180。
参考图1和2D-2E，该方法进行到操作S12，在其中，可以在凹槽中形成沟道插塞。在一些实施例中，用于形成沟道插塞的制造工艺可以包括形成半导体沟道层210以填充凹槽200并覆盖硬掩模层120的顶表面，如图2E中所示。在一些实施例中，半导体沟道层210可以是通过使用选择性外延工艺或通过使用诸如ALD、CVD、PVD的薄膜沉积工艺或任何其他合适工艺形成的非晶硅层或多晶硅层。半导体沟道层210可以与沟道结构中的沟道层160电接触。
在一些实施例中，用于形成沟道插塞的制造工艺可以包括执行去除以去除硬掩模层120和半导体沟道层210的顶部以形成沟道插塞215，如图2F中所示。在一些实施例中，去除工艺可以包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、化学机械平坦化(CMP)、任何其他合适的工艺或其任何组合。
半导体沟道层210的剩余部分可以形成与沟道结构中的沟道层160电接触的沟道插塞215。在一些实施例中，沟道插塞215在垂直方向上的深度可以在约100nm到约1000nm的范围内。沟道插塞215在横向平面中的投影可以覆盖整个沟道孔190或整个沟道结构在横向平面中的投影。
在传统的制造方法中，仅通过使填充结构170凹陷来在沟道层160的侧壁上形成沟道插塞。由于沟道层160和沟道孔190的侧壁上的功能层的厚度限制，沟道插塞的直径是相当受限的(例如，达到填充结构170的顶表面在横向方向上的直径D1，如图5中所示)。这种小尺寸沟道插塞导致更高的电阻和更高的接触电阻。
通过所公开的方法形成的沟道插塞215可以通过横向扩展而具有更大的面积。例如，如图2G中所示，沟道插塞215在横向方向上的最小直径D3可以等于或大于沟道孔190的顶部开口在横向方向上的直径D2。因而，与由传统的制造方法形成的沟道插塞的面积相比，沟道插塞215的面积可以至少增加30％。因此，所公开的沟道插塞215可以具有增大的沟道孔电触点，由此导致改善的电气特性。
此外，要注意的是，可以执行后续处理以进一步制造3D存储器设备。在一些实施例中，如图2G中所示，可以在沟道插塞215上方形成金属过孔220，用于将沟道插塞215电连接至后端工艺(BEOL)金属线，例如双重图案化结构的位线。由于所公开的沟道插塞215的面积大于通过传统方法制造的沟道插塞的面积，所以可以实现金属过孔落在沟道插塞215上的更大的对准余量，以提高产品产量。
在一些其他实施例中，如图2H中所示，可以在绝缘层110和沟道插塞215上形成第二交替电介质堆叠结构300。可以形成穿透第二交替电介质堆叠结构300的第二沟道结构。第二沟道结构中的第二沟道层360与沟道插塞215电接触。第二交替电介质堆叠结构300和第二沟道结构的制造工艺及物理和化学性质可以参考上面描述的交替电介质堆叠结构100和沟道结构。由于所公开的沟道插塞215的面积大于通过传统方法制成的沟道插塞的面积，因此可以实现第二沟道层360落在沟道插塞215上的较大的对准余量，以提高产品产量。
在一些实施例中，可以执行栅极替代工艺(也称为“字线替代”工艺)，以用导体层(例如，W)替代交替电介质堆叠结构100的第二电介质层104(例如，氮化硅)。结果，在栅极替代工艺之后，交替电介质堆叠结构100变成交替导体/电介质堆叠结构。用导体层替代第一电介质层可以通过对第一电介质层(例如，氮化硅)进行对第二电介质层(例如氧化硅)有选择性的湿法蚀刻并用导体层(例如W)填充该结构来执行。可以通过PVD、CVD、ALD、任何其他合适的工艺或其任何组合来填充导体层。导体层可以包括导电材料，其包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。所形成的交替导体/电介质堆叠结构和剩余的交替电介质堆叠结构可以构成交替堆叠结构。
参考图3，根据本公开内容的一些其他实施例的用于形成3D存储器设备的沟道插塞的另一示例性方法的流程图。图4A-4E示出了在图3中所示的方法的某些制造阶段处的示例性3D存储器设备的区域的横截面图。应注意，以下方法的描述可以仅包括与以上结合图1和2A-2H描述的方法相比的区别。该方法的各种操作和/或3D存储器设备的各种部件的制造工艺及物理和化学特性的一些详细信息可以参考上面的对应描述。
如图3和4A中所示，该方法在操作S52开始，在其中，在衬底(未示出)上形成交替电介质堆叠结构100。交替电介质堆叠结构100可以包括第一电介质层102(例如，氧化硅层)和不同于第一电介质层的第二电介质层104(例如，氮化硅层)的交替堆叠结构。在操作S54，该方法继续以在交替电介质堆叠结构100上形成第一绝缘层110。
参考图3和图4A-4B，方法进行到操作S56，在其中，可以形成沟道结构。沟道结构可以包括垂直延伸穿过交替电介质堆叠结构100和第一绝缘层110的沟道孔190、沟道孔190的侧壁上的功能层以及在功能层和填充结构之间的沟道层160。功能层可以是复合电介质层，诸如隧穿层130、储存层140和阻挡层150的组合。如图4B中所示，可以执行去除工艺以去除功能层、沟道层160及填充结构在沟道孔190外部及在第一绝缘层110上方的部分，并平面化第一绝缘层110和沟道结构的顶表面。沟道结构的俯视图可以参考图5和上面的相应描述。
参考图3和4C，该方法进行到操作S58，在其中，可以在第一绝缘层110上顺序地形成第二绝缘层112、硬掩模层120和光致抗蚀剂层180。在一些实施例中，第二绝缘层112的材料可以是第一绝缘层110的相同材料，例如氧化硅。第二绝缘层112和第一绝缘层110可以形成插塞绝缘层115。
参考图3和4D，该方法进行到操作S60，在其中，可以在硬掩模层120和光致抗蚀剂层180中形成开口188。开口188的位置可以对准以匹配沟道结构的顶表面。在一些实施例中，开口188的直径可以稍微大于沟道结构的顶表面的直径D2。在一些实施例中，开口188可以通过使用任何合适的图案化工艺来形成。
参考图3和4E，该方法进行到操作S62，在其中，可以去除插塞绝缘层115在沟道结构上方的部分以形成凹槽。在一些实施例中，去除插塞绝缘层115在沟道结构上方的部分的制造工艺可以包括蚀刻工艺和清洁工艺。通过使用硬掩模层120和光致抗蚀剂图案180作为掩模，可以执行湿法/干法蚀刻工艺以去除插塞绝缘层115在沟道结构上方的部分。因而，可以形成穿透掩模层120、延伸到插塞绝缘层115中并且暴露出沟道结构的顶表面的凹槽200。
如图3所示，该方法进行到操作S64，在其中，可以在凹槽中形成沟道插塞(参考回到上面结合图2E-2F描述的操作S12)。此外，该方法可以包括任何合适的后续工艺，例如金属过孔形成工艺、附加交替电介质堆叠结构形成工艺、栅极替代工艺(参考回到上面结合图2G-2H的描述)等。由于所公开的沟道插塞的面积大于由传统方法制造的沟道插塞的面积，因此可以实现互连结构(例如，金属过孔、附加沟道层等)落在沟道插塞上的更大的对准余量，以提高产品产量。
根据本公开内容的各种实施例提供了3D存储器设备的沟道插塞结构及其制造方法。在本文公开的方法的一些实施例中，沟道孔结构可以通过一堆交替电介质层形成，其与一堆交替导体和电介质层相比，可以更容易地被蚀刻以在其中形成沟道孔，从而降低工艺复杂度和制造成本。可以在沟道孔上方形成沟道插塞，以与沟道孔中的沟道结构电连接。多晶硅塞在横向平面中的投影可以覆盖沟道孔在横向平面中的投影。因而，多晶硅塞可以提供到沟道孔中的沟道结构的可靠电连接以及在后续工艺中增大的触点对准。
在一些实施例中，本公开内容提供了一种用于在三维(3D)存储器设备中形成沟道插塞结构的方法。该方法可以包括：形成设置在衬底上的交替电介质堆叠结构；在交替电介质堆叠结构上形成绝缘层和硬掩模层；形成穿透绝缘层、硬掩模层和交替电介质堆叠结构的沟道结构；在硬掩模层上形成光致抗蚀剂图案；使用光致抗蚀剂图案作为掩模以去除沟道结构的顶部部分以形成凹槽；以及在凹槽中形成沟道插塞。沟道插塞在横向平面中的投影覆盖沟道孔在横向平面中的投影。
在一些实施例中，形成交替电介质堆叠结构包括形成在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。在一些实施例中，形成交替电介质堆叠结构包括形成在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括氧化硅层和氮化硅层。
在一些实施例中，形成绝缘层和硬掩模层包括：在交替电介质堆叠结构上形成氧化物层作为绝缘层；以及在氧化物层上形成氮化物层作为硬掩模层。
在一些实施例中，形成沟道结构包括：形成垂直延伸穿过交替电介质堆叠结构、绝缘层和硬掩模层的沟道孔；在沟道孔的侧壁上形成功能层；形成覆盖功能层的侧壁的沟道层；以及形成填充结构以覆盖沟道层的侧壁和填充沟道孔。
在一些实施例中，形成功能层包括：在沟道孔的侧壁上形成阻挡层，用于阻挡电荷的流出；在阻挡层的表面上形成储存层，用于在3D存储器设备的操作期间存储电荷；以及在储存层的表面上形成隧穿层，用于隧穿电荷。
在一些实施例中，形成光致抗蚀剂图案包括：在硬掩模层和沟道结构上形成光致抗蚀剂层；在光致抗蚀剂层中形成开口以暴露沟道结构的顶表面，其中，开口的直径等于或大于沟道结构的顶表面的直径；以及去除光致抗蚀剂层。
在一些实施例中，在凹槽中形成沟道插塞包括：在硬掩模层上和在凹槽中形成半导体沟道层，以与沟道结构中的沟道层电连接；以及去除半导体沟道层在凹槽外的部分，并且平面化沟道插塞的顶表面。
在一些实施例中，该方法还包括形成金属过孔以与沟道插塞电连接。
在一些实施例中，该方法进一步包括：在沟道插塞上形成第二交替电介质堆叠结构；形成穿透第二交替电介质堆叠结构的第二沟道结构。第二沟道结构中的第二沟道层与沟道插塞电连接。
在一些实施例中，该方法还包括用导体层替代第一电介质层。本公开内容的另一方面提供了一种用于在三维(3D)存储器设备中形成沟道插塞结构的方法。该方法包括：形成设置在衬底上的交替电介质堆叠结构；在交替电介质堆叠结构上形成第一绝缘层；形成穿透第一绝缘层和交替电介质堆叠结构的沟道结构；在第一绝缘层上形成第二绝缘层、硬掩模层和光致抗蚀剂图案；在硬掩模层和光致抗蚀剂层中形成开口以暴露第二绝缘层，其中，开口在横向平面中的投影覆盖沟道结构的顶表面；使用硬掩模层或光致抗蚀剂层作为掩模，去除第二绝缘层在沟道结构上方的部分以形成凹槽；以及在凹槽中形成沟道插塞。沟道插塞在横向平面中的投影覆盖沟道孔在横向平面中的投影。
在一些实施例中，形成第二绝缘层、硬掩模层和光致抗蚀剂图案包括：在第一绝缘层和沟道结构上形成氧化物层作为第二绝缘层；在氧化物层上形成氮化物层作为硬掩模层；以及在氮化物层上形成光致抗蚀剂层。
在一些实施例中，在凹槽中形成沟道插塞包括：在硬掩模层上和在凹槽中形成半导体沟道层，以与沟道结构中的沟道层电连接；以及去除半导体沟道层在凹槽外的部分，并且平面化沟道插塞的顶表面。
本公开内容的另一方面提供了一种三维(3D)存储器设备，包括：设置在衬底上的交替层堆叠结构；设置在交替电介质堆叠结构上的绝缘层；垂直延伸穿过交替电介质堆叠结构和绝缘层的沟道孔；包括沟道孔中的沟道层的沟道结构；以及在绝缘层中并且在沟道结构上方的沟道插塞。沟道插塞与沟道层电连接。沟道插塞在横向平面中的投影覆盖沟道孔在横向平面中的投影。
在一些实施例中，交替层堆叠结构包括在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。在一些实施例中，交替层堆叠结构包括在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括氧化硅层和氮化硅层。
在一些实施例中，交替电介质层包括在垂直方向上叠置的至少32个电介质/导体层对，每个电介质层对包括电介质层和金属层。在一些实施例中，交替电介质层包括在垂直方向上叠置的至少32个电介质/导体层对，每个电介质层对包括氧化硅层和钨层。
在一些实施例中，绝缘层是氧化物层，并且沟道插塞是多晶硅层。
在一些实施例中，沟道结构包括将沟道层夹在中间的功能层和填充结构。
在一些实施例中，功能层包括：在沟道孔的侧壁上的阻挡层，其被配置为阻挡电流出隧道电荷；在阻挡层的表面上的储存层，其被配置为存储电荷；以及储存层和沟道层之间的隧穿层，其被配置为隧穿电荷。
在一些实施例中，沟道插塞的厚度在100nm至1000nm的范围内，并且沟道插塞的最小直径为100nm。
在一些实施例中，该设备还包括：在沟道插塞上的第二交替层堆叠结构；以及穿透第二交替层堆叠结构的第二沟道结构。第二沟道结构中的第二沟道层与沟道插塞电连接。在一些实施例中，该设备还包括与沟道插塞电连接的金属过孔。
以上对具体实施例的描述将充分地揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，无需过度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于功能构建块描述了本公开内容的实施例，该功能构建块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构建块的边界。只要适当地执行了特定功能及其关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应被任何上述示例性实施例限制，而应仅根据以下权利要求及其等同变换来限定。

Claims (33)

1.一种用于在三维(3D)存储器设备中形成沟道插塞结构的方法，包括：
形成设置在衬底上的交替电介质堆叠结构；
在所述交替电介质堆叠结构上形成绝缘层和硬掩模层；
形成穿透所述绝缘层、所述硬掩模层和所述交替电介质堆叠结构的沟道结构；
在所述硬掩模层上形成光致抗蚀剂图案；
使用所述光致抗蚀剂图案作为掩模来去除所述沟道结构的顶部部分以形成凹槽；以及
在所述凹槽中形成沟道插塞，其中，所述沟道插塞在横向方向上的最小直径等于或大于沟道孔在横向方向上的直径，所述沟道插塞在横向方向上的最大直径大于所述沟道插塞在横向方向上的最小直径。
2.根据权利要求1所述的方法，其中，形成所述交替电介质堆叠结构包括：
形成在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括第一电介质层和不同于所述第一电介质层的第二电介质层。
3.根据权利要求1所述的方法，其中，形成所述交替电介质堆叠结构包括：
形成在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括氧化硅层和氮化硅层。
4.根据权利要求1所述的方法，其中，形成所述绝缘层和所述硬掩模层包括：
在所述交替电介质堆叠结构上形成氧化物层作为所述绝缘层；以及
在所述氧化物层上形成氮化物层作为所述硬掩模层。
5.根据权利要求1所述的方法，其中，形成所述沟道结构包括：
形成垂直延伸穿过所述交替电介质堆叠结构、所述绝缘层和所述硬掩模层的沟道孔；
在所述沟道孔的侧壁上形成功能层；
形成覆盖所述功能层的侧壁的沟道层；以及
形成填充结构以覆盖所述沟道层的侧壁和填充所述沟道孔。
6.根据权利要求5所述的方法，其中，形成所述功能层包括：
在所述沟道孔的所述侧壁上形成阻挡层，用于阻挡电荷的流出；
在所述阻挡层的表面上形成储存层，用于在所述3D存储器设备的操作期间存储电荷；以及
在所述储存层的表面上形成隧穿层，用于隧穿电荷。
7.根据权利要求5所述的方法，其中，形成所述光致抗蚀剂图案包括：
在所述硬掩模层和所述沟道结构上形成光致抗蚀剂层；
在所述光致抗蚀剂层中形成开口以暴露所述沟道结构的顶表面，其中，所述开口的直径等于或大于所述沟道结构的顶表面的直径；以及
去除所述光致抗蚀剂层。
8.根据权利要求5所述的方法，其中，在所述凹槽中形成所述沟道插塞包括：
在所述硬掩模层上和在所述凹槽中形成半导体沟道层，以与所述沟道结构中的所述沟道层电连接；以及
去除所述半导体沟道层在所述凹槽外的部分，并且平面化所述沟道插塞的顶表面。
9.根据权利要求1所述的方法，还包括：
形成金属过孔以与所述沟道插塞电连接。
10.根据权利要求1所述的方法，还包括：
所述方法还包括：
在所述沟道插塞上形成第二交替电介质堆叠结构；
形成穿透所述第二交替电介质堆叠结构的第二沟道结构；
其中，所述第二沟道结构中的第二沟道层与所述沟道插塞电连接。
11.根据权利要求2所述的方法，还包括：
用导体层替代所述第一电介质层。
12.一种用于在三维(3D)存储器设备中形成沟道插塞结构的方法，包括：
形成设置在衬底上的交替电介质堆叠结构；
在所述交替电介质堆叠结构上形成第一绝缘层；
形成穿透所述第一绝缘层和所述交替电介质堆叠结构的沟道结构；
在所述第一绝缘层上形成第二绝缘层、硬掩模层和光致抗蚀剂图案；
在所述硬掩模层和所述光致抗蚀剂图案中形成开口以暴露所述第二绝缘层，其中，所述开口在横向平面中的投影覆盖所述沟道结构的顶表面；
使用所述硬掩模层或所述光致抗蚀剂图案作为掩模，去除所述第二绝缘层在所述沟道结构上方的部分以形成凹槽；以及
在所述凹槽中形成沟道插塞，其中，所述沟道插塞在横向方向上的最小直径等于或大于沟道孔在横向方向上的直径，所述沟道插塞在横向方向上的最大直径大于所述沟道插塞在横向方向上的最小直径。
13.根据权利要求12所述的方法，其中，形成所述交替电介质堆叠结构包括：
形成在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括第一电介质层和不同于所述第一电介质层的第二电介质层。
14.根据权利要求12所述的方法，其中，形成所述交替电介质堆叠结构包括：
形成在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括氧化硅层和氮化硅层。
15.根据权利要求12所述的方法，其中，形成所述沟道结构包括：
形成垂直延伸穿过所述交替电介质堆叠结构和所述第一绝缘层的沟道孔；
在所述沟道孔的侧壁上形成功能层；
形成覆盖所述功能层的侧壁的沟道层；以及
形成填充结构以覆盖所述沟道层的侧壁和填充所述沟道孔。
16.根据权利要求15所述的方法，其中，形成所述功能层包括：
在所述沟道孔的所述侧壁上形成阻挡层，用于阻挡电荷的流出；
在所述阻挡层的表面上形成储存层，用于在所述3D存储器设备的操作期间存储电荷；以及
在所述储存层的表面上形成隧穿层，用于隧穿电荷。
17.根据权利要求12所述的方法，其中，形成所述第二绝缘层、所述硬掩模层和所述光致抗蚀剂图案包括：
在所述第一绝缘层和所述沟道结构上形成氧化物层作为所述第二绝缘层；
在所述氧化物层上形成氮化物层作为所述硬掩模层；以及
在所述氮化物层上形成光致抗蚀剂层。
18.根据权利要求15所述的方法，其中，在所述凹槽中形成所述沟道插塞包括：
在所述硬掩模层上和在所述凹槽中形成半导体沟道层，以与所述沟道结构中的所述沟道层电连接；以及
去除所述半导体沟道层在所述凹槽外的部分，并且平面化所述沟道插塞的顶表面。
19.根据权利要求12所述的方法，还包括：
形成金属过孔以与所述沟道插塞电连接。
20.根据权利要求12所述的方法，还包括：
所述方法还包括：
在所述沟道插塞上形成第二交替电介质堆叠结构；
形成穿透所述第二交替电介质堆叠结构的第二沟道结构；
其中，所述第二沟道结构中的第二沟道层与所述沟道插塞电连接。
21.根据权利要求13所述的方法，还包括：
执行栅极替代工艺以用导体层替代所述第一电介质层。
22.一种三维(3D)存储器设备，包括：
设置在衬底上的交替电介质堆叠结构；
设置在所述交替电介质堆叠结构上的绝缘层；
垂直延伸穿过所述交替电介质堆叠结构和所述绝缘层的沟道孔；
包括所述沟道孔中的沟道层的沟道结构；以及
在所述绝缘层中且在所述沟道结构上方的沟道插塞，所述沟道插塞与所述沟道层电连接；
其中，所述沟道插塞在横向方向上的最小直径等于或大于所述沟道孔在横向方向上的直径，所述沟道插塞在横向方向上的最大直径大于所述沟道插塞在横向方向上的最小直径。
23.根据权利要求22所述的设备，其中，所述交替电介质堆叠结构包括在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括第一电介质层和不同于所述第一电介质层的第二电介质层。
24.根据权利要求22所述的设备，其中，所述交替电介质堆叠结构包括在垂直方向上叠置的至少32个电介质层对，每个电介质层对包括氧化硅层和氮化硅层。
25.根据权利要求22所述的设备，其中，所述交替电介质堆叠结构包括在垂直方向上叠置的至少32个电介质/导体层对，每个电介质/导体层对包括电介质层和金属层。
26.根据权利要求22所述的设备，其中，所述交替电介质堆叠结构包括在垂直方向上叠置的至少32个电介质/导体层对，每个电介质/导体层对包括氧化硅层和钨层。
27.根据权利要求22所述的设备，其中：
所述绝缘层是氧化物层；以及
所述沟道插塞是多晶硅层。
28.根据权利要求22所述的设备，其中，所述沟道结构包括：
将所述沟道层夹在中间的功能层和填充结构。
29.根据权利要求28所述的设备，其中，所述功能层包括：
在所述沟道孔的侧壁上的阻挡层，其被配置为阻挡电荷的流出；
在所述阻挡层的表面上的储存层，其被配置为存储电荷；以及
所述储存层和所述沟道层之间的隧穿层，其被配置为隧穿电荷。
30.根据权利要求22所述的设备，其中：
所述沟道插塞的厚度在100nm至1000nm的范围内。
31.根据权利要求22所述的设备，其中：
所述沟道插塞的最小直径为100nm。
32.根据权利要求22所述的设备，还包括：
在所述沟道插塞上的第二交替电介质堆叠结构；以及
穿透所述第二交替电介质堆叠结构的第二沟道结构；
其中，所述第二沟道结构中的第二沟道层与所述沟道插塞电连接。
33.根据权利要求22所述的设备，还包括：
与所述沟道插塞电连接的金属过孔。
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