TW202002176A - 用於形成三維記憶體元件的雙堆疊通道孔結構的方法 - Google Patents

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Abstract

本發明公開了一種用於形成3D記憶體元件中通道孔結構的方法。所述方法包括：在基底上形成第一交替層疊介電層和第一絕緣層、在穿過第一絕緣層和第一交替層疊介電層的第一通道孔中形成第一通道結構、在第一絕緣層中形成犧牲性疊層間插塞、在犧牲性疊層間插塞上形成第二交替層疊介電層、形成穿過第二交替層疊介電層並且裸露出部分犧牲性疊層間插塞的第二通道孔、去除犧牲性疊層間插塞以形成空腔、以及在所述空腔中形成疊層間通道插塞，並在所述第二通道孔中形成第二通道結構，所述疊層間通道插塞係接觸所述第一通道結構和所述第二通道結構。

Description

用於形成三維記憶體元件的雙堆疊通道孔結構的方法
本發明大體上涉及半導體技術領域，更具體言之，其係關於一種用於形成三維（3D）記憶體元件中的雙堆疊（dual-deck）通道孔結構的方法。
現今透過改善製程技術、電路設計、程式設計演算法和製造方法可使平面式的記憶體單元縮至更小的尺寸。然而，隨著記憶體單元的特徵尺寸逐漸接近下限，平面式記憶體製程和製造方法變得有挑戰性並且成本高，使得平面式記憶體單元的儲存密度接近其上限。現今，三維（3D）的記憶體架構能夠解決上述平面式記憶體單元中的密度極限。
隨著半導體技術的進步，諸如3D NAND的3D記憶體元件不斷地使更多的氧化物/氮化物（ON）層按比例縮小，使得通道孔的蝕刻過程變得越來越有挑戰性。
文中公開了用於形成三維（3D）記憶體元件的雙堆疊通道孔結構的方法的實施例。
所述方法包括：在基底上形成第一交替層疊介電層、在第一交替層疊介電層上形成第一絕緣層、形成穿過第一絕緣層和第一交替層疊介電層的第一通道孔、在第一通道孔中形成第一通道結構、在第一絕緣層中形成犧牲性疊層間（inter-deck）插塞，其中犧牲性疊層間插塞在橫向平面中的投影會覆蓋第一通道孔在所述橫向平面中的投影、形成設置在所述犧牲性疊層間插塞上的第二交替層疊介電層、形成穿過第二交替層疊介電層並且裸露出部分犧牲性疊層間插塞的第二通道孔、去除犧牲性疊層間插塞，以形成空腔、以及在所述空腔中形成疊層間通道插塞，並在所述第二通道孔中形成第二通道結構，其中所述疊層間通道插塞係接觸所述第一通道結構和所述第二通道結構。
在一些實施例中，所述方法還包括：形成沿著豎直方向堆疊的至少32個介電層對，其中每個介電層對包括第一介電層和不同於第一介電層的第二介電層。
在一些實施例中，所述方法還包括：形成沿著豎直方向堆疊的至少32個介電層對，其中每個介電層對包括氧化矽層和氮化矽層。
在一些實施例中，所述方法還包括：在第一交替層疊介電層上形成氧化物層作為第一絕緣層、以及在所述氧化物層上形成氮化物層作為第一遮罩層。
在一些實施例中，所述方法還包括：在形成第一通道結構之前，在經由第一通道孔裸露的基底表面上形成磊晶層。
在一些實施例中，形成第一通道結構的步驟包括：在第一通道孔的側壁上形成第一功能層、形成覆蓋所述第一功能層側壁的第一通道層，所述第一通道層與所述磊晶層接觸、以及形成覆蓋所述第一通道層側壁並且填充所述第一通道孔的第一填充結構。
在一些實施例中，形成所述第一功能層的步驟包括：在第一通道孔的側壁上形成用於阻擋電子電荷的外流的第一阻擋層、在第一阻擋層的表面上形成用於在3D記憶體元件的運作期間儲存電子電荷的第一儲存層、以及在第一儲存層的表面上形成用於穿隧電子電荷的第一穿隧層。
在一些實施例中，形成犧牲性疊層間插塞的步驟包括：在第一絕緣層中形成第一凹槽，其中第一凹槽在橫向平面中的投影係覆蓋第一通道孔在所述橫向平面中的投影、在所述第一凹槽中形成氧化物和氮化物蝕刻停止層，所述氧化物和氮化物蝕刻停止層係與所述第一通道層接觸、以及去除所述氧化物和氮化物蝕刻停止層位於所述第一凹槽以外的部分，以形成犧牲性疊層間插塞，並使所述犧牲性疊層間插塞的頂面平坦化。
在一些實施例中，形成犧牲性疊層間插塞的步驟還包括：沉積包括鎢、矽化鎢或氮化鎢的材料，以形成所述氧化物和氮化物蝕刻停止層。
在一些實施例中，去除犧牲性疊層間插塞的步驟包括：進行選擇性濕蝕刻製程，以經由第二通道孔蝕刻所述犧牲性疊層間插塞。
在一些實施例中，在去除所述犧牲性疊層間插塞之前，所述方法還包括：在第二通道孔的側壁上以及經由第二通道孔裸露的犧牲性疊層間插塞的表面上形成第二功能層、以及去除第二功能層位於所述犧牲性疊層間插塞表面上的部分。
在一些實施例中，形成第二功能層的步驟包括：在第二通道孔的側壁上形成用於阻擋電子電荷的外流的第二阻擋層、在第二阻擋層的表面上形成用於在3D記憶體件的運作期間儲存電子電荷的第二儲存層、以及在第二存儲層表面上形成用於穿隧電子電荷的第二穿隧層。
在一些實施例中，形成疊層間通道插塞的步驟包括：通過沉積過程在所述空腔中形成疊層間通道插塞，其中所述疊層間通道插塞係接觸所述第一通道層。
在一些實施例中，在所述第一通道孔中形成第二通道結構的步驟包括：經由沉積製程在第二功能層的表面上形成第二通道層，其中所述第二通道結構與所述疊層間通道插塞接觸。
在一些實施例中，在所述空腔中形成疊層間通道插塞並且在所述第一通道孔中形成第二通道結構的步驟包括：在單一沉積過程中形成所述疊層間通道插塞和所述第二通道結構。
在一些實施例中，形成疊層間通道插塞的步驟包括：形成具有小於60奈米厚度的疊層間通道插塞。
在一些實施例中，形成第二通道結構的步驟還包括：形成覆蓋第二通道層的側壁並且填充第二通道孔的第二填充結構。
在一些實施例中，所述方法還包括：去除部分的第二填充結構，從而在第二通道孔中形成第二凹槽、以及在所述第二凹槽中形成頂部通道插塞，所述頂部通道插塞係與所述第二通道層接觸。
在一些實施例中，所述方法還包括：利用導體層替換第一交替層疊介電層和第二交替層疊介電層中的第二介電層。
在一些實施例中，所述方法還包括：在利用導體層替換第一交替電介質堆疊層和第二交替電介質堆疊層中的第二電介質層期間，減小疊層間通道插塞的厚度。
本領域的技術人員根據內文描述說明、申請專利範圍以及所公開的圖式能夠更理解本發明公開技術的其它方面。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語「一個或多個」可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」或「所述」的術語同樣可以被理解為傳達單數使用或傳達複數使用。
應當容易理解，本公開中的「在…上」、「在…上方」和「在…之上」的含義應當以最寬方式被解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在…上方」或「在…之上」不僅表示「在」某物「上方」或「之上」的含義，而且還可以包括其「在」某物「上方」或「之上」且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵相對於另一個或多個元件或特徵的關係，如在圖式中示出的。空間相關術語旨在涵蓋除了在圖式所描繪的位向以外的在使用或操作中的設備的不同位向。設備可以以另外的方式被定向（旋轉90度或在其它位向），並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語「基底」是指向其上增加後續材料的材料。基底包括頂表面和底表面。可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水準、豎直和/或沿著傾斜表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成接觸點、互連線和/或通孔）和一個或多個介電層。
如本文使用的，術語「標稱/標稱地」是指在產品或過程的設計階段期間設置的用於部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語「關於」指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語「關於」可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
如本文使用的，術語「3D記憶體元件」是指一種半導體元件，其在橫向方位的基底上具有豎直方位的記憶體單元的電晶體串（在本文中被稱為「記憶體串」，例如NAND串），以使得所述記憶體串相對於基底在豎直方向上延伸。如本文使用的，術語「豎直/豎直地」是指標稱地垂直於基底的橫向表面。
根據本公開說明書的各種實施例提供了具有用於記憶體陣列（文中又稱為「陣列元件」）的雙堆疊通道孔陣列結構的3D記憶體元件以及用於形成雙堆疊通道孔陣列結構的製作方法。
在一些實施例中，能夠形成接頭通道孔結構，以穿過包括多個導電/介電質對或者多個氧化物/氮化物對的雙堆疊交替疊層。導電/介電質對或者氧化物/氮化物對的數量可以大於或等於32，例如，可以為64、96、128、160等。經由結合兩個通道孔形成步驟並形成疊層間通道插塞，能夠形成具有大深寬比以及有限的頂部-底部孔徑誤差的雙堆疊通道孔結構。
經由替換犧牲性疊層間插塞的步驟，其能夠在雙堆疊交替疊層的上疊層和下疊層之間形成多晶矽疊層間通道插塞，以與接頭通道孔結構中的通道層電連接。疊層間通道插塞具有堅固的結構強度，並且具有小於60奈米(nm)的有限厚度。因而能夠顯著改善3D記憶體元件的通道遷移率和串電流。此外，疊層間插塞可以具有擴大的尺寸，以提高頂部-底部疊層的疊對裕量。因此，多晶矽疊層間通道插塞能夠在接頭通道孔結構中的通道層之間提供可靠的電連接，並且為後續製程中的接觸對位步驟提供增大的面積。
請參考第1A和1B圖，其繪示出了根據本公開說明書一些實施例中用於形成3D記憶體元件的雙堆疊通道孔結構的示例性方法的流程圖。第2A-2T圖繪示出了在第1A和1B圖所示的方法的某些製作階段的3D記憶體元件的示例性雙堆疊通道孔結構的截面圖。
如第1A圖所示，本發明方法從步驟S101開始，其中能夠在基底表面上形成第一交替層疊介電層和第一絕緣層。在一些實施例中，基底可以是具有任何適當結構的任何適當的半導體基底，例如單晶矽單層基底、多晶矽單層基底、多晶矽和金屬多層基底等。
如第2A圖所示，能夠在基底1上形成包括多個介電層對的第一交替層疊介電層2。第一交替層疊介電層2可以包括第一介電層102（例如，由氧化矽構成）和不同於第一介電層的第二介電層104（例如，由氮化矽構成）的交替疊層。多個第一介電層102和第二介電層104沿著平行於基底1表面的橫向方向延伸。一些實施例中會具有比第一交替層疊介電層2中由不同材料構成且具有不同厚度的介電層對還更多的層結構。第一交替層疊介電層2可以由一或多種薄膜沉積製程形成，所述製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
在一些實施例中，第一交替層疊介電層2可以包括多個氧化物/氮化物層對。每個介電層對包括由氧化矽構成的層102和由氮化矽構成的層104。多個氧化物/氮化物層對在文中又稱為「氧化物/氮化物交替疊層」。也就是說，在第一交替層疊介電層2中，多個氧化物層102（以網點區域表示）和多個氮化物層104（以網格區域表示）在豎直方向上交替層疊。換言之，除了給定的氧化物/氮化物交替疊層的頂層和底層之外，其它氧化物層102中的每一者都可夾置在兩個相鄰的氮化物層104中間，並且氮化物層104中的每一者可夾置在兩個相鄰的氧化物層102中間。
氧化物層都可具有相同的厚度或者不同的厚度。例如，每個氧化物層的厚度可以介於10nm到100nm的範圍中，以約30nm為佳。同樣地，氮化物層都可具有相同厚度或者不同厚度。例如，每個氮化物層的厚度可以介於10nm到100nm的範圍中，以約35nm為佳。
應當指出，在本公開中，氧化物層102和/或氮化物層104可以包括任何適當的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括矽化物，並且氮化物材料元素可以包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜矽、矽化物或其任何組合。在一些實施例中，氧化物層可以是氧化矽層，並且氮化物層可以是氮化矽層。
第一交替層疊介電層2可以包括任何適當層數的氧化物層102和氮化物層104。在一些實施例中，第一交替層疊介電層2中的氧化物層102和氮化物層104的總層數大於或等於64。也就是說，氧化物/氮化物層對的數量可以大於或等於32。在一些實施例中，氧化物/氮化物交替疊層包括具有與氧化物/氮化物層對不同的材料和/或厚度的更多氧化物層或更多氮化物層。
可以在第一交替層疊介電層2上形成第一絕緣層3。在一些實施例中，第一絕緣層3可以由任何適當絕緣材料和/或電介質材料（例如氧化矽）構成。應當指出，第一絕緣層3的材料可以不同於第一交替層疊介電層2中氮化物層的材料。可以在第一交替層疊介電層2的頂面上形成第一絕緣層3。
此外，在一些實施例中，可以在第一絕緣層3的頂面上形成第一硬遮罩層4。第一硬遮罩層4可以包括位於第一絕緣層3頂面上的氮化物層以及位於該氮化物層頂面上的氧化物層。第一硬遮罩層4的氮化物層可以是氮化矽層。
在一些實施例中，第一交替層疊介電層2、第一絕緣層3和/或第一硬遮罩層4可以經由使用一或多種沉積製程形成。應當指出，本公開說明書中所使用的術語「沉積製程」可以指任何適當的沉積製程，其包括但不限定是化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程和/或其任何適當組合。
如第1A圖所示，所述方法進行至步驟S102，其中能夠形成第一通道孔5。如第2A圖所示，第一通道孔5能夠完全穿過第一交替層疊介電層2和第一絕緣層3，並且延伸到基底1中。在一些實施例中，第一通道孔5可以經由對第一交替層疊介電層2和第一絕緣層3進行蝕刻以及後續的清洗過程而形成。用於形成第一通道孔5的蝕刻製程可以是乾蝕刻或濕蝕刻和其後清洗過程的組合。在一些實施例中，當在第一絕緣層3的頂面上形成了第一硬遮罩層4時，蝕刻期間還可以對第一硬遮罩層4進行蝕刻，以形成第一通道孔5。
如第1A圖所示，所述方法進行至步驟S103，其中能夠在從第一通道孔5裸露的基底1上形成磊晶層6，如第2B圖所示。在一些實施例中，磊晶層6可以是經由使用選擇性磊晶生長（SEG）製程形成的多晶矽層。在一些實施例中，磊晶層6可以不直接形成在基底1的表面上。磊晶層6和基底1之間可以形成一或多個層結構。也就是說，磊晶層6係重疊在基底1上。
如第1A圖所示，所述方法進行至步驟S104，其中能夠在第一通道孔5的側壁上形成第一功能層。第一功能層可以包括第一阻擋層7、第一儲存層8、第一穿隧層9和第一鈍化層10。在一些實施例中，第一功能層又可以稱為電荷捕獲層。
如第2C圖所示，能夠在第一通道孔5的側壁上以及磊晶層6的頂面上形成第一阻擋層7。第一阻擋層7能夠用來阻擋電子電荷的外流。在一些實施例中，第一阻擋層7可以是氧化矽層或者是氧化矽/氮氧化矽/氧化矽（SiO2 -SiON-SiO2 ）層的組合。在一些實施例中，第一阻擋層7包括高介電常數（high-k）的介電質（如氧化鋁）。在一實施範例中，第一阻擋層7主要是在氮化矽沉積過程後通過原位蒸汽生成（ISSG）氧化製程而形成的氧化物層。在一些實施例中，第一阻擋層7的厚度可小於20nm。
第一儲存層8可以形成在第一阻擋層7的表面上。第一儲存層8可用來儲存電子電荷。第一儲存層7中的電荷的存入與/或去除會影響半導體通道的導通/斷路狀態和/或導電性。第一儲存層7可以包括多晶矽或氮化矽。第一儲存層8可以包括一個或多個材料膜，所述材料包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合、或它們的任何組合。在一些實施例中，第一儲存層8可以包括經由使用一或多種沉積製程所形成的氮化物層。在一些實施例中，第一儲存層8的厚度可小於20nm。
第一穿隧層9可以形成於第一儲存層8的表面上。第一穿隧層9可以用來生成電子電荷（電子或電洞）。第一穿隧層9可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其組合。在一些實施例中，第一穿隧層9可以是經由使用沉積製程形成的氧化物層。在一些實施例中，第一穿隧層9的厚度可小於20nm。
如第2D圖所示，在一些實施例中，第一鈍化層10可以形成在第一穿隧層9的表面上。第一鈍化層10可以用來保護第一穿隧層9，使其在後續的去除製程中不受損害。在一些實施例中，第一鈍化層10可以是經由使用沉積製程形成的非晶矽層。在一些實施例中，可以在第一鈍化層10上塗覆額外的氧化物蓋層。應當指出，在一些其它實施例中，可以省略第一鈍化層10。
可以去除第一阻擋層7、第一儲存層8、第一穿隧層9和第一鈍化層10位於第一通道孔5底部的磊晶層6頂面上的部分，其一般被稱為「矽-氧化物-氮化物-氧化物（SONO）通孔」。在一些實施例中，去除步驟可以包括蝕刻步驟和清洗步驟。如此，第一功能層可以形成在第一通道孔5的側壁上，並且電連接至磊晶層6。
在一些實施例中，在同一去除過程中，還可以去除位於第一硬遮罩層4的氮化物層表面上的第一阻擋層7、第一記憶體8、第一穿隧層9和第一硬遮罩層4的氧化物層。如此，硬遮罩層4的氮化物層會保留在第一絕緣層3的表面上。
如第1A圖所示，所述方法進行至步驟S105，其中能夠在第一功能層的側壁上以及磊晶層的裸露面上形成第一通道層，並且能夠形成第一填充結構來填充所述第一通道孔。
如第2E圖所示，可以將第一通道層11形成為覆蓋住第一鈍化層10的側壁以及磊晶層6的頂面。第一通道層11可以覆蓋第一硬遮罩層4的氮化物層頂面。在一些實施例中，第一通道層11可以是經由使用薄膜沉積製程形成的非晶矽層或多晶矽層，所述薄膜沉積製程例如是ALD、CVD、PVD或者任何其它適當的製程。在一些實施例中，第一通道層11的厚度可小於20nm。
如第2F圖所示，可以將第一填充結構12形成為覆蓋住第一通道層11並填充第一通道孔5。在一些實施例中，第一填充結構12可以是經由使用沉積製程形成的氧化物層。在一些實施例中，第一填充結構12可以包括一或多個空隙。
如第2G圖所示，可以去除部分的第一填充結構12（其通常被稱為「深蝕刻」），以使得第一填充結構12剩餘部分的頂面能夠低於第一絕緣層3的頂面，但是高於第一絕緣層3的底面，從而達成更好的元件性能。在一些實施例中，可以通過使用凹槽蝕刻製程去除第一填充結構12的部分，所述凹槽蝕刻製程包括但不限是濕蝕刻、乾蝕刻或是其組合。
如第2H圖所示，能夠去除第一通道層11的部分，使得第一通道層11剩餘部分的表面低於第一絕緣層3。第一通道層11的剩餘部分可以與磊晶層6接觸。在一些實施例中，能夠經由使用任何適合的蝕刻製程來去除第一通道層11的部分，所述蝕刻製程例如是濕蝕刻、乾蝕刻或其組合。
如第1A圖所示，所述方法進行至步驟S106，其中能夠在第一絕緣層3中形成第一凹槽。在一些實施例中，第一凹槽在基底1上的投影能夠完全覆蓋第一通道孔5在基底1上的投影。
如第2I圖所示，可以去除第一硬遮罩層4的氮化物層。在一些實施例中，可以通過使用任何合適的蝕刻製程來去除第一硬遮罩層4的氮化物層，所述合適的蝕刻製程例如是濕蝕刻、乾蝕刻或是其組合。在一些實施例中，還可以對第一儲存層8（氮化物層）位在第一通道孔5側壁上的部分進行蝕刻，使得第一儲存層8的頂面低於第一絕緣層3的頂面。
如第2J圖所示，可以經由使用任何合適的技術來使得第一絕緣層3的表面平坦化，所述的合適技術例如是晶背研磨、化學機械拋光（CMP）等。可以經由使用諸如非選擇性乾蝕刻製程和隨後的稀釋氫氟酸（HF）清洗製程等類的任何合適的蝕刻製程和清洗製程來去除第一絕緣層3部分，從而在第一絕緣層3中形成第一凹槽13。
在一些實施例中，第一凹槽13在基底1上的投影能夠完全覆蓋住第一通道孔5在基底1上的投影。在一些實施例中，第一通道孔5的直徑x可介於50nm到150nm的範圍間。在一些實施例中，第一凹槽13的直徑x和第一通道孔5的最大直徑y之間的差值可介於10nm到30nm的範圍中。在一些實施例中，第一凹槽的深度可以小於或等於平坦化後的第一絕緣層3厚度，如第2J圖所示。例如，第一凹槽的深度可以介於10nm和100nm之間的範圍中。在一個實施例中，平坦化後的第一絕緣層3厚度可以介於20nm和200nm之間的範圍中，而第一凹槽的深度可以介於10nm和100nm之間的範圍中。
如第1A圖所示，所述方法進行至步驟S107，其中可以在第一凹槽13中形成犧牲性疊層間插塞14。如第2K圖所示，犧牲性堆疊間插塞14可以與通道層接觸，但是不與第一儲存層8接觸，也不與頂部的第二介電層104接觸。在一些實施例中，犧牲性疊層間插塞14可以包括能夠被用作為氧化物和氮化物刻蝕停止層的任何合適的半導體或導電材料，所述材料包括但不限於鎢（W）、矽化鎢（WSix ）和/或氮化鎢（WNx ）等。犧牲性疊層間插塞14可以經由使用任何適當沉積工藝來形成，例如ALD、CVD、PVD等。
犧牲性疊層間插塞14的厚度可以等於第一凹槽13的深度。如前文所述，在一些實施例中，犧牲性疊層間插塞14的厚度可以等於或者小於平坦化後的第一絕緣層3厚度。例如，犧牲性疊層間插塞14的厚度可以介於10nm和100nm之間的範圍中，以小於大約60nm為佳。在一些實施例中，犧牲性疊層間插塞14的直徑可以介於50nm和150nm之間的範圍中。
如第1B圖所示，所述方法進行至步驟S108，其中能夠依次在犧牲性疊層間插塞14上形成第二交替層疊介電層15、第二絕緣層16和第二硬遮罩疊層17。
如第2L圖所示，可以在第一絕緣連接層3和犧牲性疊層間插塞14上形成包括多個介電層對的第二交替層疊介電層15。第二交替層疊介電層15可以包括第一介電層102和不同於第一介電層的第二介電層104的交替疊層。多個第一介電層102和第二介電層104沿著平行於基底1表面的橫向方向延伸。一些實施例中可具有比第二交替層疊介電層15中由不同材料構成且具有不同厚度的介電層對還更多的層結構。第二交替層疊介電層15可以通過一或多種沉積製程來形成，所述沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
在一些實施例中，第二交替層疊介電層15可以包括多個氧化物/氮化物層對。每個介電層對包括由氧化矽構成的層102和由氮化矽構成的層104。多個氧化物/氮化物層對在文中又稱為「氧化物/氮化物交替疊層」。也就是說，在第二交替層疊介電層15中，多個氧化物層102（以網點區域表示）和多個氮化物層104（以網格區域表示）在豎直方向交替層疊。換言之，除了給定的氧化物/氮化物交替疊層的頂層和底層之外，其它氧化物層102中的每一者都可以夾置在兩個相鄰的氮化物層104中間，而氮化物層104中的每一者都可以夾置在兩個相鄰的氧化物層102中間。在一些實施例中，第二交替層疊介電層15的最底層是氧化物層。
氧化物層可以都具有相同的厚度或者具有不同的厚度。例如，每個氧化物層的厚度可以介於10nm到100nm的範圍中，以約30nm為佳。同樣地，氮化物層可以都具有相同厚度或者具有不同厚度。例如，每個氮化物層的厚度可以介於10nm到100nm的範圍中，以約為35nm為佳。
第二交替層疊介電層15可以包括任何適當層數的氧化物層102和氮化物層104。在一些實施例中，第二交替層疊介電層15中的氧化物層102和氮化物層104的總層數大於或等於64。也就是說，氧化物/氮化物層對的數量可以大於或等於32。在一些實施例中，氧化物/氮化物交替疊層包括材料和/或厚度不同於氧化物/氮化物層對的更多的氧化物層或更多氮化物層。
第二絕緣層16可以形成在第二交替層疊介電層15上。在一些實施例中，第二絕緣層16可以由任何適當的絕緣材料和/或介電材料（例如氧化矽）構成。應當指出，第二絕緣層16的材料可以不同於第二交替層疊介電層15中的氮化物層材料。第二絕緣層16可以形成在第二交替層疊介電層15的頂面上。
此外，在一些實施例中，第二遮罩層17可以形成在第二絕緣層16的頂面上。第二遮罩層17可以包括位於第二絕緣層16頂面上的氮化物層和位於該氮化物層頂面上的氧化物層。第二遮罩層17的氮化物層可以是氮化矽層。
在一些實施例中，第二交替層疊介電層15、第二絕緣層16和/或第二遮罩層17可以經由使用一或多種沉積製程來形成。應當指出，本公開說明書中使用的術語「沉積製程」可以指任何適當的沉積製程，其包括但不限是化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、原子層沉積（ALD）製程和/或其任何適當組合。
如第1B圖所示，所述方法進行至步驟S109，其中會形成第二通道孔18。如第2M圖所示，第二通道孔18可以完全穿過第二交替層疊介電層15和第二絕緣層16，並且可以裸露出犧牲性疊層間插塞14的表面或者延伸到犧牲性疊層間插塞14中。第二通道孔18在基底1上的投影至少能夠部分地與第一通道孔5在基底1上的投影重疊。
在一些實施例中，可以蝕刻第二交替層疊介電層15、第二絕緣層16和第二遮罩層17以形成第二通道孔18。所述方法中可以經由使用乾蝕刻製程、濕蝕刻製程或是其組合來對第二交替層疊介電層15、第二絕緣層16和第二遮罩層17進行蝕刻。之後可進行清洗製程來清洗第二通道孔18。
應當指出，第二通道孔18可以裸露出犧牲性疊層間插塞14的表面，或者是延伸到犧牲性疊層間插塞14中。如此以能夠在後續製程中去除犧牲性疊層間插塞14。
如第1B圖所示，所述方法進行至步驟S1010，其中能夠在第二通道孔18的側壁和底部上形成第二功能層。在一些實施例中，第二功能層可以包括第二阻擋層19、第二儲存層20、第二穿隧層21和第二鈍化層22。
如第2N圖所示，第二阻擋層19可以形成在第二通道孔18的側壁上。第二阻擋層19可以用來阻擋電子電荷的外流。在一些實施例中，第二阻擋層19可以是經由使用沉積製程形成的氧化物層。
第二儲存層20可以形成在第二阻擋層19的表面。第二儲存層20可以用來儲存電子電荷。在一些實施例中，第二儲存層20可以是經由使用沉積製程形成的氮化物層。
第二穿隧層21可以形成在第二儲存層20的表面上。第二穿隧層21可以用來生成電子電荷。在一些實施例中，第二穿隧層21可以是經由使用沉積製程形成的氧化物層。
如第2O圖所示，第二鈍化層22可以形成在第二穿隧層21的表面。第二鈍化層22可以用來保護第二穿隧層21，使其在後續的去除製程中不受損害。在一些實施例中，第二鈍化層22可以是經由使用沉積製程形成的非晶矽層。
如第2O圖所示，可以去除第二鈍化層22、第二穿隧層21、第二儲存層20和第二阻擋層19位於犧牲性疊層間插塞14表面上的部分。在一些實施例中，去除過程可以包括蝕刻製程和清洗製程。在一些實施例中，還可以通過使用蝕刻製程去除第二鈍化層22、第二穿隧層21、第二儲存層20、第二阻擋層19、第二遮罩層17的氧化物層位於第二遮罩層17的氮化物層上的部分。如此就能夠在第二通道孔18的側壁上形成第二功能層。
如第1B圖所示，所述方法能夠進行至步驟S1011，其中能夠去除犧牲性疊層間插塞14以形成空腔。如第2P圖所示，能夠經由使用諸如選擇性濕蝕刻製程的任何合適的蝕刻製程來去除犧牲性疊層間插塞14。如此能夠在第一絕緣層3中形成空腔31。
如第1B圖所示，所述方法進行至步驟S1012，其中能夠在第二功能層的側壁上形成第二通道層，並且能夠形成疊層間通道插塞，以填充所述空腔。此外還能夠形成第二填充結構來填充第二通道孔。
如第2Q圖中所示，可以形成第二通道層23來覆蓋第二鈍化層22的側壁，並且形成疊層間通道插塞32來填充經由去除犧牲性疊層間插塞14而形成的空腔31。如此，能夠使得疊層間通道插塞32既接觸第二通道層23，又接觸第一通道層11。在一些實施例中，第二通道層23還可以覆蓋第二絕緣層16的表面或者是第二遮罩層17的氮化物層表面。在一些實施例中，第二通道層23和疊層間通道插塞32可以是經由使用單一沉積製程形成的非晶矽層或多晶矽層，因此可以說它們是同時形成的。疊層間通道插塞32的厚度可以介於40nm到70nm的範圍中，以小於約60nm為佳。
如第1B圖所示，所述方法進行至步驟S1013，其中能夠形成第二填充結構來填充第二通道孔。如第2R圖所示，能夠形成第二填充結構29來覆蓋第二通道層23並且填充第二通道孔18。在一些實施例中，第二填充結構29可以是經由使用沉積製程形成的氧化物層。如第2S圖所示，可以去除部分的第二填充結構29，使得第二填充結構29的表面低於第二絕緣層16表面。在一些實施例中，所述去除步驟可以包括蝕刻製程。
如第2S圖所示，可以去除第二通道層23位於第二絕緣層16表面或者第二遮罩層17表面上的部分。在一些實施例中，此去除過程可以包括蝕刻製程。第二通道層23剩餘部分的頂面可以高於第二填充結構29的頂面，如此能夠在第四通道結構和第二填充結構上以及在第二通道孔18中形成第二凹槽。在一些實施例中，還可以通過任何合適的蝕刻製程來去除第二遮罩層17的氮化物層。
如第1B圖所示，所述方法進行至步驟S1014，其中能夠在第二凹槽中形成頂部通道插塞。如第2T圖所示，能夠在第二凹槽中形成位在第二填充結構29上並且與第二通道層23接觸的頂部通道插塞30。可以通過諸如晶背研磨和/或化學機械研磨（CMP）等任何合適的技術來使得第二絕緣層16的頂面以及頂部通道插塞30的頂面平坦化。
此外，應當指出，可以進行其他後續的處理步驟來進一步製作3D記憶體元件的其他部件。例如，可以在頂部通道插塞30上形成用於將頂部通道插塞30電連接至後段製程（BEOL）金屬線（例如，雙重圖案化結構的位元線）的金屬通孔。
在一些實施例中，可以進行閘極替換製程（又稱為「字元線替換」製程），以利用導體層（例如鎢）替換第一交替層疊介電層2和第二交替層疊介電層15的第二介電層104（例如，氮化矽）。如此，在閘極替換製程之後，交替層疊介電層能夠變為交替的導體/介電疊層。可以通過相對於第二介電層（例如氧化矽）來選擇性地對第一介電層（例如氮化矽）進行濕蝕刻並利用導體層（例如鎢）填充所述結構而進行利用導體層替換第二介電層104的步驟。可以通過PVD、CVD、ALD、任何其它合適的製程或其任何組合來填充導體層。導體層可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。
在一些實施例中，在替換製程期間，可以通過氧化製程來將與第二交替層疊介電層15底部的氮化物層相鄰或者與第一交替層疊介電層2頂部的氮化物層相鄰的部分疊層間通道插塞32轉換為氧化物層。例如，可以進行蝕刻製程來去除第一交替層疊介電層2和第二交交替層疊介電層15中所有氮化物層。之後可再進行氧化製程來使得疊層間通道插塞32的裸露面氧化，結果能夠將部分的疊層間通道插塞32轉換為氧化物層。在一些實施例中，在替換製程之後能夠減小疊層間通道插塞32的厚度。例如，能夠將疊層間通道插塞32的厚度減小到介於30nm和60nm之間的範圍。
根據上述內文說明，本發明公開了一種用於形成3D記憶體元件的雙堆疊通道孔結構的方法，其經由結合兩個通道孔形成的製程，並形成疊層間通道插塞，如此能夠形成具有大深寬比以及有限的頂部-底部孔徑誤差的雙堆疊通道孔結構。通過形成犧牲性疊層間插塞並利用疊層間通道插塞來替換所述犧牲性疊層間插塞的做法，其可在疊層間通道插塞仍具有穩固的結構強度的前提下，將疊層間通道插塞的厚度控制在預期範圍內，如小於60nm，因而能夠顯著改善3D記憶體元件的通道遷移率和串電流。此外還能夠擴大疊層間通道插塞的直徑，以確保更高的蝕刻裕量，由此獲得了高效率的製程能力控制、簡化製程複雜度，並降低成本。
用於形成3D記憶體元件的雙堆疊通道孔結構的方法可以包括：在基底上形成第一交替層疊介電層、在第一交替層疊介電層上形成第一絕緣層、形成穿過第一絕緣層和第一交替層疊介電層的第一通道孔、在第一通道孔中形成第一通道結構、在第一絕緣層中形成犧牲性疊層間插塞，其中犧牲疊層間插塞在橫向平面中的投影會覆蓋第一通道孔在所述橫向平面中的投影、形成設置在所述犧牲性疊層間插塞上的第二交替層疊介電層、形成穿過第二交替層疊介電層並且裸露部分犧牲性疊層間插塞的第二通道孔、去除犧牲性疊層間插塞，以形成空腔、以及在所述空腔中形成疊層間通道插塞，並在所述第二通道孔中形成第二通道結構，其中所述疊層間插塞接觸會所述第一通道結構和所述第二通道結構。
在一些實施例中，所述方法還包括：形成沿著豎直方向堆疊的至少32個介電層對，其中每個介電層對包括第一介電層和不同於第一介電層的第二介電層。
在一些實施例中，所述方法還包括：形成沿著豎直方向堆疊的至少32個介電層對，其中每個介電層對包括氧化矽層和氮化矽層。
在一些實施例中，所述方法還包括：在第一交替層疊介電層上形成氧化物層來作為第一絕緣層、以及在所述氧化物層上形成氮化物層來作為第一遮罩層。
在一些實施例中，所述方法還包括：在形成第一通道結構之前先在經由第一通道孔裸露的基底表面上形成磊晶層。
在一些實施例中，形成第一通道結構的步驟包括：在第一通道孔的側壁上形成第一功能層、形成覆蓋所述第一功能層側壁的第一通道層，所述第一通道層與所述磊晶層接觸、以及形成第一填充結構來覆蓋所述第一通道層的側壁並且填充所述第一通道孔。
在一些實施例中，形成所述第一功能層的步驟包括：在第一通道孔的側壁上形成用於阻擋電子電荷的外流的第一阻擋層、在第一阻擋層的表面形成用於在3D記憶體元件的運作期間儲存電子電荷的第一儲存層、以及在第一儲存層的表面形成用於穿隧電子電荷的第一穿隧層。
在一些實施例中，形成犧牲性疊層間插塞的步驟包括：在第一絕緣層中形成第一凹槽，其中第一凹槽在橫向平面中的投影會覆蓋第一通道孔在所述橫向平面中的投影、在所述第一凹槽中形成氧化物和氮化物蝕刻停止層，所述氧化物和氮化物蝕刻停止層會與所述第一通道層接觸、以及去除所述氧化物和氮化物蝕刻停止層位在所述第一凹槽以外的部分，以形成犧牲性疊層間插塞，並使得所述犧牲性疊層間插塞的頂面平坦化。
在一些實施例中，形成犧牲性疊層間插塞的步驟還包括：沉積包括鎢、矽化鎢或氮化鎢等材料，以形成所述氧化物和氮化物蝕刻停止層。
在一些實施例中，去除犧牲性疊層間插塞的步驟還包括：進行選擇性濕蝕刻製程來經由第二通道孔蝕刻所述犧牲性疊層間插塞。
在一些實施例中，在去除所述犧牲性疊層間插塞之前，所述方法還包括：在第二通道孔的側壁以及在經由第二通道孔裸露的犧牲性疊層間插塞表面上形成第二功能層、以及去除第二功能層位在所述犧牲性疊層間插塞表面上的部分。
在一些實施例中，形成第二功能層的步驟包括：在第二通道孔的側壁上形成用於阻擋電子電荷的外流的第二阻擋層、在第二阻擋層的表面上形成用於在3D記憶體元件的運作期間儲存電子電荷的第二儲存層、以及在第二儲存層的表面上形成用於穿隧電子電荷的第二穿隧層。
在一些實施例中，形成疊層間通道插塞的步驟包括：通過沉積製程在所述空腔中形成疊層間通道插塞，其中所述疊層間通道插塞會接觸所述第一通道層。
在一些實施例中，在所述第一通道孔中形成第二通道結構的步驟包括：經由沉積製程在第二功能層的表面上形成第二通道層，其中所述第二通道結構會與所述疊層間通道插塞接觸。
在一些實施例中，在所述空腔中形成疊層間通道插塞並且在所述第一通道孔中形成第二通道結構的步驟包括：在單一沉積過程中形成所述疊層間通道插塞和所述第二通道結構。
在一些實施例中，形成疊層間通道插塞的步驟包括：形成具有小於60nm厚度的疊層間通道插塞。
在一些實施例中，形成第二通道結構的步驟還包括：形成第二填充結構來覆蓋第二通道層的側壁並且填充第二通道孔。
在一些實施例中，所述方法還包括：去除部分的第二填充結構，以在第二通道孔中形成第二凹槽、以及在所述第二凹槽中形成頂部通道插塞，所述頂部通道插塞會與所述第二通道層接觸。
在一些實施例中，所述方法還包括：利用導體層替換第一交替層疊介電層和第二交替層疊介電層中的第二介電層。
在一些實施例中，所述方法還包括：在利用導體層替換第一交替層疊介電層和第二交替層疊介電層中的第二介電層期間減小疊層間通道插塞的厚度。
據此，上述對特定實施例的說明將完全揭示本發明公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不悖離本發明公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，以使得本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
前文已經藉由於功能區塊來描述了本公開說明書的實施例，功能區塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能區塊的範圍。可以定義其他的範圍，只要適當進行所指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附之申請專利範圍。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下申請專利範圍及其等同物來進行限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧基底2‧‧‧第一交替層疊介電層3‧‧‧第一絕緣層4‧‧‧第一硬遮罩層5‧‧‧第一通道孔6‧‧‧磊晶層7‧‧‧第一阻擋層8‧‧‧第一記憶體9‧‧‧第一穿隧層10‧‧‧第一鈍化層11‧‧‧第一通道層12‧‧‧第一填充結構13‧‧‧第一凹槽14‧‧‧犧牲性疊層間插塞15‧‧‧第二交替層疊介電層16‧‧‧第二絕緣層17‧‧‧第二硬遮罩層18‧‧‧第二通道孔19‧‧‧第二阻擋層20‧‧‧第二儲存層21‧‧‧第二穿隧層22‧‧‧第二鈍化層23‧‧‧第二通道層29‧‧‧第二填充結構30‧‧‧頂部通道插塞31‧‧‧空腔32‧‧‧疊層間通道插塞102‧‧‧第一介電層104‧‧‧第二介電層S101-S107‧‧‧步驟S108-S1014‧‧‧步驟x‧‧‧直徑y‧‧‧直徑
被併入本文並形成說明書的一部分的圖式例示了本公開的實施例並與說明書一起進一步用以解釋本公開的原理，並使相關領域的技術人員能夠做出和使用本公開。 第1A-1B圖繪示出了根據本發明公開的一些實施例的用於形成3D記憶體元件的雙堆疊通道孔結構的示例性方法的流程圖；以及 第2A-2T圖繪示出了在第1A-1B圖所示的方法的某些製作階段的3D記憶體元件的示例性雙堆疊通道孔結構的截面圖。 下文將參考圖式描述本公開的實施例。
S107-S1014‧‧‧步驟

Claims (20)

  1. 一種用於形成三維（3D）記憶體元件中的通道孔結構的方法，包括： 在基底上形成第一交替層疊介電層； 在該第一交替層疊介電層上形成第一絕緣層； 形成穿過該第一絕緣層和所述第一交替層疊介電層的第一通道孔； 在該第一通道孔中形成第一通道結構； 在該第一絕緣層中形成犧牲性疊層間插塞，其中該犧牲性疊層間插塞在橫向平面中的投影係覆蓋該第一通道孔在該橫向平面中的投影； 形成設置在該犧牲性疊層間插塞上的第二交替層疊介電層； 形成穿過該第二交替層疊介電層並且裸露出部分該犧牲性疊層間插塞的第二通道孔； 去除該犧牲性疊層間插塞，以形成空腔；以及 在該空腔中形成疊層間通道插塞，並在該第二通道孔中形成第二通道結構，其中該疊層間通道插塞係接觸該第一通道結構和該第二通道結構。
  2. 如申請專利範圍第1項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，其中形成該第一交替層疊介電層和形成該第二交替層疊介電層的至少其中之一步驟包括： 形成沿著豎直方向堆疊的至少32個介電層對，其中每個該介電層對包括第一介電層和不同於該第一介電層的第二介電層。
  3. 如申請專利範圍第1項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，其中形成該第一交替層疊介電層和形成該第二交替層疊介電層的至少其中一者的步驟包括： 形成沿著豎直方向堆疊的至少32個介電層對，其中每個該介電層對包括氧化矽層和氮化矽層。
  4. 如申請專利範圍第1項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，還包括： 在該第一交替層疊介電層上形成氧化物層作為該第一絕緣層；以及 在該氧化物層上形成氮化物層作為第一遮罩層。
  5. 如申請專利範圍第1項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，還包括： 在形成該第一通道結構之前，在經由該第一通道孔裸露的該基底的表面上形成磊晶層。
  6. 如申請專利範圍第5項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，其中形成該第一通道結構包括： 在該第一通道孔的側壁上形成第一功能層； 形成覆蓋該第一功能層的側壁的第一通道層，該第一通道層與該磊晶層接觸；以及 形成第一填充結構以覆蓋該第一通道層的側壁並且填充該第一通道孔。
  7. 如申請專利範圍第6項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，其中形成該第一功能層包括： 在該第一通道孔的側壁上形成用於阻擋電子電荷外流的第一阻擋層； 在該第一阻擋層的表面上形成用於在該3D記憶體元件的運作期間儲存電子電荷的第一儲存層；以及 在該第一儲存層的表面上形成用於穿隧電子電荷的第一穿隧層。
  8. 如申請專利範圍第6項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，其中形成該犧牲性疊層間插塞包括： 在該第一絕緣層中形成第一凹槽，其中該第一凹槽在該橫向平面中的投影係覆蓋該第一通道孔在該橫向平面中的投影； 在該第一凹槽中形成氧化物和氮化物蝕刻停止層，該氧化物和氮化物蝕刻停止層與該第一通道層接觸；以及 去除該氧化物和氮化物蝕刻停止層位於該第一凹槽外的部分，以形成該犧牲性疊層間插塞，並使得該犧牲性疊層間插塞的頂面平坦化。
  9. 如申請專利範圍第6項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，其中形成該犧牲性疊層間插塞包括： 沉積包括鎢、矽化鎢或氮化鎢的材料，以形成該氧化物和氮化物蝕刻停止層。
  10. 如申請專利範圍第1項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，其中去除該犧牲性疊層間插塞包括： 進行選擇性濕蝕刻製程，以經由該第二通道孔蝕刻該犧牲性疊層間插塞。
  11. 如申請專利範圍第6項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，在去除該犧牲性疊層間插塞之前，還包括： 在該第二通道孔的側壁上以及經由該第二通道孔裸露的該犧牲性疊層間插塞的表面上形成第二功能層；以及 去除位於該犧牲性疊層間插塞的表面上的該第二功能層的部分。
  12. 如申請專利範圍第11項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，其中形成該第二功能層包括： 在該第二通道孔的側壁上形成用於阻擋電子電荷的外流的第二阻擋層； 在該第二阻擋層的表面上形成用於在該3D記憶體元件的運作期間儲存電子電荷的第二儲存層；以及 在該第二儲存層的表面上形成用於穿隧電子電荷的第二穿隧層。
  13. 如申請專利範圍第11項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，其中形成該疊層間通道插塞包括： 經由沉積製程在該空腔中形成該疊層間通道插塞，其中該疊層間通道插塞接觸該第一通道層。
  14. 如申請專利範圍第13項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，其中在該第一通道孔中形成該第二通道結構包括： 經由沉積製程在該第二功能層的表面上形成該第二通道層，其中該第二通道結構與該疊層間通道插塞接觸。
  15. 如申請專利範圍第11項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，其中在該空腔中形成該疊層間通道插塞並且在該第一通道孔中形成該第二通道結構包括： 在單一沉積過程中形成該疊層間通道插塞和該第二通道結構。
  16. 如申請專利範圍第11項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，其中形成該疊層間通道插塞包括： 形成具有小於60奈米厚度的該疊層間通道插塞。
  17. 如申請專利範圍第15項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，其中形成該第二通道結構還包括： 形成第二填充結構以覆蓋該第二通道層的側壁並且填充該第二通道孔。
  18. 如申請專利範圍第17項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，還包括： 去除該第二填充結構的部分，從而在該第二通道孔中形成第二凹槽；以及 在該第二凹槽中形成頂部通道插塞，該頂部通道插塞與該第二通道層接觸。
  19. 如申請專利範圍第2項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，還包括： 利用導體層替換該第一交替層疊介電層和該第二交替層疊介電層中的該第二介電層。
  20. 如申請專利範圍第19項所述之用於形成三維（3D）記憶體元件中的通道孔結構的方法，還包括： 在利用導體層替換該第一交替層疊介電層和該第二交替層疊介電層中的該第二介電層期間，減小該疊層間通道插塞的厚度。
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