TWI665783B - 形成三維記憶體裝置的方法與三維記憶體裝置 - Google Patents

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Abstract

本發明揭露形成三維記憶體裝置的方法的實施例。此方法可包括形成元件晶圓，其包括形成貫穿元件晶圓的第一交替堆疊層的第一通道孔、於第一通道孔的底部形成磊晶層、以及於第一通道孔的側壁上形成第一通道層。此方法另包括形成至少一連接晶圓，連接晶圓包括貫穿第二交替堆疊層的第二通道孔，且第二通道孔的底部不具有磊晶層；以及將此至少一連接晶圓與元件晶圓接合，使得位於連接晶圓中的第二通道孔的側壁上的第二通道層電連接至位於元件晶圓中的第一通道層。

Description

形成三維記憶體裝置的方法與三維記憶體裝置
本申請案主張於2017年8月23號提交的中國專利申請號第201710728015.3號的優先權，其全部揭示內容皆以引用的方式併入本文中。
本揭露係關於半導體科技領域，尤指一種形成三維(three-dimensional, 3D)記憶體裝置的方法。
平面記憶體單元係透過改善製程技術、電路設計、演算法程式設計與製作方法來縮小至較小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限時，平面製程與製作技術變得艱難且耗費成本，因此平面記憶體單元的記憶體密度接近上限。3D記憶體架構可處理平面記憶體單元的密度受限的問題。
隨著半導體技術的進步，3D記憶體裝置，例如3D NAND記憶體裝置，中更多的氧化物/氮化物(ON)層持續被縮小，使得通道孔的蝕刻製程變得越來越挑戰。
在此揭露形成3D記憶體裝置的方法的實施例。
所揭露的為於3D記憶體裝置中形成通道結構的方法。此方法包括形成元件晶圓，其包括：形成貫穿元件晶圓的交替堆疊層的第一通道孔，於第一通道孔的底部上形成一磊晶層，以及於第一通道孔的側壁上形成第一通道層。此方法另包括形成至少一連接晶圓，其中各連接晶圓包括貫穿一第二交替堆疊層的第二通道孔，且各連接晶圓在該第二通道孔的底部不具有磊晶層；以及將此至少一連接晶圓與元件晶圓接合，使得位於各連接晶圓中的第二通道孔的側壁上的第二通道層電連接至位於元件晶圓中的第一通道層。
此方法另包括：於元件晶圓上形成包括第一通道連接結構的上表面的第一互連表面，第一通道連接結構的寬度大於第一通道層的厚度；於連接晶圓上形成包括第二通道連接結構的上表面的第二互連表面，第二通道連接結構的寬度大於第二通道層的厚度；以及將一第一連接晶圓與元件晶圓接合，包括：將元件晶圓的第一通道連接結構對準第一連接晶圓的第二通道連接結構，以及將元件晶圓的第一互連表面與第一連接晶圓的第二互連表面接合，使得第一通道連接結構與第二通道連接結構直接接觸。
在一些實施例中，形成元件晶圓另包括：於第一基板上形成第一介電質交替堆疊以及第一絕緣連接層；形成貫穿第一絕緣連接層與第一介電質交替堆疊的第一通道孔；在第一通道孔的底部形成磊晶層之後，形成第一功能層，以覆蓋第一通道孔的側壁；形成覆蓋第一功能層並與磊晶層相接觸的第一通道層；以及形成第一通道連接結構於第一功能層之上，第一通道連接結構與第一通道層相接觸。
在一些實施例中，形成第一功能層包括：於第一通道孔的側壁上形成第一阻障層，用以阻擋電荷流出；於第一阻障層的表面上形成第一儲存層，用以在三維記憶體裝置運作時儲存電荷；以及於第一儲存層的表面上形成第一穿隧層，用以穿隧電荷。
在一些實施例中，形成第一通道連接結構包括：於第一絕緣連接層上形成第一通道連接層，第一通道連接層與第一通道層相接觸；形成第一填充結構，以填滿第一通道孔；以及圖案化第一通道連接層，以移除第一通道連接層的一部分，並曝露出第一儲存層，第一通道連接層位於第一穿隧層與第一通道層之上的殘留部分為第一通道連接結構。
在一些實施例中，形成第一互連表面包括：在圖案化第一通道連接層之後，移除第一儲存層的上部分；以及再填滿第一絕緣連接層與第一填充結構，使得第一絕緣連接層的上表面以及第一填充結構的上表面與第一通道連接結構的上表面位於同一平面。
在一些實施例中，形成各連接晶圓包括：於第二基板上形成第二介電質交替堆疊；形成貫穿第二介電質交替堆疊的第二通道孔；形成第二功能層，以覆蓋第二通道孔的側壁；形成覆蓋第二功能層的第二通道層；形成第二填充結構，以填滿第二通道孔；以及形成第二通道連接結構於第二功能層之上，第二通道連接結構與第二通道層相接觸。
在一些實施例中，形成第一介電質交替堆疊或形成第二介電質交替堆疊包括：形成堆疊在垂直方向上的多個介電層對，其中各介電層對包括第一介電層與不同於第一介電層的第二介電層。
在一些實施例中，形成第二功能層包括：於第二通道孔的側壁上形成第二阻障層，用以阻擋電荷流出；於第二阻障層的表面上形成第二儲存層，用以在三維記憶體裝置運作時儲存電荷；以及於第二儲存層的表面上形成第二穿隧層，用以穿隧電荷。
在一些實施例中，形成各連接晶圓另包括：於形成第二通道連接結構之前，移除第一儲存層的上部分；以及形成第二絕緣連接層，以覆蓋第二介電質交替堆疊的上表面與第二功能層的上表面。
在一些實施例中，形成第二通道連接結構包括：於第二絕緣連接層上形成第二通道連接層，第二通道連接層與第二通道層相接觸並與第二儲存層絕緣；以及圖案化第二通道連接層，以移除第二通道連接層的一部分，第二通道連接層位於第二穿隧層與第二通道層之上的殘留部分為第二通道連接結構。
在一些實施例中，將第一連接晶圓與元件晶圓接合另包括：以面對面的方式將連接晶圓對準並接合於元件晶圓，以形成接合結構；移除接合結構包括第二基板的一部分，以曝露出第二通道層與第二填充結構；以及形成通道插塞於第二填充結構上，通道插塞與第二通道層相接觸。
在一些實施例中，形成通道插塞包括：移除第二填充結構的一部分，以形成凹陷；形成通道插塞於凹陷中；以及平坦化通道插塞。
在一些實施例中，將此至少一連接晶圓與元件晶圓接合另包括：以面對面的方式將第一連接晶圓對準並接合於元件晶圓，以形成兩板接合結構；移除兩板接合結構包括第二基板的一部分，以曝露出第二通道層；形成與第二通道層相接觸的第三通道連接結構，第三通道連接結構的寬度大於第二通道層的厚度；以及形成兩板接合結構包含有第三通道連接結構的上表面的一第三互連表面。
在一些實施例中，將此至少一連接晶圓與元件晶圓接合另包括：以面對面的方式將第二連接晶圓對準並接合於兩板接合晶圓，以形成三板接合結構，使得第二連接晶圓中的第二通道連接結構與兩板接合結構中的第三通道連接結構相接觸。
本揭露的另一方面提供一種三維記憶體裝置，包括：下部分，包括：位於基板上的第一交替堆疊層，貫穿第一交替堆疊層的第一通道孔，位於第一通道孔的底部的磊晶層，位於第一通道孔的側壁上並與磊晶層相接觸的第一通道層，以及與第一通道層相接觸的第一通道連接結構；以及第一上部分，包括：貫穿第二交替堆疊層的第二通道孔，位於第二通道孔的側壁上的第二通道層，以及與第二通道層相接觸的第二通道連接結構；其中第一通道連接結構與第二通道連接結構接合。
在一些實施例中，第一介電質交替堆疊與第二介電質交替堆疊中之至少一者包括：堆疊在垂直方向上的多個介電層對，其中各介電層對包括第一介電層與不同於第一介電層的第二介電層。
在一些實施例中，第一通道連接結構的寬度大於第一通道層的厚度；第二通道連接結構的寬度大於第二通道層的厚度；以及第一通道連接結構與第二通道連接結構直接接觸。
在一些實施例中，下部分另包括：覆蓋第一通道孔的側壁的第一功能層；以及位於第一通道孔中的第一填充結構；其中第一通道層夾設於第一功能層與第一填充結構之間，並與第一通道連接結構相接觸。
在一些實施例中，第一功能層包括：位於第一通道孔的側壁上並用於阻擋電荷流出的第一阻障層；位於第一阻障層的表面上並用於在三維記憶體裝置運作時儲存電荷的第一儲存層；以及位於第一儲存層的表面上並用於穿隧電荷的第一穿隧層。
在一些實施例中，第一上部分包括：覆蓋第二通道孔的側壁的第二功能層；以及填滿第二通道孔的第二填充結構；其中第二通道層夾設於第二功能層與第二填充結構之間，並與第二通道連接結構相接觸。
在一些實施例中，第二功能層包括：位於第二通道孔的側壁上並用於阻擋電荷流出的第二阻障層；位於第二阻障層的表面上並用於在三維記憶體裝置運作時儲存電荷的第二儲存層；以及位於第二儲存層的表面上並用於穿隧電荷的第二穿隧層。
在一些實施例中，第一上部分另包括位於凹陷中並與第二通道層相接觸的通道插塞。
在一些實施例中，第一上部分另包括與第二通道層相接觸的第三通道連接結構。
在一些實施例中，此裝置另包括：第二上部分包括：貫穿第三交替堆疊層的第三通道孔，位於第三通道孔的側壁上的一第三通道層，以及與第二通道層相接觸的第四通道連接結構；其中第一上部分夾設於第二上部分與下部分之間，且第四通道連接結構與第三通道連接結構接合。
本領域的通常知識者可根據本揭露的說明書、申請專利範圍以及圖式而理解本揭露的其他方面。
儘管本文討論了具體的結構及配置，但應該理解，這僅僅是為了說明及示例的目的而完成的。相關領域的技術人員應可理解，在不脫離本揭露的精神及範圍的情況下，可以使用其他結構及配置。對於相關領域的技術人員顯而易見的是，本揭露還可以用於各種其他應用中。
值得注意的是，在說明書中對提及「一個實施例」、「一實施例」、「示範性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但並非每個實施例都一定需要包括此特定的特徵、結構或特性，而且這些用語不一定指相同的實施例。此外，當特定特徵、結構或特性結合實施例描述時，無論是否於文中明確教示，結合其他實施例來實現這些特徵、結構或特性皆屬於相關領域的技術人員的知識範圍所及。
一般而言，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語「一個或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合，至少可部分取決於上、下文。類似地，術語諸如「一」、「一個」或「該」也可以被理解為表達單數用法或傳達複數用法，至少可部分取決於上、下文。
應該容易理解的是，本文中的「在...上面(on)」、「在...上方(above)」及「在...之上(over)」的含義應該以最寬泛的方式來解釋，使得「在...上面」不僅意味著「直接在某物上」，而且還包括在某物上且兩者之間具有中間特徵或中間層，並且「在...之上」或「在...上方」不僅意味著在某物之上或在某物上方的含義，而且還可以包括兩者之間沒有中間特徵或中間層（即，直接在某物上）的含義。
此外，為了便於描述，可以在說明書使用諸如「在...下面(beneath)」、「在...之下(below)」、「較低(lower)」、「在...上方(above)」、「較高(upper)」等空間相對術語來描述一個元件或特徵與另一個或多個元件或特徵的關係，如圖式中所表示者。除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋使用或操作中的元件的不同方位或方向。該元件可以其他方式定向（例如以旋轉90度或以其它方向來定向），並且同樣能相應地以說明書中所使用的空間相關描述來解釋。
如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓。
如本文所使用的，術語「層」是指一材料部分，其一區域具有一厚度。一層的範圍可以在整個下層或上層結構上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，一層可以為均勻或不均勻連續結構的一區域，其厚度可小於該連續結構的厚度。例如，一層可以設置於該連續結構的上表面及下表面之間或在該連續結構的上表面及下表面之間的任何一對水平平面之間。一層可以水平地、垂直地及/或沿著漸縮表面延伸。一基底可以為一層，其可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層可以包括一個或多個導體及接觸層（其中形成有接觸、互連線及/或通孔）以及一個或多個介電層。
如本文所使用的，術語「名義上(nominal)/名義上地(nominally)」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能由於製造工藝或公差而有輕微變化。如本文所使用的術語「約/大約」表示可能會隨著與對象半導體裝置相關聯的特定技術點而改變的給定量數值。基於特定的技術點，術語「約/大約」可以指示出給定量數值，例如在該數值的10-30%內變化（例如，該數值的±10%、±20%或±30%）。
如本文所使用的，術語「三維(3D)記憶體裝置」是指一種於橫向定向的基底上具有垂直定向的記憶體單元電晶體串（例如稱為「記憶體串」，諸如NAND串(NAND string)）半導體裝置，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」名義上是指垂直於基底的橫向表面。
本揭露的各式實施例提供一種用於製作3D記憶體裝置的方法。在一些實施例中，提供有形成3D記憶體裝置的雙板(dual-deck)或多板(multi-deck)通道孔結構。透過於兩或多個晶圓上進行兩或多個通道孔形成製程，然後將此兩或多個晶圓接合，可形成具有高深寬比以及受限的上下開口誤差的雙板或多板通道孔結構。透過在晶圓之間進行混合接合製程，所接合的板間通道接合結構可具有堅固的結構強度以及受控制的厚度。因此，3D記憶體裝置的通道遷移率與串電流可明顯的改善。再者，所揭露的方法可顯著的加快深通道孔的發展，因此達到有效的製程能力管理、簡化製程複雜度以及降低的成本。
隨著導體/介電質對或氧化物/氮化物對的數量變多，使用單一蝕刻製程在具有一定深度的3D記憶體裝置中形成通道孔變得艱難。當通道孔深寬比增加時，通道孔的蝕刻會以指數的方式變得更慢。並且，所形成的通道孔的製程能力管理變得更加艱難，其中包括無彎曲(bow-free)、直線的輪廓(straight profile)、特徵尺寸(critical dimension，CD)的一致性與極小的扭曲等。因此，單一蝕刻方法無法同時在成本與製程能力上達到成效。
因此，本揭露透過接合兩或更多的晶圓來提供形成3D記憶體裝置的接合通道孔結構的方法。因此，所形成的3D記憶體裝置可具有超過64對導體/介電質對或氧化物/氮化物對，例如72、96、128、160等。在3D記憶體裝置中所形成的接合通道孔結構可具有高深寬比以及受限的上下開口誤差。因此，可簡化製程，並大幅地降低產品成本。
參考第1圖，其依據本揭露一些實施例繪示形成3D記憶體裝置的接合通道孔結構的方法範例的流程圖。此方法包括在步驟S110提供具有磊晶層的元件晶圓，在步驟S120提供不具有磊晶層的至少一連接晶圓，以及在步驟S130將此至少一連接晶圓與元件晶圓接合。第1圖所示的每個步驟將於下文中結合對應的圖式詳細描述。
參考第2圖，其為依據本揭露一些實施例所示的形成3D記憶體裝置的接合通道孔結構的方法範例的流程圖。第3A圖至第3M圖繪示元件晶圓範例在第2圖所示方法的特定製作步驟的剖視圖。需說明的是，元件晶圓也可指下文中的第一晶圓。
如第2圖所示，此方法從步驟S201開始，其中可於第一基板的表面上形成第一介電質交替堆疊與第一絕緣連接層。在一些實施例中，第一基板可為具有任何適合結構的任何適合的半導體基板，如單晶單層基板、多晶矽(polysilicon)單層基板、多晶矽與金屬的多層基板等。
如第3A圖所示，可於第一基板100上形成包括複數對介電層對的第一介電質交替堆疊120。第一介電質交替堆疊120可包括一第一介電層102(例如氧化矽)與不同於第一介電層的一第二介電層104(例如氮化矽)。在一些實施例中，第二介電層104係在後續製程中被導電層所取代，因此也可視為犧牲層。
多個第一介電層102與多個第二介電層104在平行於第一基板100的表面的水平方向延伸。在一些實施例中，第一介電質交替堆疊120中有超過介電層對的膜層由不同材料製作出並具有不同厚度。第一介電質交替堆疊120可透過一或多個薄膜沉積製程所形成，其包括，但不限於，化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition)或上述的任何組合。
在一些實施例中，第一介電質交替堆疊120可包括多對氧化層/氮化層對。各介電層對包括一層氧化矽與一層氮化矽。此多對氧化層/氮化層對在此也可視為「氧化物/氮化物交替堆疊」。也就是說，在第一介電質交替堆疊120中，多層氧化層(以點狀顯示的區域)以及多層氮化層(以網格狀顯示的區域)在垂直方向上交替設置。換句話說，除了所提供的氧化物/氮化物交替堆疊的頂層與底層之外，其他氧化層中的每一層可夾設於兩相鄰氮化層之間，且每一氮化層可夾設於兩相鄰氧化層之間。
各氧化層可具有相同厚度或不同厚度。舉例來說，各氧化層的厚度可位於90奈米(nm)到160nm的範圍中，較佳為約150nm。同樣地，各氮化層可具有相同厚度或不同厚度。舉例來說，各氮化層的厚度可位於80nm到100nm的範圍中，較佳為約100nm。
值得說明的是，在本揭露中，氧化層及/或氮化層可包括任何適合的氧化物材料及/或氮化物材料。例如，氧化物材料及/或氮化物材料的元素可包括，但不限於，鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜矽、矽化物或上述任何組合。在一些實施例中，氧化層可為氧化矽層，且氮化層可為氮化矽層。
第一介電質交替堆疊120可包括任何適合數量的氧化層與氮化層的膜層。在一些實施例中，在第一介電質交替堆疊120中氧化層與氮化層的膜層的總數量大於或等於64。也就是說，氧化層/氮化層對的數量可大於或等於32。在一些實施例中，氧化物/氮化物交替堆疊包括具有不同於氧化層/氮化層對的材料及/或厚度的更多氧化層或更多氮化層。
第一絕緣連接層130可形成於第一介電質交替堆疊120上。在一些實施例中，第一絕緣連接層130可透過任何適合的絕緣材料及/或介電材料所製作出，例如氧化矽。值得一提的是，第一絕緣連接層130的材料可不同於第一介電質交替堆疊120中氮化層的材料。第一絕緣連接層130可形成於介電質交替堆疊120的上表面上。
在一些實施例中，第一介電質交替堆疊120與第一絕緣連接層130可透過一或多個沉積製程所形成。值得說明的是，用於本揭露中的術語「沉積製程」可意指任何適合的沉積製程，其包括，但不限於，CVD製程、PVD製程、原子層沉積(atomic layer deposition，ALD)製程及/或上述任何適合的組合。
繼續參考第2圖，此方法可進行至步驟S202，其中可形成多個第一通道孔140。如第3B圖所示，各第一通道孔140可完全貫穿第一介電質交替堆疊120與第一絕緣連接層130，並可延伸進入第一基板100的表面中，以形成一第一凹陷150。在一些實施例中，多個通道孔140可透過圖案化光阻與蝕刻第一介電質交替堆疊120與第一絕緣連接層130以及後續的灰化(ashing)製程與清洗製程形成。形成多個通道孔140的蝕刻製程可為濕式蝕刻、乾式蝕刻或上述之組合。灰化製程可為電漿灰化，且清洗製程可為濕式清洗。
繼續參考第2圖，此方法可進行至步驟S203，其中可於各第一通道孔140中的第一凹陷150中形成磊晶層160，如第3C圖所示。在一些實施例中，磊晶層160可為利用選擇性磊晶成長(selective epitaxial growth，SEG)製程所形成的多晶矽層。舉例來說，可進行SEG預清洗製程，以清洗多個通道孔140，然後進行沉積製程，以於各第一通道孔140中的第一凹陷150中形成多晶矽層。並且，可於多晶矽層上進行離子金屬電漿(ion metal plasma，IMP)製程，以形成磊晶層160。在一些實施例中，磊晶層160可不直接形成於第一基板100的表面上。磊晶層160與第一基板100之間可形成一或多層。也就是說，磊晶層160係覆蓋於第一基板100上。
繼續參考第2圖，此方法可進行至步驟S204，其中可形成第一功能層，以覆蓋各第一通道孔140的側壁以及各第一通道孔140中的磊晶層160的上表面。如第3D圖所示，第一功能層可包括第一阻障層171、第一儲存層173以及第一穿隧層175。第一功能層也可覆蓋第一絕緣連接層130的上表面。在一些實施例中，第一功能層也可視為電荷捕捉層。
第一阻障層171可形成於各第一通道孔140的側壁與各第一通道孔140中的磊晶層160的上表面上。第一阻障層171可用於阻擋電荷外流。在一些實施例中，第一阻擋層171可為氧化矽層或氧化矽/氮化矽/氧化矽(ONO)層的組合。在一些實施例中，第一阻障層171包括高介電常數(high-k)介電質(例如氧化鋁)。在一範例中，第一阻障層171為利用沉積製程所形成的氧化層。在一些實施例中，第一阻障層171的厚度可位於約3nm至20nm的範圍中。
第一儲存層173可形成於第一阻障層171的表面上。第一儲存層173可用於儲存電荷。第一儲存層173中的電荷儲存或移除可影響開啟/關閉狀態及/或半導體通道的導通。第一儲存層173可包括多晶矽或氮化矽。第一儲存層173可包括一或多薄膜，其材料包括，但不限於，氮化矽、氮氧化矽、氧化矽與氮化矽的組合或上述任何組合。在一些實施例中，第一儲存層173可包括利用一或多個沉積製程所形成的氮化層。在一些實施例中，第一儲存層173的厚度可位於約3nm至20nm的範圍中。
第一穿隧層175可形成於第一儲存層174的表面上。第一穿隧層175可用於產生電荷(電子或電洞)。第一穿隧層175可包括介電材料，包括但不限於，氧化矽、氮化矽、氮氧化矽或上述任何組合。在一些實施例中，第一穿隧層175可為利用沉積製程所形成的氧化層。在一些實施例中，第一穿隧層175的厚度可位於約3nm至20nm的範圍中。
繼續參考第2圖，此方法可進行至步驟S205，其中可形成第一通道層180，以覆蓋第一功能層，且可形成第一保護層182，以覆蓋第一通道層180。如第3D圖所示，第一通道層180可形成至覆蓋第一穿隧層175。在一些實施例中，第一通道層180可為利用薄膜沉積製程所形成的非晶矽層或多晶矽層，薄膜沉積製程例如為ALD、CVD、PVD或任何適合的製程。在一些實施例中，第一通道層180的厚度可位於約5nm至20nm的範圍中。
在一些實施例中，第一保護層182可形成至覆蓋第一通道層180，以保護第一通道層180免於在後續移除製程中受損。在一些實施例中，第一保護層182可為利用薄膜沉積製程所形成的氧化層，例如ALD、CVD、PVD或任何適合的製程。在一些實施例中，第一保護層182的厚度可位於約5nm至20nm的範圍中。
繼續參考第2圖，此方法可進行至步驟S206，其中移除第一功能層、第一通道層180與第一保護層182位於各第一通道孔140底部的部分，以形成曝露出或延伸進入磊晶層160的第二凹陷190。在一些實施例中，如第3E圖所示，第一功能層、第一通道層180與第一保護層182位於各第一通道孔140底部的磊晶層160的上表面上的部分可沿著第一保護層182的垂直表面被蝕刻。因此，所形成的第二凹陷190可曝露出或延伸進入各第一通道孔140中的磊晶層160。
在一些實施例中，在相同的蝕刻製程中，部分第一功能層、部分第一通道層180與部分第一保護層182以及第一絕緣連接層130的一部分也可被移除。接著可進行化學機械研磨(chemical mechanical polishing，CMP)製程，以平坦化第一絕緣連接層130的上表面，如第3E圖所示。在一些實施例中，在相同的蝕刻製程中，第一保護層180也可被移除。
繼續參考第2圖，此方法可進行至步驟S207，其中可形成第一下通道連接層183以及第一上通道連接層185。如第3F圖所示，第一下通道連接層183可在垂直方向上形成於各第二凹陷190的側壁上。因此，第一通道層180與磊晶層160可透過第一下通道連接層183連接。再者，第一上通道連接層185也可在水平方向上形成於第一絕緣連接層130的上表面上。在一些實施例中，第一下通道連接層183與第一上通道連接層185可為利用薄膜沉積製程所形成的非晶矽層或多晶矽層，例如ALD、CVD、PVD或任何適合的製程。
繼續參考第2圖，此方法可進行至步驟S208，其中形成第一填充結構200，以填滿各第一通道孔140。如第3G圖所示，第一填充結構200可被形成至覆蓋第一上通道連接層185並填滿各第一通道孔140。在一些實施例中，第一填充結構200可為氧化層，例如氧化矽層。在一些實施例中，第一填充結構200可包括一或多個空氣間隙(圖未示)。
在一些實施例中，第一填充結構200可透過第一沉積填充製程、回蝕刻製程以及第二沉積填充製程所形成。第一通道插塞位於多個第一通道孔140外的部分可透過CMP製程移除。因此，位於第一絕緣連接層130之上的第一上通道連接層185可被曝露出，如第3H圖所示。
繼續參考第2圖，此方法可進行至步驟S209，其中可移除部分第一上通道連接層185，以曝露出第一絕緣連接層130與位於各第一通道孔140中的第一功能層的第一儲存層173。具體地，部分第一上通道連接層185可利用微影製程移除。第一上通道連接層185的殘留部分可形成多個第一上通道連接結構187。
具體來說，第一光阻層210可被塗布覆蓋於第一上通道連接層185與多個第一填充結構200上，如第3I圖所示。可進行圖案化製程，以曝露出第一上通道連接層185對應第一絕緣連接層130的部分以及位於各第一通道孔140中第一功能層的第一阻障層171與第一儲存層173。以圖案化的第一光阻層為遮罩，可透過任何適合的蝕刻製程移除第一上通道連接層185曝露出的部分。後續可進行灰化製程與濕式清洗製程。
因此，如第3J圖所示，第一絕緣連接層130與第一儲存層173可被曝露出。第一上通道連接層185的殘留部分可形成第一上通道連接結構187。各第一上通道連接結構187可具有環形形狀。環形的寬度可相同於第一功能層的第一穿隧層175的厚度與第一通道層180的厚度的總和。
繼續參考第2圖，此方法可進行至步驟S210，其中可移除位於各第一通道孔140中第一功能層的第一儲存層173的上部分。如第3K圖所示，可進行濕式蝕刻製程，以移除位於各第一通道孔140中第一功能層的第一儲存層173的上部分。因此，可增加第一儲存層173的上表面與第一上通道連接結構187的側壁表面之間的距離，以避免潛在的短路問題。
繼續參考第2圖，此方法可進行至步驟S211，其中可再填滿第一絕緣連接層130與第一填充結構200，使得第一絕緣連接層130的上表面與第一填充結構200的上表面可與第一通道連接結構187的上表面位於同一平面。
具體來說，可進行沉積製程，以沉積與第一絕緣連接層130相同的材料。因此，透過移除第一儲存層173的上部分所形成的間隙可被填滿，且重新形成的第一絕緣連接層130的上表面可高於第一上通道連接結構187，如第3L圖所示。接著可進行CMP製程，以移除第一絕緣連接層130的上部分。因此，第一絕緣連接層130的上表面與第一填充結構200的上表面可被平坦化，並與第一上通道連接結構187的上表面位於同一平面，如第3M圖所示。
參考第4圖，其為依據本揭露一些實施例所顯示的形成連接晶圓的方法範例的流程圖。第5A圖至第5L圖繪示連接晶圓範例在第4圖所示方法的特定製作步驟的剖視圖。需說明的是，連接晶圓也可指共同接合晶圓或下文中的第二晶圓。
如第4圖所示，此方法可從步驟S401開始，其中可於第二基板的表面上形成第二介電質交替堆疊。在一些實施例中，第二基板可為具有任何適合結構的任何適合的半導體基板，例如單晶單層基板、多晶矽單層基板、多晶矽與金屬的多層基板等。
如第3A圖所示，可於第二基板300上形成包含有多個介電層對的第二介電質交替堆疊320。第二介電質交替堆疊320可包括第一介電層302(例如氧化矽)與不同於第一介電層的第二介電層304(例如氮化矽)的交替堆疊。在一些實施例中，第二介電層係在後續製程中被導電層所取代，因此也可視為犧牲層。
多個第一介電層302與多個第二介電層304在平行於第二基板300表面的水平方向上延伸。於一些實施例中，第二介電質交替堆疊320中有超過介電層對的膜層由不同材料製作出並具有不同厚度。第二介電質交替堆疊320可透過一或多個薄膜沉積製程所形成，其包括，但不限於，CVD、PVD、ALD或上述的任何組合。
在一些實施例中，第二介電質交替堆疊320可包括多對氧化層/氮化層對。各介電層對包括一層氧化矽與一層氮化矽。此多對氧化層/氮化層對在此也可視為「氧化物/氮化物交替堆疊」。也就是說，在第一介電質交替堆疊320中，多層氧化層(以點狀顯示的區域)以及多層氮化層(以網格狀顯示的區域)在垂直方向上交替設置。換句話說，除了所提供的氧化物/氮化物交替堆疊的頂層與底層之外，其他氧化層中的每一層可夾設於兩相鄰氮化層之間，且每一氮化層可夾設於兩相鄰氧化層之間。
各氧化層可具有相同厚度或不同厚度。舉例來說，各氧化層的厚度可位於90奈米(nm)到160nm的範圍中，較佳為約150nm。同樣地，各氮化層可具有相同厚度或不同厚度。舉例來說，各氮化層的厚度可位於80nm到100nm的範圍中，較佳為約100nm。
值得說明的是，在本揭露中，氧化層及/或氮化層可包括任何適合的氧化物材料及/或氮化物材料。例如，氧化物材料及/或氮化物材料的元素可包括，但不限於，W、Co、Cu、Al、摻雜矽、矽化物或上述任何組合。在一些實施例中，氧化層可為氧化矽層，且氮化層可為氮化矽層。
第二介電質交替堆疊320可包括任何適合數量的氧化層與氮化層的膜層。在一些實施例中，在第二介電質交替堆疊320中氧化層與氮化層的膜層的總數量大於或等於64。也就是說，氧化層/氮化層對的數量可大於或等於32。在一些實施例中，氧化物/氮化物交替堆疊包括具有不同於氧化層/氮化層對的材料及/或厚度的更多氧化層或更多氮化層。值得一提的是，第二氧化物/氮化物交替堆疊的頂層為氧化層。
在一些實施例中，第二介電質交替堆疊320可利用適合的沉積製程所形成，沉積製程包括，但不限於，CVD製程、PVD製程、ALD製程及/或上述任何適合的組合。
繼續參考第4圖，此方法可進行至步驟S402，其中可形成多個第二通道孔340。如第5B所示，各第二通道孔340可完全貫穿第二介電質交替堆疊320，並可延伸進入第二基板300的表面中，以形成一第三凹陷350。在一些實施例中，多個通道孔340可透過圖案化光阻與蝕刻第二介電質交替堆疊320以及接著進行的灰化(ashing)製程與清洗製程形成。形成多個通道孔340的蝕刻製程可為濕式蝕刻、乾式蝕刻或上述之組合。灰化製程可為電漿灰化，且清洗製程可為濕式清洗。
繼續參考第4圖，此方法可進行至步驟S403，其中可形成一第二功能層，以覆蓋各第二通道孔340的側壁與底部。如第5C圖所示，第二功能層可包括第二阻障層371、第二儲存層373以及第二穿隧層375。第二功能層也可覆蓋第二介電質交替堆疊320的上表面。在一些實施例中，第二功能層也可視為電荷捕捉層。
第二阻障層371可形成於各第二通道孔340的側壁與底部。第二阻障層371可用於阻擋電荷外流。在一些實施例中，第二阻擋層371可為氧化矽層或氧化矽/氮化矽/氧化矽(ONO)層的組合。在一些實施例中，第二阻障層371包括高介電常數(high-k)介電質(例如氧化鋁)。在一範例中，第二阻障層371為利用沉積製程所形成的氧化層。在一些實施例中，第二阻障層371的厚度可位於約3nm至20nm的範圍中。
第二儲存層373可形成於第二阻障層371的表面上。第二儲存層373可用於儲存電荷。第二儲存層373中的電荷儲存或移除可影響開啟/關閉狀態及/或半導體通道的導通。第二儲存層373可包括多晶矽或氮化矽。第二儲存層373可包括一或多薄膜，其材料包括，但不限於，氮化矽、氮氧化矽、氧化矽與氮化矽的組合或上述任何組合。在一些實施例中，第二儲存層373可包括利用一或多個沉積製程所形成的氮化層。在一些實施例中，第二儲存層373的厚度可位於約3nm至20nm的範圍中。
第二穿隧層375可形成於第二儲存層373的表面上。第二穿隧層375可用於產生電荷(電子或電洞)。第二穿隧層375可包括介電材料，包括但不限於，氧化矽、氮化矽、氮氧化矽或上述任何組合。在一些實施例中，第二穿隧層375可為利用沉積製程所形成的氧化層。在一些實施例中，第二穿隧層375的厚度可位於約3nm至20nm的範圍中。
繼續參考第4圖，此方法可進行至步驟S404，其中可形成第二通道層380，以覆蓋第二功能層，且可形成第二填充結構390，以填滿各第二通道孔340。如第5C圖所示，第二通道層380可被形成至覆蓋第二穿隧層375。在一些實施例中，第二通道層380可為利用薄膜沉積製程所形成的非晶矽層或多晶矽層，薄膜沉積製程例如為ALD、CVD、PVD或任何適合的製程。在一些實施例中，第二通道層380的厚度可位於約5nm至20nm的範圍中。
如第5C圖所示，第二填充結構390可形成至覆蓋第二通道層380的表面以及填滿各第二通道孔340。在一些實施例中，第二填充結構390可為氧化層，例如氧化矽層。在一些實施例中，第二填充結構390可包括一或多個空氣間隙(圖未示)。在一些實施例中，第二填充結構390可利用第一沉積填充製程、回蝕刻製程以及第二沉積填充製程所形成。
繼續參考第4圖，此方法可進行至步驟S405，其中可移除第二功能層、第二通道層與第二填充結構位於第二通道孔340外的部分。在一些實施例中，可進行CMP製程，以移除第二功能層、第二通道層380與第二填充結構390位於第二通道孔340外的部分。在一些實施例中，第二介電質交替堆疊320的頂氧化層可被移除，使得第二介電質交替堆疊320的頂氮化層可被曝露出，如第5D圖所示。第二功能層、第二通道層380與第二填充結構390的上表面可被平坦化至與第二介電質交替堆疊320的頂氮化層的上表面位於同一平面。
繼續參考第4圖，此方法可進行至步驟S406，其中可移除第二介電質交替堆疊320的頂氮化層以及位於各第二通道孔340中的第二功能層的第二儲存層373的上部分。如第5E圖所示，可進行濕式蝕刻製程，以移除第二介電質交替堆疊320的頂氮化層，以及位於各第二通道孔340中的第二功能層的第二儲存層373的上部分。
繼續參考第4圖，此方法可進行至步驟S407，其中可形成第二絕緣連接層400，以覆蓋第二介電質交替堆疊320的上表面與第二功能層的上表面。具體地，可進行沉積製程，以沉積第二絕緣連接層400，例如氧化層。因此，透過移除第二儲存層373的上部分所形成的間隙可被填滿，且第二介電質交替堆疊320的上表面、第二功能層的上表面以及第二填充結構390的上表面可被覆蓋，如第5F圖所示。
後續可進行CMP製程，以移除第二絕緣連接層400的上部分。因此，第二絕緣連接層400的上表面、第二通道層380的上表面以及第二填充結構390的上表面可被平坦化至同一平面，且位於各第二通道孔340中的第二功能層的第二儲存層373的上表面可被第二絕緣連接層400覆蓋，如第5G圖所示。
繼續參考第4圖，此方法可進行至步驟S408，其中可於第二絕緣連接層上形成第二通道連接層385。如第5H圖所示，第二通道連接層385可形成於第二絕緣連接層400上並與位於各第二通道孔340中的第二通道層380相接觸。在一些實施例中，第二通道連接層385可為利用薄膜沉積製程所形成的非晶矽層或多晶矽層，例如ALD、CVD、PVD或任何其他適合的製程。值得一提的是，第二通道連接層385透過第二絕緣連接層400與位於各第二通道孔340中的第二功能層的第二儲存層373絕緣。
繼續參考第4圖，此方法可進行至步驟S409，其中可移除部分第二通道連接層385，使得第二通道連接層385的殘留部分可形成多個第二通道連接結構387。第二通道連接結構387可位於第二功能層中的第二儲存層373與第二穿隧層375以及第二通道層380之上。
具體來說，光阻層410可塗布於第二通道連接層385上。光阻層410可被圖案化，以曝露出第二通道連接層385位於第二介電質交替堆疊320、第二功能層中的第二阻障層371以及第二填充結構390之上的部分，如第5I圖所示。以圖案化的光阻層410作為遮罩，進行蝕刻製程，以移除第二通道連接層385曝露出的部分。
然後，可移除圖案化的光阻層410。第二通道連接層385位於第二功能層中第二儲存層373與第二穿隧層375與第二通道層380之上的殘留部分可形成多個第二通道連接結構387，如第5J圖所示。各第二通道連接結構387可具有環形形狀。環形的寬度可等於第二儲存層373的厚度、第二功能層的第二穿隧層375的厚度以及第二通道層380的厚度的總和。
如第5K圖所示，可進行沉積製程，以增加第二絕緣連接層400的厚度，使得多個第二通道連接結構387的上表面可被第二絕緣連接層400覆蓋。可接著進行CMP製程，以移除第二絕緣連接層400的上部分。因此，多個第二通道連接結構387的上表面可被曝露出。第二絕緣連接層400的上表面、多個第二通道連接結構387的上表面與第二填充結構390的上表面可被平坦化至同一平面，如第5L圖所示。
參考第6圖，其為依據本揭露一些實施例所示的將連接晶圓與元件晶圓接合的方法範例的流程圖。第7A圖至第7G圖繪示3D記憶體裝置範例在第6圖所示方法的特定製作步驟的剖視圖。需說明的是，元件晶圓也可指第一晶圓，如上述第3M圖所示，且連接晶圓也可指第二晶圓，如上述第5L圖所示。
如第6圖所示，此方法從步驟S601開始，其中可以面對面的方式將第二晶圓對準並接合於第一晶圓，以形成初始接合結構。因此，第一晶圓中的各第一通道孔中的第一通道層可與第二晶圓中的對應的第二通道孔中的第二通道層電性連接。
如第7A圖所示，將利用上述結合第5A圖至第5L圖的方法所形成的第二晶圓B上下翻轉，並設置於利用上述結合第3A圖至第3M圖的方法所形成的第一晶圓A之上方。第二晶圓B可對準第一晶圓A，使得第一晶圓A上的各第一上通道連接結構187可對準第二晶圓B上對應的一第二通道連接結構387。因此，在第二晶圓B與第一晶圓A接合時，各第一上通道連接結構187可與對應的第二通道連接結構387相接觸。
第一上通道連接結構187可透過覆晶接合(flip-chip bonding)第一晶圓A與第二晶圓B的方式與對應的第二通道連接結構387接合。如第7A圖所示，第一晶圓A的第一互連表面可包括多個第一上通道連接結構187曝露出的表面、多個第一填充結構200曝露出的表面以及第一絕緣連接層130曝露出的表面，且第二晶圓B的第二互連表面可包括多個第二通道連接結構387曝露出的表面、多個第二填充結構390曝露出的表面以及第二絕緣連接層400曝露出的表面。在一些實施例中，第一晶圓A與第二晶圓B可以面對面的方式混合接合，使得第一晶圓A的第一互連表面可與第二晶圓B的第二互連表面可混合接合。
混合接合(可理解為「金屬/介電質混合接合」)可為直接接合技術(例如在兩表面之間形成接合，而不需利用中間層，如焊料或黏著劑)，其同時形成金屬-金屬接合以及介電質-介電質接合。如第7B圖所示，各第一上通道連接結構187與對應的第二通道連接結構387相接觸，第一絕緣連接層130與第二絕緣連接層400相接觸，且各第一填充結構200與對應的第二填充結構390相接觸。也就是說，接合介面可形成於第一晶圓A的第一互連表面與第二晶圓B的第二互連表面之間。
在一些實施例中，可對第一晶圓A的互連表面與第二晶圓B的互連表面進行處理製程，以提升接合介面的接合強度。舉例來說，處理製程可包括電漿處理，以對第一晶圓A的第一互連表面與第二晶圓B的第二互連表面進行處理，使得第一晶圓A的第一互連表面與第二晶圓B的第二互連表面形成化學鍵結。在另一範例中，處理製程可另包括對第一晶圓A的第一互連表面與第二晶圓B的第二互連表面進行處理的濕式蝕刻，使得介電層(例如第一絕緣連接層130、第二絕緣連接層400、第一填充結構200與第二填充結構390)可形成較佳的化學鍵結，以提高接合介面的接合強度。在又一範例中，處理製程可另包括可進行於溫度從約250℃至約600℃的熱製程。熱製程可在導體層之間產生互擴散。因此，導體層(例如第一上通道連接結構187與第二通道連接結構387)可在接合製程之後彼此相互混合。
繼續參考第6圖，此方法可進行至步驟S602，其中可移除初始接合結構包括第二基板300的上部分，以曝露出多個第二填充結構390的表面。如第7B圖所示，可進行CMP製程，以移除初始接合結構包括第二基板300的上部分，使得頂氮化層與多個第二填充結構390的表面被曝露出。值得說明的是，在此與第6圖與第7A圖至第7G圖結合使用的相關位置的描述及/或方法的描述，例如「上」、「下」、「之上」、「之下」等係相對於第一基板100而言。
繼續參考第6圖，此方法可進行至步驟S603，其中可移除各第二填充結構390的部分，以於各第二通道孔340中形成第四凹陷420。如第7C圖所示，各第二通道孔340中的第二填充結構390的上部分可被移除，使得各第二填充結構390殘留部分的上表面可較頂氮化層低。因此，第四凹陷可形成於各第二通道孔340的上部分，以曝露出第二通道層380的側壁的上部分。在一些實施例中，第二填充結構390的上部分可利用凹陷蝕刻製程移除，凹陷蝕刻製程包括，但不限於，濕式蝕刻、乾式蝕刻或上述的組合。
繼續參考第6圖，此方法可進行至步驟S604，其中可於各第四凹陷420中形成通道插塞。在一些實施例中，通道插塞層430可為利用單一沉積製程所形成的非晶矽層或多晶矽層。如第7D圖所示，通道插塞層430可與第二通道孔340中的第二通道層380相接觸。在一些實施例中，通道插塞層430覆蓋頂氮化層的表面。通道插塞層430位於第二通道孔340外的部分可透過CMP製程移除。因此通道插塞435可形成於各第四凹陷420中，如第7E圖所示。
繼續參考第6圖，此方法可進行至步驟S605，其中可移除頂氮化層，並平坦化多個通道插塞435。如第7F圖所示，頂氮化層可透過任何適合的蝕刻製程移除，例如濕式蝕刻製程。接著可進行CMP製程，以平坦化多個通道插塞435的上表面與第二填充結構390，如第7G圖所示。
參考第8圖，其為依據本揭露一些實施例所示的將兩或更多個連接晶圓與元件晶圓接合的方法範例的流程圖。第9A圖至第9J圖繪示3D記憶體裝置範例在第8圖所示方法的特定製作步驟的剖視圖。需說明的是，元件晶圓也可指第一晶圓，如上述第3M圖所示，且連接晶圓也可指第二晶圓，如上述第5L圖所示。
如第8圖所示，此方法從步驟S801開始，其中可以面對面的方式將第二晶圓對準並接合於第一晶圓，以形成初始接合結構。因此，第一晶圓中的各第一通道孔中的第一通道層可與第二晶圓中對應的第二通道孔中的第二通道層電性連接。
如第9A圖所示，將利用上述結合第5A圖至第5L圖的方法所形成的第二晶圓B上下翻轉，並設置於利用上述結合第3A圖至第3M圖的方法所形成的第一晶圓A之上方。第二晶圓B可對準第一晶圓A，使得第一晶圓A上的各第一上通道連接結構187可對準第二晶圓B上對應的一第二通道連接結構387。因此，在第二晶圓B與第一晶圓A接合時，各第一上通道連接結構187可與對應的第二通道連接結構387相接觸。
第一上通道連接結構187可透過覆晶接合第一晶圓A與第二晶圓B的方式與對應的第二通道連接結構387接合。如第9A圖所示，第一晶圓A的第一互連表面可包括多個第一上通道連接結構187曝露出的表面、多個第一填充結構200曝露出的表面以及第一絕緣連接層130曝露出的表面，且第二晶圓B的第二互連表面可包括多個第二通道連接結構387曝露出的表面、多個第二填充結構390曝露出的表面以及第二絕緣連接層400曝露出的表面。
在一些實施例中，第一晶圓A與第二晶圓B可以面對面的方式混合接合，使得第一晶圓A的第一互連表面可與第二晶圓B的第二互連表面可混合接合。如第9B圖所示，各第一上通道連接結構187與對應的第二通道連接結構387相接觸，第一絕緣連接層130與第二絕緣連接層400相接觸，且各第一填充結構200與對應的第二填充結構390相接觸。也就是說，接合介面可形成於第一晶圓A的第一互連表面與第二晶圓B的第二互連表面之間。
在一些實施例中，可對第一晶圓A的互連表面與第二晶圓B的互連表面進行處理製程，以提升接合介面的接合強度。舉例來說，處理製程可包括電漿處理，以對第一晶圓A的第一互連表面與第二晶圓B的第二互連表面進行處理，使得第一晶圓A的第一互連表面與第二晶圓B的第二互連表面形成化學鍵結。在另一範例中，處理製程可另包括對第一晶圓A的第一互連表面與第二晶圓B的第二互連表面進行處理的濕式蝕刻，使得介電層(例如第一絕緣連接層130、第二絕緣連接層400、第一填充結構200與第二填充結構390)可形成較佳的化學鍵結，以提高接合介面的接合強度。在又一範例中，處理製程可另包括可進行於溫度從約250℃至約600℃的熱製程。熱製程可在導體層之間產生互擴散。因此，導體層(例如第一上通道連接結構187與第二通道連接結構387)可在接合製程之後彼此相互混合。
繼續參考第8圖，此方法可進行至步驟S802，其中可移除初始接合結構包括第二基板300的上部分，以曝露出多個第二填充結構390的表面。在一些實施例中，可進行一或多個CMP製程，以移除初始接合結構包括第二基板300的上部分。
在一些實施例中，如第9B圖所示，頂氮化層與多個第二填充結構390的表面被曝露出。第二功能層的上表面、第二通道層380的上表面與第二填充結構390的上表面可被平坦化至與第二介電質交替堆疊320的頂氮化層的上表面位於同一平面。
在一些其他實施例中，如第9C圖所示，第二介電質交替堆疊320的頂氮化層可被蝕刻至曝露出第二介電質交替堆疊320的頂氧化層的表面。第二功能層的上表面、第二通道層380的上表面與第二填充結構390的上表面可被平坦化至與第二介電質交替堆疊320的頂氧化層的上表面位於相同平面。
繼續參考第8圖，此方法可進行至步驟S803，其中可移除各第二通道孔340中第二功能層的第二儲存層373的上部分。在一些實施例中，可進行濕式蝕刻製程，以移除各第二通道孔340中第二功能層的第二儲存層373的上部分，如第9D圖所示。在一些實施例中，第二介電質交替堆疊320的頂氮化層也可在相同的濕式蝕刻製程中被移除。
繼續參考第8圖，此方法可進行至步驟S804，其中可形成第三絕緣連接層430，以覆蓋第二介電質交替堆疊320的上表面、第二功能層的上表面與第二填充結構390的上表面。具體來說，可進行沉積製程，以沉積第三絕緣連接層430，例如氧化層。因此，透過移除第二儲存層373的上部分所形成的間隙可被填滿，且第二介電質交替堆疊320的上表面、第二功能層的上表面與第二填充結構390的上表面可被覆蓋，如第9E圖所示。
接著可進行CMP製程，以移除第三絕緣連接層430的上部分。因此第三絕緣連接層430的上表面、第二通道層380的上表面以及第二填充結構390的上表面可被平坦化至相同平面，且位於各第二通道孔340中的第二功能層的第二儲存層373的上表面可被第三絕緣連接層430所覆蓋，如第9F圖所示。
繼續參考第8圖，此方法可進行至步驟S805，其中於第三絕緣連接層上形成第三通道連接層440。如第9G圖所示，第三通道連接層440可形成於第三絕緣連接層430上，並與各第二通道孔340中的第二通道層380相接觸。在一些實施例中，第三通道連接層440可為利用薄膜製程，例如ALD、CVD、PVD或任何其他適合的製程，所形成的非晶矽層或多晶矽層。值得一提的是，第三通道連接層440透過第三絕緣連接層430與各第二通道孔340中的第二功能層的第二儲存層373絕緣。
繼續參考第8圖，此方法可進行至步驟S806，其中可移除部分第三通道連接層440，使得第三通道連接層440的殘留部分可形成多個第三通道連接結構445。第三通道連接結構445可位於第二功能層中的第二儲存層373與第二穿隧層375以及第二通道層380之上。
具體來說，光阻層450可塗布於第三通道連接層440上。光阻層450可被圖案化，以曝露出第三通道連接層440位於第二介電質交替堆疊320、第二功能層中的第二阻障層371以及第二填充結構390之上的部分，如第9H圖所示。以圖案化的光阻層450作為遮罩，進行蝕刻製程，以移除第三通道連接層440曝露出的部分。
然後，可移除圖案化的光阻層450。第三通道連接層440位於第二功能層中第二儲存層373與第二穿隧層375與第二通道層380之上的殘留部分可形成多個第三通道連接結構445，如第9H圖所示。各第三通道連接結構445可具有環形形狀。環形的寬度可等於第二儲存層373的厚度、第二功能層的第二穿隧層375的厚度以及第二通道層380的厚度的總和。
如第9I圖所示，可進行沉積製程，以增加第三絕緣連接層430的厚度，使得多個第三通道連接結構445的上表面可被第三絕緣連接層430覆蓋。可接著進行CMP製程，以移除第三絕緣連接層430的上部分，如第9J圖所示。因此，多個第三通道連接結構445的上表面可被曝露出。第三絕緣連接層430的上表面、多個第三通道連接結構445的上表面與第二填充結構390的上表面可被平坦化至同一平面。
如第9J圖所示，包含有第三絕緣連接層430的上表面、多個第三通道連接結構445的上表面與第二填充結構390的上表面的平坦化表面可作為與另一第二晶圓B的第四互連表面接合的第二晶圓B的第三互連表面。假如一第二晶圓B係進一步與第9J圖所示的「A+B」結構接合，則上述結合第6圖與第7A圖至第7G圖的方法可重複進行，以形成「A+B+B」的結構。假如兩或多個第二晶圓B進一步與第9J圖所示的「A+B」結構接合，則上述結合第6圖與第7A圖至第7G圖的方法可重複進行，以形成一「A+B+B+B…」結構。
再者，需說明的是，可進行後續製程，以進一步製作出3D記憶體裝置。舉例來說，可於第7G圖所示的上通道插塞435上形成金屬穿孔，用以將上通道插塞435電連接至後端製程(back end of line，BEOL)的金屬線，例如雙圖案化結構的位元線。
在一些實施例中，可進行閘極置換製程(也可理解為「字元線置換」製程)，以將第一介電質交替堆疊120與第二介電質交替堆疊320的第二介電層104與304(例如氮化矽)置換為導體層(例如W)。在一些實施例中，閘極置換製程可在接合製程之前對各晶圓(例如第一晶圓A與各第二晶圓B)進行。在一些其他實施例中，閘極置換製程可在整個或至少一部分的接合製程之後對接合結構進行。
因此，在閘極置換製程之後，介電質交替堆疊可變成導體/介電質交替堆疊。將第二介電層104置換為導體層可透過相對於第一介電層(例如氧化矽)選擇對第二介電層(例如氮化矽)進行濕式蝕刻，並以導體層(例如W)填入此結構進行。導體層可透過PVD、CVD、ALD、其他適合製程或上述之任何組合填入。導體層可包括導電材料，其包括，但不限於，W、Co、Cu、Al、多晶矽、矽化物或上述任何組合。值得一提的是，介電質交替堆疊與導體/介電質交替堆疊兩者均可視為交替堆疊層。
藉此，揭露了形成3D記憶體裝置的雙板或多板通道孔結構。透過於兩或多個晶圓上進行兩或多個通道孔形成製程，然後將兩或多個晶圓接合，可形成具有高深寬比與受限的上下開口誤差的雙板或多板通道孔結構。透過在晶圓之間進行混合接合製程，所接合的板間通道連接結構可具有堅固的結構強度以及受控制的厚度。因此，3D記憶體裝置的通道遷移率與串電流可明顯的改善。再者，所揭露的方法可大幅地加速深通道發展，因此可達到有效的製程能力管理、簡化製程複雜度與降低的成本。
所揭露的為於3D記憶體裝置中形成通道結構的方法。此方法包括形成元件晶圓，其包括：形成貫穿元件晶圓的交替堆疊層的第一通道孔，於第一通道孔的底部上形成磊晶層，以及於第一通道孔的側壁上形成第一通道層。此方法另包括形成至少一連接晶圓，其中各連接晶圓包括貫穿第二交替堆疊層的第二通道孔，且各連接晶圓在第二通道孔的底部不具有磊晶層；以及將此至少一連接晶圓與元件晶圓接合，使得位於各連接晶圓中的第二通道孔的側壁上的第二通道層電連接至位於元件晶圓中的第一通道層。
此方法另包括：於元件晶圓上形成包括第一通道連接結構的上表面的第一互連表面，第一通道連接結構的寬度大於第一通道層的厚度；於連接晶圓上形成包括第二通道連接結構的上表面的第二互連表面，第二通道連接結構的寬度大於第二通道層的厚度；以及將第一連接晶圓與元件晶圓接合，包括：將元件晶圓的第一通道連接結構對準第一連接晶圓的第二通道連接結構，以及將元件晶圓的第一互連表面與第一連接晶圓的第二互連表面接合，使得第一通道連接結構與第二通道連接結構直接接觸。
在一些實施例中，形成元件晶圓另包括：於第一基板上形成第一介電質交替堆疊以及第一絕緣連接層；形成貫穿第一絕緣連接層與第一介電質交替堆疊的第一通道孔；在於第一通道孔的底部形成磊晶層之後，形成第一功能層，以覆蓋第一通道孔的側壁；形成覆蓋第一功能層並與磊晶層相接觸的第一通道層；以及於第一功能層之上形成第一通道連接結構，第一通道連接結構與第一通道層相接觸。
在一些實施例中，形成第一功能層包括：於第一通道孔的側壁上形成第一阻障層，用以阻擋電荷流出；於第一阻障層的表面上形成第一儲存層，用以在三維記憶體裝置運作時儲存電荷；以及於第一儲存層的表面上形成第一穿隧層，用以穿隧電荷。
在一些實施例中，形成第一通道連接結構包括：於第一絕緣連接層上形成第一通道連接層，第一通道連接層與第一通道層相接觸；形成第一填充結構，以填滿第一通道孔；以及圖案化第一通道連接層，以移除部分第一通道連接層，並曝露出第一儲存層，第一通道連接層位於第一穿隧層與第一通道層之上的殘留部分為第一通道連接結構。
在一些實施例中，形成第一互連表面包括：在圖案化第一通道連接層之後，移除第一儲存層的上部分；以及再填滿第一絕緣連接層與第一填充結構，使得第一絕緣連接層的上表面以及第一填充結構的上表面與第一通道連接結構的上表面位於同一平面。
在一些實施例中，形成各連接晶圓包括：於第二基板上形成第二介電質交替堆疊；形成貫穿第二介電質交替堆疊的第二通道孔；形成第二功能層，以覆蓋第二通道孔的側壁；形成覆蓋第二功能層的第二通道層；形成第二填充結構，以填滿第二通道孔；以及於第二功能層之上形成第二通道連接結構，第二通道連接結構與第二通道層相接觸。
在一些實施例中，形成第一介電質交替堆疊或形成第二介電質交替堆疊包括：形成堆疊在垂直方向上的多個介電層對，其中各介電層對包括一第一介電層與不同於第一介電層的一第二介電層。
在一些實施例中，形成第二功能層包括：於第二通道孔的側壁上形成第二阻障層，用以阻擋電荷流出；於第二阻障層的表面上形成第二儲存層，用以在三維記憶體裝置運作時儲存電荷；以及於第二儲存層的表面上形成第二穿隧層，用以穿隧電荷。
在一些實施例中，形成各連接晶圓另包括：於形成第二通道連接結構之前，移除第一儲存層的上部分；以及形成第二絕緣連接層，以覆蓋第二介電質交替堆疊的上表面與第二功能層的上表面。
在一些實施例中，形成第二通道連接結構包括：於第二絕緣連接層上形成第二通道連接層，第二通道連接層與第二通道層相接觸並與第二儲存層絕緣；以及圖案化第二通道連接層，以移除第二通道連接層的一部分，第二通道連接層位於第二穿隧層與第二通道層之上的殘留部分為第二通道連接結構。
在一些實施例中，將第一連接晶圓與元件晶圓接合另包括：以面對面的方式將一連接晶圓對準並接合於元件晶圓，以形成接合結構；移除接合結構包括第二基板的部分，以曝露出第二通道層與第二填充結構；以及於第二填充結構上形成通道插塞，通道插塞與第二通道層相接觸。
在一些實施例中，形成通道插塞包括：移除第二填充結構的一部分，以形成凹陷；形成通道插塞於凹陷中；以及平坦化通道插塞。
在一些實施例中，將此至少一連接晶圓與元件晶圓接合另包括：以面對面的方式將第一連接晶圓對準並接合於元件晶圓，以形成兩板接合結構；移除兩板接合結構包括第二基板的部分，以曝露出第二通道層；形成與第二通道層相接觸的第三通道連接結構，第三通道連接結構的寬度大於第二通道層的厚度；以及形成兩板接合結構包括第三通道連接結構的上表面的第三互連表面。
在一些實施例中，將此至少一連接晶圓與元件晶圓接合另包括：以面對面的方式將第二連接晶圓對準並接合於兩板接合晶圓，以形成三板接合結構，使得第二連接晶圓中的第二通道連接結構與兩板接合結構中的第三通道連接結構相接觸。
本揭露的另一方面提供一種三維記憶體裝置，包括：下部分，包括：位於基板上的第一交替堆疊層，貫穿第一交替堆疊層的第一通道孔，位於第一通道孔的底部的磊晶層，位於第一通道孔的側壁上並與磊晶層相接觸的一第一通道層，以及與第一通道層相接觸的第一通道連接結構；以及第一上部分，包括：貫穿第二交替堆疊層的第二通道孔，位於第二通道孔的側壁上的第二通道層，以及與第二通道層相接觸的第二通道連接結構；其中第一通道連接結構與第二通道連接結構接合。
在一些實施例中，第一介電質交替堆疊與第二介電質交替堆疊中之至少一者包括：堆疊在垂直方向上的多個介電層對，其中各介電層對包括一第一介電層與不同於第一介電層的一第二介電層。
在一些實施例中，第一通道連接結構的寬度大於第一通道層的厚度；第二通道連接結構的寬度大於第二通道層的厚度；以及第一通道連接結構與第二通道連接結構直接接觸。
在一些實施例中，下部分另包括：覆蓋第一通道孔的側壁的第一功能層；以及位於第一通道孔中的第一填充結構；其中第一通道層夾設於第一功能層與第一填充結構之間，並與第一通道連接結構相接觸。
在一些實施例中，第一功能層包括：位於第一通道孔的側壁上並用於阻擋電荷流出的第一阻障層；位於第一阻障層的表面上並用於在三維記憶體裝置運作時儲存電荷的第一儲存層；以及位於第一儲存層的表面上並用於穿隧電荷的第一穿隧層。
在一些實施例中，第一上部分包括：覆蓋第二通道孔的側壁的第二功能層；以及填滿第二通道孔的第二填充結構；其中第二通道層夾設於第二功能層與第二填充結構之間，並與第二通道連接結構相接觸。
在一些實施例中，第二功能層包括：位於第二通道孔的側壁上並用於阻擋電荷流出的第二阻障層；位於第二阻障層的表面上並用於在三維記憶體裝置運作時儲存電荷的第二儲存層；以及位於第二儲存層的表面上並用於穿隧電荷的第二穿隧層。
在一些實施例中，第一上部分另包括位於凹陷中並與第二通道層相接觸的通道插塞。
在一些實施例中，第一上部分另包括與第二通道層相接觸的第三通道連接結構。
在一些實施例中，此裝置另包括：第二上部分包括：貫穿第三交替堆疊層的第三通道孔，位於第三通道孔的側壁上的第三通道層，以及與第二通道層相接觸的第四通道連接結構；其中第一上部分夾設於第二上部分與下部分之間，且第四通道連接結構與第三通道連接結構接合。
以上對具體實施例的描述將充分揭示本揭露內容的一般性質，其他人可以通過應用相關領域技術範圍內的知識，輕易地將特定實施例調整及/或修改於各種應用，而無需過度實驗與背離本揭露內容的一般概念。因此，基於這裡給出的教導及指導，這樣的修改及調整仍應屬於本揭露的實施例的均等意涵及範圍內。應該理解的是，本文中的措辭或術語是為了描述的目的而非限制的目的，使得本說明書的術語或措辭將由相關領域技術人員根據教導及指導來解釋。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示範性實施例，但並非全部的示範性實施例，並且因此不旨在以任何方式限制本揭露內容及所附申請專利範圍。
本揭露的廣度及範圍不應受上述任何示範性實施例所限制，而應僅根據以下申請專利範圍及其均等物來限定。
100‧‧‧第一基板
102、302‧‧‧第一介電層
104、304‧‧‧第二介電層
120‧‧‧第一介電質交替堆疊
130‧‧‧第一絕緣連接層
140、340‧‧‧通道孔
150‧‧‧第一凹陷
160‧‧‧磊晶層
171‧‧‧第一阻障層
173‧‧‧第一儲存層
175‧‧‧第一穿隧層
180‧‧‧第一通道層
182‧‧‧第一保護層
183‧‧‧第一下通道連接層
185‧‧‧第一上通道連接層
187‧‧‧第一上通道連接結構
190‧‧‧第二凹陷
200‧‧‧第一填充結構
210、410、450‧‧‧光阻層
300‧‧‧第二基板
320‧‧‧第二介電質交替堆疊
350‧‧‧第三凹陷
371‧‧‧第二阻障層
373‧‧‧第二儲存層
375‧‧‧第二穿隧層
380‧‧‧第二通道層
385‧‧‧第二通道連接層
387‧‧‧第二通道連接結構
390‧‧‧第二填充結構
400‧‧‧第二絕緣連接層
420‧‧‧第四凹陷
430‧‧‧通道插塞層
435‧‧‧通道插塞
440‧‧‧第三通道連接層
445‧‧‧第三通道連接結構
A‧‧‧第一晶圓
B‧‧‧第二晶圓
S110、S120、S130、S201、S202、S203、S204、S205、S206、S207、S208、S209、S210、S211、S401、S402、S403、S404、S405、S406、S407、S408、S409、S601、S602、S603、S604、S605、S801、S802、S803、S804、S805、S806‧‧‧步驟
所附圖式併入本文並構成說明書的一部分，其例示出了本揭露所揭示的實施例，並且進一步與詳細說明一起用於解釋本揭露所揭示的原理，以使相關領域的技術人員能夠製作及使用本揭露所揭示的內容。 第1圖依據本揭露一些實施例繪示形成3D記憶體裝置的接合通道孔結構的方法範例的流程圖； 第2圖為依據本揭露一些實施例所示的形成3D記憶體裝置的接合通道孔結構的方法範例的流程圖； 第3A圖至第3M圖繪示元件晶圓範例在第2圖所示方法的特定製作步驟的剖視圖； 第4圖為依據本揭露一些實施例所示的形成一連接晶圓的方法範例的流程圖； 第5A圖至第5L圖繪示連接晶圓範例在第4圖所示方法的特定製作步驟的剖視圖； 第6圖為依據本揭露一些實施例所示的將一連接晶圓與一元件晶圓接合的方法範例的流程圖； 第7A圖至第7G圖繪示3D記憶體裝置範例在第6圖所示方法的特定製作步驟的剖視圖； 第8圖為依據本揭露一些實施例所示的將兩或更多個連接晶圓與一元件晶圓接合的方法範例的流程圖；以及 第9A圖至第9J圖繪示3D記憶體裝置範例在第8圖所示方法的特定製作步驟的剖視圖。 本揭露的實施例將參照所附圖式進行說明。

Claims (20)

  1. 一種於三維記憶體裝置中形成通道孔結構的方法，包括： 形成一元件晶圓，包括： 形成貫穿該元件晶圓的一第一交替堆疊層的一第一通道孔， 於該第一通道孔的底部形成一磊晶層，以及 於該第一通道孔的側壁上形成一第一通道層； 形成至少一連接晶圓，其中該至少一連接晶圓包括貫穿一第二交替堆疊層的一第二通道孔，且該至少一連接晶圓在該第二通道孔的底部不具有磊晶層；以及 將該至少一連接晶圓與該元件晶圓接合，使得位於該至少一連接晶圓中的該第二通道孔的側壁上的一第二通道層電連接至位於該元件晶圓中的該第一通道層。
  2. 如請求項1所述的方法，另包括： 於該元件晶圓上形成包括一第一通道連接結構的上表面的一第一互連表面，該第一通道連接結構的寬度大於該第一通道層的厚度； 於該連接晶圓上形成包括一第二通道連接結構的上表面的一第二互連表面，該第二通道連接結構的寬度大於該第二通道層的厚度；以及 將一第一連接晶圓與該元件晶圓接合，包括： 將該元件晶圓的該第一通道連接結構對準該第一連接晶圓的該第二通道連接結構，以及 將該元件晶圓的該第一互連表面與該第一連接晶圓的該第二互連表面接合，使得該第一通道連接結構直接與該第二通道連接結構相接觸。
  3. 如請求項2所述的方法，其中形成該元件晶圓另包括： 於一第一基板上形成一第一介電質交替堆疊以及一第一絕緣連接層； 形成貫穿該第一絕緣連接層與該第一介電質交替堆疊的該第一通道孔； 在該第一通道孔的底部形成該磊晶層之後，形成一第一功能層，以覆蓋該第一通道孔的側壁； 形成覆蓋該第一功能層並與該磊晶層相接觸的該第一通道層；以及 於該第一功能層之上形成該第一通道連接結構，該第一通道連接結構與該第一通道層相接觸。
  4. 如請求項3所述的方法，其中形成該第一功能層包括： 於該第一通道孔的側壁上形成一第一阻障層，用以阻擋電荷流出； 於該第一阻障層的表面上形成一第一儲存層，用以在該三維記憶體裝置運作時儲存電荷；以及 於該第一儲存層的表面上形成一第一穿隧層，用以穿隧電荷。
  5. 如請求項4所述的方法，其中形成該第一通道連接結構包括： 於該第一絕緣連接層上形成一第一通道連接層，該第一通道連接層與該第一通道層相接觸； 形成一第一填充結構，以填滿該第一通道孔；以及 圖案化該第一通道連接層，以移除該第一通道連接層的一部分，並曝露出該第一儲存層，該第一通道連接層位於該第一穿隧層與該第一通道層之上的殘留部分為該第一通道連接結構。
  6. 如請求項5所述的方法，其中形成該第一互連表面包括： 在圖案化該第一通道連接層之後，移除該第一儲存層的上部分；以及 再填滿該第一絕緣連接層與該第一填充結構，使得該第一絕緣連接層的上表面與該第一填充結構的上表面以及該第一通道連接結構的上表面位於同一平面。
  7. 如請求項3所述的方法，其中形成該至少一連接晶圓包括： 於一第二基板上形成一第二介電質交替堆疊； 形成貫穿該第二介電質交替堆疊的該第二通道孔； 形成一第二功能層，以覆蓋該第二通道孔的側壁； 形成覆蓋該第二功能層的該第二通道層； 形成一第二填充結構，以填滿該第二通道孔；以及 於該第二功能層之上形成該第二通道連接結構，該第二通道連接結構與該第二通道層相接觸。
  8. 如請求項7所述的方法，其中形成該第二功能層包括： 於該第二通道孔的側壁上形成一第二阻障層，用以阻擋電荷流出； 於該第二阻障層的表面上形成一第二儲存層，用以在該三維記憶體裝置運作時儲存電荷；以及 於該第二儲存層的表面上形成一第二穿隧層，用以穿隧電荷。
  9. 如請求項8所述的方法，其中形成該連接晶圓另包括： 於形成該第二通道連接結構之前，移除該第一儲存層的上部分；以及 形成一第二絕緣連接層，以覆蓋該第二介電質交替堆疊的上表面與該第二功能層的上表面。
  10. 如請求項9所述的方法，其中形成該第二通道連接結構包括： 於該第二絕緣連接層上形成一第二通道連接層，該第二通道連接層與該第二通道層相接觸並與該第二儲存層絕緣；以及 圖案化該第二通道連接層，以移除該第二通道連接層的一部分，該第二通道連接層位於該第二穿隧層與該第二通道層之上的殘留部分為該第二通道連接結構。
  11. 如請求項7所述的方法，其中將該第一連接晶圓與該元件晶圓接合另包括： 以面對面的方式將一連接晶圓對準並接合於該元件晶圓，以形成一接合結構； 移除該接合結構包括該第二基板的一部分，以曝露出該第二通道層與該第二填充結構；以及 於該第二填充結構上形成一通道插塞，該通道插塞與該第二通道層相接觸。
  12. 如請求項7所述的方法，其中將該至少一連接晶圓與該元件晶圓接合另包括： 以面對面的方式將該第一連接晶圓對準並接合於該元件晶圓，以形成一兩板接合結構； 移除該兩板接合結構包括該第二基板的一部分，以曝露出該第二通道層； 形成與該第二通道層相接觸的一第三通道連接結構，該第三通道連接結構的寬度大於該第二通道層的厚度；以及 形成該兩板接合結構包含有該第三通道連接結構的上表面的一第三互連表面。
  13. 如請求項12所述的方法，其中將該至少一連接晶圓與該元件晶圓接合另包括： 以面對面的方式將一第二連接晶圓對準並接合於該兩板接合晶圓，以形成一三板接合結構，使得該第二連接晶圓中的該第二通道連接結構與該兩板接合結構中的該第三通道連接結構相接觸。
  14. 一種三維記憶體裝置，包括： 一下部分，包括： 一第一交替堆疊層，位於一基板上， 一第一通道孔，貫穿該第一交替堆疊層， 一磊晶層，位於該第一通道孔的底部， 一第一通道層，位於該第一通道孔的側壁上，並與該磊晶層相接觸，以及一第一通道連接結構，與該第一通道層相接觸；以及 一第一上部分，包括： 一第二通道孔，貫穿一第二交替堆疊層， 一第二通道層，位於該第二通道孔的側壁上，以及 一第二通道連接結構，與該第二通道層相接觸； 其中該第一通道連接結構與該第二通道連接結構接合。
  15. 如請求項14所述的裝置，其中： 該第一通道連接結構的寬度大於該第一通道層的厚度； 該第二通道連接結構的寬度大於該第二通道層的厚度；以及 該第一通道連接結構與該第二通道連接結構相接觸。
  16. 如請求項15所述的裝置，其中該下部分另包括： 一第一功能層，覆蓋該第一通道孔的側壁，該第一功能層包括： 一第一阻障層，位於該第一通道孔的側壁上，並用於阻擋電荷流出， 一第一儲存層，位於該第一阻障層的表面上，並用於在該三維記憶體裝置運作時儲存電荷，以及 一第一穿隧層，位於該第一儲存層的表面上，並用於穿隧電荷；以及 一第一填充結構，位於該第一通道孔中； 其中該第一通道層夾設於該第一功能層與該第一填充結構之間，並與該第一通道連接結構相接觸。
  17. 如請求項16所述的裝置，其中該第一上部分包括： 一第二功能層，覆蓋該第二通道孔的側壁，該第二功能層包括： 一第二阻障層，位於該第二通道孔的側壁上，並用於阻擋電荷流出， 一第二儲存層，位於該第二阻障層的表面上，並用於在該三維記憶體裝置運作時儲存電荷，以及 一第二穿隧層，位於該第二儲存層的表面上，並用於穿隧電荷；以及 一第二填充結構，填滿該第二通道孔； 其中該第二通道層夾設於該第二功能層與該第二填充結構之間，並與該第二通道連接結構直接接觸。
  18. 如請求項14所述的裝置，其中該第一上部分另包括一通道插塞，位於凹陷中，並與該第二通道層相接觸。
  19. 如請求項14所述的裝置，其中該第一上部分另包括一第三通道連接結構，與該第二通道層相接觸。
  20. 如請求項19所述的裝置，另包括： 一第二上部分包括： 一第三通道孔，貫穿一第三交替堆疊層， 一第三通道層，位於該第三通道孔的側壁上，以及 一第四通道連接結構，與該第二通道層相接觸； 其中該第一上部分夾設於該第二上部分與該下部分之間，且該第四通道連接結構與該第三通道連接結構接合。
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