CN100570846C

CN100570846C - 高深宽比三维垂直互连及三维集成电路的实现方法

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Publication number: CN100570846C
Application number: CN200710178845.XA
Authority: CN
Inventors: 王喆垚; 宋崇申; 陈倩文; 蔡坚; 刘理天
Original assignee: Tsinghua University
Current assignee: Tsinghua University
Priority date: 2007-12-06
Filing date: 2007-12-06
Publication date: 2009-12-16
Anticipated expiration: 2027-12-06
Also published as: CN101179037A

Abstract

本发明公开了属于半导体制造技术和微型传感器制造技术领域的一种高深宽比三维垂直互连及三维集成电路的实现方法。所述方法包括：在制作好平面集成电路或者微型传感器的半导体圆片正面进行深反应离子刻蚀，获得深孔；在正面淀积绝缘层、扩散阻挡层以及电镀种子层；将该半导体圆片电镀面与辅助圆片临时键合，并对该半导体圆片背面减薄使DRIE深孔从背面露出；背面淀积绝缘层、扩散阻挡层以及电镀种子层；进行自底向上的电镀过程，将DRIE深孔填满形成高深宽比三维垂直互连；去除辅助圆片，实现两层圆片的垂直集成；重复以上步骤，实现更多层的三维集成电路。本发明降低了填充高深宽比通孔的工艺难度。简化了制造过程，保证了成品率。

Description

高深宽比三维垂直互连及三维集成电路的实现方法

技术领域

本发明属于半导体、微传感器制造技术领域，特别涉及利用三维集成电路制造技术的一种高深宽比三维垂直互连及三维集成电路的实现方法。

背景技术

集成电路器件的不断缩小使集成度不断提高，目前每平方厘米的芯片面积上能够集成超过10亿个晶体管，而金属互连线的总长度更是达到几十公里。这不但使得布线变得异常复杂，更重要的是金属互连的延迟、功耗、噪声等都随着特征尺寸的降低而不断增加，特别是全局互连的RC延迟，严重影响了集成电路的性能。另外，动态功耗与电路的负载电容值成正比，目前主流高性能微处理器的动态功耗中，有超过一半都是由互连线引起的。铜互连及低K介质的使用、以及全局互连线上增加系列缓冲器使串连电阻和寄生电容有所降低，使集成电路发展到90nm并且总体性能有所提高，但是即使引入超低K介质也只能维持工艺发展到65nm节点，并且使电路的功耗大幅度增加。因此，金属互连已经取代晶体管成为决定集成电路性能的主要因素，集成电路的发展极限不是摩尔定律的失效，互连、成本和复杂度正在成为限制未来集成电路发展的真正瓶颈。

系统级芯片(SOC，System on a Chip)技术在单芯片上实现系统的全部功能，如数字、模拟、射频，光电以及MEMS等。SOC发展中最大的困难是不同工艺的兼容问题，例如不同功能模块可能需要标准CMOS、SiGe RF、BiCMOS、Bipolar、GaAs，以及MEMS等工艺。这些制造工艺和衬底材料都不同，很难将其集成制造在一个芯片上。即使衬底材料相同的模块，在制造中也要考虑各电路模块的制造可行性、成本、以及成品率问题。因此，目前多功能模块的芯片仍旧是分立的。

三维集成是在平面电路基础上，利用穿透衬底的三维垂直互连将多层芯片集成，即把一个大的平面电路分为若干逻辑上相关联的功能模块分布在多个相邻的芯片层上，然后通过穿透衬底的三维垂直互连实现多层芯片集成。三维互连能够实现不同功能、不同工艺的多芯片的垂直集成，大幅度降低全局互连的长度，从而大幅度降低互连延迟、提高集成电路速度、减少芯片的功耗。三维互连可以集成多层不同工艺或不同衬底材料的集成电路，为异质芯片的SOC提供了良好的解决方案。三维互连都是物理互连，能够解决多芯片异质集成、高带宽通信和互连造成的延迟和噪声等问题，这些特点使其成为解决平面集成电路所面临的瓶颈问题的最可行手段。

实现三维集成电路首先需要实现穿透半导体圆片衬底的三维互连线，这是三维集成技术的核心。目前实现三维互连的技术主要包括基于通孔的实现方式和基于盲孔的实现方式。

基于盲孔的实现方法填充单面开口的孔，而后通过减薄等操作获得穿透半导体层的互连线，利用单面刻蚀和大马士革电镀实现互连。半导体圆片保持原来的厚度，可操作性好，在互连线填充好之后可以借助与辅助圆片健合、并减薄制作有垂直互连线的半导体圆片而获得穿透衬底的三维互连，可以获得很薄的衬底层，一般在十几微米到几十微米。但是由于只能采用大马士革电镀，很容易形成互连线内部的孔洞和缝隙。

基于通孔的实现方法在填充垂直互连线之前首先获得穿透衬底的通孔，可以进行双面操作，即在单面电镀封死通孔开口后利用自底向上电镀的方式填充铜。这种方法填充通孔容易，但是为了保证半导体圆片的可操作性，单层半导体圆片的厚度往往超过200微米，即使垂直互连线的深宽比高达20，互连线的横向尺寸也在10微米以上，限制了互连线密度的提高。

解决的一种方法是在半导体圆片的正面先制作电镀种子层，而后通过辅助圆片的临时键合，对半导体圆片进行减薄处理，之后再进行深反应离子刻蚀(DRIE)获得深孔，接再进行绝缘层的淀积并对孔底部的绝缘层选择性刻蚀掉，保持侧壁的绝缘效果，最后采用自底向上的电镀方式，获得高密度垂直互连，这种方式对应的问题是，深刻蚀时候会在种子层位置产生横向钻蚀，很难控制，另外深孔的侧壁绝缘层生长都很困难而又加上一步生长之后的选择性刻蚀，很难保证互连线对衬底的绝缘效果。

发明内容

本发明的目的是为解决以上各种三维集成电路实现方式所出现的问题而提供一种高深宽比三维垂直互连及三维集成电路的实现方法，所述技术方案包括：

步骤A：在制作好普通集成电路或者微型传感器的第一层半导体圆片正面进行DRIE深反应离子刻蚀，获得DRIE深孔；

步骤B：在所述第一层半导体圆片正面淀积绝缘层、扩散阻挡层以及电镀种子层；

步骤C：在所述第一层半导体圆片正面进行电镀，将DRIE深孔的开口封死；

步骤D：将所述第一层半导体圆片与辅助圆片临时键合，并对该半导体圆片进行背面减薄，使所述DRIE深孔从背面露出形成DRIE通孔；

步骤E：在所述第一层半导体圆片背面淀积绝缘层、扩散阻挡层以及电镀种子层，使其从该半导体圆片背面进入DRIE深孔的内部；

步骤F：采用自底向上的电镀工艺，将第一层半导体圆片上的DRIE通孔填满导电金属形成高深宽比的三维垂直互连；

步骤G：用电镀方法在第一层半导体圆片背面制作金属凸点，并通过凸点键合的方式与第二层半导体圆片实现物理和电的连接，之后刻蚀临时键合层去除辅助圆片，实现两层圆片的垂直集成。

所述半导体圆片使用硅、锗硅、砷化镓或者绝缘体上硅(SOI)作为制作电路的衬底材料。

所述步骤D中背面减薄操作采用机械研磨、化学机械抛光(CMP)、化学腐蚀、等离子刻蚀等独立或组合的方式。

所述步骤D中半导体圆片与辅助圆片的键合采用有机高分子材料作为中间层。

所述步骤F中自底向上电镀填充通孔的金属材料为铜、钨，或其他可以实施电镀工艺的金属材料。

所述步骤G还包括：使用有机物填充所述的第一层半导体圆片与所述第二层半导体圆片之间的键合凸点之外的缝隙，并进行固化。

所述步骤G中还包括：所述凸点的材料为铜、锡、金、铟或铅中的一种或多种材料，或它们中任意两种或多种构成的合金材料。

所述方法还包括：将所述第一层半导体圆片和所述第二层半导体圆片构成的三维集成电路作为新的半导体圆片，重复执行所述步骤A至所述步骤G，实现多层半导体圆片构成的三维集成电路。

本发明提供的技术方案具有如下优点：采取减薄前先DRIE刻蚀的方式，避免了常规方法深孔底部的横向钻蚀，消除刻蚀速度对深孔尺寸的依赖；在减薄之前在正面淀积绝缘层、扩散阻挡层以及电镀种子层，在减薄之后再从背面淀积绝缘层、扩散阻挡层以及电镀种子层，这种双面淀积不需要进行底部选择性刻蚀，并能够实现高深宽比通孔内的绝缘层和扩散阻挡层覆盖，解决高深宽比通孔内部绝缘层、扩散阻挡层以及电镀种子层难以淀积的问题；并采用自底向上电镀填充通孔的工艺克服单面大马士革电镀高深宽比结构容易出现缝隙的问题，可以降低高深宽比通孔内填充的难度，实现高深刻比的三维互连，有效降低工艺的难度，避免空洞和缝隙；借助辅助圆片使单层半导体圆片可以很薄，能够实现高密度三维垂直互连。

附图说明

图1是本发明实施例对应的三维互连和三维集成电路的实现方法流程图；

图2是本发明实施例对应的半导体圆片W1的示意图；

图3是本发明实施例对应的对图2中的半导体圆片W1正面淀积保护层13，然后进行深反应离子刻蚀(DRIE)获得深孔14的示意图；

图4是本发明实施例对应的在图3中的半导体圆片W1正面进行绝缘层、扩散阻挡层15和电镀种子层16淀积之后的示意图；

图5是本发明实施例对应的对图4中的半导体圆片W1正面进行电镀将DRIE深孔14的正面开口封死的示意图；

图6是本发明实施例对应的使用临时键合材料B1将图5中的半导体圆片W1与辅助圆片C1键合之后的示意图；

图7是本发明实施例对应的将图6中半导体圆片W1进行背面减薄将DRIE深孔14从背面露出形成通孔，然后从背面淀积绝缘层和扩散阻挡层的示意图；

图8是本发明实施例对应的对图7中的DRIE通孔14，利用自底向上电镀技术填满导电金属18形成高深宽比三维垂直互连的示意图；

图9是本发明实施例对应的在图8中半导体圆片W1背面制作供键合使用的金属凸点19之后的示意图；

图10是本发明实施例对应的将图9中所示半导体圆片W1与第二层半导体圆片W2通过凸点键合的方式结合在一起，并在凸点之外的区域填充有机材料FL，最后将辅助圆片去除之后的示意图；

图11是本发明实施例对应的在图10中半导体圆片正面进行金属再布线并制作供新的半导体层垂直集成的键合凸点或者封装焊盘10之后的示意图；

图12是在本发明实施例对应方法之下获得的三层叠加的三维集成电路示意图。

具体实施方式

本发明提供一种高深宽比三维垂直互连及三维集成电路的实现方法，为使本发明的目的、本发明通过先DRIE深刻蚀然后键合辅助圆片并减薄器件圆片，以此实现不同深宽比通孔的一致性刻蚀并避免横向刻蚀，利用双面淀积绝缘层、扩散阻挡层以及电镀种子层，解决高深宽比通孔内部绝缘层、扩散阻挡层以及电镀种子层难以淀积的问题，并采用自底向上电镀填充通孔的工艺克服单面大马士革电镀高深宽比结构容易出现缝隙的问题。

下面将结合附图对本发明实施方式作进一步地详细描述。本发明实施例提供一种简单易行的基于电镀互连的三维集成电路实现方法，该方法可以有效地实现单层很薄且非常紧凑的三维集成电路。

图1示出了本实施例提供的一种三维互连和三维集成电路的实现方法；图2所示为本实施例所使用的半导体圆片，其包括了制作好集成电路或微传感器器件的半导体衬底W1、半导体衬底W1之上的多层金属互连12以及互连线的层间介质层或者表面钝化层11，其中，半导体衬底材料可以是硅、锗硅、砷化镓(GaAs)或者绝缘体上硅(SOI)。以图2提供的半导体圆片为基础实现二层电路垂直集成为例，三维集成电路的实现方法包括以下步骤：

步骤1-01；在制作好集成电路或者微型传感器和MEMS的半导体衬底W1的表面钝化层11之上淀积刻蚀保护层13，之后以保护层13为硬掩模进行表面钝化层11的干法刻蚀以及衬底材料W1的DRIE刻蚀获得深孔14，如图3所示。

其中，保护层13可以是但不限于二氧化硅、氮化硅、光刻胶或者金属材料。保护层的淀积方法可以采用现有技术中的低压化学汽相淀积(LPCVD)、等离子体增强化学汽相淀积(PECVD)或者溅射等方法。

步骤1-02：在前述半导体圆片W1的正面淀积台阶覆盖效果优异的绝缘层和扩散阻挡层15，溅射电镀种子层16，如图4所示。

在本实施例中，希望绝缘层的淀积具有很好的台阶覆盖效果，以确保最终垂直互连与衬底的绝缘性能，绝缘层材料可以是但不限于二氧化硅或氮化硅，阻挡层可以是但不限于TaN等，使用的方法可以是但不限于等离子增强化学汽相淀积(PECVD)。电镀种子层的制作方法不希望有很好的台阶覆盖性能，这里选择了溅射的方法，但实际实现时并不限于这一方法。

步骤1-03：在半导体衬底W1的正面实施电镀操作，利用深孔14开口处的种子层发生横向电镀的特点，形成铜层17将深孔14的正面开口封死，如图5所示。

步骤1-04：使用临时键合材料B1将图5所示半导体圆片W1的正面与辅助圆片C1键合，如图6所示。

使用的临时键合材料B1可以是但不限于是有机高分子材料或可紫外变性的有机材料。辅助圆片C1可以是但不限于是玻璃材料。键合以前可以对半导体圆片W1的正面进行化学机械抛光(CMP)，提高表面平整度。

步骤1-05：对半导体衬底W1的背面进行减薄操作，使DRIE深孔14从背面露出，并从背面淀积绝缘层和扩散阻挡层，如图7所示。

对半导体衬底W1的背部减薄操作可以采用机械研磨、化学机械抛光(CMP)、化学腐蚀、等离子刻蚀等独立或组合的方式。绝缘层材料可以是但不限于二氧化硅或氮化硅，阻挡层可以是但不限于TaN等，使用的方法可以是但不限于PECVD或者溅射。

步骤1-06：以半导体衬底W1正面的铜层17作为种子层，利用自底向上的电镀技术对W1背面电镀，由于深孔14只有底部有种子层，电镀过程使深孔14被金属导体柱18填满，如图8所示。

填充通孔14的金属需能够电镀制备，可以是但不限于铜、钨等金属。

步骤1-07：在半导体衬底W1的背面制作供键合使用的金属凸点19，如图9所示。

这里用于填充深孔和制作凸点的金属材料可以是铜、锡、金、铟或铅中的一种或几种材料，或它们中任意两种及多种构成的合金材料，但不限于这几种，本实施例以铜材料为例进行说明。

步骤1-08：将半导体衬底W1，通过金属凸点19与普通半导体衬底W2的近似金属凸点键合，并在键合凸点之外的缝隙填充高分子聚合物材料FL，最终去除辅助圆片C1，实现两层半导体圆片的物理和电的垂直连接，如图10所示。

步骤1-09：在半导体衬底W1的正面进行金属再布线，并制作供新的半导体层垂直集成时使用的金属凸点或者封装焊盘10，获得两层叠加的三维集成电路或者为更进一步的三维集成做准备，如图11所示。

以上步骤完成之后就实现了两层电路的三维集成。应用本发明实施例提供的方法，重复以上步骤就可以实现多层电路垂直叠加的三维集成电路。并且对衬底材料的种类和晶格取向没有要求，具有很好的通用性。

图12示出了使用上述方法实现的三层叠加的三维集成电路示意图，其中，W1表示制作好集成电路(或微型传感器、MEMS结构)的半导体衬底；W2表示具有通常厚度的处于最底部的带有集成电路(或MEMS结构)的半导体衬底；W3表示制作好集成电路(或MEMS结构)的处于最高层的半导体衬底；10、20、30分别表示半导体衬底W1、W2、W3正面的键合凸点或者封装焊盘(最上层的正面)；12、22、32分别表示半导体衬底W1、W2、W3之上的多层互连；18、38分别表示在半导体衬底W1和W3上制作的三维互连金属柱；19、39分别表示在半导体衬底W1、W3背面制作的键合凸点；FL表示凸点键合完成之后在键合面除凸点位置之外区域填充的有机材料。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种高深宽比三维垂直互连及三维集成电路的实现方法，其特征在于，实现该方法的步骤如下：

2.根据权利要求1所述高深宽比三维垂直互连及三维集成电路的实现方法，其特征在于，所述半导体圆片使用硅、锗硅、砷化镓或者绝缘体上硅SOI作为制作电路的衬底材料。

3.根据权利要求1所述高深宽比三维垂直互连及三维集成电路的实现方法，其特征在于，所述步骤D中背面减薄操作采用机械研磨、化学机械抛光CMP、化学腐蚀和等离子刻蚀的独立或组合的方式。

4.根据权利要求1所述高深宽比三维垂直互连及三维集成电路的实现方法，其特征在于，所述步骤D中半导体圆片与辅助圆片的临时键合采用有机高分子材料作为中间层。

5.根据权利要求1所述高深宽比三维垂直互连及三维集成电路的实现方法，其特征在于，所述步骤F中自底向上电镀填充通孔的金属材料为铜、钨，或其他可以实施电镀工艺的金属材料。

6.根据权利要求1所述高深宽比三维垂直互连及三维集成电路的实现方法，其特征在于，所述步骤G还包括：使用高分子聚合物材料填充所述的第一层半导体圆片与所述第二层半导体圆片之间的键合凸点之外的缝隙，并进行固化。

7.根据权利要求1所述高深宽比三维垂直互连及三维集成电路的实现方法，其特征在于，所述步骤G中还包括：所述凸点的材料为铜、锡、金、铟或铅中的一种或多种材料，或它们中任意两种或多种构成的合金材料。

8.根据权利要求1所述高深宽比三维垂直互连及三维集成电路的实现方法，其特征在于，该方法还包括：将所述第一层半导体圆片和所述第二层半导体圆片构成的三维集成电路作为新的半导体圆片，重复执行所述步骤A至所述步骤G，实现多层半导体圆片构成的三维集成电路。