CN117751436A - 芯片堆叠结构及其制作方法、芯片封装结构、电子设备 - Google Patents

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Abstract

本申请的实施例提供一种芯片堆叠结构及其制作方法、芯片封装结构、电子设备，涉及芯片技术领域，可以降低芯片堆叠结构中硅通孔的制作难度。该芯片堆叠结构包括第一芯片和第二芯片，第一芯片包括第一衬底、第一功能层以及第一硅通孔；第一硅通孔靠近第一功能层位置处的直径大于靠近第一衬底位置处的直径；第二芯片包括第二衬底和第二功能层；芯片堆叠结构还包括设置在第二功能层远离第二衬底一侧的第一重新布线层、设置在第一衬底和第一重新布线层之间的第一电介质层和设置在第一电介质层内的多个第一键合金属块；至少部分第一键合金属块分别与第一硅通孔和第一重新布线层电连接；第一芯片和第二芯片通过第一电介质层和第一键合金属块键合在一起。

Description

芯片堆叠结构及其制作方法、芯片封装结构、电子设备 技术领域
本申请涉及芯片技术领域，尤其涉及一种芯片堆叠结构及其制作方法、芯片封装结构、电子设备。
背景技术
随着半导体技术的快速发展，3D IC(three-dimensional integrated circuit，三维集成电路)已经得到广泛应用。3D IC是指将多个芯片进行三维空间的垂直整合堆叠，从而可以缩小封装尺寸、提升芯片性能、提升芯片的集成度等。3D IC技术已被许多半导体制造商成功应用于生产CMOS(complementary metal oxide semiconductor，互补金属氧化物半导体)图像传感器、NAND flash(闪存)、高带宽存储器(high bandwidth memory，HBM)等产品，并大幅提升了产品性能。
目前主要采用晶圆键合技术实现晶圆和晶圆的两层堆叠。具体的，如图1所示，第一晶圆和第二晶圆之间通过电介质层(dielectric)键合在一起，且通过硅通孔(through silicon via，TSV)实现第一晶圆和第二晶圆与外界的互连。参考图1，第一晶圆和第二晶圆均包括硅(silicon)衬底和设置在硅(silicon)衬底上的功能层，功能层包括功能器件、电路结构、互连金属线和电介质层等。采用晶圆键合技术实现第一晶圆和第二晶圆的堆叠时，先将第一晶圆和第二晶圆通过电介质层键合在一起，且第一晶圆的功能层和第二晶圆的功能层靠近，再从第一晶圆的硅衬底一侧制作TSV。为了防止刻蚀TSV时污染第一晶圆的硅衬底，因此第一晶圆的硅衬底上形成有电介质层。这样一来，由于从第一晶圆的硅衬底一侧制作TSV时，刻蚀过程都至少需要刻蚀第一晶圆的硅衬底上的电介质层、第一晶圆的硅衬底以及第一晶圆的功能层中的电介质层，也就是说，制作TSV至少需要依次刻蚀电介质层、硅衬底以及电介质层，这样一来，增加了TSV的刻蚀难度。此外，由于从第一晶圆的硅衬底一侧制作TSV时，制作TSV的过程对TSV的深度要求较高，制作的TSV应恰好可以和功能层中的电路结构接触，以实现TSV与电路结构的电连接，这样一来，进一步增加了TSV的刻蚀难度，对工艺而言，具有较大的技术挑战。
发明内容
本申请实施例提供一种芯片堆叠结构及其制作方法、芯片封装结构、电子设备，可以降低芯片堆叠结构中硅通孔的制作难度。
为达到上述目的，本申请采用如下技术方案：
第一方面，提供一种芯片堆叠结构的制作方法。该芯片堆叠结构的制作方法包括：首先，从第一芯片的第一功能层一侧在第一芯片上形成第一硅通孔，其中，第一芯片包括第一衬底以及设置在第一衬底上的第一功能层；接下来，将载板与第一芯片键合；第一功能层相对于第一衬底靠近载板；接下来，在第二芯片的第二功能层上形成第一重新布线层，其中，第二芯片包括第二衬底和设置在第二衬底上的第二功能层；接下 来，将第一芯片和第二芯片键合，其中，在第一衬底和第一重新布线层之间形成第一电介质层以及位于所述第一电介质层内的多个第一键合金属块，至少部分第一键合金属块分别与第一硅通孔和第一重新布线层电连接。由于本申请提供的芯片堆叠结构的制作方法，在制作第一芯片上的第一硅通孔时，从第一芯片的第一功能层一侧形成第一硅通孔，即从第一芯片的正面制作第一硅通孔，这样就只需要刻蚀第一芯片正面的电介质层和第一衬底即可，相对于通过晶圆键合实现晶圆和晶圆的两层堆叠时，形成硅通孔的过程至少既要刻蚀芯片正面的功能层中的电介质层，还要刻蚀衬底以及芯片背面的电介质层(芯片背面的电介质层可以包括平坦层、硬掩模版等)而言，由于本申请实施例在刻蚀形成第一硅通孔的过程中减少了刻蚀第一芯片的背面的电介质层的工艺，因此本申请实施例中形成第一硅通孔的工艺更简单。此外，由于本申请从第一芯片的第一功能层一侧形成第一硅通孔，因此在制作第一硅通孔的过程中，第一硅通孔可以穿透第一衬底或者停在第一衬底中的任意位置，相对于从第一晶圆的硅衬底一侧制作TSV时，对TSV的深度要求较高，制作的TSV应恰好可以和功能层中的电路结构或互连金属线接触，因此本申请可以进一步降低第一硅通孔的制作难度。
在第一芯片和第二芯片中至少一个为晶圆的情况下，在第一芯片和第二芯片的堆叠过程中，由于晶圆的加工能力比较精细，因而在第一芯片和第二芯片之间形成的第一键合金属块可以制作的较小，这样相邻第一键合金属块之间的间距(pitch)较小，相邻第一键合金属块之间的间距可以达到为0.5μm～15μm，甚至更小，这样一来，第一芯片和第二芯片之间设置的第一键合金属块的密度就会增加，从而可以提高第一芯片和第二芯片之间的互连密度，进而可以提高第一芯片和第二芯片之间的互连带宽。相对于通过微凸块实现相邻芯片的互连，通过第一键合金属块实现第一芯片和第二芯片的互连时，每平方毫米的互连密度可以提高10倍以上，最高甚至可以达到1000倍以上。
此外，在第一芯片和第二芯片均为晶圆的情况下，由于晶圆和晶圆之间的对准精度较高，因此第一芯片和第二芯片之间形成的第一键合金属块尺寸可以进一步缩小，也就是说，相邻第一键合金属块之间的间距可以进一步缩小，从而可以进一步提高第一芯片和第二芯片之间的互连密度，进而进一步提高第一芯片和第二芯片之间的互连带宽。
另外，第一芯片和第二芯片之间直接通过第一电介质层和第一键合金属块键合在一起，因此第一芯片和第二芯片堆叠完之后，无需在第一芯片和第二芯片之间填充填充材料，一方面可以简化工艺，另一方面由于填充材料通常为有机材料，第一芯片和第二芯片的衬底通常为硅衬底，有机材料和硅衬底的热膨胀系数差异较大，因此填充材料会导致应力匹配问题，而第一电介质层的材料通常为氮化硅、氧化硅、氮氧化硅、碳化硅等中的一种或多种，氮化硅、氧化硅、氮氧化硅、碳化硅与硅衬底的热膨胀系数接近，因此本申请还可以避免填充材料导致的应力匹配问题。
在一种可能的实施方式中，将第一芯片和第二芯片键合，其中，在第一衬底和第一重新布线层之间形成第一电介质层以及位于第一电介质层内的多个第一键合金属块之后，上述芯片堆叠结构的制作方法还包括：去除载板，并在第一芯片的第一功能层一侧形成引线结构，引线结构与第一硅通孔电连接。通过引线结构可以实现芯片堆叠 结构与外界的互连。
在一种可能的实施方式中，第一硅通孔未穿透第一衬底；将载板与第一芯片键合之后，将第一芯片和第二芯片键合，其中，在第一衬底和第一重新布线层之间形成第一电介质层以及位于第一电介质层内的多个第一键合金属块之前，上述制作方法还包括：从第一衬底远离第一功能层的一侧，对第一衬底进行减薄以露出第一硅通孔。由于形成第一硅通孔时，第一硅通孔未穿透第一衬底，后续通过对第一衬底减薄露出第一硅通孔，因此制作第一硅通孔时，只需要刻蚀第一芯片正面的电介质层和部分第一衬底即可，因而可以进一步降低第一硅通孔的制作难度。
在一种可能的实施方式中，在第一衬底和第一重新布线层之间形成第一电介质层以及位于第一电介质层内的多个第一键合金属块，包括：在第一衬底上形成第一子电介质层和多个第一子键合金属块；第一子键合金属块设置于第一子电介质层内，且露出于第一子电介质层远离第一衬底的表面；至少部分第一子键合金属块与第一硅通孔电连接；在第一重新布线层上形成第二子电介质层和多个第二子键合金属块；第二子键合金属块设置于第二子电介质层内，且露出于第二子电介质层远离第二衬底的表面；至少部分第二子键合金属块与第一重新布线层电连接；其中，第一电介质层包括第一子电介质层和第二子电介质层；第一键合金属块包括第一子键合金属块和第二子键合金属块。此处，通过第一子键合金属块和第二子键合金属块键合的同时，通过第一子电介质层和第二子电介质层键合，从而可以实现第一芯片和第二芯片的键合。此外，由于第一子电介质层和第二子电介质层键合，因此第一芯片和第二芯片键合后，无需在第一芯片和第二芯片之间填充填充材料，因而可以简化工艺，且避免应力匹配问题。
在一种可能的实施方式中，第一子电介质层包括多个与第一硅通孔一一对应的第一混合键合通孔，第一子键合金属块通过第一混合键合通孔与第一硅通孔电连接；和/或，第二子电介质层包括多个第二混合键合通孔，第二子键合金属块通过第二混合键合通孔与第一重新布线层电连接。此处，设置第一混合键合通孔和第二混合键合通孔可以确保部分第一子键合金属块与第一硅通孔电连接，部分第二子键合金属块与第一重新布线层电连接外，避免其它第一子键合金属块和第二子键合金属块与电路结构电连接。这样一来，形成的多个第一子键合金属块和多个第二子键合金属块可以均匀分布。
在一种可能的实施方式中，将载板与第一芯片键合之后，将第一芯片和第二芯片键合，其中，在第一衬底和第一重新布线层之间形成第一电介质层以及位于第一电介质层内的多个第一键合金属块之前，上述制作方法还包括：在第一衬底上形成第二重新布线层；第二重新布线层与第一硅通孔电连接。第二重新布线层可以起到缓解第一硅通孔的内应力的作用。
在一种可能的实施方式中，将载板与第一芯片键合之后，将第一芯片和第二芯片键合，其中，在第一衬底和第一重新布线层之间形成第一电介质层以及位于第一电介质层内的多个第一键合金属块之前，上述制作方法还包括：在第一衬底远离第一功能层的一侧形成第一绝缘阻挡层。第一绝缘阻挡层可以起到保护第一衬底的作用。
在一种可能的实施方式中，从第一芯片的第一功能层一侧在第一芯片上形成第一硅通孔之后，将载板与第一芯片键合之前，上述制作方法还包括：在第一功能层的上 方形成第三重新布线层；第三重新布线层覆盖第一硅通孔，且与第一硅通孔电连接。在第三重新布线层与第一功能层电连接的情况下，形成第三重新布线层，可以实现第一功能层与第一硅通孔的电连接。
在一种可能的实施方式中，在第二芯片的第二功能层上形成第一重新布线层之前，上述制作方法还包括：从第二芯片的第二功能层一侧形成第二硅通孔。将第一芯片和第二芯片键合，其中，在第一衬底和第一重新布线层之间形成第一电介质层以及位于第一电介质层内的多个第一键合金属块之后，上述制作方法还包括：首先，在第三芯片的第三功能层上形成第四重新布线层，其中，第三芯片包括第三衬底和设置在第三衬底上的第三功能层；接下来，将第二芯片和第三芯片键合，其中，在第二衬底和第四重新布线层之间形成第二电介质层以及位于第二电介质层内的多个第二键合金属块，至少部分第二键合金属块分别与第二硅通孔和第四重新布线层电连接。第二芯片和第三芯片堆叠的方法具有与上述第一芯片和第二芯片堆叠的方法相同的技术效果，可以参考上述，此处不再赘述。此外，通过本申请提供的芯片堆叠结构的制作方法可以实现两层或两层以上芯片的堆叠。
在一种可能的实施方式中，在第二衬底和第四重新布线层之间形成第二电介质层以及位于第二电介质层内的多个第二键合金属块，包括：在第二衬底上形成第三子电介质层和多个第三子键合金属块；第三子键合金属块设置于第三子电介质层内，且露出于第三子电介质层远离第二衬底的表面；至少部分第三子键合金属块与第二硅通孔电连接；在第四重新布线层上形成第四子电介质层和多个第四子键合金属块；第四子键合金属块设置于第四子电介质层内，且露出于第四子电介质层远离第三衬底的表面；至少部分第四子键合金属块与第四重新布线层电连接；其中，第二电介质层包括第三子电介质层和第四子电介质层；第二键合金属块包括第三子键合金属块和第四子键合金属块。此处第二键合金属块和第二电介质层具有与上述第一键合金属块和第一电介质层相同的技术效果，可以参考上述，此处不再赘述。
在一种可能的实施方式中，第三子电介质层包括多个与第二硅通孔一一对应的第三混合键合通孔；第三子键合金属块通过第三混合键合通孔与第二硅通孔电连接；和/或，第四子电介质层包括多个第四混合键合通孔；第四子键合金属块通过第四混合键合通孔与第四重新布线层电连接。第三混合键合通孔和第四混合键合通孔具有与上述第一混合键合通孔和第二混合键合通孔相同的技术效果，可以参考上述，此处不再赘述。
在一种可能的实施方式中，第二硅通孔未穿透第二衬底；将第一芯片和第二芯片键合，其中，在第一衬底和第一重新布线层之间形成第一电介质层以及位于第一电介质层内的多个第一键合金属块之后，将第二芯片和第三芯片键合，其中，在第二衬底和第四重新布线层之间形成第二电介质层以及位于第二电介质层内的多个第二键合金属块之前，上述制作方法还包括：从第二衬底远离第二功能层的一侧，对第二衬底进行减薄以露出第二硅通孔。对第二衬底进行减薄露出第二硅通孔具有与上述对第一衬底进行减薄露出第一硅通孔相同的技术效果，可以参考上述，此处不再赘述。
第二方面，提供一种芯片堆叠结构。该芯片堆叠结构包括第一芯片和第二芯片；第一芯片包括第一衬底、设置在第一衬底上的第一功能层以及穿透第一衬底和第一功 能层的第一硅通孔；在制作第一硅通孔时，由于第一硅通孔从第一功能层一侧制作，因此第一硅通孔靠近第一功能层位置处的直径大于靠近第一衬底位置处的直径；第二芯片包括第二衬底和设置在第二衬底上的第二功能层。第一功能层和第二功能层均包括功能器件、电路结构、互连金属线和电介质层等。芯片堆叠结构还包括设置在第二功能层远离第二衬底一侧的第一重新布线层、设置在第一衬底和第一重新布线层之间的第一电介质层以及设置在第一电介质层内的多个第一键合金属块；至少部分第一键合金属块分别与第一硅通孔和第一重新布线层电连接；其中，第一芯片和第二芯片通过第一电介质层和第一键合金属块键合在一起，即第一芯片和第二芯片采用混合键合(hybrid bonding)的方式键合在一起。第二方面提供的芯片堆叠结构是采用上述第一方面提供的芯片堆叠结构的制作方法制作得到的，而由于第一方面提供的芯片堆叠结构的制作方法，在制作第一芯片上的第一硅通孔时，从第一芯片的第一功能层一侧形成第一硅通孔，即从第一芯片的正面制作第一硅通孔，因此制作得到的第一硅通孔靠近第一功能层位置处的直径大于靠近第一衬底位置处的直径，此外，第一方面提供的芯片堆叠结构的制作方法在形成第一硅通孔的过程中就只需要刻蚀第一芯片正面的电介质层和第一衬底即可，相对于通过晶圆键合实现晶圆和晶圆的两层堆叠时，形成硅通孔的过程既要刻蚀芯片正面的功能层中的电介质层，还要刻蚀衬底以及芯片背面的电介质层(芯片背面的电介质层可以包括平坦层、硬掩模版等)而言，由于本申请实施例在刻蚀形成第一硅通孔的过程中减少了刻蚀第一芯片的背面的电介质层的工艺，因此本申请实施例中形成第一硅通孔的工艺更简单。此外，由于本申请从第一芯片的第一功能层一侧形成第一硅通孔，因此在制作第一硅通孔的过程中，第一硅通孔可以穿透第一衬底或者停在第一衬底中的任意位置，相对于从第一晶圆的硅衬底一侧制作TSV时，对TSV的深度要求较高，制作的TSV应恰好可以和功能层中的电路结构或互连金属线接触，因此本申请可以进一步降低第一硅通孔的制作难度。
在此基础上，在第一芯片和第二芯片中至少一个为晶圆的情况下，在第一芯片和第二芯片的堆叠过程中，由于晶圆的加工能力比较精细，因而在第一芯片和第二芯片之间形成的第一键合金属块可以制作的较小，这样相邻第一键合金属块之间的间距较小，相邻第一键合金属块之间的间距可以达到为0.5μm～15μm，甚至更小，这样一来，第一芯片和第二芯片之间设置的第一键合金属块的密度就会增加，从而可以提高第一芯片和第二芯片之间的互连密度，进而可以提高第一芯片和第二芯片之间的互连带宽。相对于通过微凸块实现相邻芯片的互连，通过第一键合金属块实现第一芯片和第二芯片的互连时，每平方毫米的互连密度可以提高10倍以上，最高甚至可以达到1000倍以上。
此外，在第一芯片和第二芯片均为晶圆的情况下，由于晶圆和晶圆之间的对准精度较高，因此第一芯片和第二芯片之间形成的第一键合金属块尺寸可以进一步缩小，也就是说，相邻第一键合金属块之间的间距可以进一步缩小，从而可以进一步提高第一芯片和第二芯片之间的互连密度，进而进一步提高第一芯片和第二芯片之间的互连带宽。
另外，第一芯片和第二芯片之间直接通过第一电介质层和第一键合金属块键合在一起，因此第一芯片和第二芯片堆叠完之后，无需在第一芯片和第二芯片之间填充填 充材料，一方面可以简化工艺；另一方面由于填充材料通常为有机材料，第一芯片和第二芯片的衬底通常为硅衬底，有机材料和硅衬底的热膨胀系数差异较大，因此填充材料会导致应力匹配问题，而第一电介质层的材料通常为氮化硅、氧化硅、氮氧化硅、碳化硅等中的一种或多种，氮化硅、氧化硅、氮氧化硅、碳化硅与硅衬底的热膨胀系数接近，因此本申请还可以避免填充材料导致的应力匹配问题。
在一种可能的实施方式中，第一硅通孔包括电镀柱以及包裹电镀柱侧面的第一导电阻挡层，且电镀柱远离第二芯片的表面未设置第一导电阻挡层。本申请实施例，在制作第一硅通孔时，从第一功能层一侧形成第一硅通孔(此时第一硅通孔是空的，未填充导电材料)，再从第一功能层一侧形成第一导电阻挡层和电镀柱时，电镀柱的顶面，即电镀柱远离第二芯片的表面就会未形成第一导电阻挡层。
在一种可能的实施方式中，电镀柱靠近第二芯片的表面未设置第一导电阻挡层。本申请实施例，在制作第一硅通孔时，从第一功能层一侧形成第一硅通孔，且第一硅通孔未穿透第一衬底，后续通过对第一衬底减薄露出第一硅通孔，这样一来，由于电镀柱底面的第一导电阻挡层会被减薄掉，因此制作得到的第一硅通孔，只有电镀柱侧面包裹有第一导电阻挡层，电镀柱的上下底面(即电镀柱远离第二芯片的表面和靠近第二芯片的表面)均未设置第一导电阻挡层。而采用这种工艺形成第一硅通孔时，由于第一硅通孔未穿透第一衬底，后续通过对第一衬底减薄露出第一硅通孔，因此制作第一硅通孔时，只需要刻蚀第一芯片正面的电介质层和部分第一衬底，因而可以进一步降低第一硅通孔的制作难度。
在一种可能的实施方式中，第一导电阻挡层的材料包括钛、氮化钛、钽或氮化坦中的一种或多种。
在一种可能的实施方式中，第一键合金属块包括相互键合的第一子键合金属块和第二子键合金属块；第一子键合金属块靠近第一硅通孔，第二子键合金属块靠近第一重新布线层。可以在第一衬底上形成第一子键合金属块，在第一重新布线层上形成第二子键合金属块，通过第一子键合金属块和第二子键合金属块键合实现第一芯片和第二芯片的键合。
在一种可能的实施方式中，第一电介质层包括相互键合的第一子电介质层和第二子电介质层；第一子电介质层靠近第一衬底，第二子电介质层靠近第一重新布线层；第一子键合金属块设置于第一子电介质层内，且露出于第一子电介质层远离第一衬底的表面；第二子键合金属块设置于第二子电介质层内，且露出于第二子电介质层远离第一重新布线层的表面。可以通过第一子键合金属块和第二子键合金属块键合的同时，通过第一子电介质层和第二子电介质层键合以实现第一芯片和第二芯片的键合。此外，由于第一子电介质层和第二子电介质层键合，因此第一芯片和第二芯片键合后，无需在第一芯片和第二芯片之间填充填充材料，因而可以简化工艺，且避免应力匹配问题。
在一种可能的实施方式中，第一子电介质层包括多个第一混合键合通孔，第一子键合金属块通过第一混合键合通孔与第一硅通孔电连接；和/或，第二子电介质层包括多个第二混合键合通孔，第二子键合金属块通过第二混合键合通孔与第一重新布线层电连接。此处，设置第一混合键合通孔和第二混合键合通孔可以确保部分第一子键合金属块与第一硅通孔电连接，部分第二子键合金属块与第一重新布线层电连接外，避 免其它第一子键合金属块和第二子键合金属块与电路结构电连接。这样一来，多个第一子键合金属块和多个第二子键合金属块在设置时可以均匀分布。
在一种可能的实施方式中，上述芯片堆叠结构还包括设置在第一衬底和第一电介质层之间的第二重新布线层；第二重新布线层分别与第一硅通孔和第一键合金属块电连接。第二重新布线层可以起到缓解第一硅通孔的内应力的作用。
在一种可能的实施方式中，第一键合金属块在第一芯片上的投影与第一硅通孔具有重叠区域；或者，第一键合金属块在第一芯片上的投影与第一硅通孔无重叠区域。当第一键合金属块在第一芯片上的投影与第一硅通孔无重叠区域时，可以避免应力集中的问题。
在一种可能的实施方式中，上述芯片堆叠结构还包括设置在第一衬底和第一电介质层之间的第一绝缘阻挡层，第一绝缘阻挡层包括多个镂空区域，第一键合金属块通过第一绝缘阻挡层上的镂空区域与第一硅通孔电连接。第一绝缘阻挡层可以用于保护第一衬底。
在一种可能的实施方式中，上述芯片堆叠结构还包括设置在第一功能层远离第一衬底一侧的第三重新布线层；第三重新布线层与第一硅通孔电连接。在第三重新布线层与第一功能层电连接的情况下，设置第三重新布线层，可以实现第一功能层与第一硅通孔的电连接。
在一种可能的实施方式中，第二芯片还包括穿透第二衬底和第二功能层的第二硅通孔；第二硅通孔与第一重新布线层电连接；第二硅通孔靠近第二功能层位置处的直径大于靠近第二衬底位置处的直径。上述芯片堆叠结构还包括第三芯片；第三芯片包括第三衬底和设置在第三衬底上的第三功能层；上述芯片堆叠结构还包括设置在第三功能层远离第三衬底一侧的第四重新布线层、设置在第二衬底和第四重新布线层之间的第二电介质层以及设置在第二电介质层内的多个第二键合金属块；至少部分第二键合金属块分别与第二硅通孔和第四重新布线层电连接。第二硅通孔具有与上述第一硅通孔相同的技术效果，可以参考上述第一硅通孔，此处不再赘述。此外，第二芯片和第三芯片键合具有与上述第一芯片和第二芯片键合相同的技术效果，可以参考上述，此处不再赘述。此外，本申请可以实现两层或两层以上芯片的堆叠。
在一种可能的实施方式中，第二键合金属块包括相互键合的第三子键合金属块和第四子键合金属块；第三子键合金属块靠近第二硅通孔，第四子键合金属块靠近第四重新布线层。此处第二键合金属块具有与上述第一键合金属块相同的技术效果，可以参考上述，此处不再赘述。
在一种可能的实施方式中，第二电介质层包括层叠设置的第三子电介质层和第四子电介质层；第三子电介质层靠近第二衬底，第四子电介质层靠近第四重新布线层；第三子键合金属块设置于第三子电介质层内，且露出于第三子电介质层远离第二衬底的表面；第四子键合金属块设置于第四子电介质层内，且露出于所述第四子电介质层远离所述第四重新布线层的表面。此处，第二电介质层具有与上述第一电介质层相同的技术效果，可以参考上述，此处不再赘述。
在一种可能的实施方式中，第三子电介质层包括多个与第二硅通孔一一对应的第三混合键合通孔，第三子键合金属块通过第三混合键合通孔与第二硅通孔电连接；和/ 或，第四子电介质层包括多个第四混合键合通孔，第四子键合金属块通过第四混合键合通孔与第四重新布线层电连接。第三混合键合通孔和第四混合键合通孔具有与上述第一混合键合通孔和第二混合键合通孔相同的技术效果，可以参考上述，此处不再赘述。
在一种可能的实施方式中，第二硅通孔在第一芯片上的投影与第一硅通孔具有重叠区域；或者，第二硅通孔在第一芯片上的投影与第一硅通孔无重叠区域。当第二硅通孔在第一芯片上的投影与第一硅通孔无重叠区域时，可以减小应力集中。
第三方面，提供一种芯片堆叠结构，该芯片堆叠结构包括第一芯片和第二芯片；第一芯片包括第一衬底、设置在第一衬底上的第一功能层以及穿透第一衬底和第一功能层的第一硅通孔；第二芯片包括第二衬底和设置在第二衬底上的第二功能层。芯片堆叠结构还包括设置在第二功能层远离第二衬底一侧的第一重新布线层、设置在第一衬底和第一重新布线层之间的第一电介质层以及设置在第一电介质层内的多个第一键合金属块；至少部分第一键合金属块分别与第一硅通孔和第一重新布线层电连接。其中，第一芯片和第二芯片通过第一电介质层和第一键合金属块键合在一起；第一硅通孔包括电镀柱以及包裹所述电镀柱侧面的第一导电阻挡层；电镀柱远离第二芯片的表面未设置第一导电阻挡层。可以参考上述第一方面的相关描述，此处不再赘述。
在一种可能的实施方式中，电镀柱靠近第二芯片的表面未设置第一导电阻挡层。可以参考上述第一方面的相关描述，此处不再赘述。
在一种可能的实施方式中，第一导电阻挡层的材料包括钛、氮化钛、钽或氮化坦中的一种或多种。
在一种可能的实施方式中，第一硅通孔靠近第一功能层位置处的直径大于或等于靠近第一衬底位置处的直径。
第四方面，提供一种芯片封装结构，该芯片封装结构包括封装基板以及上述第二方面或第三方面提供的芯片堆叠结构；芯片堆叠结构和封装基板电连接。由于芯片封装结构具有与上述第二方面或第三方面提供的芯片堆叠结构相同的技术效果，可以参考上述，此处不再赘述。
第五方面，提供一种电子设备，该电子设备包括印刷电路板和上述第四方面提供的芯片封装结构；芯片封装结构与印刷电路板电连接。由于电子设备具有与上述第二方面或第三方面提供的芯片堆叠结构相同的技术效果，可以参考上述，此处不再赘述。
附图说明
图1为现有技术提供的一种芯片堆叠结构的结构示意图；
图2为本申请的实施例提供的一种电子设备的结构示意图；
图3为本申请的实施例提供的一种芯片堆叠结构的结构示意图；
图4a为本申请的另一实施例提供的一种芯片堆叠结构的结构示意图；
图4b为本申请的实施例提供的一种芯片堆叠结构的制作方法的流程示意图；
图5为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图一；
图6为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图二；
图7为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图三；
图8a为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图四；
图8b为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图五；
图8c为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图六；
图8d为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图七；
图9为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图八；
图10a为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图九；
图10b为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图十；
图11为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图十一；
图12为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图十二；
图13为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图十三；
图14a为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图十四；
图14b为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图十五；
图15a为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图十六；
图15b为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图十七；
图16为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图十八；
图17为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图十九；
图18为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图二十；
图19为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图二十一；
图20为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图二十二；
图21为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图二十三；
图22为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图二十四；
图23为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图二十五；
图24为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图二十六；
图25为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图二 十七；
图26为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图二十八；
图27为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图二十九；
图28为本申请的实施例提供的一种芯片堆叠结构的制作过程中的结构示意图三十；
图29为本申请的又一实施例提供的一种芯片堆叠结构的结构示意图；
图30为本申请的又一实施例提供的一种芯片堆叠结构的结构示意图；
图31为本申请的又一实施例提供的一种芯片堆叠结构的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第一”、“第二”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请实施例中，除非另有明确的规定和限定，术语“电连接”可以是直接的电性连接，也可以通过中间媒介间接的电性连接。
在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或“例如”等词旨在以具体方式呈现相关概念。
在本申请实施例中，“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
在本申请实施例中，例如上、下、左、右、前和后等用于解释本申请中不同部件的结构和运动的方向指示是相对的。当部件处于图中所示的位置时，这些指示是恰当的。但是，如果元件位置的说明发生变化，那么这些方向指示也将会相应地发生变化。
本申请实施例提供一种电子设备，该电子设备可以包括图像传感器、NAND闪存、高带宽存储器、手机(mobile phone)、平板电脑(pad)、电视、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备等电子产品。本申请实施例对上述电子设备的具体形式不做特殊限制。
如图2所示，上述电子设备01包括印刷电路板(printed circuit board，PCB)、芯片封装结构1以及设置在PCB和芯片封装结构1之间的第一连接件2，芯片封装结构1通过第一连接件2与PCB电连接。第一连接件2例如可以为球栅阵列(ball grid array，BGA)。
请继续参考图2，芯片封装结构1包括芯片堆叠结构10、封装基板(substrate)20 以及设置在芯片堆叠结构10和封装基板20之间的第二连接件30，芯片堆叠结构10通过第二连接件30与封装基板20电连接。第二连接件30例如可以为可控塌陷芯片连接凸块(controlled collapse chip connection bump，C4bump)。
应当理解到，上述芯片封装结构1通过第一连接件2与PCB电连接，即指芯片封装结构1中的封装基板20通过第一连接件2与PCB电连接。由于芯片堆叠结构10通过第二连接件30与封装基板20电连接，封装基板20通过第一连接件2与PCB电连接，从而可以实现芯片堆叠结构10与电子系统的通信。
上述芯片堆叠结构10包括依次堆叠的多个芯片100。可以理解的是，多个芯片100依次堆叠相对于多个芯片单独设置具有较多优势，例如能够获得更高的带宽，从而获得更高的存储或计算密度等，还可以减小封装尺寸，提升芯片的集成度等，因此芯片堆叠结构10具有高价值的应用。
应当理解到，在芯片堆叠结构10中，每个芯片100都包括衬底以及设置在衬底上的功能层，功能层在工作过程中可以使得芯片实现其自身的功能，例如逻辑计算功能或者存储功能等。其中，功能层主要包括功能器件、电路结构、互连金属线以及电介质层等。
此外，上述芯片100的衬底的材料例如可以包括硅(Si)、锗(Ge)、氮化镓(GaN)、砷化鎵(GaAs)或其它半导体材料中的一种或多种。此外，衬底的材料例如还可以为玻璃(glass)、有机材料等。
需要说明的是，在本申请实施例中，芯片堆叠结构10中的芯片100可以是指形成有功能层的晶圆(wafer)，也可以是指将形成有功能层的晶圆切割后得到的裸芯片(die)，裸芯片也可以称为晶粒或颗粒。在某些场合下，所述的芯片也可以是将裸芯片进行封装后得到的封装后的芯片。基于此，在一些实施例中，上述芯片堆叠结构10中的多个芯片100可以均为裸芯片或者均为将裸芯片封装后得到的芯片。在另一些实施例中，上述芯片堆叠结构10中的多个芯片100可以均为晶圆。在又一些实施例中，上述芯片堆叠结构10中的多个芯片100可以是部分芯片为晶圆，部分芯片为裸芯片和/或将裸芯片封装后得到的芯片。
在上述芯片堆叠结构10中，为了实现相邻芯片100之间的互连，关于芯片堆叠结构10，以下提供两种可选的实施方式。第一种可选的实施方式主要用于晶圆和晶圆的两层堆叠，第二种可选的实施方式主要用于裸芯片的多层堆叠或者裸芯片和晶圆的多层堆叠。
在第一种可选的实施方式中，采用晶圆键合技术实现晶圆和晶圆的两层堆叠，具体的，如图1所示，第一晶圆和第二晶圆之间通过电介质层键合在一起，且通过TSV实现第一晶圆和第二晶圆与外界的互连。参考图1，第一晶圆和第二晶圆均包括硅衬底和设置在硅衬底上的功能层，功能层包括功能器件、电路结构、互连金属线和电介质层等。采用晶圆键合技术实现第一晶圆和第二晶圆的堆叠时，先将第一晶圆和第二晶圆通过电介质层键合在一起，且第一晶圆的功能层和第二晶圆的功能层靠近，再从第一晶圆的硅衬底一侧制作TSV。为了防止刻蚀TSV时污染第一晶圆的硅衬底，因此第一晶圆的硅衬底上形成有电介质层，该电介质层可以包括平坦层、硬掩模版等。这样一来，由于从第一晶圆的硅衬底一侧制作TSV时，刻蚀过程都至少需要刻蚀第一晶 圆的硅衬底上的电介质层、第一晶圆的硅衬底以及第一晶圆的功能层中的电介质层，也就是说，制作TSV至少需要依次刻蚀电介质层、硅衬底以及电介质层，这样一来，增加了TSV的刻蚀难度。此外，由于从第一晶圆的硅衬底一侧制作TSV时，制作TSV的过程对TSV的深度要求较高，制作的TSV应恰好可以和功能层中的电路结构或互连金属线接触，以实现TSV与电路结构的电连接，这样一来，进一步增加了TSV的刻蚀难度，对工艺而言，具有较大的技术挑战。
在第二种可选的实施方式中，如图3所示，在相邻的两个芯片100上分别设置微凸块(micro bump)101，通过微凸块101实现相邻两个芯片100之间的物理与电学互连，且在相邻两个芯片100之间填充填充材料102。然而，由于微凸块技术主要用于裸芯片的多层堆叠或者裸芯片和晶圆的多层堆叠，而裸芯片之间以及裸芯片和晶圆之间的对准精度较差，且由于在裸芯片上制作微凸块的工艺限制，因此微凸块101的尺寸通常会制作的较大，这样就会导致相邻微凸块101之间的间距较大，如图3所示，采用微凸块技术制作的相邻微凸块101之间的间距h约为55μm，即在55μm*55μm的范围内可以放置一个微凸块101，这样一来，堆叠后的芯片100之间的互连密度较低，从而导致芯片之间的互连带宽较低。此外，相邻两个芯片100之间填充的填充材料102通常为有机材料，而芯片的衬底通常为硅衬底，有机材料和硅衬底的热膨胀系数差异较大，因此填充材料还会导致应力匹配问题。
为了解决通过上述两种可选的实施方式制作的芯片堆叠结构10中硅通孔的刻蚀难度大以及相邻芯片之间的互连密度低、填充材料导致的应力匹配问题，本申请实施例还提供一种芯片堆叠结构10及其制作方法，该芯片堆叠结构10可以应用于上述的芯片封装结构1中。
以下对本申请实施例提供的芯片堆叠结构10的具体结构和制作方法进行示例性介绍。
如图4a所示，芯片堆叠结构10包括依次堆叠的多个芯片，本申请实施例对于芯片堆叠结构10中芯片的数量不进行限定，可以根据需要进行堆叠。示例的，芯片堆叠结构10可以包括依次堆叠的两个芯片，例如第一芯片200和第二芯片300，也可以包括依次堆叠的三个芯片，例如第一芯片200、第二芯片300和第三芯片400。可以理解的是，芯片堆叠结构10包括但不限于是依次堆叠的两个或三个芯片，还可以堆叠更多的芯片。图4a以芯片堆叠结构10包括依次堆叠5个芯片，分别为第一芯片200、第二芯片300、第三芯片400、第四芯片500和第五芯片600为例进行示意。
此处，对于芯片堆叠结构10中多个芯片100的类型不进行限定，任意一个芯片100例如可以为存储芯片、逻辑(logic)芯片或其它任何功能的芯片等，存储芯片例如可以动态随机存取存储(dynamic random access memory，DRAM)芯片。此外，芯片堆叠结构10中的多个芯片100可以是同一类型芯片，例如均为存储芯片；也可以是不同类型芯片，例如芯片堆叠结构10包括存储芯片和逻辑芯片。基于此，本申请实施例提供的芯片堆叠结构10可以实现同类或不同类芯片之间的集成。
以下以芯片堆叠结构10包括依次堆叠的第一芯片200和第二芯片300为例，对芯片堆叠结构10的制作方法进行介绍，如图4b所示，芯片堆叠结构10的制作方法具体包括如下步骤：
S10、如图5所示，提供第一芯片200；第一芯片200包括第一衬底2001以及设置在第一衬底2001上的第一功能层2002。
其中，第一功能层2002包括功能器件、电路结构、互连金属线和电介质层等。也就是说，步骤S10提供的第一芯片200是一个具备完整功能，并完成前端器件、电路结构以及后段金属互连工艺的一个芯片。此外，第一芯片200可以为晶圆或裸芯片。
需要说明的是，为了便于在第一芯片200的第一功能层2002上制作其它膜层，在一些示例中，在第一功能层2002上制作其它膜层之前，芯片堆叠结构10的制作方法还包括(即步骤S10)还包括：如图6所示，在第一芯片200的第一功能层2002上形成第一平坦层2004，以对第一芯片200的表面进行平坦化处理。
S11、如图7所示，从第一芯片200的第一功能层2002一侧形成第一硅通孔2003，即从第一芯片200的正面制作第一硅通孔2003。
由于第一硅通孔2003是在第一芯片200完成前端器件、电路结构以及后段金属互连之后形成的，因而也可以将第一硅通孔2003称为TSV via last(制作完器件和金属线后形成硅通孔)。
需要说明的是，第一硅通孔2003会经过包括第一衬底2001在内的不同层。单纯针对第一衬底2001来说，其可以穿透第一衬底2001，也可以未穿透第一衬底2001。此外，应当理解到，第一硅通孔2003不限于全部形成于第一衬底2001中，也可以部分形成于其它层例如第一功能层2002中。
在一些示例中，如图7所示，第一硅通孔2003的直径R的范围可以为0.5μm～15μm。例如，第一硅通孔2003的直径R可以为0.5μm、3μm、7μm、10μm或15μm等。
在一些示例中，如图7所示，相邻第一硅通孔2003之间的间距(pitch)L为1μm～30μm。例如，相邻第一硅通孔2003之间的间距L为1μm、5μm、13μm、18μm或30μm等。
示例的，步骤S11可以通过以下步骤实现：
S110、如图8a所示，在第一平坦层2004上依次沉积硬掩模版(hard mask，HM)2005和涂覆光刻胶薄膜2006。
需要说明的是，步骤S110中沉积硬掩模版2005是可选的步骤，在一些示例中，步骤S110中可以只涂覆光刻胶薄膜2006，不沉积硬掩模版2005。考虑到在刻蚀第一硅通孔2003时，由于第一硅通孔2003的深度通常较大，因此刻蚀深度较大，刻蚀时间较长，这样一来，光刻胶薄膜2006可能会被刻蚀掉，这样就不能保护无需刻蚀地方，基于此，在一些示例中，依次沉积硬掩模版2005和涂覆光刻胶薄膜2006，在刻蚀第一硅通孔2003时，可以通过硬掩模版2005保护无需刻蚀掉的地方。
此处，可以通过物理气相沉积、化学气相沉积、溅射(sputter)例如磁控溅射等方法沉积硬掩模版薄膜。
此外，硬掩模版2005的材料例如可以为氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)或碳化硅(SiCx)等中的一种或多种。光刻胶薄膜2006的材料例如可以为有机材料，另外，光刻胶薄膜2006的材料可以为正性光刻胶，也可以为负性光刻胶。
S111、如图8b所示，对光刻胶薄膜2006进行掩膜曝光以及显影，形成多个镂空区域。
S112、如图8c所示，刻蚀形成第一硅通孔2003。此处，刻蚀形成第一硅通孔2003的过程包括对光刻胶薄膜2006的镂空区域正对的硬掩模版2005、第一平坦层2004、第一功能层200中通过前道(front end of line，FEOL)工艺以及后道(backend of line，BEOL)工艺制作的电介质层、第一衬底2001等进行刻蚀等。
需要说明的是，步骤S112中形成的第一硅通孔2003是空的，未填充导电材料。
另外，在刻蚀过程中，第一硅通孔2003可以穿透第一衬底2001，也可以未穿透第一衬底2001。由于第一衬底2001的厚度较大，穿透第一衬底2001会增加工艺难度，为了降低制作第一硅通孔2003的工艺难度，因此在一些示例中，第一硅通孔2003未穿透第一衬底2001。图8c是以第一硅通孔2003未穿透第一衬底2001为例进行的示意。
可以理解的是，刻蚀形成第一硅通孔2003之后，步骤S112还包括去除光刻胶薄膜2006。
S113、如图8d所示，依次沉积第一绝缘层2008、第一导电阻挡层(barrier)2007和电镀种子层(seed)2009b，并采用电镀工艺电镀导电层2009a，例如电镀铜(Cu)。
此处，可以通过原子层沉积(atomic layer deposition，ALD)或化学气相沉积(chemical vapor deposition，CVD)等方法沉积第一绝缘层2008。可以通过物理气相沉积、化学气相沉积、溅射例如磁控溅射等方法沉积第一导电阻挡层2007和电镀种子层2009b。
在此基础上，第一绝缘层2008的材料例如可以为氧化硅、氮化硅、氮氧化硅等。电镀种子层2009b和导电层2009a的材料例如可以包括钛(Ti)、铜(Cu)、镍(Ni)、钴(Co)、钨(W)或相关合金中的一种或多种。第一导电阻挡层2007的材料例如可以包括Ti、氮化钛(TiN)、钽(Ta)、氮化坦(TaN)等。
可以理解的是，在第一衬底2001的材料为半导体材料的情况下，第一绝缘层2008的作用是为了将第一衬底2001和第一导电阻挡层2007之间进行电学隔离。沉积第一导电阻挡层2007是为了避免电镀种子层2009b以及电镀导电层2009a中的金属扩散到第一衬底2001或其它膜层中，影响第一衬底2001或其它膜层的性能，此外，第一导电阻挡层2007还可以起到粘附作用。沉淀电镀种子层2009b是为了能够在电镀种子层2009b上采用电镀工艺电镀导电层2009a。
在一些示例中，电镀完导电层2009a之后，步骤S113还包括热退火等工艺。
S114、通过化学机械研磨(chemical mechanical polishing，CMP)工艺去除第一硅通孔2003以外的第一绝缘层2008、第一导电阻挡层2007、电镀种子层2009b以及导电层2009a，从而形成如图7所示的第一硅通孔2003。此时形成的第一硅通孔2003包括电镀柱2009、依次包裹电镀柱2009侧面和底面的第一导电阻挡层2007以及第一绝缘层2008；其中，电镀柱2009包括通过电镀工艺形成的导电柱2009a和包裹导电柱2009a侧面和底面的电镀种子层2009b。可以理解的是，电镀柱2009的顶面没有形成第一导电阻挡层2007以及第一绝缘层2008，且导电柱2009a的顶面没有形成电镀种子层2009b。
基于上述，通过步骤S110～步骤S114可以形成第一硅通孔2003。
在一些示例中，在步骤S11之后，芯片堆叠结构10还包括在第一功能层2002的 的上方形成第二绝缘阻挡层，第二绝缘阻挡层可以阻挡第一硅通孔2003内的金属向外扩散。图7中未示意出第二绝缘阻挡层。第二绝缘阻挡层的材料例如可以为氮化硅、氧化硅、氮氧化硅或碳化硅等中的一种或多种。
S12、如图9所示，在第一功能层2002的上方形成第三重新布线层(redistribution layer，RDL)201；第三重新布线层201覆盖第一硅通孔2003，且与第一硅通孔2003电连接。
由于硬掩模版2005在步骤S112和/或步骤S114中可能会被去除掉，因此在图7、图8a、图8b、图8c以及图8d中示意出了硬掩模版2005，在图9中未示意出硬掩模版2005。
需要说明的是，步骤S12为可选步骤，在一些示例中，步骤S12也可以省略。
可以理解的是，第三重新布线层201包括至少一层金属布线结构和用于间隔相邻层金属布线结构的绝缘层，相邻层的金属布线结构通过绝缘层上的过孔电连接在一起。金属布线结构的材料例如可以包括铜、铝、镍、金、银、钛、钴、钨等中的一种或多种导电材料。绝缘层的材料例如可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、硅胶、聚酰亚胺中的一种或多种。
可以理解的是，第三重新布线层201与第一硅通孔2003电连接，即第三重新布线层201中的金属布线结构与第一硅通孔2003电连接。
此处，第三重新布线层201可以与第一芯片200的第一功能层2002电连接，也可以与第一功能层2002不电连接。图9以第三重新布线层201与第一芯片200的第一功能层2002电连接为例进行示意。
此外，设置第三重新布线层201的作用在于在第三重新布线层201与第一功能层2002电连接的情况下，可以实现第一功能层2002与第一硅通孔2003的电连接。
示例的，可以通过大马士革工艺形成第三重新布线层201，大马士革工艺包括单大马士革工艺和双大马士革工艺。以下以双大马士革工艺为例，对步骤S12进行介绍，步骤S12可以包括如下步骤：
S120、如图10a所示，形成第二绝缘层2011，第二绝缘层2011包括多个通孔。
此处，形成第二绝缘层2011具体包括：沉积绝缘薄膜；涂覆光刻胶薄膜，对光刻胶薄膜进行掩膜曝光以及显影，形成多个镂空区域；对镂空区域正对的绝缘薄膜进行刻蚀，以形成包括多个通孔的第二绝缘层2011；去除光刻胶薄膜。
S121、如图10b所示，对第二绝缘层2011进行刻蚀形成多个沟槽(trench)。
在一些示例中，在步骤S120之后，在步骤S121之前，步骤S12还包括在第二绝缘层2011的通孔内填充有机物，填充有机物可以避免步骤S121刻蚀形成沟槽时刻蚀到其它层，用于起保护其它层的作用。在步骤S121中，对第二绝缘层2011进行刻蚀形成沟槽的同时再将有机物刻蚀掉。
此处，对第二绝缘层2011进行刻蚀形成多个沟槽具体包括：涂覆光刻胶薄膜，对光刻胶薄膜进行掩膜曝光以及显影，形成多个镂空区域；对镂空区域正对的第二绝缘层2011进行刻蚀，以形成多个沟槽；去除光刻胶薄膜；清洗。
S122、依次沉积第二导电阻挡层和电镀种子层，并采用电镀工艺电镀导电层；之后，通过化学机械研磨工艺去除第二绝缘层2011的通孔以外以及第二绝缘层2011的 沟槽以外的第二导电阻挡层、电镀种子层和导电层；其中，第二导电阻挡层、电镀种子层和导电层构成如图9所示的第三重新布线层201中的金属布线结构2012。图9中的金属布线结构2012中未示意出第二导电阻挡层、电镀种子层和导电层，可以参考图7的第一硅通孔2003内的第一导电阻挡层2007、电镀种子层2009b以及导电柱2009a的结构。
此处，第二导电阻挡层的作用可以参考上述第一导电阻挡层2007的作用，此处不再赘述。
步骤S122具体可以参考上述步骤S113和步骤S114，此处不再赘述。
需要说明的是，步骤S120～步骤S122描述了第三重新布线层201中一层金属布线结构2012的制作过程，在第三重新布线层201包括多层重新布线结构2012的情况下，重复执行步骤S120～步骤S122。
在一些示例中，在步骤S12之后，芯片堆叠结构10的制作方法还包括：如图11所示，在第三重新布线层201的上方沉积第三绝缘阻挡层202。第三绝缘阻挡层202的材料可以参考上述第二绝缘阻挡层的材料，此处不再赘述。
在此基础上，在一些示例中，在步骤S12之后，芯片堆叠结构10的制作方法还包括对步骤S12后形成的界面进行平坦化处理，即如图11所示，在第三重新布线层201的上方沉积第二平坦层203，并对第二平坦层203进行化学机械研磨。需要说明的是，在芯片堆叠结构10的制作方法包括沉积第三绝缘阻挡层202的情况下，即对形成第三绝缘阻挡层202的界面进行平坦化处理，也就是说，在第三绝缘阻挡层202的上方沉积第二平坦层203，并对第二平坦层203进行化学机械研磨。
此处，第二平坦层203的材料例如可以为氧化硅、氮化硅或氮氧化硅等。
S13、如图12所示，提供载板(carrier)100a，并将载板100a与第一芯片200键合；其中，第一功能层2002相对于第一衬底2001靠近载板100a。
为了将载板100a与第一芯片200键合，可以理解的是，载板100a靠近第一芯片200的表面形成有键合层1001a。可以将载板100a靠近第一芯片200的表面形成的键合层1001a与第一芯片200靠近载板100a的表面的键合层键合在一起，从而实现载板100a与第一芯片200的键合。示例的，上述第二平坦层203、第三绝缘阻挡层202均可以作为第一芯片200靠近载板100a的表面的键合层。此处，可以通过熔融键合(fusion bonding)的方式或者粘合剂键合(adhesive bonding)的方式将载板100a靠近第一芯片200的表面形成的键合层1001a与第一芯片200靠近载板100a的表面的键合层键合在一起。
在一些示例中，上述载板100a为载体芯片。另外，在载板100a为载体芯片的情况下，可以是载体芯片的衬底一侧形成有键合层1001a，在此情况下，载体芯片和第一芯片200为背对面键合；也可以是载体芯片的功能层一侧形成有键合层1001a，在此情况下，载体芯片和第一芯片200为面对面键合。图12以载板100a为载体芯片，且载体芯片和第一芯片200面对面键合为例进行示意。
S14、如图13所示，从第一衬底2001远离第一功能层2003的一侧，对第一衬底2001进行减薄以露出第一硅通孔2003。该步骤S14也可以称为TSV reveal(TSV露头)工序。
需要说明的是，步骤S14是可选的步骤，在一些示例中，在步骤S11中形成的第一硅通孔2003穿透第一衬底2001的情况下，步骤S14可以省略。在步骤S11中形成的第一硅通孔2003未穿透第一衬底2001的情况下，需要执行步骤S14。
此处，可以利用物理减薄、干法刻蚀、湿法刻蚀等方式中的至少一种方式对第一衬底2001进行减薄以露出第一硅通孔2003。
应当理解到，对第一衬底2001进行减薄时，第一硅通孔2003底部的第一绝缘层2008和第一导电阻挡层2007、电镀种子层2009b会被去除掉，此时，第一硅通孔2003包括电镀柱2009、依次包裹电镀柱2009侧面的第一导电阻挡层2007和绝缘层2009b，电镀柱2009的上下底面均没有第一导电阻挡层2007和第一绝缘层2008，电镀柱2009包括导电柱2009a和包裹导电柱2009a侧面的电镀种子层2009b，导电柱2009a的上下底面均没有电镀种子层2009b。
在一些示例中，对第一衬底2001进行减薄以露出第一硅通孔2003之后，为了对第一衬底2001进行保护，步骤S14还包括：如图14a所示，在第一衬底2001远离第一功能层2002的一侧形成第一绝缘阻挡层204，第一绝缘阻挡层204用于保护第一衬底2001。
此处，第一绝缘阻挡层204的材料可以参考上述第二绝缘阻挡层的材料，此处不再赘述。
在一些示例中，在步骤S14之后，在下述步骤S15之前，芯片堆叠结构10的制作方法还包括：如图14b所示，在第一衬底2001上形成第二重新布线层210；第二重新布线层210与第一硅通孔2003电连接。
此处，第二重新布线层210结构和具体制作过程可以参考上述步骤S12中第三重新布线层201的结构和具体制作过程，此处不再赘述。
可以理解的是，当第一硅通孔2003的应力较大时，第二重新布线层210可以起到缓解第一硅通孔2003的内应力的作用。
在第一衬底2001远离第一功能层2002的一侧形成有第一绝缘阻挡层204的情况下，第二重新布线层210通过第一绝缘阻挡层204上的过孔与第一硅通孔2003电连接。
S15、在第一衬底2001上形成第一子电介质层；第一子电介质层包括多个与第一硅通孔2003一一对应的第一混合键合通孔。
此处，第一子电介质层的材料例如可以为氮化硅、氧化硅、氮氧化硅、碳化硅等中的一种或多种。
示例的，在第一衬底2001上形成第一子电介质层，可以包括：
S150、如图15a所示，在第一衬底2001上沉积第一电介质薄膜2050。应当理解到，在第一衬底2001上形成有第一绝缘阻挡层204的情况下，在第一绝缘阻挡层204上沉积第一电介质薄膜2050。在第一衬底2001上形成有第二重新布线层210的情况下，在第二重新布线层210上沉积第一电介质薄膜2050。图14a中示意出了第二重新布线层210，图15a中未示意出第二重新布线层210。
S151、如图15b所示，对第一电介质薄膜2050进行刻蚀形成多个第一混合键合通孔206。
此处，对第一电介质薄膜2050进行刻蚀形成多个第一混合键合通孔206，具体包 括：在第一电介质薄膜2050上涂覆光刻胶薄膜；对光刻胶薄膜进行掩膜曝光、显影等工艺，在光刻胶薄膜上形成多个镂空区域；对第一电介质薄膜2050进行刻蚀形成多个第一混合键合通孔206。
需要说明的是，在一些示例中，在第一衬底2001上形成有第一绝缘阻挡层204，未形成第二重新布线层210的情况下，对第一电介质薄膜2050进行刻蚀的同时对第一绝缘阻挡层204也进行刻蚀，第一绝缘阻挡层204中也形成了与多个第一混合键合通孔206一一对应的通孔。
S16、如图17所示，在第一子电介质层205内形成多个第一子键合金属块208；且第一子键合金属块208露出于第一子电介质层205远离第一衬底2001的表面；至少部分第一子键合金属块208与第一硅通孔2003电连接。
需要说明的是，第一子键合金属块208与第一硅通孔2003可以是直接电连接，也可以是通过其它结构间接电连接。例如，在第一子电介质层205上形成有第一混合键合通孔206的情况下，第一子键合金属块208通过第一混合键合通孔206与第一硅通孔2003电连接。又例如，在第一衬底2001和第一子电介质层205之间形成有第二重新布线层210的情况下，第一子键合金属块208通过第一混合键合通孔206以及第二重新布线层210与第一硅通孔2003电连接。
在此基础上，在第一衬底2001上形成第二重新布线层210的情况下，由于第一子键合金属块208可以通过第二重新布线层210与第一硅通孔2003电连接，因此第一子键合金属块208在第一芯片200上的投影可以与第一硅通孔2003具有重叠区域，也可以无重叠区域。
示例性的，上述步骤S16，可以包括：
S160、如图16所示，对第一子电介质层205进行刻蚀，以在第一子电介质层205上形成多个用于形成第一子键合金属块208的凹槽区域。
此处，步骤S160中对第一子电介质层205进行刻蚀具体包括：涂覆光刻胶薄膜；对光刻胶薄膜进行掩膜曝光、显影等工艺，在光刻胶薄膜上形成多个镂空区域；对电介质薄膜进行刻蚀形成第一子电介质层205，第一子电介质层205包括多个用于形成第一子键合金属块208的镂空区域。
为了避免在刻蚀形成第一子电介质层205中用于形成第一子键合金属块208的镂空区域过程中，刻蚀到第一硅通孔2003，因此在一些示例中，在步骤S15之后，在步骤S16之前，可以在第一子电介质层205的第一混合键合通孔206内填充有机物。在步骤S160中，对第一子电介质层205进行刻蚀的同时，再将有机物刻蚀掉。
S161、如图17所示，依次沉积第三导电阻挡层2081和电镀种子层2009b，并采用电镀工艺电镀导电层2009a例如铜；之后，通过化学机械研磨工艺去除第一子电介质层205的凹槽区域以外的第三导电阻挡层2081、电镀种子层2009b和导电层2009a，以在第一子电介质层205的第一混合键合通孔206和凹槽区域内形成第一子键合金属块208，第一子键合金属块208包括第三导电阻挡层2081、电镀种子层2009b和导电层2009a。
需要说明的是，在第一子键合金属块208与第一硅通孔2003接触，且采用步骤S160和步骤S161形成第一子键合金属块208的情况下，第一硅通孔2003下方的导电 阻挡层与形成在电镀柱2009侧面的第一导电阻挡层2007是不连续的，第一硅通孔2003下方的导电阻挡层不是第一导电阻挡层2007，为第三导电阻挡层2081，属于第一子键合金属块208的部分。
在一些示例中，在步骤S160之后，在步骤S161之前，步骤S16还包括：对步骤S160形成的结构进行清洗。
可以理解的是，步骤S15中形成的第一混合键合通孔206，可以确保步骤S16中形成的多个第一子键合金属块208中，除了部分第一子键合金属块208与第一硅通孔2003电连接外，其它第一子键合金属块208与电路结构不电连接。这样一来，步骤S16形成的多个第一子键合金属块208可以均匀分布。
步骤S15和步骤S16是以第一子电介质层205包括多个第一混合键合通孔206为例介绍芯片堆叠结构10的制作方法。在一些示例中，步骤S15中形成的第一子电介质层205还可以不包括第一混合键合通孔206，在此情况下，步骤S160中，对第一子电介质层205进行刻蚀，以在第一子电介质层205上形成多个用于形成第一子键合金属块208的镂空区域。
S17、如图18所示，提供第二芯片300；第二芯片300包括第二衬底3001和设置在第二衬底3001上的第二功能层3002。
其中，第二功能层3002包括功能器件、电路结构、互连金属线以及电介质层等。也就是说，步骤S17提供的第二芯片300是一个具备完整功能，并完成前端器件、电路结构以及后段金属互连工艺的一个芯片。此处，第二芯片300可以为晶圆或裸芯片。
在一些示例中，步骤S17还包括：如图18所示，在第二芯片300的第二功能层3002上形成第三平坦层3003，以对第二芯片300的表面进行平坦化处理。
S18、如图19所示，在第二功能层3002上形成第一重新布线层301。
需要说明的是，步骤S18可以参考步骤S12，此处不再赘述。
此处，第一重新布线层301的结构可以参考上述第三重新布线层201，此处不再赘述。
此外，第一重新布线层301例如可以通过大马士革工艺形成，在此情况下，第一重新布线层301的制作过程可以参考上述步骤S12的具体制作过程。
另外，第一重新布线层301可以与第二功能层3002电连接，也可以与第二功能层3002不电连接。图19以第一重新布线层301与第二功能层3002电连接为例进行示意。当第一重新布线层301与第二功能层3002电连接时，可以实现第二芯片300与第一硅通孔2003的互连。
S19、如图20所示，在第一重新布线层301上形成第二子电介质层302；第二子电介质层302包括多个第二混合键合通孔303。
需要说明的是，在第一重新布线层301上形成第二子电介质层302，具体包括：在第一重新布线层301上形成第二电介质薄膜，对第二电介质薄膜进行刻蚀形成多个第二混合键合通孔303，以形成第二子电介质层302，第二子电介质层302包括多个第二混合键合通孔303，步骤S19的具体实现步骤可以参考上述步骤S15，此处不再赘述。
此处，第二子电介质层302的材料可以参考上述第一子电介质层205的材料，此处不再赘述。
S20、如图21所示，在第二子电介质层302内形成多个第二子键合金属块305；第二子键合金属块305露出于第二子电介质层302远离第二衬底3001的表面；至少部分第二子键合金属块305与第一重新布线层301电连接。
需要说明的是，第二子键合金属块305与第一重新布线层301可以是直接电连接，也可以是通过其它结构间接电连接。例如，在第二子电介质层302包括多个第二混合键合通孔303的情况下，第二子键合金属块305通过第二混合键合通孔303与第一重新布线层301电连接。
另外，在第二子电介质层302内形成多个第二子键合金属块305的过程可以参考上述步骤S16，且第二子键合金属块305的具体结构可以参考上述第一子键合金属块208的具体结构，此处不再赘述。
可以理解的是，步骤S19中形成的第二混合键合通孔303，可以确保步骤S20中形成的多个第二子键合金属块305中，除了部分第二子键合金属块305与第一重新布线层301电连接外，其它第二子键合金属块305与电路结构不电连接。这样一来，步骤S20中形成的多个第二子键合金属块305可以均匀分布。
步骤S19和步骤S20是以第二子电介质层302包括多个第二混合键合通孔303为例介绍芯片堆叠结构10的制作方法。在一些示例中，步骤S19中形成的第二子电介质层302还可以不包括第二混合键合通孔303。
基于上述，通过步骤S15、步骤S16以及步骤S19、步骤S20可以在第一衬底2001和第一重新布线层301之间形成如图22所示的第一电介质层310以及位于第一电介质层310内的多个第一键合金属块320；其中，第一电介质层310包括第一子电介质层205和第二子电介质层302；每个第一键合金属块320包括相互键合的第一子键合金属块208和第二子键合金属块305。
S21、如图22所示，将第一芯片200和第二芯片300通过第一电介质层310和第一键合金属块320键合在一起；至少部分第一键合金属块320分别与第一硅通孔2003和第一重新布线层301电连接。
此处，由于第一芯片200和第二芯片300通过第一电介质层310和第一键合金属块320键合在一起，因而可以认为第一芯片200和第二芯片300采用混合键合(hybrid bonding)的方式键合在一起。
可以理解的是，第一芯片200和第二芯片300通过第一电介质层310和第一键合金属块320键合在一起，具体的，设置在第一芯片200上的第一子电介质层205和设置在第二芯片300上的第二子电介质层302键合，设置在第一芯片200上的多个第一子键合金属块208和设置在第二芯片300上的多个第二子键合金属块305一一对应键合。
由于第一子键合金属块208设置于第一芯片200的背面，第二子键合金属块305设置与第二芯片300的正面，多个第一子键合金属块208和多个第二子键合金属块305一一对应键合，即第一芯片200的背面和第二芯片300的正面进行键合。
在第三重新布线层201与第一功能层2002电连接，第一重新布线层301与第二功能层3002电连接的情况下，由于第一硅通孔2003与第三重新布线层201、第一子键合金属块208电连接，第二子键合金属块305与第一重新布线层301电连接，且第一 子键合金属块208和第二子键合金属块305，因此第一功能层2002和第二功能层3002可以通过第三重新布线层201、第一硅通孔2003、第一子键合金属块208、第二子键合金属块305和第一重新布线层301实现电连接，即实现第一芯片200和第二芯片300之间的电学互连。
S22、如图23所示，去除载板100a，并在第一芯片200的第一功能层2002一侧形成引线结构(pad)209，引线结构209与第一硅通孔2003电连接。通过引线结构209可以实现芯片堆叠结构10与外界的互连。
此处，在第一功能层2002上形成有第三重新布线层201的情况下，引线结构209可以通过第三重新布线层201与第一硅通孔2003电连接。
可以理解的是，在步骤S22之前，将步骤S10～步骤S21制作的芯片堆叠结构10反面，使载板100a位于最上方，再去除载板100a。
基于上述芯片堆叠结构20的制作方法可知，在制作第一芯片200上的第一硅通孔2003时，从第一芯片200的第一功能层2002一侧形成第一硅通孔2003，即从第一芯片200的正面制作第一硅通孔2003，这样就只需要刻蚀第一芯片200正面的电介质层和第一衬底2001即可，相对于上述通过晶圆键合实现晶圆和晶圆的两层堆叠时，形成硅通孔的过程至少既要刻蚀芯片正面的功能层中的电介质层，还要刻蚀衬底以及芯片背面的电介质层(芯片背面的电介质层可以包括平坦层、硬掩模版等)而言，由于本申请实施例在刻蚀形成第一硅通孔2003的过程中减少了刻蚀第一芯片200的背面的电介质层的工艺，因此本申请实施例中形成第一硅通孔2003的工艺更简单。此外，由于本申请从第一芯片200的第一功能层2002一侧形成第一硅通孔2003，因此在制作第一硅通孔2003的过程中，第一硅通孔2003可以穿透第一衬底2001或者停在第一衬底2001中的任意位置，相对于从第一晶圆的硅衬底一侧制作TSV时，对TSV的深度要求较高，制作的TSV应恰好可以和功能层中的电路结构接触，因而本申请实施例可以进一步降低第一硅通孔2003的制作难度。
另外，在本申请实施例中形成的第一硅通孔2003未穿透第一衬底2001，后续通过对第一衬底2001减薄露出第一硅通孔2003的情况下，由于制作第一硅通孔2003时，只需要刻蚀第一芯片200正面的电介质层和部分第一衬底2001，因而可以进一步降低制作第一硅通孔2003难度。
在此基础上，在第一芯片200和第二芯片300中至少一个为晶圆的情况下，在第一芯片200和第二芯片300的堆叠过程中，由于晶圆的加工能力比较精细，因而在第一芯片200上形成的第一子键合金属块208的尺寸和在第二芯片300上形成的第二子键合金属块305可以制作的比较小，因此相邻第一子键合金属块208之间的间距和相邻第二子键合金属块305之间的间距较小，即相邻第一键合金属块320之间的间距较小，参考图17所示，相邻第一键合金属块320之间的间距H可以达到为0.5μm～15μm，这样一来，第一芯片200上设置的第一子键合金属块208的密度和第二芯片300上设置的第二子键合金属块305的密度就会增加，从而可以提高第一芯片200和第二芯片300之间的互连密度，进而可以提高第一芯片200和第二芯片300之间的互连带宽。相对于通过微凸块实现相邻芯片的互连，通过第一子键合金属块208和第二子键合金属块305实现第一芯片200和第二芯片300的互连时，每平方毫米的互连密度可以提 高10倍以上，最高甚至可以达到1000倍以上。
此外，在第一芯片200和第二芯片300均为晶圆的情况下，由于晶圆和晶圆之间的对准精度较高，因此在第一芯片200上形成的第一子键合金属块208的尺寸可以进一步缩小，即相邻第一子键合金属块208之间的间距可以进一步减小，同样的，在第二芯片300上形成的第二子键合金属块305的尺寸可以进一步缩小，即相邻第二子键合金属块305之间的间距可以进一步减小，也就是说，相邻第一键合金属块320之间的间距可以进一步缩小，从而可以进一步提高第一芯片200和第二芯片300之间的互连密度，进而进一步提高第一芯片200和第二芯片300之间的互连带宽。
另外，第一芯片200和第二芯片300之间直接通过第一电介质层310和第一键合金属块320键合在一起，因此第一芯片200和第二芯片300堆叠完之后，无需在第一芯片200和第二芯片300之间填充填充材料，一方面可以简化工艺；另一方面由于填充材料通常为有机材料，第一芯片200和第二芯片300的衬底通常为硅衬底，有机材料和硅衬底的热膨胀系数差异较大，因此填充材料会导致应力匹配问题，而第一电介质层310的材料通常为氮化硅、氧化硅、氮氧化硅、碳化硅等中的一种或多种，氮化硅、氧化硅、氮氧化硅、碳化硅与硅衬底的热膨胀系数接近，因此本申请还可以避免填充材料导致的应力匹配问题。
以上步骤S10～S22以芯片堆叠结构10包括依次堆叠的第一芯片200和第二芯片300为例，对芯片堆叠结构10的制作方法进行介绍。在芯片堆叠结构10还包括第三芯片400的情况下，在步骤S17之后，在步骤S18之前，上述芯片堆叠结构10的制作方法还包括：
S23、如图24所示，从所述第二芯片300的第二功能层3002一侧形成第二硅通孔3004。
此处，第二硅通孔3004的具体结构以及形成第二硅通孔3004的具体过程可以上述步骤S11，此处不再赘述。
需要说明的是，在步骤S18中形成第一重新布线层301时，第一重新布线层301与第二硅通孔3004电连接。
另外，可以是第二硅通孔3004在第一芯片200上的投影与第一硅通孔2003具有重叠区域；也可以是第二硅通孔3004在第一芯片200上的投影与第一硅通孔2003无重叠区域。
在步骤S21之后，在步骤S22之前，上述芯片堆叠结构10的制作方法还包括：
S24、如图25所示，从第二衬底3001远离第二功能层3002的一侧，对第二衬底3001进行减薄以露出第二硅通孔3004。
此处，步骤S24可以参考上述步骤S14，此处不再赘述。
需要说明的是，步骤S24是可选的步骤，在一些示例中，在步骤S23中形成的第二硅通孔3004穿透第二衬底3001的情况下，步骤S24可以省略。在步骤S23中形成的第二硅通孔3004未穿透第二衬底3001的情况下，需执行步骤S24。
在此基础上，在一些示例中，对第二衬底3001进行减薄以露出第二硅通孔3004之后，步骤S24还包括如图25所示，在第二衬底3001远离第二功能层3002的一侧形 成第一绝缘阻挡层204，第一绝缘阻挡层204用于保护在第二衬底3001。
S25、如图26所示，在第二衬底3001上形成第三子电介质层306；第三子电介质层306包括多个与第二硅通孔3004一一对应的第三混合键合通孔307。
需要说明的是，步骤S25可以参考上述步骤S15，此处不再赘述。
S26、如图26所示，在第三子电介质层306内形成多个第三子键合金属块309；第三子键合金属块309露出于第三子电介质层306远离第二衬底3001的表面，至少部分第三子键合金属块309与第二硅通孔3004电连接。
需要说明的是，步骤S26可以参考上述步骤S16，此处不再赘述。
S27、如图27所示，提供第三芯片400；第三芯片400包括第三衬底4001和设置在第三衬底4001上的第三功能层4002。
需要说明的是，步骤S27可以参考上述步骤S17，此处不再赘述。
S28、如图27所示，在第三功能层4002上形成第四重新布线层401。
需要说明的是，步骤S27可以参考上述步骤S18，此处不再赘述。
S29、如图27所示，在第四重新布线层401上形成第四子电介质层402；第四子电介质层403包括多个第四混合键合通孔403。
需要说明的是，步骤S29可以参考上述步骤S19，此处不再赘述。
S30、如图27所示，在第四子电介质层402内形成多个第四子键合金属块405；第四子键合金属块405设置于第四子电介质层402内，且露出于第四子电介质层402远离第三衬底4001的表面；至少部分第四子键合金属块405与第四重新布线层401电连接。
需要说明的是，步骤S30可以参考上述步骤S20，此处不再赘述。
可以理解的是，通过步骤S25、步骤S26、步骤S29和步骤S30可以在第二衬底3001和第四重新布线层401之间形成如图28所示的第二电介质层410以及位于第二电介质层410内的多个第二键合金属块420；其中，第二电介质层410包括第三子电介质层306和第四子电介质层402；每个第二键合金属块420包括相互键合的第三子键合金属块309和第四子键合金属块405。
S31、如图28所示，将第二芯片300和第三芯片400通过第二电介质层410和第二键合金属块420键合在一起；至少部分第二键合金属块420分别与第二硅通孔3001和第四重新布线层401电连接。
此处，由于第二芯片300和第三芯片400通过第二电介质层410和第二键合金属块420键合在一起，因而可以认为第二芯片300和第三芯片400采用hybrid bonding的方式键合在一起。
可以理解的是，第二芯片300和第三芯片400通过第二电介质层410和第二键合金属块420键合在一起，具体的，第三子电介质层306和第四子电介质层402键合，多个第三子键合金属块309和多个第四子键合金属块405一一对应键合。
需要说明的是，步骤S31可以参考上述步骤S21，此处不再赘述。通过步骤S31可以实现第二芯片300和第三芯片400之间的互连。
此处，第二芯片300和第三芯片400之间的互连，具有与上述第一芯片200和第二芯片300之间的互连相同的技术效果，可以参考上述，此处不再赘述。
基于上述，当芯片堆叠结构10还包括第四芯片、第五芯片等时，可以参考上述步骤S23～S31对第四芯片、第五芯片等进行堆叠，堆叠后的结构如图4a所示。
基于上述芯片堆叠结构10的制作方法，以芯片堆叠结构10包括依次堆叠的第一芯片200和第二芯片300为例，对芯片堆叠结构10的具体结构进行说明。
如图4a所示，芯片堆叠结构10包括依次堆叠的第一芯片200和第二芯片300。第一芯片200包括第一衬底2001以及设置在第一衬底2001上的第一功能层2002，为了实现第一芯片200和第二芯片300的互连，第一芯片200还包括穿透述第一衬底2001和第一功能层2002的第一硅通孔2003。由于在制作第一硅通孔2003时，是从第一芯片200的第一功能层2002一侧形成第一硅通孔2003，因此参考图4a，第一硅通孔2003靠近第一功能层2003位置处的直径大于靠近第一衬底2001位置处的直径。
上述第二芯片300包括第二衬底3001和设置在第二衬底3001上的第二功能层3002。
此处，第一衬底2001和第二衬底3001的材料、第一功能层2002和第二功能层3002的结构可以参考上述，此处不再赘述。
请继续参考图4a，上述芯片堆叠结构10还包括设置在第二功能层3002远离第二衬底3001一侧的第一重新布线层301，设置在第一衬底2001和第一重新布线层301之间的第一电介质层310以及设置在第一电介质层310内的多个第一键合金属块320；至少部分第一键合金属块320分别与第一硅通孔2003和第一重新布线层301电连接；其中，第一芯片200和第二芯片300通过第一电介质层310和第一键合金属块320键合在一起，即第一芯片200和第二芯片300通过混合键合键合在一起。
需要说明的是，在第一硅通孔2003从第一芯片200的第一功能层2002一侧制作，的情况下，在一些示例中，第一硅通孔2003包括电镀柱2009以及包裹电镀柱2009侧面的第一导电阻挡层2007；且电镀柱2009远离第二芯片300的表面未设置第一导电阻挡层2007。
在第一硅通孔2003从第一芯片200的第一功能层2002一侧制作，且从第一衬底2001远离第一功能层2002的一侧，对第一衬底2001进行减薄露出第一硅通孔2003的情况下，在一些示例中，上述电镀柱2009远离第二芯片300的表面和靠近第二芯片200的表面均未设置第一导电阻挡层2007。
此处，电镀柱2009、种子层2009b和第一导电阻挡层2007的材料可以参考上述，此处不再赘述。
请继续参考图4a，在一些示例中，上述第一键合金属块320包括相互键合的第一子键合金属块208和第二子键合金属块305；第一子键合金属块208靠近第一硅通孔2003，第二子键合金属块305靠近第一重新布线层301。
上述第一电介质层310包括相互键合的第一子电介质层205和第二子电介质层302；第一子电介质层205靠近第一衬底2001，第二子电介质层302靠近第一重新布线层301；上述的第一子键合金属块208设置于第一子电介质层205内，且露出于第一子电介质层205远离第一衬底2001的表面；第二子键合金属块305设置于第二子电介质层302内，且露出于第二子电介质层302远离第一重新布线层301的表面。
基于上述第一键合金属块320和第一电介质层310的结构，通过在第一衬底2001远离第一功能层2002的一侧形成第一子电介质层205和第一子键合金属块208，在第一重新布线层301远离第二功能层3002一侧形成第二子电介质层302和第二子键合金属块305，再通过第一子电介质层205和第二子电介质层302键合，第一子键合金属块208和第二子键合金属块305键合，从而可以使第一芯片200和第二芯片300通过第一电介质层310和第一键合金属块320键合在一起。
可以理解的是，第一子键合金属块208可以直接与第一硅通孔2003电连接，也可以通过其它结构与第一硅通孔2003电连接。在一些示例中，如图4a所示，上述第一子电介质层205包括多个第一混合键合通孔206，第一子键合金属块208通过第一混合键合通孔206与第一硅通孔2003电连接。第一混合键合通孔206可以确保除了部分第一子键合金属块208与第一硅通孔2003电连接外，其它第一子键合金属块208与电路结构不电连接。这样一来，多个第一子键合金属块208可以均匀分布。
同样的，第二子键合金属块305可以直接与第一重新布线层301电连接，也可以通过其它结构与第一重新布线层301电连接。在一些示例中，如图4a所示，上述第二子电介质层302包括多个第二混合键合通孔303，第二子键合金属块305通过第二混合键合通孔303与第一重新布线层301电连接。第一混合键合通孔206可以确保除了部分第二子键合金属块305与第一重新布线层301电连接外，其它第二子键合金属块305与电路结构不电连接。这样一来，多个第二子键合金属块305可以均匀分布。
考虑到第一硅通孔2003的内应力通常较大，为了缓解第一硅通孔2003的内应力，在一些示例中，如图29所示，上述芯片堆叠结构10还包括设置在第一衬底2001和第一电介质层310之间的第二重新布线层210；第二重新布线层210分别与第一硅通孔2003和第一键合金属块320电连接。此处，通过第二重新布线层210可以缓解第一硅通孔2003的内应力。
此外，第二重新布线层210的结构和材料可以参考上述，此处不再赘述。
在芯片堆叠结构10包括第二重新布线层210的情况下，第一键合金属块320通过第二重新布线层210与第一硅通孔2003电连接。
在此基础上，在芯片堆叠结构10包括第二重新布线层210的情况下，可以是如图29所示，第一键合金属块320在第一芯片200上的投影与第一硅通孔2003具有重叠区域；也可以是如图30所示，第一键合金属块320在第一芯片200上的投影与第一硅通孔2003无重叠区域。
当第一键合金属块320在第一芯片200上的投影与第一硅通孔2003无重叠区域时，可以避免应力集中的问题。
考虑到在第一衬底2001远离第一功能层2002一侧制作其它膜层，制作其它膜层的过程可能会刻蚀到第一衬底2001，基于此，在一些示例中，如图30所示，芯片堆叠结构10还包括设置在第一衬底2001和第一电介质层310之间的第一绝缘阻挡层204，在芯片堆叠结构10包括第二重新布线层210的情况下，第一绝缘阻挡层204设置在第一衬底2001和第二重新布线层210之间。上述第一绝缘阻挡层204包括多个镂空区域，第一键合金属块320通过第一绝缘阻挡层204上的镂空区域与第一硅通孔2003电连接。此处，通过第一绝缘阻挡层204可以保护第一衬底2001。
此外，第一绝缘阻挡层204的材料可以参考上述，此处不再赘述。
为了便于在第一芯片200的第一功能层2002上制作其它膜层，在一些示例中，如图30所示，上述芯片堆叠结构10还包括设置在第一功能层2002上的第一平坦层2004。
在一些示例中，如图30所示，上述芯片堆叠结构10还包括设置在第一功能层2002远离第一衬底2001一侧的第三重新布线层201；第三重新布线层201与第一硅通孔2003电连接。
需要说明的是，第三重新布线层201的结构和作用可以参考上述，此处不再赘述。
在一些示例中，如图30所示，上述芯片堆叠结构10还包括设置在第三重新布线层201远离第一功能层2002一侧的第三绝缘阻挡层202和第二平坦层203。
此处，第三绝缘阻挡层202和第二平坦层203的材料和作用可以参考上述，此处不再赘述。
在一些示例中，如图30所示，上述芯片堆叠结构10还包括设置在第一功能层2002远离第一衬底2001一侧的引线结构209，引线结构209与第一硅通孔2003电连接。引线结构209的作用可以参考上述，此处不再赘述。
可以理解的是，在上述芯片堆叠结构10包括第三重新布线层201的情况下，引线结构209可以通过第三重新布线层201与第一硅通孔2003电连接。
以上是以芯片堆叠结构10包括第一芯片200和第二芯片300为例，对芯片堆叠结构10进行的说明。应当理解到，上述芯片堆叠结构10包括但不限于第一芯片200和第二芯片300，在一些示例中，如图4a所示，芯片堆叠结构10还可以包括第三芯片400。第三芯片400的结构可以参考上述第二芯片300的结构。
在芯片堆叠结构10包括第三芯片400的情况下，如图4a所示，第二芯片300还包括穿透第二衬底3001和第二功能层3002的第二硅通孔3004；第二硅通孔3004与第一重新布线层301电连接；第二硅通孔3004靠近第二功能层3002位置处的直径大于靠近第二衬底3001位置处的直径。第三芯片400包括第三衬底4001和设置在第三衬底4001上的第三功能层4002。上述芯片堆叠结构10还包括设置在第三功能层4002远离第三衬底4001一侧的第四重新布线层401，设置在第二衬底3001和第四重新布线层401之间的第二电介质层410以及设置在第二电介质层410内的多个第二键合金属块420；至少部分第二键合金属块420分别与第二硅通孔3004和第四重新布线层401电连接。
需要说明的是，第二硅通孔3004可以参考上述第一硅通孔2003，此处不再赘述。
请继续参考图4a，上述第二键合金属块420包括相互键合的第三子键合金属块309和第四子键合金属块405；第三子键合金属块309靠近第二硅通孔3004，第四子键合金属块405靠近第四重新布线层401。
请继续参考图4a，上述第二电介质层410包括层叠设置的第三子电介质层306和第四子电介质层402；第三子电介质层306靠近第二衬底3001，第四子电介质层402靠近所第四重新布线层401；第三子键合金属块309设置于第三子电介质层306内，且露出于第三子电介质层306远离第二衬底3001的表面；第四子键合金属块405设置于第四子电介质层402内，且露出于第四子电介质层402远离第四重新布线层401的表面。
在一些示例中，如图4a所示，上述第三子电介质层306包括多个与第二硅通孔3004一一对应的第三混合键合通孔307，第三子键合金属块309通过第三混合键合通孔307与第二硅通孔3004电连接。
在一些示例中，如图4a所示，上述第四子电介质层402包括多个第四混合键合通孔403，第四子键合金属块405通过第四混合键合通孔403与第四重新布线层401电连接。
在此基础上，在上述第一芯片200包括第一硅通孔2003，第二芯片300包括第二硅通孔3004的情况下，可以是如图4a所示，第二硅通孔3004在第一芯片200上的投影与第一硅通孔2003具有重叠区域；也可以是如图31所示，第二硅通孔3004在第一芯片200上的投影与第一硅通孔2003无重叠区域。
当第二硅通孔3004在第一芯片200上的投影与第一硅通孔2003无重叠区域时，可以减小应力集中。
在上述芯片堆叠结构10还包括第四芯片、第五芯片等的情况下，第四芯片、第五芯片的结构以及其与上下芯片的互连关系可以参考上述第一芯片200、第二芯片300和第三芯片400，此处不再一一赘述。
本申请实施例还提供一种芯片堆叠结构10，如图4a所示，该芯片堆叠结构10包括依次堆叠的第一芯片200和第二芯片300。第一芯片200包括第一衬底2001、设置在第一衬底2001上的第一功能层2002以及穿透述第一衬底2001和第一功能层2002的第一硅通孔2003。第二芯片300包括第二衬底3001和设置在第二衬底3001上的第二功能层3002。上述芯片堆叠结构10还包括设置在第二功能层3002远离第二衬底3001一侧的第一重新布线层301，设置在第一衬底2001和第一重新布线层301之间的第一电介质层310以及设置在第一电介质层310内的多个第一键合金属块320；至少部分第一键合金属块320分别与第一硅通孔2003和第一重新布线层301电连接。
其中，第一芯片200和第二芯片300通过第一电介质层310和第一键合金属块320键合在一起，即第一芯片200和第二芯片300通过混合键合键合在一起。第一硅通孔2003包括电镀柱2009以及包裹电镀柱2009侧面的第一导电阻挡层2007；且电镀柱2009远离第二芯片200的表面未设置第一导电阻挡层2007。
在一些示例中，电镀柱2009靠近第二芯片200的表面未设置第一导电阻挡层2007。
在一些示例中，第一硅通孔2003靠近第一功能层2002位置处的直径大于或等于靠近第一衬底2001位置处的直径。
需要说明的是，第一芯片200包括但不限于第一衬底2001、第一功能层2002以及第一硅通孔2003，第一芯片200的其它结构可以参考上述，此处不再赘述。第二芯片300包括但不限于第二衬底3001和第二功能层3002，第二芯片300的其它结构可以参考上述，此处不再赘述。另外，芯片堆叠结构10中的第一电介质层310、第一键合金属块320的具体结构，以及芯片堆叠结构10的其它结构均可以参考上述，此处不再赘述。
应当理解到，芯片堆叠结构10包括但不限于第一芯片200和第二芯片300，还可以包括其它芯片，其它芯片的结构以及其与上下芯片的互连关系可以参考上述第一芯片200、第二芯片300和第三芯片400，此处不再一一赘述。
在本申请的另一方面，还提供一种与计算机一起使用的非瞬时性计算机可读存储介质，该计算机具有用于创建制作上述芯片堆叠结构10的软件，该计算机可读存储介质上存储有一个或多个计算机可读数据结构，一个或多个计算机可读数据结构具有用于制造上文所提供的任意一个图示所提供的芯片堆叠结构10的控制数据，例如光掩膜数据。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (31)

  1. 一种芯片堆叠结构，其特征在于，包括：
    第一芯片，所述第一芯片包括第一衬底、设置在所述第一衬底上的第一功能层以及穿透所述第一衬底和所述第一功能层的第一硅通孔；所述第一硅通孔靠近所述第一功能层位置处的直径大于靠近所述第一衬底位置处的直径；
    第二芯片，所述第二芯片包括第二衬底和设置在所述第二衬底上的第二功能层；
    设置在所述第二功能层远离所述第二衬底一侧的第一重新布线层；
    设置在所述第一衬底和所述第一重新布线层之间的第一电介质层以及设置在所述第一电介质层内的多个第一键合金属块；至少部分所述第一键合金属块分别与所述第一硅通孔和所述第一重新布线层电连接；其中，所述第一芯片和所述第二芯片通过所述第一电介质层和所述第一键合金属块键合在一起。
  2. 根据权利要求1所述的芯片堆叠结构，其特征在于，所述第一硅通孔包括电镀柱以及包裹所述电镀柱侧面的第一导电阻挡层，且所述电镀柱远离所述第二芯片的表面未设置所述第一导电阻挡层。
  3. 根据权利要求2所述的芯片堆叠结构，其特征在于，所述电镀柱靠近所述第二芯片的表面未设置所述第一导电阻挡层。
  4. 根据权利要求2或3所述的芯片堆叠结构，其特征在于，所述第一导电阻挡层的材料包括钛、氮化钛、钽或氮化坦中的一种或多种。
  5. 根据权利要求1-4任一项所述的芯片堆叠结构，其特征在于，所述第一键合金属块包括相互键合的第一子键合金属块和第二子键合金属块；所述第一子键合金属块靠近所述第一硅通孔，所述第二子键合金属块靠近所述第一重新布线层。
  6. 根据权利要求5所述的芯片堆叠结构，其特征在于，所述第一电介质层包括相互键合的第一子电介质层和第二子电介质层；所述第一子电介质层靠近所述第一衬底，所述第二子电介质层靠近所述第一重新布线层；
    所述第一子键合金属块设置于所述第一子电介质层内，且露出于所述第一子电介质层远离所述第一衬底的表面；所述第二子键合金属块设置于所述第二子电介质层内，且露出于所述第二子电介质层远离所述第一重新布线层的表面。
  7. 根据权利要求6所述的芯片堆叠结构，其特征在于，所述第一子电介质层包括多个与所述第一硅通孔一一对应的第一混合键合通孔，所述第一子键合金属块通过所述第一混合键合通孔与所述第一硅通孔电连接；
    和/或，所述第二子电介质层包括多个第二混合键合通孔，所述第二子键合金属块通过所述第二混合键合通孔与所述第一重新布线层电连接。
  8. 根据权利要求1-7任一项所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括设置在所述第一衬底和所述第一电介质层之间的第二重新布线层；
    所述第二重新布线层分别与所述第一硅通孔和所述第一键合金属块电连接。
  9. 根据权利要求8所述的芯片堆叠结构，其特征在于，所述第一键合金属块在所述第一芯片上的投影与所述第一硅通孔具有重叠区域；
    或者，所述第一键合金属块在所述第一芯片上的投影与所述第一硅通孔无重叠区域。
  10. 根据权利要求1-9任一项所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括设置在所述第一衬底和所述第一电介质层之间的第一绝缘阻挡层，所述第一绝缘阻挡层包括多个镂空区域，所述第一键合金属块通过所述第一绝缘阻挡层上的所述镂空区域与所述第一硅通孔电连接。
  11. 根据权利要求1-10任一项所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括设置在所述第一功能层远离所述第一衬底一侧的第三重新布线层；
    所述第三重新布线层与所述第一硅通孔电连接。
  12. 根据权利要求1-11任一项所述的芯片堆叠结构，其特征在于，所述第二芯片还包括穿透所述第二衬底和所述第二功能层的第二硅通孔；所述第二硅通孔与所述第一重新布线层电连接；所述第二硅通孔靠近所述第二功能层位置处的直径大于靠近所述第二衬底位置处的直径；
    所述芯片堆叠结构还包括：
    第三芯片；所述第三芯片包括第三衬底和设置在所述第三衬底上的第三功能层；
    设置在所述第三功能层远离所述第三衬底一侧的第四重新布线层；
    设置在所述第二衬底和所述第四重新布线层之间的第二电介质层以及设置在所述第二电介质层内的多个第二键合金属块；至少部分所述第二键合金属块分别与所述第二硅通孔和所述第四重新布线层电连接。
  13. 根据权利要求12所述的芯片堆叠结构，其特征在于，所述第二键合金属块包括相互键合的第三子键合金属块和第四子键合金属块；所述第三子键合金属块靠近所述第二硅通孔，所述第四子键合金属块靠近所述第四重新布线层。
  14. 根据权利要求13所述的芯片堆叠结构，其特征在于，所述第二电介质层包括层叠设置的第三子电介质层和第四子电介质层；所述第三子电介质层靠近所述第二衬底，所述第四子电介质层靠近所述第四重新布线层；
    所述第三子键合金属块设置于所述第三子电介质层内，且露出于所述第三子电介质层远离所述第二衬底的表面；所述第四子键合金属块设置于所述第四子电介质层内，且露出于所述第四子电介质层远离所述第四重新布线层的表面。
  15. 根据权利要求12-14任一项所述的芯片堆叠结构，其特征在于，所述第二硅通孔在所述第一芯片上的投影与所述第一硅通孔具有重叠区域；
    或者，所述第二硅通孔在所述第一芯片上的投影与所述第一硅通孔无重叠区域。
  16. 一种芯片堆叠结构，其特征在于，包括：
    第一芯片，所述第一芯片包括第一衬底、设置在所述第一衬底上的第一功能层以及穿透所述第一衬底和所述第一功能层的第一硅通孔；
    第二芯片，所述第二芯片包括第二衬底和设置在所述第二衬底上的第二功能层；
    设置在所述第二功能层远离所述第二衬底一侧的第一重新布线层；
    设置在所述第一衬底和所述第一重新布线层之间的第一电介质层以及设置在所述第一电介质层内的多个第一键合金属块；至少部分所述第一键合金属块分别与所述第一硅通孔和所述第一重新布线层电连接；
    其中，所述第一芯片和所述第二芯片通过所述第一电介质层和所述第一键合金属块键合在一起；所述第一硅通孔包括电镀柱以及包裹所述电镀柱侧面的第一导电阻挡 层；所述电镀柱远离所述第二芯片的表面未设置所述第一导电阻挡层。
  17. 根据权利要求16所述的芯片堆叠结构，其特征在于，所述电镀柱靠近所述第二芯片的表面未设置所述第一导电阻挡层。
  18. 根据权利要求16或17所述的芯片堆叠结构，其特征在于，所述第一导电阻挡层的材料包括钛、氮化钛、钽或氮化坦中的一种或多种。
  19. 根据权利要求16-18任一项所述的芯片堆叠结构，其特征在于，所述第一硅通孔靠近所述第一功能层位置处的直径大于或等于靠近所述第一衬底位置处的直径。
  20. 一种芯片封装结构，其特征在于，包括封装基板以及如权利要求1-19任一项所述的芯片堆叠结构；
    所述芯片堆叠结构和所述封装基板电连接。
  21. 一种电子设备，其特征在于，包括印刷电路板和如权利要求20所述的芯片封装结构；
    所述芯片封装结构与所述印刷电路板电连接。
  22. 一种芯片堆叠结构的制作方法，其特征在于，包括：
    从第一芯片的第一功能层一侧在所述第一芯片上形成第一硅通孔，其中，所述第一芯片包括第一衬底以及设置在所述第一衬底上的所述第一功能层；
    将载板与所述第一芯片键合；其中，所述第一功能层相对于所述第一衬底靠近所述载板；
    在第二芯片的第二功能层上形成第一重新布线层，其中，所述第二芯片包括第二衬底和设置在所述第二衬底上的所述第二功能层；
    将所述第一芯片和所述第二芯片键合，其中，在所述第一衬底和所述第一重新布线层之间形成第一电介质层以及位于所述第一电介质层内的多个第一键合金属块，至少部分所述第一键合金属块分别与所述第一硅通孔和所述第一重新布线层电连接。
  23. 根据权利要求22所述的制作方法，其特征在于，所述第一硅通孔未穿透所述第一衬底；
    所述将载板与所述第一芯片键合之后，所述将第一芯片和第二芯片键合，其中，在所述第一衬底和所述第一重新布线层之间形成第一电介质层以及位于所述第一电介质层内的多个第一键合金属块之前，所述制作方法还包括：
    从所述第一衬底远离所述第一功能层的一侧，对所述第一衬底进行减薄以露出所述第一硅通孔。
  24. 根据权利要求22或23所述的制作方法，其特征在于，在所述第一衬底和所述第一重新布线层之间形成第一电介质层以及位于所述第一电介质层内的多个第一键合金属块，包括：
    在所述第一衬底上形成第一子电介质层和多个第一子键合金属块；所述第一子键合金属块设置于所述第一子电介质层内，且露出于所述第一子电介质层远离所述第一衬底的表面；至少部分所述第一子键合金属块与所述第一硅通孔电连接；
    在所述第一重新布线层上形成第二子电介质层和多个第二子键合金属块；所述第二子键合金属块设置于所述第二子电介质层内，且露出于所述第二子电介质层远离所述第二衬底的表面；至少部分所述第二子键合金属块与所述第一重新布线层电连接；
    其中，所述第一电介质层包括所述第一子电介质层和所述第二子电介质层；所述第一键合金属块包括所述第一子键合金属块和所述第二子键合金属块。
  25. 根据权利要求24所述的制作方法，其特征在于，所述第一子电介质层包括多个与所述第一硅通孔一一对应的第一混合键合通孔，所述第一子键合金属块通过所述第一混合键合通孔与所述第一硅通孔电连接；
    和/或，所述第二子电介质层包括多个第二混合键合通孔，所述第二子键合金属块通过所述第二混合键合通孔与所述第一重新布线层电连接。
  26. 根据权利要求22-25任一项所述的制作方法，其特征在于，所述将所述载板与所述第一芯片键合之后，所述将第一芯片和第二芯片键合，其中，在所述第一衬底和所述第一重新布线层之间形成第一电介质层以及位于所述第一电介质层内的多个第一键合金属块之前，所述制作方法还包括：
    在所述第一衬底上形成第二重新布线层；所述第二重新布线层与所述第一硅通孔电连接。
  27. 根据权利要求22-26任一项所述的制作方法，其特征在于，所述将载板与所述第一芯片键合之后，所述将第一芯片和第二芯片键合，其中，在所述第一衬底和所述第一重新布线层之间形成第一电介质层以及位于所述第一电介质层内的多个第一键合金属块之前，所述制作方法还包括：
    在所述第一衬底远离所述第一功能层的一侧形成第一绝缘阻挡层。
  28. 根据权利要求22-27任一项所述的制作方法，其特征在于，所述从第一芯片的第一功能层一侧在所述第一芯片上形成第一硅通孔之后，所述将载板与所述第一芯片键合之前，所述制作方法还包括：在所述第一功能层的上方形成第三重新布线层；所述第三重新布线层覆盖所述第一硅通孔，且与所述第一硅通孔电连接。
  29. 根据权利要求22-28任一项所述的制作方法，其特征在于，所述在第二芯片的第二功能层上形成第一重新布线层之前，所述制作方法还包括：
    从所述第二芯片的所述第二功能层一侧形成第二硅通孔；
    所述将第一芯片和第二芯片键合，其中，在所述第一衬底和所述第一重新布线层之间形成第一电介质层以及位于所述第一电介质层内的多个第一键合金属块之后，所述制作方法还包括：
    在第三芯片的第三功能层上形成第四重新布线层，其中，所述第三芯片包括第三衬底和设置在所述第三衬底上的第三功能层；
    将所述第二芯片和所述第三芯片键合，其中，在所述第二衬底和所述第四重新布线层之间形成第二电介质层以及位于所述第二电介质层内的多个第二键合金属块，至少部分所述第二键合金属块分别与所述第二硅通孔和所述第四重新布线层电连接。
  30. 根据权利要求29所述的制作方法，其特征在于，在所述第二衬底和所述第四重新布线层之间形成第二电介质层以及位于所述第二电介质层内的多个第二键合金属块，包括：
    在所述第二衬底上形成第三子电介质层和多个第三子键合金属块；所述第三子键合金属块设置于所述第三子电介质层内，且露出于所述第三子电介质层远离所述第二衬底的表面；至少部分所述第三子键合金属块与所述第二硅通孔电连接；
    在所述第四重新布线层上形成第四子电介质层和多个第四子键合金属块；所述第四子键合金属块设置于所述第四子电介质层内，且露出于所述第四子电介质层远离所述第三衬底的表面；至少部分所述第四子键合金属块与所述第四重新布线层电连接；
    其中，所述第二电介质层包括第三子电介质层和第四子电介质层；所述第二键合金属块包括第三子键合金属块和第四子键合金属块。
  31. 根据权利要求29或30所述的制作方法，其特征在于，所述第二硅通孔未穿透所述第二衬底；
    将所述第一芯片和所述第二芯片键合，其中，在所述第一衬底和所述第一重新布线层之间形成第一电介质层以及位于所述第一电介质层内的多个第一键合金属块之后，将所述第二芯片和所述第三芯片键合，其中，在所述第二衬底和所述第四重新布线层之间形成第二电介质层以及位于所述第二电介质层内的多个第二键合金属块之前，所述制作方法还包括：
    从所述第二衬底远离所述第二功能层的一侧，对所述第二衬底进行减薄以露出所述第二硅通孔。
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