TW201705392A - 封裝與其形成方法 - Google Patents

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Abstract

封裝可包括第一晶片，具有相對的第一表面與第二表面；第一RDL，耦接至第一晶片的第一表面；第二晶片，具有相對的第一表面與第二表面，且第二晶片的第一表面面對第一晶片；第二RDL，位於第一晶片與第二晶片之間，並耦接至第二晶片的第一表面；導電通孔，與第二晶片橫向地相鄰，且導電通孔耦接至第二RDL；以及成型化合物，位於第二晶片與導電通孔之間。

Description

封裝與其形成方法
本揭露關於半導體裝置，更特別關於其封裝。
在封裝技術中，再佈線層(如扇出式RDL)可形成於晶粒上，以電性連接至晶粒中的主動裝置。接著可形成輸入/輸出(I/O)連接物如凸塊下金屬化物(UBM)上的焊球，以經由RDL電性連接至晶粒。上述封裝技術的優點在於可形成扇出式封裝。如此一來，再佈線後的晶粒上I/O墊之覆蓋面積可大於晶粒面積，即可增加封裝晶粒表面上封裝的I/O墊數目。
積體扇出式(InFO)封裝越來越普及，特別是結合晶圓級封裝(WLP)技術時。上述技術形成的封裝結構具有高功能密度，不但具有較低成本還具有高效能封裝。
本揭露一實施例提供之封裝，包括：第一晶片，具有相對的第一表面與第二表面；第一RDL，耦接至第一晶片的第一表面；第二晶片，具有相對的第一表面與第二表面，且第二晶片的第一表面面對第一晶片；第二RDL，位於第一晶片與第二晶片之間，並耦接至第二晶片的第一表面；導電通孔，與第二晶片橫向地相鄰，且導電通孔耦接至第二RDL；以及成型化合物，位於第二晶片與導電通孔之間。
本揭露一實施例提供之封裝，包括：正面RDL；背 面RDL；第一晶片，位於正面RDL與背面RDL之間，且第一晶片耦接至正面RDL；第一導電通孔，耦接至背面RDL與正面RDL，並與第一晶片橫向地分開；第二晶片，面對第一晶片，其中背面RDL位於第一晶片與第二晶片之間，且背面RDL耦接至第二晶片；第二導電通孔，耦接至背面RDL，並與第二晶片橫向地分開；以及成型化合物，至少部份地密封第一晶片、背面RDL、第一導電通孔、第二晶片、與第二導電通孔。
本揭露一實施例提供之封裝的形成方法，包括： 形成第一RDL於載體上；將第一晶片置於第一RDL上，且第一晶片電性耦接至第一RDL；將第一晶片密封於第一成型化合物中；形成第二RDL於第一晶片的表面上，且第一晶片位於第一RDL與第二RDL之間；將第二晶片置於第二RDL上，且第二RDL位於第一晶片與第二晶片之間；形成一或多個導電通孔於第二RDL上，上述導電通孔與第二晶片橫向地分開，且上述導電通孔電性耦接至第二RDL；以及將第二晶片與上述導電通孔密封於第二成型化合物中。
A、D、L1、L2、L3、L4‧‧‧橫向尺寸
DL‧‧‧切割線
P‧‧‧間距
100、400‧‧‧封裝
102‧‧‧第一晶片
102a、118a、126a、134a、140a、152a‧‧‧第一表面
102b、118b、126b、134b‧‧‧第二表面
104‧‧‧第一接點墊
106‧‧‧第一導電柱
108‧‧‧第一絕緣層
110‧‧‧第一黏著層
112‧‧‧背面RDL
112c、114c‧‧‧導電結構
112p‧‧‧第一介電層
114‧‧‧正面RDL
114p‧‧‧第二介電層
116‧‧‧第一導電通孔
118‧‧‧第二晶片
120‧‧‧第二接點墊
122‧‧‧第二導電柱
124‧‧‧第二絕緣層
126‧‧‧第三晶片
128‧‧‧第三接點墊
130‧‧‧第三導電柱
132‧‧‧第三絕緣層
134‧‧‧成型化合物
136‧‧‧第二黏著層
138‧‧‧第二導電通孔
138a、150a‧‧‧第一端
138b、150b‧‧‧第二端
140‧‧‧第四晶片
142‧‧‧第一導電單元
144‧‧‧第四接點墊
146‧‧‧第一UBM
148‧‧‧第四絕緣層
150‧‧‧第三導電通孔
152‧‧‧第五晶片
154‧‧‧第二導電單元
156‧‧‧第五接點墊
158‧‧‧第二UBM
160‧‧‧第五絕緣層
162‧‧‧外部連接物
164‧‧‧UBM
200‧‧‧部份
202‧‧‧開口
304‧‧‧第一載體
304-1‧‧‧第一部份
304-2‧‧‧第二部份
306‧‧‧第一薄化製程
308‧‧‧第二薄化製程
310‧‧‧切割帶
312‧‧‧流體
402‧‧‧散熱器
404‧‧‧第三黏著層
602‧‧‧第三薄化製程
604‧‧‧第四薄化製程
第1圖係一實施例中，多晶片封裝之示意圖。
第2圖係一實施例中，第1圖所示之多晶片封裝的部份放大圖。
第3A至3P圖係一實施例中，第1圖之多晶片封裝的形成方法之流程。
第4圖係一實施例中，含有散熱器之多晶片封裝的示意圖。
第5A至5B圖係一實施例中，第4圖之多晶片封裝的形成方法之流程。
第6A至6N圖係一實施例中，第1圖之多晶片封裝的形成方法之流程。
下述內容提供的不同實施例可實施本發明的不同 結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種實例將重複標號及/或符號以簡化並清楚說明。不同實施例中具有相同標號的元件並不必然具有相同的對應關係及/或排列。
此外，空間性的相對用語如「下方」、「其下」、 「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。 元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
第1圖係一或多實施例中，含有多個晶片之封裝100之示意圖。在一例中，封裝100可具有多晶片扇出式封裝。封裝100可具有第一晶片102、第二晶片118、第三晶片126、第四晶片140、與第五晶片152包含於單一封裝中。封裝100中的每一晶片可進行一或多種功能測試(如電性連接與應力測試)，並通過這些功能測試。在此例中，第一晶片102、第二晶片118、 第三晶片126、第四晶片140、與第五晶片152可為良品晶粒(KGD)。
第一晶片102可包含半導體晶粒，並可為任何種類 的積體電路。在一例中，第一晶片102可包含處理器晶片、邏輯晶片、記憶晶片、類比晶片、數位晶片、混合訊號裝置、影像裝置、MEMS裝置、上述之組合、或類似物。在其他例中，第一晶片102可為晶片系統(SoC)積體電路，其可包含數位、類比、混合訊號、及/或射頻功能於單一晶片基板上。
第一晶片102可包含基板、一或多個主動裝置、與 內連線結構。第1圖未圖示第一晶片102之基板、一或多個主動裝置、與內連線結構以簡化圖式。第一晶片102之基板可為基體矽基板、但亦可採用其它半導體材料如III族元素、IV族元素、或V族元素。在其他實施例中，基板可為絕緣層上矽基板、絕緣層上鍺基板、或類似物。
第一晶片102之一或多個主動裝置可形成於第一 晶片102之基板之中及/或之上，且主動裝置的形成方法可為合適的半導體製程。在一例中，上述主動裝置可包含一或多個電晶體。第一晶片102之內連線結構可形成於第一晶片102之基板與主動裝置上。內連線結構可電性連接第一晶片102之主動裝置，以形成功能電路於第一晶片102中。
內連線結構可包含一或多個層間介電(ILD)層及/ 或一或多個金屬間介電(IMD)層與形成其中的導電結構。第一晶片102之內連線結構的形成方法可為形成一或多個ILD層及/或IMD層於第一晶片102之基板上(比如旋轉塗佈或沉積製 程)，圖案化一或多個ILD層及/或IMD層以形成開口於其中(比如光微影與蝕刻製程)，以及形成導電結構於一或多個ILD層及/或IMD層之開口中(比如沉積晶種層於圖案化之ILD層及/或IMD層中，將導電材料填到超過ILD層及/或IMD層，之後再平坦化)。導電結構可包含或可為導電線路及/或通孔，其可包含導電材料如銅、鋁、鎢、上述之組合、或類似物。一或多個ILD層及/或IMD層可包含或由下述物質組成：低介電常數介電材料(介電常數小於或等於約4.0，甚至小於或等於約2.8)位於導電結構之間。在某些實施例中，內連線結構之一或多個ILD層及/或IMD層可包含或由下述物質組成：氧化矽、SiCOH、未掺雜之氧化矽玻璃(USG)、或類似物。
在一例中，第一晶片102可包含輸入/輸出(I/O)結構 於第一晶片102之內連線結構上。舉例來說，第一晶片102可包含多個第一接點墊104作為第一晶片102之I/O結構。第一接點墊104可形成於第一晶片102之第一表面102a(如主動表面)。第一接點墊104可包含或由下述物質組成：導電材料如鋁、銅、或類似物。第一接點墊104之形成方法可為任何合適製程如沉積與蝕刻、鑲嵌或雙鑲嵌、或適用於任何合適導電材料的其他合適製程。在第1圖所示之例子中，第一接點墊104遠離第一晶片102的表面，與第一晶片102之第一表面102a實質上共平面。 然而在另一例中，第一接點墊104可形成於第一晶片102之第一表面102a上。第一接點墊104可經由第一晶片102之內連線結構中的多種導電結構，電性連接至第一晶片102之主動裝置。
封裝100亦可包含多個第一導電柱106於第一接點 墊104上並與其電性連接。舉例來說，個別的第一導電柱106位於個別的第一接點墊104上。第一導電柱106可包含或由下述物質組成：銅、鎢、上述之組合、或類似物。
封裝100可包含第一絕緣層108於第一晶片102之 第一表面102a上。第一絕緣層108可進一步圍繞第一導電柱106。第一絕緣層108其遠離第一晶片102之第一表面102a的表面，可與第一導電柱106其遠離第一晶片102之第一表面102a的表面實質上共平面，如第1圖所示。第一絕緣層108可包含或由下述物質組成：絕緣材料如聚亞醯胺(PI)、聚苯并噁唑(PBO)、苯并環丁烯(BCB)、環氧樹脂、矽酮、丙烯酸酯、奈比填充的酚樹脂、矽氧烷、氟化高分子、聚降冰片烯、或類似物。
在一實施例中，第一絕緣層108之形成方法可為塗 佈或沉積合適的絕緣材料(如PI、PBO、或類似物)於第一晶片102的第一表面102a上，並圖案化絕緣材料以形成開口於其中(比如光微影與蝕刻製程)。接著可將導電材料填入圖案化之第一絕緣層108之開口中，以形成第一導電柱106於圖案化之第一絕緣層108之開口中。將導電材料填入圖案化之第一絕緣層108之開口中的方法可包含：沉積晶種層於開口中，並電鍍導電材料至開口(比如電-化學電鍍、無電電鍍、或類似方法)。導電材料可超出圖案化之第一絕緣層108之開口，再進行平坦化製程(如蝕刻製程或化學機械抛光(CMP)製程)以移除超出第一絕緣層108之多餘部份的導電材料，即形成第一導電柱106。
在另一實施例中，第一導電柱106可完全形成於第 一接點墊104上，且其形成方法可為電-化學電鍍、無電電鍍、 或類似方法。接著可形成第一絕緣層108於第一晶片102之第一表面102a及第一導電柱106上，其形成方法可為塗佈或沉積製程。此步驟可覆蓋第一晶片102之第一表面102a，與第一導電柱106其遠離第一晶片102之第一表面102a的表面。接著可平坦化(如CMP製程或蝕刻製程)第一絕緣層108，以露出第一導電柱106其遠離第一晶片102之第一表面102a的表面。
第一晶片102可具有與第一表面102a相對之第二 表面102b。在一例中，第一晶片102之第二表面102b可為第一晶片102的背面。第一晶片102之第二表面102b可貼合至第一黏著層110，且第一黏著層110可包含膠、高分子材料、晶粒貼合膜(DAF)、或類似物。封裝100可包含背面RDL(再佈線層)112形成於第一黏著層110其遠離第一晶片102的一側。在一例中，第一黏著層110可位於第一晶片102之第二表面102b與背面RDL 112之間。第一黏著層110可使第一晶片102貼合至背面RDL 112。如第1圖所示，第一晶片102之橫向尺寸L1(如寬度)小於背面RDL 112之橫向尺寸L2(如寬度)。此外，第一晶片102可位於背面RDL 112之橫向尺寸L2中。
背面RDL 112可包含導電結構112c(如導電線路及/或通孔)形成於一或多個第一介電層112p中。背面RDL 112之第一介電層112p之材料可為任何合適的絕緣及/或高分子材料如PI、PBO、BCB、環氧樹脂、矽酮、丙烯酸酯、奈米填充之酚樹脂、矽氧烷、氟化高分子、聚降冰片烯、或類似物，且其形成方法可為任何合適方法如旋轉塗佈、濺鍍、或類似方法。形成導電結構112c於一或多個第一介電層112p中的方法包 含：圖案化一或多個第一介電層112p(比如光微影與蝕刻製程)，以及形成導電結構112c於圖案化之第一介電層112p中(比如鑲嵌及/或雙鑲嵌製程)。導電結構112c可設計以形成用於其他電性構件(如其他晶片)之功能電路及/或I/O結構，且功能電路及/或I/O結構可電性連接至第一晶片102(或後述之第二晶片118、第三晶片126、第四晶片140、與第五晶片152)。
封裝100亦包含正面RDL 114，其包含但不限於與 背面RDL 112實質上相同的組成與形成方法。舉例來說，正面RDL 114可包含導電結構114c(如導電線路與通孔)形成於一或多個第二介電層114p中。導電結構114c可經由第一導電柱106電性連接至第一晶片102。如第1圖所示，個別的正面RDL 114之導電結構114c可接觸(物理接觸及/或電性接觸)個別的第一導電柱106。此外，個別的導電結構114c可自個別的第一導電柱106向外橫向延伸。綜上所述，自第一導電柱106形成之電性連接可藉由正面RDL 114達到扇出結構。如此一來，正面RDL 114亦可稱作正面扇出結構。如第1圖所示，正面RDL 114可具有橫向尺寸L3，其可大於第一晶片102之橫向尺寸L1與背面RDL 112之橫向尺寸L2。
正面RDL 114與背面RDL 112可經由一或多個第一 導電通孔116互相電性連接，且第一導電通孔116與第一晶片102橫向相鄰。一或多個第一導電通孔116可位於背面RDL 112之橫向尺寸L2中，如第1圖所示。在第1圖之例子中只有兩個第一導電通孔116，一者對應第一晶片102左側，而另一者對應第一晶片102右側。然而其他例子中，第一導電通孔116之數目可 小於2(比如1)或大於2(比如3、4、5、6、或更多)。一或多個第一導電通孔116包含之材料可與第一接點墊104之材料類似。在第1圖所示之例子中，一或多個第一導電通孔116可延伸到至少部份的背面RDL 112及/或正面RDL 114中，以物理接觸及/或電性接觸背面RDL 112之導電結構112c及/或正面RDL 114之導電結構114c。
封裝100可包含第二晶片118，其可位於背面RDL 112其遠離第一晶片102之一側。第二晶片118可包含半導體晶粒，並可為任何種類的積體電路。在一例中，第二晶片118可包含處理器晶片、邏輯晶片、記憶晶片(如動態隨機存取記憶晶片)、類比晶片、數位晶片、混合訊號裝置、影像裝置、MEMS裝置、上述之組合、或類似物。
與第一晶片102類似，第二晶片118可包含基板、 一或多個主動裝置、與內連線結構。第1圖亦未圖示第二晶片118之基板、一或多個主動裝置、與內連線結構以簡化圖式。 第二晶片118之基板材料可與第一晶片102之基板材料類似。第二晶片118之一或多個主動裝置可形成於第二晶片118之基板之中及/或之上，且主動裝置的形成方法可為合適的半導體製程。在一例中，上述主動裝置可包含一或多個電晶體。第二晶片118之內連線結構可形成於第二晶片118之基板與主動裝置上。內連線結構可電性連接第一晶片118之主動裝置，以形成功能電路。內連線結構可包含一或多個層間介電(ILD)層及/或一或多個金屬間介電(IMD)層與形成其中的導電結構。第二晶片118之一或多個ILD層及/或IMD層之材料與形成方法，可與 第一晶片102之一或多個ILD層及/或IMD層之材料與形成方法類似。此外，第二晶片118之一或多個ILD層及/或IMD層中導電結構包含之材料與形成方法，可與第一晶片102之一或多個ILD層及/或IMD層中導電結構之材料與形成方法類似。
在一例中，第二晶片118可包含輸入/輸出(I/O)結構 於第二晶片118之內連線結構上。舉例來說，第二晶片118可包含多個第二接點墊120作為第二晶片118之I/O結構。第二接點墊120可形成於第二晶片118之第一表面118a(如主動表面)。第二接點墊120包含之材料可與第一接點墊104之材料類似，且第二接點墊120之形成製程可與第一接點墊104之形成製程類似。
在第1圖所示之例子中，第二接點墊120遠離第二 晶片118的表面，與第二晶片118之第一表面118a實質上共平面。然而在另一例中，第二接點墊120可形成於第二晶片118之第一表面118a上。第二接點墊120可經由第二晶片118之內連線結構中的多種導電結構，電性連接至第二晶片118之主動裝置。
封裝100亦可包含多個第二導電柱122於第二接點 墊120上並與其電性連接。舉例來說，個別的第二導電柱122位於個別的第二接點墊120上。第二導電柱122包含之材料可與第一導電柱106之材料類似。
封裝100可包含第二絕緣層124於第二晶片118之 第一表面118a上。第二絕緣層124可位於第二晶片118之第一表面118a與背面RDL 112之間。第二絕緣層124可進一步圍繞第二導電柱122。第二絕緣層124其遠離第二晶片118之第一表面118a的表面，可與第一導電柱122其遠離第二晶片118之第一表 面118a的表面實質上共平面，如第1圖所示。第二絕緣層124包含之材料可與第一絕緣層108類似。
在一實施例中，第二絕緣層124之形成方法可為塗 佈或沉積合適的絕緣材料(如PI、PBO、或類似物)於第二晶片118的第一表面118a上，並圖案化絕緣材料以形成開口於其中(比如光微影與蝕刻製程)。接著可將導電材料填入圖案化之第二絕緣層124之開口中，以形成第二導電柱122於圖案化之第二絕緣層124之開口中。將導電材料填入圖案化之第二絕緣層124之開口中的方法可包含：沉積晶種層於開口中，並電鍍導電材料至開口(比如電-化學電鍍、無電電鍍、或類似方法)。導電材料可超出圖案化之第二絕緣層124之開口，再進行平坦化製程(如蝕刻製程或化學機械抛光(CMP)製程)以移除超出第二絕緣層124之多餘部份的導電材料，即形成第二導電柱122。
在另一實施例中，第二導電柱122可完全形成於第 二接點墊120上，且其形成方法可為電-化學電鍍、無電電鍍、或類似方法。接著可形成第二絕緣層124於第二晶片118之第一表面118a及第二導電柱122上，其形成方法可為塗佈或沉積製程。此步驟可覆蓋第二晶片118之第一表面118a，與第二導電柱122其遠離第二晶片118之第一表面118a的表面。接著可平坦化(如CMP製程或蝕刻製程)第二絕緣層124，以露出第二導電柱122其遠離第二晶片118之第一表面118a的表面。
如第1圖所示，背面RDL 112之個別導電結構112c 可物理接觸及/或電性接觸個別的第二導電柱122。此外，個別的導電結構112c可自個別的第二導電柱122向外橫向延伸(比 如朝一或多個第一導電通孔116延伸)。此外，個別的導電結構112c可耦接(物理耦接及/或電性耦接)至一或多個第一導電通孔116，使第二晶片118電性連接至一或多個第一導電通孔116。綜上所述，自第二導電柱122形成之電性連接可藉由背面RDL 112達到扇出結構。如此一來，背面RDL 112亦可稱作正面扇出結構。此外，第二晶片118可經由第二導電柱122、背面RDL 112、一或多個第一導電通孔116、正面RDL 114、與第一導電柱106電性連接至第一晶片102。
封裝100亦包含第三晶片126，其可位於背面RDL 112遠離第一晶片102之一側。如第1圖所示，第三晶片126與第二晶片118橫向分隔。第三晶片126可包含半導體晶粒，並可為任何種類的積體電路。在一例中，第三晶片126可包含處理器晶片、邏輯晶片、記憶晶片(如動態隨機存取記憶晶片)、類比晶片、數位晶片、混合訊號裝置、影像裝置、MEMS裝置、上述之組合、或類似物。
與第一晶片102及第二晶片118類似，第三晶片126 可包含基板、一或多個主動裝置、與內連線結構。第1圖未圖示第三晶片126之基板、一或多個主動裝置、與內連線結構以簡化圖式。第三晶片126之基板材料可與第一晶片102之基板材料類似。第三晶片126之一或多個主動裝置可形成於第三晶片126之基板之中及/或之上，且主動裝置的形成方法可為合適的半導體製程。在一例中，上述主動裝置可包含一或多個電晶體。第三晶片126之內連線結構可形成於第三晶片126之基板與主動裝置上。內連線結構可電性連接第三晶片126之主動裝 置，以形成功能電路。內連線結構可包含一或多個層間介電(ILD)層及/或一或多個金屬間介電(IMD)層與形成其中的導電結構。第三晶片126之一或多個ILD層及/或IMD層之材料與形成方法，可與第一晶片102之一或多個ILD層及/或IMD層之材料與形成方法類似。此外，第三晶片126之一或多個ILD層及/或IMD層中導電結構包含之材料與形成方法，可與第一晶片102之一或多個ILD層及/或IMD層中導電結構之材料與形成方法類似。
在一例中，第三晶片126可包含輸入/輸出(I/O)結構 於第三晶片126之內連線結構上。舉例來說，第三晶片126可包含多個第三接點墊128作為第三晶片126之I/O結構。第三接點墊128可形成於第三晶片126之第一表面126a(如主動表面)。第三接點墊128包含之材料可與第一接點墊104之材料類似，且第三接點墊128之形成製程可與第一接點墊104之形成製程類似。
在第1圖所示之例子中，第三接點墊128遠離第三 晶片126的表面，與第三晶片126之第一表面126a實質上共平面。然而在另一例中，第三接點墊128可形成於第三晶片126之第一表面126a上。第三接點墊128可經由第三晶片126之內連線結構中的多種導電結構，電性連接至第三晶片126之主動裝置。
封裝100亦可包含多個第三導電柱130於第三接點 墊128上並與其電性連接。舉例來說，個別的第三導電柱130位於個別的第三接點墊128上。第三導電柱130包含之材料可與第一導電柱106之材料類似。
封裝100可包含第三絕緣層132於第三晶片126之 第一表面126a上。第三絕緣層132可位於第三晶片126之第一表面126a與背面RDL 112之間。第三絕緣層132可進一步圍繞第三導電柱130。第三絕緣層132其遠離第三晶片126之第一表面126a的表面，可與第三導電柱130其遠離第三晶片126之第一表面126a的表面實質上共平面，如第1圖所示。第三絕緣層132包含之材料可與第一絕緣層108類似。
在一實施例中，第三絕緣層132之形成方法可為塗 佈或沉積合適的絕緣材料(如PI、PBO、或類似物)於第三晶片126的第一表面126a上，並圖案化絕緣材料以形成開口於其中(比如光微影與蝕刻製程)。接著可將導電材料填入圖案化之第三絕緣層132之開口中，以形成第三導電柱130於圖案化之第三絕緣層132之開口中。將導電材料填入圖案化之第三絕緣層132之開口中的方法可包含：沉積晶種層於開口中，並電鍍導電材料至開口(比如電-化學電鍍、無電電鍍、或類似方法)。導電材料可超出圖案化之第三絕緣層132之開口，再進行平坦化製程(如蝕刻製程或化學機械抛光(CMP)製程)以移除超出第三絕緣層132之多餘部份的導電材料，即形成第三導電柱130。
在另一實施例中，第三導電柱130可完全形成於第 三接點墊128上，且其形成方法可為電-化學電鍍、無電電鍍、或類似方法。接著可形成第三絕緣層132於第三晶片126之第一表面126a及第三導電柱130上，其形成方法可為塗佈或沉積製程。此步驟可覆蓋第三晶片126之第一表面126a，與第三導電柱130其遠離第三晶片126之第一表面126a的表面。接著可平坦化(如CMP製程或蝕刻製程)第三絕緣層132，以露出第三導電柱 130其遠離第三晶片126之第一表面126a的表面。
如第1圖所示，背面RDL 112之個別導電結構112c 可物理接觸及/或電性接觸個別的第三導電柱130。此外，個別的導電結構112c可自個別的第三導電柱130向外橫向延伸(比如朝一或多個第一導電通孔116延伸)。此外，個別的導電結構112c可耦接(物理耦接及/或電性耦接)至一或多個第一導電通孔116，使第三晶片126電性連接至一或多個第一導電通孔116。綜上所述，自第三導電柱130形成之電性連接可藉由背面RDL 112達到扇出結構。此外，第三晶片126可經由第三導電柱130、背面RDL 112、一或多個第一導電通孔116、正面RDL 114、與第一導電柱106電性連接至第一晶片102。
封裝100可包含成型化合物134，其密封(如完全密 封)第一晶片102與一或多個第一導電通孔116。成型化合物134可額外密封(如完全密封)背面RDL 112、第二晶片118、與第三晶片126。成型化合物134可額外位於(比如橫向地位於)第二晶片118與第三晶片126之間。成型化合物134可包含任何合適材料如環氧樹脂、成型底填物、或類似物。模塑化合物134可具有第一表面134a於正面RDL114其可能延伸之部份上。此外在某些實施例中(如第1圖所示之例子)，成型化合物134之第一表面134a，與第一絕緣層108遠離第一晶片102之表面實質上共平面。如第1圖所示，成型化合物134可具有與第一表面134a相對之第二表面134b。在某些實施例中(如第1圖所示之例子)，成型化合物134之第二表面134b，可與第二晶片118之第二表面118b及/或第三晶片之第二表面126b實質上共平面。如第1圖所示之 例子，成型化合物134可具有橫向尺寸L4，其與正面RDL 114之橫向尺寸L3實質上相同。
封裝100可包含第二黏著層136，其可包含與第一 黏著層110類似的材料。成型化合物134之第二表面134b、第二晶片118之第二表面118b、與第三晶片126之第二表面126b可貼合至第二黏著層136。封裝100可包含一或多個第二導電通孔138，其與第二晶片118橫向相鄰。在一例中，一或多個第二導電通孔138與第二晶片118之一側(遠離第三晶片126之一側)橫向分隔。一或多個第二導電通孔138可位於成型化合物134中，亦可位於背面RDL 112之橫向尺寸L2中。在第1圖之例子中只有兩個第二導電通孔138。然而其他例子中，第二導電通孔138之數目可小於2(比如1)或大於2(比如3、4、5、6、或更多)。 一或多個第二導電通孔138包含之材料可與第一接點墊104之材料類似。在第1圖所示之例子中，一或多個第二導電通孔138之第一端138a可延伸到至少部份的背面RDL 112，以物理接觸及/或電性接觸背面RDL 112之導電結構112c。
如第1圖所示，一或多個第二導電通孔138可具有 與第一端138a相對之第二端138b。第二導電通孔138之第二端138b，可與成型化合物134之第二表面134b實質上共平面。此外，延伸穿過第二黏著層136之一或多個開口(未圖示於第1圖中，請見第2圖)可露出一或多個第二導電通孔138之第二端138b。一或多個第一導電單元142可位於第二黏著層136之一或多個開口中，並接觸(如電性接觸及/或物理接觸)一或多個第二導電通孔138之第二端138b。一或多個第一導電單元142可包含 錫、鉛、銅、金、銀、鋅、鉍、鎂、銻、銦、或上述之合金。 一或多個第一導電單元142可使一或多個第二導電通孔138耦接(如電性耦接)至第四晶片140，而第四晶片140可位於第二黏著層136其遠離成型化合物134之一側。
第四晶片140可包含電子裝置如被動裝置(例如積 體被動裝置)，但亦可能包含其他裝置。在一例中，第四晶片140可包含處理器晶片、邏輯晶片、記憶晶片(如動態隨機存取記憶晶片)、類比晶片、數位晶片、混合訊號裝置、影像裝置、MEMS裝置、上述之組合、或類似物。第四晶片140可包含多個第四接點墊144形成於第四晶片140之第一表面140a(如主動表面)。第四接點墊144包含之材料與形成方法，與第一接點墊104之材料與形成方法類似。第四晶片140可經由第四接點墊144與多個第一UBM(凸塊下金屬化物)146耦接至一或多個第一導電單元142，且第一UBM 146位於第四接點墊144與一或多個第一導電單元142之間。第一UBM 146包含之材料與形成製程，可與第一接點墊104之材料與形成製程類似。
如第1圖所示，第四接點墊144與多個第一UBM 146 可位於第四絕緣層148(如氧化物層及/或氮化物層)中。如此一來，第四晶片140可經由一或多個第二導電通孔138、背面RDL 112、一或多個第一導電通孔116、正面RDL 114、與第一導電柱106電性連接至第一晶片102。此外，第四晶片140可經由一或多個第二導電通孔138、背面RDL 112、與第二導電柱122電性連接至第二晶片118。此外，第四晶片140可經由一或多個第二導電通孔138、背面RDL 112、與第三導電柱130電性連接至 第三晶片126。在某些實施例中，底填物(未圖示於第1圖中)可位於第四絕緣層148與第二黏著層136之間。在此實施例中，底填物可密封一或多個第一導電單元142。
如第1圖所示，第四晶片140不受成型化合物134密 封，且位於第二黏著層136其遠離成型化物合134之一側。如此一來，未密封於成型化合物134中的晶片(如第四晶片140)可放置於封裝100的背面之上或之中，並電性連接至密封於成型化合物134中的晶片(如第一晶片102、第二晶片118、及/或第三晶片126)。如此一來，封裝100之背面可用以擴充封裝100之功能，並增加封裝100之功能密度及/或積體密度。
封裝100亦可包含一或多個第三導電通孔150，其 與第三晶片126橫向相鄰。在一例中，一或多個第三導電通孔150可與第三晶片126之一側(遠離第二晶片118之一側)橫向分隔。一或多個第三導電通孔150可位於成型化合物134中，亦可位於背面RDL 112之橫向尺寸L2中。在第1圖之例子中只有兩個第三導電通孔150。然而其他例子中，第三導電通孔150之數目可小於2(比如1)或大於2(比如3、4、5、6、或更多)。一或多個第三導電通孔150包含之材料可與第一接點墊104之材料類似。在第1圖所示之例子中，一或多個第三導電通孔150之第一端150a可延伸到至少部份的背面RDL 112，以物理接觸及/或電性接觸背面RDL 112之導電結構112c。
如第1圖所示，一或多個第三導電通孔150可具有 與第一端150a相對之第二端150b。第三導電通孔150之第二端150b，可與成型化合物134之第二表面134b實質上共平面。此 外，延伸穿過第二黏著層136之一或多個開口(未圖示於第1圖中，請見第2圖)可露出一或多個第三導電通孔150之第二端150b。一或多個第二導電單元154可位於第二黏著層136之一或多個開口中，並接觸(如物理接觸及/或電性接觸)一或多個第三導電通孔150之第二端150b。一或多個第二導電單元154可包含之材料與一或多個第一導電單元142之材料類似。一或多個第二導電單元154可使一或多個第三導電通孔150耦接(如電性耦接)至第五晶片152，而第五晶片152可位於第二黏著層136其遠離成型化合物134之一側。
第五晶片152可包含被動裝置(如積體被動裝置)， 但亦可能包含其他裝置。在一例中，第五晶片152可包含處理器晶片、邏輯晶片、記憶晶片(如動態隨機存取記憶晶片)、類比晶片、數位晶片、混合訊號裝置、影像裝置、MEMS裝置、上述之組合、或類似物。第五晶片152可包含多個第五接點墊156形成於第五晶片152之第一表面152a(如主動表面)。第五接點墊156包含之材料與形成方法，與第一接點墊104之材料與形成方法類似。第五晶片152可經由第五接點墊156與多個第二UBM(凸塊下金屬化物)158耦接至一或多個第二導電單元154，且第二UBM 158位於第五接點墊156與一或多個第二導電單元154之間。第二UBM 158包含之材料與形成製程，可與第一接點墊104之材料與形成製程類似。
如第1圖所示，第五接點墊156與多個第二UBM 158 可位於第五絕緣層160(如氧化物層及/或氮化物層)中。如此一來，第五晶片152可經由一或多個第三導電通孔150、背面RDL 112、一或多個第一導電通孔116、正面RDL 114、與第一導電柱106電性連接至第一晶片102。此外，第五晶片152可經由一或多個第三導電通孔150、背面RDL 112、與第二導電柱122電性連接至第二晶片118。此外，第五晶片152可經由一或多個第三導電通孔150、背面RDL 112、與第三導電柱130電性連接至第三晶片126。此外，第五晶片152與第四晶片140可經由一或多個第三導電柱150、背面RDL 112、與一或多個第二導電通孔138彼此電性連接。在某些實施例中，底填物(未圖示於第1圖中)可位於第五絕緣層160與第二黏著層136之間。在此實施例中，底填物可密封一或多個第二導電單元154。
如第1圖所示，第五晶片152不受成型化合物134密 封，且位於第二黏著層136其遠離成型化物合134之一側。如此一來，未密封於成型化合物134中的晶片(如第五晶片152)可放置於封裝100的背面之上或之中，並電性連接至密封於成型化合物134中的晶片(如第一晶片102、第二晶片118、及/或第三晶片126)。如此一來，封裝100之背面可用以擴充封裝100之功能，並增加封裝100之功能密度及/或積體密度。
封裝100可包含額外封裝結構如多個外部連接物 162，其可位於正面RDL 114上。位於UBM 164上的外部連接物162可為球柵陣列(BGA)、控制塌陷之晶片連接物(C4)凸塊、或類似物，且UBM 164可形成於正面RDL 114上(比如位於正面RDL 114之導電結構114c上)。外部連接物162可經由正面RDL 114電性連接至第一晶片102。外部連接物162可用以使封裝100電性連接至其他封裝構件(如其他裝置晶粒、中介物、封裝基 板、印刷電路板、主機板、或類似物)。
第2圖係一或多個實施例中，第1圖中封裝100之部 份200的放大圖。如第2圖所示，第二黏著層136可具有一或多個開口202延伸穿過第二黏著層136。一或多個開口202可露出一或多個第三導電通孔150之第二端150b。如第2圖所示，每一第三導電通孔150可具有橫向尺寸D(如寬度或直徑)，其可介於約80微米至約120微米之間，但亦可為其他可能範圍。此外，開口202所露出之第三導電通孔150的部份第二端150b具有橫向尺寸A，且橫向尺寸A小於橫向尺寸D。在一例中，小於第三導電通孔150之橫向尺寸D之橫向尺寸A，可介於約15微米至約20微米之間，但亦可為其他可能範圍。在多個第三導電通孔150的實施例(如第2圖所示之例子)中，第三導電通孔150之間的間距P實質上等於第五接合墊156之間的間距。在一例中，第三導電通孔150之間的間距P可介於約200微米至約400微米之間，但亦可為其他可能範圍。
上述之第三導電通孔150的結構亦可用於第二導 電通孔138。在一例中，第二導電通孔138之寬度或半徑與第三導電通孔150之橫向尺寸D實質上相同。此外，第二黏著層136之開口露出之第二導電通孔138的部份第二端138b，其橫向尺寸與與橫向尺寸A實質上相同。此外，在多個第二導電通孔138之實施例(如第1圖所示之例子)中，第二導電通孔138之間的間距可與前述之間距P實質上相同。
第3A至3P圖係一或多個實施例中，多晶片之封裝 100的形成方法之流程。為清楚說明，將簡化第3A至3P圖中的 多晶片的封裝100。如第3A圖所示，可形成第二黏著層136於第一載體304上，比如以滾筒將第二黏著層136貼合至第一載體304。第一載體304可提供後續製程步驟形成的封裝100中結構所需的暫時機械與結構支撐。舉例來說，第一載體304可包含玻璃、矽、氧化矽、氧化鋁、或類似物。舉例來說，第一載體304可為載體晶圓，且多個封裝100可形成於第一載體304上。 在一例中，封裝100之第一者可形成於第一載板304之第一部份304-1中，而封裝100之第二者可形成於第一載板304之第二部份304-2中。
如第3B圖所示，形成一或多個第二導電通孔138與 一或多的第三導電通孔150，於第一載體304之第一部份304-1與第二部份304-2中的第二黏著層136上。一或多個第二導電通孔138與第三導電通孔150之形成方法可為任何合適技術(如電鍍)。在某些實施例中，對應第二導電通孔138與第三導電通孔150之開口的位置可形成於第二黏著層136中，且開口的形成方法可為鑽孔製程。接著可形成晶種層於開口中，再將一或多個第二導電通孔138與一或多個第三導電通孔150電鍍於晶種層上。上述導電通孔的形成製程亦可為濺鍍、蒸鍍、PECVD、及/或類似方法，端視所需的材料而定。
如第3C圖所示，形成第二晶片118與第三晶片126 於第一載體304之第一部份304-1與第二部份304-2中的第二黏著層136上。第二晶片118與第三晶片126可彼此橫向分隔，第二晶片118可與一或多個第二導電通孔138相鄰，且第三晶片126可與一或多個第三導電通孔150相鄰。如第3C圖所示，第二 絕緣層124可形成於第二晶片118之第一表面118a上，而第三絕緣層132可形成於第三晶片126之第一表面126a上。第二導電柱122與第三導電柱130各自位於第二絕緣層124與第三絕緣層132中。為清楚說明，第3C圖省略第二導電柱122與第三導電柱130。
在第3B與3C圖所示之例子中，先形成一或多個第 二導電通孔138與第三導電通孔150，再將第二晶片118與第三晶片126貼合至第二黏著層136。然而上述順序僅用以說明，其他實施例可先將第二晶片118與第三晶片126貼合至第二黏著層136，再形成一或多個第二導電通孔138與第三導電通孔150。
如第3D圖所示，可形成成型化合物134於第一載體 304之第一部份304-1與第二部份304-2中的第二晶片118與第三晶片126上。成型化合物134可圍繞一或多個第二導電通孔138與一或多個第二導電通孔150並位於其上。在某些實施例中，成型化合物134之定型或模塑的的方法，可在施加成型化合物134時採用具有邊界或其他結構之模具(未圖示)，以容納成型化合物134。上述模具可施加壓力至圍繞第二晶片118、第三晶片126、一或多個第二導電通孔138、與一或多個第三導電通孔150且位於其上之成型化物134，使成型化合物134進入開口與凹陷中，並避免氣隙或類似物形成於於成型化合物134中。
如第3E圖所示，進行第一薄化製程306於成型化合 物134上，以露出一或多個第二導電通孔138之第一端138a與一或多個第三導電通孔150之第一端150a。第一薄化製程306亦露出第二絕緣層124中的第二導電柱122與第三絕緣層132中的第 三導電柱130。第一薄化製程306可為蝕刻製程及/或平坦化製程(如機械研磨製程或化學機械抛光(CMP)製程)。
如第3F圖所示，可形成背面RDL 112於第一載體 304之第一部份304-1與第二部份304-2中的一或多個第二導電通孔138、一或多個第三導電通孔150、第二晶片118、與第三晶片126上。背面RDL 112的形成方法可為第1圖之相關說明中的一或多道製程。背面RDL 112之導電結構112c可耦接(如電性耦接及/或物理耦接)至一或多個第二導電通孔138、一或多個第三導電通孔150、第二導電柱122、與第三導電柱130。為清楚說明，第3F圖省略背面RDL 112之導電結構112c。
如第3G圖所示，可形成一或多個第一導電通孔116 於第一載體304之第一部份304-1與第二部份304-2中的背面RDL 112上，且其形成方法與一或多個第二導電通孔138及一或多個第三導電通孔150之形成方法類似。一或多個第一導電通孔116可耦接(如電性耦接及/或物理耦接)至背面RDL 112之導電結構112c。在一例中，可先露出背面RDL 112之某些導電結構112c(比如以雷射開孔製程及/或蝕刻製程)，再形成一或多個第一導電通孔116於背面RDL 112其露出的導電結構112c上。
如第3H圖所示，將第一晶片102置於(比如先取後 放)第一載體304之第一部份304-1與第二部份304-2中的背面RDL 112上，且第一晶片102位於與一或多個第一導電通孔116橫向相鄰處。如第3H圖所示，第一晶片102之第二表面102b可具有第一黏著層110位於其上。如此一來，第一晶片102可經由第一黏著層110貼合至背面RDL 112。如第3H圖所示，第一絕 緣層108可形成於第一晶片102之第一表面102a上。第一導電柱106係位於第一絕緣層108中。為清楚說明，第3H圖省略第一導電柱106。
在第3G與3H圖的例子中，先形成一或多個第一導 電通孔116後，再採用第一黏著層110將第一晶片102貼合至背面RDL 112。然而上述步驟順序僅用以說明，在其他實施例中可先將第一晶片102貼合至背面RDL 112，再形成一或多個第一導電通孔116。
如第3I圖所示，可形成成型化合物134於第一載體 304之第一部份304-1與第二部份304-2中的第一晶片102與一或多個第一導電通孔116上，其形成方法可為第3D圖所述之一或多道製程。此外，成型化合物134可完全密封背面RDL 112。
如第3J圖所示，可進行第二薄化製程於成型化合物 134上，以露出一或多個第一導電通孔116與第一絕緣層108中的第一導電柱106。第二薄化製程308可與前述之第一薄化製程306類似。
如第3K圖所示，可形成正面RDL 114於第一載體 304之第一部份304-1與第二部份304-2中，且其形成方法可為第1圖之相關說明中的一或多道製程。正面RDL 114之導電結構114c可耦接(如電性耦接及/或物理耦接)至一或多個第一導電通孔116與第一絕緣層108中的第一導電柱106。
如第3L圖所示，可露出第一載板304之第一部份 304-1與第二部份304-2中正面RDL 114的某些導電結構114c，接著可形成外部連接物162於正面RDL 114其露出的導電結構 114c上。上述露出某些導電結構114c的方法可為雷射開孔及/或蝕刻製程，而形成外部連接物162的方法可為BGA放置製程。
如第3M圖所示，翻轉第一載體304後可將外部連接 物162放置(如框置)於切割帶310上。此外，可自第二黏著層136分離第一載體304。舉例來說，可採用熱分離製程或雷射分離製程，端視第二黏著層136選擇之黏著劑或DAF而定。如此一來，第二黏著層136覆蓋一或多個第二導電通孔138之第二端138b與一或多個第三導電通孔150之第二端150b。
在下述步驟中，可露出一或多個第二導電通孔138 之第二端138b與一或多個第三導電通孔150之第二端150b，以利形成接點(如物理接點及/或電性接點)至第二端138b與150b。舉例來說，如第3N圖所示，可形成一或多個開口202於第二黏著層136中(比如鑽孔製程)，以露出一或多個第二導電通孔138之第二端138b與一或多個第三導電通孔150之第二端150b。一或多個開口202可對準一或多個第二導電通孔138之第二端138b與一或多個第三導電通孔150之第二端150b。一或多個開口202之形成方法可為雷射開口及/或蝕刻製程，但亦可為其他可能製程。如第2圖之前述內容，一或多個開口202所露出的一或多個第二導電通孔138之部份第二端138b(與一或多個第三導電通孔150之部份第二端150b)，可具有介於約15微米與約20微米之間的橫向尺寸A。上述橫向尺寸A小於一或多個第三導電通孔150與一或多個第二導電通孔138之橫向尺寸D。
如第3O圖所示，可形成一或多個第一導電單元142 於第四晶片140之第四接點墊144上。同樣地，可形成一或多個 第二導電單元154於第五晶片152之第五接點墊156上。在某些實施例(如第3O圖所示之例子)中，可將一或多個第一導電單元142浸入流體312，使一或多個第一導電單元142其遠離第四晶片140之表面上塗佈流體312。同樣地，可將一或多個第二導電單元154浸入流體312，使一或多個第二導電單元154其遠離第五晶片152之表面上塗佈流體312。
如第3P圖所示，可採用一或多個第一導電單元142 將第四晶片140耦接(如電性耦接)至一或多個第二導電通孔138之第二端138b。在一例中，可取第四晶片140後將其置於一或多個開口202上，且開口202露出一或多個第二導電通孔138之第二端138b。之後可將一或多個第一導電單元142置入一或多個開口202中，並進行再流動製程使第四晶片140接觸(如電性接觸)一或多個第二導電通孔138，即一或多個第一導電元件142耦接至一或多個第二導電通孔138。接著清除一或多個第一導電單元142上的流體。
同樣地，可採用一或多個第二導電單元154將第五 晶片152耦接(如電性耦接)至一或多個第三導電通孔150之第二端150b。在一例中，可取第五晶片152後將其置於一或多個開口202上，且開口202露出一或多個第三導電通孔150之第二端150b。之後可將一或多個第二導電單元154置入一或多個開口202中，並進行再流動製程使第五晶片152接觸(如電性接觸)一或多個第三導電通孔150，即一或多個第二導電元件154耦接至一或多個第三導電通孔150。接著清除一或多個第二導電單元154上的流體。
之後可沿著切割線DL，將第3P圖中的結構切割成 多個封裝，且每一封裝均與第1圖所示之封裝100相同。如第1圖之相關內容所述，第四晶片140與第五晶片152不受成型化合物134影響，且可位於第二黏著層136其遠離成型化合物134之一側。如此一來，成型化合物134未密封之晶片(如第四晶片140與第五晶片152)可放置於封裝100其背面之上或之中，並電性連接至密封於成型化合物134中的晶片(如第一晶片102、第二晶片118、及/或第三晶片126)。如此一來，封裝100之背面可擴充封裝100的功能，必增加封裝100之功能密度及/或積體密度。
上述例子將晶片放置於封裝100之背面上，並使放 置的晶片電性連接至密封於成型化合物134中的第一晶片102、第二晶片118、及/或第三晶片126，可大幅增加封裝100之功能密度及/或積體密度。然而封裝100之背面亦可用於結構而非晶片，如第4圖所示之例子中的封裝。
第4圖係一或多個實施例中，含有散熱器402之多晶片的封裝400之示意圖。如第4圖所示，散熱器402可經由第三黏著層404貼合至第二黏著層136，且第三黏著層404包含之材料可與第二黏著層136之材料類似。在某些實施例中，第三黏著層404亦可作為良好的導熱物。在第4圖的例子中，至少一第二導電通孔138及/或至少一第三導電通孔150可作為導熱結構，即可將第一晶片102、第二晶片118、及/或第三晶片126之熱，經由第二黏著層136與第三黏著層404傳導至散熱器402。如此一來，散熱器402可熱耦接至至少一第二導電通孔138及/或至少一第三導電通孔150。
第5A至5B圖係一或多個實施例中，多晶片之封裝 400的形成方法之流程。在一例中，第5A圖可與第3M圖相同。 如此一來，第5A圖所示的結構之形成方法可為第3A至3M圖所述之步驟。如第5A圖所示，可翻轉第一載體304，並將外部連接物162放置(如框置)於切割帶310上。此外，可自第二黏著層136分離第一載體304。此外，可自第二黏著層136分離或取下第一載體304。
如第5B圖所示，可採用第三黏著層404將散熱器 402貼合至第二黏著層136。每一封裝400可具有個別的散熱器402與其貼合，如第5B圖所示。接著可沿著切割線DL切割第5B圖中的結構以形成多個封裝，且每一封裝可與第4圖中的封裝400實質上相同。如第4圖之上述內容，散熱器402可位於第二黏著層136其遠離成型化合物134之一側。如此一來，散熱器402可讓密封於成型化合物134中的晶片(如第一晶片102、第二晶片118、及/或第三晶片126)所產生的熱散逸。如此一來，封裝100之背面可用以擴充封裝100的功能，並增加封裝100之功能密度及/或積體密度。
第3A至3P圖與第5A及5B圖之製程流程，顯示自背 面至正面的製程與其形成之封裝100與400。然而在其他實施例中，封裝100及/或400之製程亦可由正面至背面，如第6A至6N圖所示之實施例。
第6A至6N圖係一或多個實施例中，多晶片之封裝 100的形成方法之製程流程。為清楚說明，將簡化第6A至6N圖中多晶片的封裝100。如第6A圖所示，可形成正面RDL 114於 第一載體304上，其形成方法可為關於第1圖之前述內容中的一或多道製程。如第6B圖所示，形成一或多個第一導電通孔116於第一載體304之第一部份304-1與第二304-2中的第一載體304上。一或多個第一導電通孔116之形成方法可為任何合適技術如電鍍。其他合適製程如濺鍍、蒸鍍、PECVD、及/或類似方法亦可用於形成第一導電通孔116，端視所需的材料而定。在形成一或多個第一導電通孔116時，可露出正面RDL 114之某些導電結構114c(如雷射開孔及/或蝕刻製程)，再形成一或多個第一導電通孔116於正面RDL 114其露出的導電結構114c上。
如第6C圖所示，可將第一晶片102耦接至第一載體 之第一部份304-1與第二部份304-2中的正面RDL 114。在第6C圖所示之例子中，第一晶片102之第一表面102a面對正面RDL 114。如第6C圖所示，可形成第一絕緣層108於第一晶片102之第一表面102a，且第一絕緣層108可位於正面RDL 114與第一晶片102之第一表面102之間。此外，第一黏著層110可位於第一晶片102之第二表面102b。第一導電柱106係位於第一絕緣層108中。為清楚說明，第6C圖省略第一導電柱106。在將第一晶片102耦接至正面RDL 114的步驟中，可露出正面RDL 114之某些導電結構114c(如雷射開孔及/或蝕刻製程)，再將第一導電柱106耦接至正面RDL 114其露出的導電結構114c。
在第6B與6C圖的例子中，先形成一或多個第一導 電通孔116後，再將第一晶片102耦接至正面RDL 114。然而上述步驟順序僅用以說明，其他實施例可先將第一晶片102耦接至正面RDL 114，再形成一或多個第一導電柱116。
如第6D圖所示，形成成型化合物134於第一載體 304之第一部份304-1與第二部份304-2中的第一晶片102上。成型化合物134可進一步圍繞一或多個第一導電通孔116且形成其上。在某些實施例中，成型化合物134之定型或模塑的的方法，可在施加成型化合物134時採用具有邊界或其他結構之模具(未圖示)，以容納成型化合物134。上述模具可施加壓力至圍繞第一晶片102與一或多個第一導電通孔116且位於其上之成型化物134，使成型化合物134進入開口與凹陷中，並避免氣隙或類似物形成於於成型化合物134中。
如第6E圖所示，可進行第三薄化製程602於成型化 合物134上，直到露出一或多個第一導電通孔116與第一黏著層110。在一例中，第三薄化製程602可與第一薄化製程306實質上相同。如第6F圖所示，可形成背面RDL 112於第一載體304之第一部份304-1與第二部份304-2中的一或多個第一導電通孔116與第一黏著層110上。背面RDL 112之形成方法可為與第1圖相關之前述內容的一或多道製程。背面RDL 112之導電結構112c可耦接(如電性耦接及/或物理耦接)至一或多個第一導電通孔116。為清楚說明，第6F圖省略背面RDL 112之導電結構112c。
如第6G圖所示，可形成一或多個第二導電通孔138 與一或多個第三導電通孔150於第一載體304之第一部份304-1與第二部份304-2中的背面RDL 112上，以耦接至背面RDL 112。一或多個第二導電通孔138與一或多個第三導電通孔150之形成方法可為任何合適技術如電鍍。其他合適製程如濺鍍、 蒸鍍、PECVD、及/或類似方法亦可用於形成第二導電通孔138與第三導電通孔150，端視所需的材料而定。在形成一或多個第二導電通孔138與一或多個第三導電通孔150時，可露出背面RDL 112之某些導電結構112c(如雷射開孔及/或蝕刻製程)，再形成一或多個第二導電通孔138與一或多個第三導電通孔150於背面RDL 112其露出的導電結構112c上。
如第6H圖所示，可將第二晶片118與第三晶片126 耦接至第一載體304之第一部份304-1與第二部份304-2中的背面RDL 112。如第6G圖所示之例子，第二晶片118之第一表面118a與第三晶片126之第一表面126a面對背面RDL 112。如第6H圖所示，第二絕緣層124與第三絕緣層132可分別形成於第二晶片118之第一表面118a與第三晶片126之第一表面126a。第二導電柱120與第三導電柱130分別位於第二絕緣層124與第三絕緣層132中。為清楚說明，第6H圖省略第二導電柱120與第三導電柱130。在將第二晶片118與第三晶片126耦接至背面RDL 112之步驟中，可露出背面RDL 112之某些導電結構112c(如雷射開孔及/或蝕刻製程)，再將第二導電柱120與第三導電柱130耦接至背面RDL 112其露出的導電結構112c。
在第6G與6H圖中，先形成一或多個第二導電通孔 138與一或多個第三導電通孔150後，再將第二晶片118與第三晶片126耦接至背面RDL 112。然而上述步驟順序僅用以說明，其他實施例亦可先將第二晶片118與第三晶片126耦接至背面RDL 112後，再形成一或多個第二導電通孔138與一或多個第三導電通孔150。
如第6I圖所示，可形成成型化合物134於第一載體 304之第一部份304-1與第二部份304-2中的第二晶片118、第三晶片126、一或多個第二導電通孔138、與一或多個第三導電通孔150上，且其形成方法可為與第6D圖相關之前述內容中的一或多道製程。此外，成型化合物134可完全密封背面RDL 112。
如第6J圖所示，可進行第四薄化製程604於成型化 合物134上，以露出一或多個第二導電通孔138與一或多個第三導電通孔150。第四薄化製程604可與第一薄化製程306類似。 第四薄化製程604可進一步露出第二晶片118與第三晶片遠離第一晶片102之表面。如第6K圖所示，可形成第二黏著層136於成型化合物134其遠離正面RDL 114之表面上。
如第6L圖所示，可形成一或多個開口202於第二黏 著層136中，以露出一或多個第二導電通孔138與一或多個第三導電通孔150。一或多個開口202可對準一或多個第二導電通孔138與一或多個第三導電通孔150。一或多個開口202之形成方法可為雷射開孔及/或蝕刻製程，但亦可為其他可能製程。如第2圖所述之相關內容，一或多個開口202露出之一或多個第二導電通孔138與一或多個第三導電通孔150的部份，且上述露出部份的橫向尺寸A可介於約15微米至約20微米之間，且橫向尺寸A小於一或多個第二導電通孔138與一或多個第三導電通孔150之橫向尺寸D。
如第6M圖所示，一或多個第一導電單元142可形成 於第四晶片140之第四接點墊144上。同樣地，一或多個第二導電單元154可形成於第五晶片152之第五接點墊156上。在某些 實施例中如第3O圖所示，可將一或多個第一導電單元142浸入流體312，使一或多個第一導電單元142其遠離第四晶片140的表面塗佈流體312。同樣地，可將一或多個第二導電單元154浸入流體312，使一或多個第二導電單元154其遠離第五晶片152的表面塗佈流體312。
如第6N圖所示，可採用一或多個第一導電單元142 將第四晶片140耦接(如電性耦接)至一或多個第二導電通孔138之第二端138b。在一例中，可取第四晶片140並將其放置於露出一或多個第二導電通孔138之第二端138b的一或多個開口202中。之後可將一或多個第一導電單元142置入一或多個開口202中並進行再流動，使第四晶片140接觸(如電性接觸)一或多個第二導電通孔138，即一或多個第一導電單元142耦接至一或多個第二導電通孔138。接著可清除一或多個第一導電單元142上的流體。
同樣地，可採用一或多個第二導電單元154將第五 晶片152耦接(如電性耦接)至一或多個第三導電通孔150之第二端150b。在一例中，可取第五晶片152並將其放置於露出一或多個第三導電通孔150之第二端150b的一或多個開口202中。之後可將一或多個第二導電單元154置入一或多個開口202中並進行再流動，使第五晶片152接觸(如電性接觸)一或多個第三導電通孔150，即一或多個第二導電單元154耦接至一或多個第三導電通孔150。接著可清除一或多個第二導電單元154上的流體。
之後可將第6N圖所示之結構自第一載體304分 離，再沿著切割線DL切割成多個封裝，且每一封裝均與第1圖所示之封裝100相同。如第1圖之相關內容所述，第四晶片140與第五晶片152不受成型化合物134影響，且可位於第二黏著層136其遠離成型化合物134之一側。如此一來，成型化合物134未密封之晶片(如第四晶片140與第五晶片152)可放置於封裝100其背面之上或之中，並電性連接至密封於成型化合物134中的晶片(如第一晶片102、第二晶片118、及/或第三晶片126)。 如此一來，封裝100之背面可擴充封裝100的功能，必增加封裝100之功能密度及/或積體密度。
本揭露之多種實施例提供封裝。封裝可包括：第 一晶片，具有相對的第一表面與第二表面；第一RDL，耦接至第一晶片的第一表面；第二晶片，具有相對的第一表面與第二表面，且第二晶片的第一表面面對第一晶片；第二RDL，位於第一晶片與第二晶片之間，並耦接至第二晶片的第一表面；導電通孔，與第二晶片橫向地相鄰，且導電通孔耦接至第二RDL；以及成型化合物，位於第二晶片與導電通孔之間。
本揭露之多種實施例提供封裝。封裝可包括正面 RDL；背面RDL；第一晶片，位於正面RDL與背面RDL之間，且第一晶片耦接至正面RDL；第一導電通孔，耦接至背面RDL與正面RDL，並與第一晶片橫向地分開；第二晶片，面對第一晶片，其中背面RDL位於第一晶片與第二晶片之間，且背面RDL耦接至第二晶片；第二導電通孔，耦接至背面RDL，並與第二晶片橫向地分開；以及成型化合物，至少部份地密封第一晶片、背面RDL、第一導電通孔、第二晶片、與第二導電通孔。
本揭露多種實施例提供封裝的形成方法。此方法 可包括形成第一RDL於載體上；將第一晶片置於第一RDL上，且第一晶片電性耦接至第一RDL；將第一晶片密封於第一成型化合物中；形成第二RDL於第一晶片的表面上，且第一晶片位於第一RDL與第二RDL之間；將第二晶片置於第二RDL上，且第二RDL位於第一晶片與第二晶片之間；形成一或多個導電通孔於第二RDL上，上述導電通孔與第二晶片橫向地分開，且上述導電通孔電性耦接至第二RDL；以及將第二晶片與上述導電通孔密封於第二成型化合物中。
上述實施例之特徵有利於本技術領域中具有通常 知識者理解本發明。本技術領域中具有通常知識者應理解可採用本揭露作為基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明之精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行改變、替換、或更動。
L1、L2、L3、L4‧‧‧橫向尺寸
100‧‧‧封裝
102‧‧‧第一晶片
102a、118a、126a、134a、140a、152a‧‧‧第一表面
102b、118b、126b、134b‧‧‧第二表面
104‧‧‧第一接點墊
106‧‧‧第一導電柱
108‧‧‧第一絕緣層
110‧‧‧第一黏著層
112‧‧‧背面RDL
112c、114c‧‧‧導電結構
112p‧‧‧第一介電層
114‧‧‧正面RDL
114p‧‧‧第二介電層
116‧‧‧第一導電通孔
118‧‧‧第二晶片
120‧‧‧第二接點墊
122‧‧‧第二導電柱
124‧‧‧第二絕緣層
126‧‧‧第三晶片
128‧‧‧第三接點墊
130‧‧‧第三導電柱
132‧‧‧第三絕緣層
134‧‧‧成型化合物
136‧‧‧第二黏著層
138‧‧‧第二導電通孔
138a、150a‧‧‧第一端
138b、150b‧‧‧第二端
140‧‧‧第四晶片
142‧‧‧第一導電單元
144‧‧‧第四接點墊
146‧‧‧第一UBM
148‧‧‧第四絕緣層
150‧‧‧第三導電通孔
152‧‧‧第五晶片
154‧‧‧第二導電單元
156‧‧‧第五接點墊
158‧‧‧第二UBM
160‧‧‧第五絕緣層
162‧‧‧外部連接物
164‧‧‧UBM
200‧‧‧部份

Claims (10)

  1. 一種封裝，包括：一第一晶片，具有相對的第一表面與第二表面；一第一RDL，耦接至該第一晶片的第一表面；一第二晶片，具有相對的第一表面與第二表面，且該第二晶片的第一表面面對該第一晶片；一第二RDL，位於該第一晶片與該第二晶片之間，並耦接至該第二晶片的第一表面；一導電通孔，與該第二晶片橫向地相鄰，且該導電通孔耦接至該第二RDL；以及一成型化合物，位於該第二晶片與該導電通孔之間。
  2. 如申請專利範圍第1項所述之封裝，其中該導電通孔其遠離該第二RDL的表面，與該第二晶片的第二表面共平面。
  3. 如申請專利範圍第1項所述之封裝，更包括一第一黏著層位於該第一晶片與該第二RDL之間。
  4. 如申請專利範圍第1項所述之封裝，更包括一第二黏著層位於該第二晶片之第二表面。
  5. 如申請專利範圍第1項所述之封裝，更包括一被動裝置耦接至該導電通孔。
  6. 如申請專利範圍第1項所述之封裝，更包括一散熱器與該第二晶片之第二表面相鄰。
  7. 如申請專利範圍第1項所述之封裝，更包括一第三晶片耦接至該第二RDL，且該第三晶片與該第二晶片橫向地分開。
  8. 如申請專利範圍第7項所述之封裝，其中該成型化合物亦位 於該第三晶片與該第二晶片之間。
  9. 一種封裝，包括：一正面RDL；一背面RDL；一第一晶片，位於該正面RDL與該背面RDL之間，且該第一晶片耦接至該正面RDL；一第一導電通孔，耦接至該背面RDL與該正面RDL，並與該第一晶片橫向地分開；一第二晶片，面對該第一晶片，其中該背面RDL位於該第一晶片與該第二晶片之間，且該背面RDL耦接至該第二晶片；一第二導電通孔，耦接至該背面RDL，並與該第二晶片橫向地分開；以及一成型化合物，至少部份地密封該第一晶片、該背面RDL、該第一導電通孔、該第二晶片、與該第二導電通孔。
  10. 一種封裝的形成方法，包括：形成一第一RDL於一載體上；將一第一晶片置於該第一RDL上，且該第一晶片電性耦接至該第一RDL；將該第一晶片密封於一第一成型化合物中；形成一第二RDL於該第一晶片的表面上，且該第一晶片位於該第一RDL與該第二RDL之間；將一第二晶片置於該第二RDL上，且該第二RDL位於該第一晶片與該第二晶片之間；形成一或多個導電通孔於該第二RDL上，上述導電通孔與該 第二晶片橫向地分開，且上述導電通孔電性耦接至該第二RDL；以及將該第二晶片與上述導電通孔密封於一第二成型化合物中。
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