CN108878396A - 半导体封装装置及其制造方法 - Google Patents

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Abstract

一种半导体封装装置包含第一互连结构、非硅中介层及第一裸片。所述第一互连结构具有第一间距。所述非硅中介层环绕所述第一互连结构。所述非硅中介层包含具有第二间距的第二互连结构。所述第二间距大于所述第一间距。所述第一裸片在所述第一互连结构上方并且电连接到所述第一互连结构。

Description

半导体封装装置及其制造方法
技术领域
本发明大体上涉及一种半导体封装装置以及一种制造所述半导体封装装置的方法。更具体地说，本发明涉及一种包含堆叠结构的半导体封装装置以及一种制造所述半导体封装装置的方法。
背景技术
在可比较的三维半导体封装中，在中介层(例如，硅通孔(TSV)中介层)中存在桥接器来提供两个裸片(例如专用集成电路(ASIC)与高带宽存储器(HBM))之间的电互连(例如，经由重布层(RDL))。然而，在中介层的一小部分(例如，两个裸片之间的区域)中存在细间距(例如，小于1微米(μm))互连件。中介层的大部分区域设计用于具有相对大间距(例如，大于1μm)的互连件。然而，使用TSV中介层来提供两个裸片之间的电互连可能耗费极大成本。
发明内容
在一或多个实施例中，一种半导体封装装置包含第一互连结构、非硅中介层及第一裸片。第一互连结构具有第一间距。非硅中介层环绕第一互连结构。非硅中介层包含具有第二间距的第二互连结构。第二间距大于第一间距。第一裸片在第一互连结构上方并且电连接到第一互连结构。
在一或多个实施例中，一种半导体系统包含扇出半导体封装装置。所述扇出半导体封装装置包含：具有第一间距的第一互连结构；环绕第一互连结构且具有第二互连结构的非硅中介层，所述第二互连结构具有第二间距；电连接到扇出半导体封装的第一裸片；以及通过扇出半导体封装电连接到第一裸片的第二裸片。
在一或多个实施例中，一种制造半导体封装装置的方法包含：提供载体及离型薄膜，在载体上安置第一互连结构及硅基底，在第一互连结构上安置非硅中介层，在第一互连结构及非硅中介层上安置第二互连结构，将第一裸片连接到第二互连结构，以及将第二裸片连接到第二互连结构。
附图说明
图1示出根据本发明的一些实施例的半导体封装装置的横截面视图；
图2A示出根据本发明的一些实施例的半导体封装装置的横截面视图；
图2B示出根据本发明的一些实施例的半导体封装装置的横截面视图；
图3A、图3B、图3C、图3D、图3E、图3F、图3G及图3H示出根据本发明的一些实施例的制造半导体封装装置的方法；以及
图4A、图4B、图4C、图4D、图4E及图4F示出根据本发明的一些实施例的制造半导体封装装置的方法。
贯穿图式及详细描述使用共同参考标号指示相同或类似元件。从以下结合附图作出的详细描述将更加清楚本发明。
具体实施方式
图1示出根据本发明的一些实施例的半导体封装装置1的横截面视图。半导体封装装置1包含衬底10、电子组件11a、11b以及互连组件12。
取决于具体应用，衬底10可以是柔性衬底或刚性衬底。在一些实施例中，衬底10包含安置于其中的多个电气轨迹。在一些实施例中，还可在衬底10上形成或安置外部接触层。在一些实施例中，外部接触层包含球状网格阵列(BGA)。在其它实施例中，外部接触层包含阵列，例如但不限于连接盘网格阵列(LGA)或管脚阵列(PGA)。在一些实施例中，外部接触层包含焊料球10b，其被使用且由铅组成或不含铅(例如，包含金及锡焊料或银及锡焊料的合金等材料)。
电子组件11a、11b安置于衬底10上。电子组件11a、11b中的每一者包含多个半导体装置，例如但不限于晶体管、电容器及电阻器，所述多个半导体装置通过裸片互连结构一起互连到功能电路中以由此形成集成电路。如所属领域的技术人员将理解，半导体裸片的装置侧包含有源部分，所述有源部分包含集成电路及互连件。电子组件11a、11b可以是任何适当的集成电路装置，包含但不限于微处理器(例如，单核或多核)、存储器装置、芯片组、图形装置，或根据若干不同实施例的专用集成电路(ASIC)。在一些实施例中，电子组件11a是高带宽存储器(HBM)，且电子组件11b是ASIC。
电子组件11a、11b中的每一者包含多个电接点11p1、11p2以提供电子组件11a、11b与其它电子组件之间的电连接。在一些实施例中，电接点11p1、11p2及电子组件11a、11b的有源侧由底层填充物11f覆盖或包封。在一些实施例中，底层填充物11f包含环氧树脂、模塑料(例如，环氧模塑料或其它模塑料)、聚酰亚胺、酚化合物或材料、包含分散在其中的硅酮的材料，或其组合。
互连组件12安置在电子组件11a、11b与衬底10之间以提供其间的电连接。在一些实施例中，互连组件12是扇出结构。互连组件12包含第一互连层14、第二互连层13、钝化层15及电接点16。
第一互连层14包含电子组件11a、11b所电连接到的电接点(例如微型垫)。在一些实施例中，第一互连层14是介电层或非硅中介层(例如，有机中介层)并且包含嵌入其中的多个导电连接件14m1、14m2。在一些实施例中，导电连接件14m2被称为第二互连结构，并且导电连接件14m1被称为第二互连结构或第三互连结构。第一互连层14覆盖或包封第二互连层13。例如，第一互连层14安置在第二互连层13上并且邻近所述第二互连层。
第二互连层13(例如，也称为第一互连结构)在其中包含多个导电连接件(或重布层(RDL))13m。第一互连层14的导电连接件14m1的一部分电连接到第二互连层13的导电连接件13m。例如，电连接到电子组件11a、11b的导电连接件14m1电连接到第二互连层13的导电连接件13m。第二互连层13提供电子组件11a与11b之间的互连。例如，第二互连层13可以用作电子组件11a与11b之间的桥接器。
在一些实施例中，第二互连层13的导电连接件13m的间距(例如，线宽及线距(L/S))小于第一互连层14的导电连接件14m1、14m2的间距。例如，第二互连层13的导电连接件13m是细间距互连件或细线(例如，小于约1微米(μm))，而第一互连层14的导电连接件14m1、14m2是粗间距互连件或粗线(例如，大于约1μm)。在一些实施例中，第二互连层13的厚度D1介于从约10μm到约20μm的范围。在一些实施例中，第二互连层13的密度大于导电连接件14m1、14m2的密度。在一些实施例中，导电连接件14m1的顶表面与导电连接件14m2的顶表面大体上共面。在一些实施例中，导电连接件14m1的直径小于导电连接件14m2的直径。
在可比较半导体封装装置中，使用中介层(例如，硅通孔(TSV)中介层)来提供两个裸片之间的电气互连。然而，细间距互连件可用于中介层的一小部分(例如，两个裸片之间的区域)。中介层的大部分区域设计用于具有相对大间距的互连件。因此，使用TSV中介层来提供电互连可能耗费极大成本。根据一些实施例，在预定区域(例如，电子组件11a与11b之间的区域)处提供细间距互连件(例如，第二互连层13的导电连接件13m)，而对其余区域提供粗间距互连件(例如，导电连接件14m1、14m2)。例如，细间距互连结构嵌入粗间距互连结构内。因此，不必使用TSV中介层来提供两个裸片之间的互连，这将降低半导体封装装置的厚度及制造成本。
第一互连层14及第二互连层13安置在钝化层15上。钝化层15包封或覆盖第一互连层14及第二互连层13的一部分并且暴露第一互连层14及第二互连层13的导电接点。在一些实施例中，钝化层15包含氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
导电层16u(例如，凸块下金属层(UBM))接触第一互连层14及第二互连层13的导电接点的暴露部分。电接点16电接触导电层16u。第一互连层14及第二互连层13通过电接点16(例如可控塌陷芯片连接(C4)垫)电连接到衬底10。在一些实施例中，电接点16可以由底层填充物16f覆盖或包封。
图2A示出根据本发明的一些实施例的半导体封装装置2A的横截面视图。半导体封装装置2A包含衬底20、电子组件21a、21b以及互连组件22。
取决于具体应用，衬底20可以是柔性衬底或刚性衬底。在一些实施例中，衬底20包含安置于其中的多个电气轨迹。在一些实施例中，还可在衬底20上形成或安置外部接触层。在一些实施例中，外部接触层包含BGA。在其它实施例中，外部接触层包含阵列，例如但不限于LGA或PGA。在一些实施例中，外部接触层包含焊料球20b，其被使用且由铅组成或不含铅(例如，包含金及锡焊料或银及锡焊料的合金等材料)。
电子组件21a、21b安置于衬底20上。电子组件21a、21b中的每一者包含多个半导体装置，例如但不限于晶体管、电容器及电阻器，所述多个半导体装置通过裸片互连结构一起互连到功能电路中以由此形成集成电路。如所属领域的技术人员将理解，半导体裸片的装置侧包含有源部分，所述有源部分包含集成电路及互连件。电子组件21a、21b可以是任何适当的集成电路装置，包含但不限于微处理器(例如，单核或多核)、存储器装置、芯片组、图形装置，或根据若干不同实施例的ASIC。在一些实施例中，电子组件21a是HBM，且电子组件21b是ASIC。
电子组件21a、21b中的每一者包含多个电接点21p1、21p2以提供电子组件21a、21b与其它电子组件之间的电连接。在一些实施例中，电子组件21a、21b由封装主体24b覆盖或包封。在一些实施例中，封装主体24b包含在其中含有填充物的环氧树脂、模塑料(例如，环氧模塑料或其它模塑料)、聚酰亚胺、酚化合物或材料、包含分散在其中的硅酮的材料，或其组合。
互连组件22安置在电子组件21a、21b与衬底20之间以提供其间的电连接。在一些实施例中，互连组件22是扇出结构。互连组件22包含互连层23、封装主体24a、钝化层25、介电层27及电接点26。
封装主体24a包含嵌入其中的多个导电连接件24m1、24m2。在一些实施例中，导电连接件24m2被称为第二互连结构，并且导电连接件24m1被称为第三互连结构。封装主体24a覆盖或包封互连层23。例如，封装主体24a安置在互连层23上并且邻近所述互连层。介电层27安置在封装主体24a上，并且包含电子组件21a、21b所电连接到的电接点(例如微型垫)。
互连层23(例如，也称为第一互连结构)安置在硅层23s上。互连层23在其中包含多个导电连接件23m。导电连接件24m1的一部分电连接到互连层23的导电连接件23m。例如，电连接到电子组件21a、21b的导电连接件24m1电连接到互连层23的导电连接件23m。互连层23提供电子组件21a与21b之间的互连。例如，互连层23可以用作电子组件21a与21b之间的桥接器。
在一些实施例中，互连层23的导电连接件23m的间距(例如，L/S)小于嵌入封装主体24a内的导电连接件24m1、24m2的间距。例如，互连层23的导电连接件23m是细间距互连件或细线(例如，小于约1μm)，而封装主体24a内的导电连接件24m1、24m2是粗间距互连件或粗线(例如，大于约1μm)。
在可比较半导体封装装置中，使用中介层(例如，TSV中介层)来提供两个裸片之间的电气互连。然而，细间距互连件用于中介层的一小部分(例如，两个裸片之间的区域)。中介层的大部分区域设计用于具有相对大间距的互连件。因此，使用TSV中介层来提供电互连可能耗费极大成本。根据一些实施例，在预定区域(例如，电子组件21a与21b之间的区域)处提供细间距互连件(例如，第二互连层23的导电连接件23m)，而对其余区域提供粗间距互连件(例如，导电连接件24m1、24m2)。例如，细间距互连结构嵌入粗间距互连结构内。因此，不必使用TSV中介层来提供两个裸片之间的互连，这将降低半导体封装装置的厚度及制造成本。
封装主体24a及硅层23s安置在钝化层25上。钝化层25包封或覆盖封装主体24a及硅层23s的一部分并且暴露导电连接件24m2及硅层23s。在一些实施例中，钝化层25包含氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
导电层26u(例如，UBM)接触导电连接件24m2及硅层23s的暴露部分。电接点26电接触导电层26u。导电连接件24m2及硅层23s通过电接点26(例如C4垫)电连接到衬底20。在一些实施例中，电接点26可以由底层填充物26f覆盖或包封。
图2B示出根据本发明的一些实施例的半导体封装装置2B的横截面视图。半导体封装装置2B类似于半导体封装装置2A，不同之处在于，在图2B中，互连层23由多个金属柱29替代。
金属柱29通过介电层27内的导电接点电连接到电子组件21a、21b。金属柱29提供电子组件21a与21b之间的互连。例如，导电柱29可以用作电子组件21a与21b之间的桥接器。在一些实施例中，金属柱29的间距(例如，L/S)小于嵌入封装主体24a内的导电连接件24m2。在一些实施例中，金属柱29包括铜螺柱。
图3A、图3B、图3C、图3D、图3E、图3F、图3G及图3H示出根据本发明的一些实施例在各个阶段制造的半导体结构的横截面视图。为了更好地理解本发明的各方面，已简化各图。
参考图3A提供载体30'。在一些实施例中，载体30'可以是玻璃载体或任何其它类型的适当载体。在载体30'上安置互连层33。在一些实施例中，互连层33通过载体30'上的粘合层(或离型薄膜)30a附接到载体30'。在一些实施例中，互连层33不完全覆盖载体30'。例如，互连层33覆盖载体30'的一部分并且暴露载体30'的另一部分。
互连层33在其中包含多个导电连接件。在一些实施例中，互连层33的导电连接件是细间距互连件或细线(例如，小于约1μm)。互连层33包含安置于其上的硅层33s。在一些实施例中，在互连层33与载体30'之间安置金属层33m。金属层33m可以包括例如钛(Ti)、铜(Cu)、锡银(SnAg)或其它合适的金属或合金。
参考图3B，从互连层33移除硅层33s。在一些实施例中，可以通过蚀刻或通过其它合适的工艺移除硅层33s。
在互连层33以及载体30'从互连层33暴露的部分上形成或安置介电层34。介电层34包含暴露互连层33的一部分及载体30'(或粘合层30a)的一部分的多个开口34h1、34h2。例如，开口34h1暴露互连层33的导电连接件。在一些实施例中，通过碰撞或通过其它合适的工艺形成介电层34。
参考图3C，在介电层34上及在开口34h1、34h2内形成或安置晶种层34s。例如，在介电层34的顶表面及每个开口34h1、34h2的侧壁上形成或安置晶种层34s。在一些实施例中，由Ti、Cu或其它合适的金属或合金形成晶种层34s。
参考图3D，在开口34h1、34h2内形成或安置导电材料以形成导电连接件(或导电柱)34m1、34m2。导电连接件34m1电连接到互连层33的从介电层34暴露的导电连接件。在一些实施例中，通过电镀或通过其它合适的技术形成导电连接件34m1、34m2。在一些实施例中，导电连接件34m1、34m2是粗间距互连件或粗线(例如，小于约1μm)。
参考图3E，从介电层34的顶表面移除晶种层34s。在一些实施例中，通过蚀刻或通过其它合适的工艺移除晶种层34s。
参考图3F，在介电层34上形成或安置电子组件31a、31b并使其电连接到导电连接件34m1、34m2。电子组件31a、31b中的每一者包含提供电子组件31a、31b与导电连接件34m1、34m2之间的电连接的多个电接点31p1、31p2。电子组件31a、31b可以是任何适当的集成电路装置，包括但不限于微处理器(例如，单核或多核)、存储器装置、芯片组、图形装置，或根据若干不同实施例的ASIC。在一些实施例中，电子组件31a是HBM，且电子组件31b是ASIC。
形成或安置底层填充物31f以覆盖或包封电子组件31a、31b的有源侧及电接点31p1、31p2，且接着可以执行回流焊接工艺。接着形成或安置封装主体38以覆盖或包封电子组件31a、31b。在一些实施例中，封装主体38包含含有填充物的环氧树脂、模塑料(例如，环氧模塑料或其它模塑料)、聚酰亚胺、酚化合物或材料、包含分散在其中的硅酮的材料，或其组合。
参考图3G，移除封装主体38的一部分使得每个电子组件31a、31b的背侧从封装主体38暴露。在一些实施例中，可以通过磨削、蚀刻或通过其它合适的工艺移除封装主体38。接着从介电层34及互连层33移除载体30'以暴露导电连接件34m2及互连层33。
参考图3H，形成或安置钝化层35以覆盖介电层34的一部分及互连层33并且暴露导电连接件34m2及互连层33的导电连接件。
形成或安置导电层36u(例如，UBM)以接触导电连接件34m2及互连层33的导电连接件的暴露部分。在导电层36u上形成或安置电接点36(例如，C4衬垫)。接着在衬底30上形成或安置电触点36以形成如图1所示的半导体封装装置1。
图4A、图4B、图4C、图4D、图4E及图4F示出根据本发明的一些实施例在各个阶段制造的半导体结构的横截面视图。为了更好地理解本发明的各方面，已简化各图。
参考图4A，提供载体40'。在一些实施例中，载体40'可以是玻璃载体或任何其它合适的载体。在载体40'上安置互连层43。在一些实施例中，互连层43通过载体40'上的粘合层(或离型薄膜)40a附接到载体40'。在一些实施例中，互连层43不完全覆盖载体40'。例如，互连层43覆盖载体40'的一部分并且暴露载体40'的另一部分。
互连层43在其中包含多个导电连接件43m。在一些实施例中，互连层43的导电连接件43m是细间距互连件或细线(例如，小于约1μm)。在一些实施例中，在互连层43与载体40'之间安置金属层43s。
在载体40'及互连层43上形成或安置导电连接件(或导电柱)44m1、44m2。导电连接件44m1电连接到互连层43的导电连接件43m。
参考图4B，形成或安置封装主体44a以覆盖或包封互连层43及导电连接件44m1、44m2。在一些实施例中，封装主体44a包含含有填充物的环氧树脂、模塑料(例如，环氧模塑料或其它模塑料)、聚酰亚胺、酚化合物或材料、包含分散在其中的硅酮的材料，或其组合。
接着移除封装主体44a的一部分以暴露导电连接件44m1、44m2。例如，在移除封装主体44a的一部分之后，导电连接件44m1、44m2与封装主体44a的顶表面大体上共面或高于所述顶表面。
参考图4C，在互连层43及封装主体44a上形成或安置介电层47。介电层包含电接点(例如RDL或微型垫)以将导电连接件44m1、44m2电连接到在后续操作期间形成的电子组件。
参考图4D，在介电层47上形成或安置电子组件41a、41b并使其电连接到介电层47的电接点。电子组件41a、41b中的每一者包含提供电子组件41a、41b与介电层47的电接点之间的电连接的多个电接点41p1、41p2。电子组件41a、41b可以是任何适当的集成电路装置，包括但不限于微处理器(例如，单核或多核)、存储器装置、芯片组、图形装置，或根据若干不同实施例的ASIC。在一些实施例中，电子组件41a是HBM，且电子组件41b是ASIC。
在封装主体44a上形成或安置封装主体44b以覆盖或包封电子组件41a、41b。在一些实施例中，封装主体44b包含含有填充物的环氧树脂、模塑料(例如，环氧模塑料或其它模塑料)、聚酰亚胺、酚化合物或材料、包含分散在其中的硅酮的材料，或其组合。接着可以执行回流焊接工艺。
参考图4E，接着从封装主体44a及硅层43s移除载体40'以暴露导电连接件44m2及硅层43s。
参考图4F，形成或安置钝化层45以覆盖封装主体44a及硅层43s的一部分并且暴露导电连接件44m2及硅层43s的一部分。形成或安置导电层46u(例如，UBM)以接触导电连接件44m2及硅层43s的暴露部分。在导电层46u上形成或安置电接点46(例如，C4垫)。接着在衬底40上形成或安置电触点46以形成如图2A所示的半导体封装装置2A。
如本文中所使用，术语“大致”、“大体上”、“大体”和“约”用于指示和解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。例如，当结合数值使用时，所述术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。例如，如果两个数值之间的差值小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同。例如，“大体上”平行可以指相对于0°的小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°、或小于或等于±0.05°。例如，“大体上”垂直可以指相对于90°的小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°、或小于或等于±0.05°。
如果两个表面之间的位移不超过5μm、不超过2μm、不超过1μm或不超过0.5μm，那么这两个表面可以被视为共面或大体上共面。
如本文中所使用，术语“传导性”、“导电性”和“电导率”是指输送电流的能力。导电材料通常指示展现对于电流流动的极少或零对抗的那些材料。电导率的一个量度为西门子/米(S/m)。通常，导电材料是电导率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可以随温度而变化。除非另外规定，否则在室温下测量材料的导电性。
在一些实施例的描述中，一个组件提供于另一组件“上”或“上方”可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
虽然已参考本发明的特定实施例描述及说明本发明，但这些描述及说明并不限制本发明。所属领域的技术人员可以明显理解，在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下可以进行各种改变，并且可以在实施例内替换等效元件。所述图示可能未必按比例绘制。归因于制造过程中的变量等等，本发明中的艺术再现与实际设备之间可能存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有所述修改都既定在所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序及分组并非本发明的限制。

Claims (14)

1.一种半导体封装装置，其包括：
具有第一间距的第一互连结构；
环绕所述第一互连结构的非硅中介层，所述非硅中介层包括具有第二间距的第二互连结构，其中所述第二间距大于所述第一间距；以及
第一裸片，其在所述第一互连结构上方并且电连接到所述第一互连结构。
2.根据权利要求1所述的半导体封装装置，其中：
所述非硅中介层进一步包括在所述第一互连结构上的第三互连结构；并且
所述第三互连结构具有大于所述第一间距的第三间距。
3.根据权利要求2所述的半导体封装装置，其中所述第一裸片通过所述第三互连结构连接到所述第一互连结构。
4.根据权利要求1所述的半导体封装装置，其进一步包括第二裸片，其中所述第二裸片电连接到所述第一互连结构及所述第二互连结构。
5.根据权利要求1所述的半导体封装装置，其中所述非硅中介层是有机中介层或模塑料。
6.根据权利要求1所述的半导体封装装置，其中所述第一互连结构的密度大于所述第二互连结构的密度。
7.根据权利要求1所述的半导体封装装置，所述第一互连结构的厚度介于从约10微米(μm)到约20μm的范围。
8.根据权利要求1所述的半导体封装装置，其进一步包括载体，所述第一互连结构安置于所述载体上。
9.根据权利要求1所述的半导体封装装置，其进一步包括电连接到所述第一互连结构及所述第二互连结构的第三互连结构。
10.一种半导体系统，其包括：
扇出半导体封装装置，其包括：
具有第一间距的第一互连结构；以及
环绕所述第一互连结构的非硅中介层，所述非硅中介层包括具有第二间距的第二互连结构；
电连接到所述扇出半导体封装装置的第一裸片；以及
通过所述扇出半导体封装装置电连接到所述第一裸片的第二裸片。
11.根据权利要求10所述的系统，其中所述第一间距小于所述第二间距。
12.根据权利要求10所述的系统，其中所述第一裸片电连接到所述第一互连结构。
13.一种制造半导体封装装置的方法，其包括：
提供载体及离型薄膜；
在所述载体上安置第一互连结构及硅基底；
在所述第一互连结构上安置非硅中介层；
在所述第一互连结构及所述非硅中介层上安置第二互连结构；
将第一裸片连接到所述第二互连结构；以及
将第二裸片连接到所述第二互连结构。
14.根据权利要求13所述的方法，其进一步包括同时在所述第一互连结构上安置第一导电元件及在所述非硅中介层中安置第二导电元件。
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