CN103633020B - 半导体器件以及在晶片级封装上使用uv固化的导电油墨形成rdl的方法 - Google Patents

半导体器件以及在晶片级封装上使用uv固化的导电油墨形成rdl的方法 Download PDF

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    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

本发明涉及一种半导体器件以及在晶片级封装上使用UV固化的导电油墨形成RDL的方法。半导体器件具有半导体裸片和被形成在所述半导体裸片上的第一绝缘层。在所述第一绝缘层中形成图案化的沟槽。通过将模版布置在所述第一绝缘层上（其中开口与所述图案化的沟槽对齐）并且通过所述模版中的开口将导电油墨沉积到所述图案化的沟槽中，所述导电油墨被沉积在所述图案化的沟槽中。可替代地，通过经由喷嘴将所述导电油墨分发到所述图案化的沟槽中来沉积所述导电油墨。在室温下通过紫外光将所述导电油墨固化。在所述第一绝缘层和导电油墨上形成第二绝缘层。在所述导电油墨上形成互连结构。密封剂可以被沉积在所述半导体裸片周围。所述图案化的沟槽被形成在所述密封剂中并且所述导电油墨被沉积在所述密封剂中的所述图案化的沟槽中。

Description

半导体器件以及在晶片级封装上使用UV固化的导电油墨形成 RDL的方法
要求本国优先权的权利
本申请要求在2012年8月21日提交的美国临时申请No.61/691,651的权益，该申请以引用的方式被并入此处。
技术领域
本发明一般涉及半导体器件，并且更特别地，涉及半导体器件以及在晶片级封装上使用UV固化的导电油墨形成RDL的方法。
背景技术
半导体器件在现代电子产品中是常见的。半导体器件在电组件的数量和密度上不同。分立的半导体器件通常包含一种类型的电组件，例如发光二极管（LED）、小信号晶体管、电阻器、电容器、电感器、以及功率金属氧化物半导体场效应晶体管（MOSFET）。集成的半导体器件典型地包含数百到数百万个电组件。集成的半导体器件的例子包括微控制器、微处理器、电荷耦合器件（CCDs）、太阳能电池、以及数字微镜器件（DMDs）。
半导体器件执行宽范围的功能，诸如信号处理、高速计算、发送和接收电磁信号、控制电子器件、将日光转换为电、以及为电视显示器创建视觉投影。半导体器件可见于娱乐、通信、功率转换、网络、计算机以及消费品的领域中。半导体器件还可见于军事应用、航空、汽车、工业控制器、以及办公设备中。
半导体器件利用半导体材料的电性质。半导体材料的结构允许通过施加电场或基极电流或通过掺杂工艺来操纵其导电性。掺杂将杂质引入到半导体材料中以操纵和控制所述半导体器件的导电性。
半导体器件包含有源的和无源的电结构。有源的结构（包括两极的和场效应晶体管）控制电流的流动。通过改变掺杂的水平和施加电场或基极电流，所述晶体管促进或限制电流的流动。无源的结构（包括电阻器、电容器、以及电感器）在电压和电流之间创建执行各种电功能所必需的关系。所述无源的和有源的结构被电连接以形成电路，这允许所述半导体器件执行高速操作和其他有用的功能。
通常使用两种复杂的制造工艺（即，前端制造和后端制造）制造半导体器件，每种制造工艺均可能涉及数百个步骤。前端制造涉及在半导体晶片的表面上形成多个裸片。每个半导体裸片典型地是相同的并且包含通过将有源的和无源的组件电连接而形成的电路。后端制造涉及从完工的晶片分离各个半导体裸片并且将所述裸片封装以提供结构支撑和环境隔离。如此处所使用的术语“半导体裸片”指的是该词的单数和复数形式两者，并且相应地，可以指单个半导体器件和多个半导体器件两者。
半导体制造的一个目标是生产更小的半导体器件。更小的器件通常消耗更少的功率、具有更高的性能并且能够被更有效率地生产。此外，更小的半导体器件具有更小的覆盖面积，这对更小的最终产品来说是所期望的。更小的半导体裸片尺寸可以通过所述前端工艺中的改进而被实现，所述前端工艺中的改进产生具有更小的、更高密度的有源和无源组件的半导体裸片。后端工艺可以通过电互连和封装材料中的改进而产生具有更小的覆盖面积的半导体器件封装。
图1a显示了经重构的半导体晶片10的一部分，其包括半导体裸片12。接触盘14被形成在半导体裸片12的有效表面上，其具有到所述有效表面中的电路的电连接。绝缘或钝化层16被形成在半导体裸片12上。密封剂18作为经重构的晶片10的一部分而被沉积在半导体裸片12周围。在图1b中，介电层20被形成在绝缘层16和密封剂18上。开口22被形成在介电层20中以暴露接触盘14。在图1c中，多层重新分布层（RDL）被形成在介电层20上并且进入到开口22中至接触盘14。所述RDL包括导电层24和导电层26，所述导电层24被共形地施用到介电层20并且进入到开口22至接触盘14，所述导电层26被共形地施用到导电层24。在图1d中，介电层28被形成在介电层20和导电层24和26上。
如在图1a-1d中所描述的，所述RDL需要若干工艺，包括根据标准的光致抗蚀过程的用于形成所述介电层的旋涂和用于形成所述导电层的镀敷。所述介电层和导电层的形成是耗时的，并且需要利用昂贵的且复杂的半导体处理设备，诸如镀敷工具。此外，所述介电层和导电层的形成难于在大的半导体裸片面积上或所述经重构的晶片的大的部分上实现。
发明内容
存在对用于在半导体裸片、衬底、或经重构的晶片上形成RDLs的简单且成本有效的方式的需要。相应地，在一个实施例中，本发明是包括下列步骤的制造半导体器件的方法：提供半导体裸片、在所述半导体裸片上形成第一绝缘层、在所述第一绝缘层中形成图案化的沟槽、将导电油墨沉积在所述图案化的沟槽中、以及通过紫外光固化所述导电油墨。
在另一实施例中，本发明是包括下列步骤的制造半导体器件的方法：提供衬底、在所述衬底上形成第一绝缘层、在所述第一绝缘层中形成沟槽、将导电油墨沉积在所述沟槽中、以及固化所述导电油墨。
在另一实施例中，本发明是包括半导体裸片以及被形成在所述半导体裸片上的第一绝缘层的半导体器件。图案化的沟槽被形成在所述第一绝缘层中。导电油墨被沉积在所述图案化的沟槽中。所述导电油墨被紫外光固化。
在另一实施例中，本发明是包括衬底以及被形成在所述衬底上的第一绝缘层的半导体器件。沟槽被形成在所述第一绝缘层中。导电油墨被沉积在所述沟槽中。所述导电油墨被固化。
附图说明
图1a-1d示出了在经重构的晶片上形成RDL的常规的工艺；
图2示出了印刷电路板（PCB），其具有被安装到其表面的不同类型的封装；
图3a-3c示出了被安装到所述PCB上的代表性的半导体封装的进一步的细节；
图4a-4c示出了半导体晶片，其具有由划片街区分开的多个半导体裸片；
图5a-5b示出了将所述半导体裸片安装到载体上以形成经重构的晶片；
图6a-6i示出了使用UV固化的导电油墨在半导体裸片上形成RDL的过程；
图7a-7b示出了eWLB，其具有通过UV固化的导电油墨在所述密封剂中形成的RDL；以及
图8a-8d示出了使用UV固化的导电油墨在衬底上形成线路迹线或RDL的过程。
具体实施方式
在下面的描述中参考所述图以一个或多个实施例描述了本发明，在所述图中同样的标号表示相同或相似的元件。尽管按照对实现本发明的目的而言的最佳模式描述了本发明，本领域技术人员将理解：其意在覆盖替代物、修改、以及等同物，如可以被包括在如由所附的权利要求以及如由下面的公开和附图所支持的它们的等同物所限定的本发明的精神和范围内。
通常使用两种复杂的制造工艺来制造半导体器件：前端制造和后端制造。前端制造涉及在半导体晶片的表面上形成多个裸片。所述晶片上的每个裸片包含有源的和无源的电组件，其被电连接以形成功能电路。有源的电组件（诸如晶体管和二极管）具有控制电流的流动的能力。无源的电组件（诸如电容器、电感器、和电阻器）在电压和电流之间创建执行电路功能所必需的关系。
无源的和有源的组件通过一系列工艺步骤（包括掺杂、沉积、光刻、蚀刻、以及平面化）被形成在所述半导体晶片的表面上。掺杂通过诸如离子注入或热扩散技术将杂质引入到半导体材料中。通过响应于电场或基极电流而动态地改变半导体材料导电性，所述掺杂工艺修改有源器件中的半导体材料的导电性。晶体管包含被布置为使得所述晶体管能够在施加电场或基极电流时促进或限制电流的流动所必需的不同掺杂类型和程度的区域。
有源的和无源的组件由具有不同的电性质的材料的层形成。所述层可以通过各种沉积技术而被形成，所述沉积技术部分地由被沉积的材料的类型确定。例如，薄膜沉积可能涉及化学气相沉积（CVD）、物理气相沉积（PVD）、电解电镀、以及无电电镀工艺。每个层一般被图案化以形成有源组件、无源组件、或组件之间的电连接的部分。
后端制造指的是将完工的晶片切割或分离成个体的半导体裸片并且随后封装所述半导体裸片用于结构支撑和环境隔离。为了分离所述半导体裸片，沿着被称为划片街区或划线的所述晶片的非功能区域刻痕并断开所述晶片。使用激光切割工具或锯片分离所述晶片。在分离之后，所述个体的半导体裸片被安装到封装衬底上，所述封装衬底包括用于与其他系统组件互连的引脚或接触盘。被形成在所述半导体裸片上的接触盘随后被连接到所述封装内的接触盘上。可以用焊料凸起、钉柱凸起、导电胶、或引线接合做出所述电连接。密封剂或其他成型材料被沉积在所述封装上以提供物理支撑和电绝缘。完工的封装随后被插入到电系统中，并且使得所述半导体器件的功能性对其他系统组件是可用的。
图2示出了电子器件50，其具有芯片载体衬底或印刷电路板（PCB）52，其中多个半导体封装被安装在其表面上。取决于应用，电子器件50可以具有一种类型的半导体封装或多种类型的半导体封装。为了示例的目的，在图2中显示了不同类型的半导体封装。
电子器件50可以是使用所述半导体封装以执行一个或多个电气功能的独立的系统。可替代地，电子器件50可以是更大的系统的子组件。例如，电子器件50可以是蜂窝式电话、个人数字助理（PDA）、数字摄像机（DVC）、或其他电子通信设备的一部分。可替代地，电子器件50可以是图形卡、网络接口卡、或能够被插入到计算机中的其他信号处理卡。所述半导体封装可以包括微处理器、存储器、专用集成电路（ASIC）、逻辑电路、模拟电路、RF电路、分立器件、或其他半导体裸片或电组件。为了产品被市场接受，小型化和重量减少是非常重要的。半导体器件之间的距离必需被减少以实现更高的密度。
在图2中，PCB 52提供了通用衬底，用于被安装在所述PCB上的半导体封装的结构支撑和电互连。使用蒸镀、电解电镀、无电电镀、丝网印刷、或其他适当的金属沉积工艺将导电信号迹线54形成在PCB 52的表面上或PCB 52的层内。信号迹线54提供了所述半导体封装、安装的组件和其他外部系统组件中的每个之间的电通信。迹线54还向所述半导体封装中的每个提供功率和接地连接。
在一些实施例中，半导体器件具有两个封装级。第一级封装是用于将所述半导体裸片机械地且电气地附接到中间载体上的技术。第二级封装涉及将所述中间载体机械地且电气地附接到所述PCB。在其他实施例中，半导体器件可以仅具有所述第一级封装，在其中所述裸片被机械地且电气地直接安装到所述PCB上。
为了示例的目的，在PCB 52上显示了若干类型的第一级封装，包括接合线封装56和倒装芯片58。此外，显示了若干类型的第二级封装（包括球栅阵列（BGA）60、凸起芯片载体（BCC）62、双列直插式封装（DIP）64、岸面栅格阵列（LGA）66、多芯片模块（MCM）68、四边扁平无引脚封装（QFN）70、以及四边扁平封装72）被安装在PCB 52上。取决于系统需求，用第一和第二级封装样式的任何组合配置的半导体封装以及其他电子组件的任何组合可以被连接到PCB 52。在一些实施例中，电子器件50包括单个附接的半导体封装，而其他实施例要求多个互连的封装。通过将一个或多个半导体封装组合在单个衬底上，制造者可以将预制的组件合并成电子器件和系统。因为所述半导体封装包括复杂的功能性，可以使用较不昂贵的组件和流水线式的制造工艺来制造电子器件。所得到的器件不太可能失败并且制造是较不昂贵的，导致针对消费者的更低的成本。
图3a-3c显示了示例性的半导体封装。图3a示出了被安装在PCB 52上的DIP 64的进一步细节。半导体裸片74包括有效区域，所述有效区域包含被实现为形成在所述裸片内并且根据所述裸片的电气设计而被电互连的有源器件、无源器件、导电层以及介电层的模拟或数字电路。例如，所述电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器以及在半导体裸片74的所述有效区域内形成的其他电路元件。接触盘76是一个或多个导电材料（诸如铝（Al）、铜（Cu）、锡（Sn）、镍（Ni）、金（Au）或银（Ag））的层，并且被电连接到在半导体裸片74内形成的电路元件上。在DIP 64的装配期间，使用金-硅共晶层或粘合材料（诸如热环氧或环氧树脂）将半导体裸片74安装到中间载体78上。所述封装体包括绝缘封装材料（诸如聚合物或陶瓷）。导体引线80和接合线82提供了半导体裸片74和PCB 52之间的电互连。密封剂84被沉积在所述封装上用于环境保护（通过防止湿气和颗粒进入所述封装并污染半导体裸片74或接合线82）。
图3b示出了被安装在PCB 52上的BCC 62的进一步细节。使用未充满或环氧树脂粘合材料92将半导体裸片88安装到载体90上。接合线94提供了接触盘96和98之间的第一级封装互连。成型化合物或密封剂100被沉积在半导体裸片88和接合线94上以便为所述器件提供物理支撑和电绝缘。使用适当的金属沉积工艺（诸如电解电镀或无电电镀）将接触盘102形成在PCB 52的表面上以防止氧化。接触盘102被电连接到PCB 52中的一个或多个导电信号迹线54上。凸起104被形成在BCC 62的接触盘98和PCB 52的接触盘102之间。
在图3c中，用倒装芯片样式的第一级封装将半导体裸片58面朝下地安装到中间载体106上。半导体裸片58的有效区域108包含被实现为根据所述裸片的电气设计而形成的有源器件、无源器件、导电层和介电层的模拟或数字电路。例如，所述电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器以及有效区域108内的其他电路元件。半导体裸片58通过凸起110被电气地且机械地连接到载体106。
使用凸起112用BGA样式的第二级封装将BGA 60电气地且机械地连接到PCB 52。半导体裸片58通过凸起110、信号线114和凸起112被电连接到PCB 52中的导电信号迹线54。成型化合物或密封剂116被沉积在半导体裸片58和载体106上以便为所述器件提供物理支撑和电绝缘。所述倒装芯片半导体器件提供了从半导体裸片58上的有源器件到PCB 52上的导电线路的短的导电路径，以便减少信号传播距离、降低电容并提高总的电路性能。在另一实施例中，可以使用没有中间载体106的倒装芯片样式的第一级封装将所述半导体裸片58机械地且电气地直接连接到PCB 52。
图4a显示了具有基衬底材料122（诸如硅、锗、砷化镓、磷化铟或碳化硅）用于结构支撑的半导体晶片120。多个半导体裸片或组件124被形成在晶片120上，由如上面所描述的非有效的、裸片间的晶片区域或划片街区126分开。划片街区126提供了切割区域以将半导体晶片120分离成个体的半导体裸片124。
图4b显示了半导体晶片120的一部分的横截面视图。每个半导体裸片124均具有后表面128和有效表面130，所述有效表面130包含被实现为形成在所述裸片内并且根据所述裸片的电气设计和功能而被电互连的有源器件、无源器件、导电层以及介电层的模拟或数字电路。例如，所述电路可以包括一个或多个晶体管、二极管以及被形成在有效表面130内的其他电路元件以实现模拟电路或数字电路，诸如数字信号处理器（DSP）、ASIC、存储器或其他信号处理电路。半导体裸片124也可以包含集成的无源器件（IPDs），诸如电感器、电容器和电阻器，用于RF信号处理。
使用PVD、CVD、电解电镀、无电电镀工艺或其他适当的金属沉积工艺将导电层132形成在有效表面130上。导电层132可以是一个或多个Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的层。导电层132用作被电连接到有效表面130上的电路的接触盘。导电层132可以被形成为距半导体裸片124的边缘第一距离的并排布置的接触盘，如在图4b中所显示的。可替代地，导电层132可以被形成为在多行中被偏移的接触盘，以致接触盘的第一行被布置为与所述裸片的边缘相距第一距离，而与所述第一行交替的接触盘的第二行被布置为与所述裸片的边缘相距第二距离。
在图4c中，使用锯片或激光切割工具134通过划片街区126将半导体晶片120分离成个体的半导体裸片124。
图5a显示了衬底或载体140的横截面视图，所述衬底或载体140包含临时的或牺牲性的基材料（诸如硅、锗、砷化镓、磷化铟、碳化硅、树脂、氧化铍、玻璃或其他合适的低成本刚性材料）用于结构支撑。界面层或双面带142被形成在载体140上，作为临时的粘合接合膜、蚀刻-停止层或释放层。使用例如捡拾和放置操作将根据图3a-3c的半导体裸片124置于界面层142和载体140上并被安装到界面层142和载体140上，其中背表面128朝向所述载体。图5b显示了被安装到载体140上的多个半导体裸片124（可能数百个裸片），作为经重构的晶片144以制造高密度嵌入式晶片级球栅阵列（eWLB）封装。
相对于图2和图3a-3c，图6a-6i示出了使用UV固化的导电油墨在半导体裸片上形成RDL或线路迹线的处理。图6a显示了与一个半导体裸片124相关联的经重构的晶片144的一部分。在图6b中，使用PVD、CVD、层压、印刷、旋涂、喷涂、烧结或热氧化在半导体裸片124的有效表面130和导电层132上形成绝缘或介电层146。所述绝缘层146包括一个或多个二氧化硅（SiO2）、氮化硅（Si3N4）、氮氧化硅（SiON）、五氧化二钽（Ta2O5）、氧化铝（Al2O3）、二氧化铪（HfO2）、苯并环丁烯（BCB）、聚酰亚胺（PI）、聚苯并噁唑（PBO）或具有相似的结构和绝缘性质的其他材料的层。所述绝缘层146可以是有机的或无机的基材料。在180-200℃下将所述绝缘层146固化1.5-2.0小时。
在图6c中，使用红外（IR）或紫外（UV）激光器148通过激光直接烧蚀（LDA）将绝缘层146的一部分去除以暴露导电层132并将图案空穴或沟槽150限定到所述绝缘层中用于稍后形成的RDL。可替代地，通过图案化的光致抗蚀层由蚀刻工艺将绝缘层146的一部分去除以暴露导电层132并将图案或路径150限定到所述绝缘层中，用于稍后的RDL形成。
在图6d中，丝网或模版152被布置在绝缘层146之上，其中所述模版中的一个或多个开口与图案化的沟槽150对齐。在印刷过程中，将一定量的导电油墨154沉积在模版152和绝缘层146上。在一个实施例中，导电油墨154包含作为图案化的沟槽150中的薄层而被施用的粉末状的或片状的银或碳导电材料。导电油墨分布工具或刮板156将导电油墨154跨越模版152分布并将导电油墨154分布到图案化的沟槽150中。在所述印刷操作期间，导电油墨分布工具156如由箭头158所显示的跨越模版152从左到右移动以按压导电油墨154穿过所述模版中的开口进入到绝缘层146中的图案化的沟槽150中。
在另一实施例中，使用分发喷嘴或喷头160将一定量的导电油墨154直接沉积到绝缘层146中的图案化的沟槽150中，如在图6e中所显示的。在喷射操作期间，导电油墨154作为小液滴或稳定的射流以适当的量从分发喷嘴160流出以填充图案化的沟槽150。根据图案化的沟槽150的空间需求来测量导电油墨154的量。
图6f显示了通过导电油墨分布工具156、分发喷嘴160或用于分发或分布所述导电油墨的其他适当的施放器的操作而被沉积到绝缘层146中的图案化的沟槽150中的导电油墨154。导电油墨154被均匀地分发以及被一致地分布在绝缘层146中的图案化的沟槽150内。过量的导电油墨154可以通过绝缘层146上的平坦化操作而被去除以使得所述导电油墨与所述绝缘层齐平。
紫外（UV）光源162在室温（15-25℃）下将UV光164辐射到导电油墨154上，导致化学交联反应以固化所述导电油墨。导电油墨154的UV固化不需要升高的温度。
图6g显示了作为RDLs而被沉积到绝缘层146中的图案化的沟槽150中的导电油墨154的平面视图。所述辐射可固化的导电油墨154可以在晶片级被施用，即，在图4a（半导体晶片）或图5b（经重构的晶片）的制造步骤处。通过丝网印刷、油墨喷射、或其他适当的分发工艺将导电油墨154沉积在绝缘层146的图案化的沟槽150中并随后在室温下通过UV光而被固化。
在图6h中，使用PVD、CVD、层压、印刷、旋涂、喷涂、烧结或热氧化在绝缘层146和导电油墨154上形成绝缘或钝化层170。所述绝缘层170包括一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3、HfO2、或具有相似的结构和绝缘性质的其他材料的层。使用激光器172通过LDA将绝缘层170的一部分去除以暴露导电油墨154。可替代地，通过图案化的光致抗蚀层由蚀刻工艺将绝缘层170的一部分去除以暴露导电油墨154。
在图6i中，使用蒸镀、电解电镀、无电电镀、球滴或丝网印刷工艺将导电凸起材料沉积在导电油墨154上。在可选择的助熔剂方案的情况下,所述凸起材料可以是Al、Sn、Ni、Au、Ag、铅（Pb）、Bi、Cu、焊料、以及其组合。例如，所述凸起材料可以是共晶Sn/Pb、高-铅焊料或无铅焊料。使用适当的附接或结合工艺将所述凸起材料结合到导电油墨154。在一个实施例中，通过将所述材料加热到其熔点以上而使所述凸起材料重熔以形成球或凸起174。在一些应用中，凸起174被第二次重熔以改善到导电油墨154的电接触。在一个实施例中，凸起174被形成在具有润湿层、阻障层和粘合层的UBM上。也可以将所述凸起压缩结合或热压缩结合到导电油墨154。凸起174表示可以被形成在导电油墨154上的一种类型的互连结构。所述互连结构也可以使用接合线、导电胶、钉柱凸起、微凸起或其他电互连。
通过化学蚀刻、机械剥离、化学机械平坦化（CMP）、机械研磨、热烘烤、UV光、激光扫描或湿式剥离将载体140和界面层142去除。
图6a-6i的描述是简单的、快速的、低成本的，并且施用到半导体晶片120或经重构的晶片144的一部分，或者所述半导体晶片或经重构的晶片的大的面积（例如，全部）。所述固化的导电油墨154提供了RDL或线路迹线以将半导体裸片124的有效表面130内的电子电路以及外部器件电连接。在一个实施例中，所述固化的RDL 154具有10-3欧姆厘米（Ωcm）的电阻率。
图7a-7b示出了包括用用于eWLB 180的导电油墨形成的RDL的实施例，其被显示为与一个半导体裸片124相关联的经重构的晶片144的一部分。在图7a中，使用胶印刷、压缩成型、转移成型、流体密封剂成型、真空层压、旋涂或其他适当的施用器将密封剂或成型化合物182沉积到载体140之上的半导体裸片124的周围。密封剂182可以是聚合物复合材料，诸如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或者具有适当的填充物的聚合物。密封剂182是不导电的并且在环境上保护所述半导体器件免于外部元件和污染物。
使用PVD、CVD、层压、印刷、旋涂、喷涂、烧结或热氧化在半导体裸片124的有效表面130和导电层132上形成绝缘或介电层186。所述绝缘层186包括一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3、HfO2、BCB、PI、PBO或具有相似的结构和绝缘性质的其他材料的层。所述绝缘层186可以是有机的或无机的基材料。在180-200℃下将所述绝缘层186固化1.5-2.0小时。
与图6c相似，通过LDA将密封剂182和绝缘层186的一部分去除以暴露导电层132并且将所述图案化的沟槽限定到所述绝缘层中用于稍后形成的RDL。可替代地，通过图案化的光致抗蚀层由蚀刻工艺将密封剂182和绝缘层186的一部分去除以暴露导电层132并且将图案或路径限定到所述绝缘层中，用于稍后的RDL形成。
使用类似于图6d和6e的印刷或喷射工艺或其他适当的施用工艺将一定量的导电油墨188沉积到密封剂182和绝缘层186中的所述图案化的沟槽中。在一个实施例中，导电油墨188包含作为所述图案化的沟槽中的薄层而被施用的粉末状的或片状的银或碳导电材料。根据所述图案化的沟槽的空间需求来测量导电油墨188的量。所述辐射可固化的导电油墨188可以在晶片级被施用。过量的导电油墨188可以通过密封剂182和绝缘层186上的平坦化操作而被去除以使得所述导电油墨与所述密封剂和绝缘层齐平。在室温下用UV光辐射导电油墨188导致化学交联反应,以将所述导电油墨固化为RDL。导电油墨188的所述UV固化不需要升高的温度。
使用PVD、CVD、层压、印刷、旋涂、喷涂、烧结或热氧化在密封剂182、绝缘层186和导电油墨188上形成绝缘或钝化层190。所述绝缘层190包括一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3、HfO2、或具有相似的结构和绝缘性质的其他材料的层。通过LDA将绝缘层190的一部分去除以暴露导电油墨188。可替代地，通过图案化的光致抗蚀层由蚀刻工艺将绝缘层190的一部分去除以暴露导电油墨188。
使用蒸镀、电解电镀、无电电镀、球滴或丝网印刷工艺将导电凸起材料沉积在导电油墨188之上。在可选择的助熔剂方案的情况下,所述凸起材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及其组合。例如，所述凸起材料可以是共晶Sn/Pb、高-铅焊料或无铅焊料。使用适当的附接或结合工艺将所述凸起材料结合到导电油墨188。在一个实施例中，通过将所述材料加热到其熔点以上而使所述凸起材料重熔以形成球或凸起192。在一些应用中，凸起192被第二次重熔以改善到导电油墨188的电接触。在一个实施例中，凸起192被形成在具有润湿层、阻障层和粘合层的UBM之上。也可以将所述凸起压缩结合或热压缩结合到导电油墨188。凸起192表示可以被形成在导电油墨188上的一种类型的互连结构。所述互连结构也可以使用接合线、导电胶、钉柱凸起、微凸起或其他电互连。
在图7b中，通过化学蚀刻、机械剥离、化学机械平坦化（CMP）、机械研磨、热烘烤、UV光、激光扫描或湿式剥离将载体140和界面层142去除。
使用导电油墨188来形成RDL是简单的、快速的、低成本的，并且施用到经重构的晶片144的一部分或所述经重构的晶片的大的面积（例如，全部）。所述固化的导电油墨188提供了RDL或线路迹线以将半导体裸片124的有效表面130内的电子电路以及外部器件电连接。
相对于图2和图3a-3c，图8a-8d示出了使用UV固化的导电油墨在衬底上形成RDL或线路迹线的处理。图8a显示了包括互连结构202的衬底200，所述互连结构202包括一个或多个Al、Cu、Sn、Ni、Au、Ag或能够穿过所述衬底垂直和横向导电的其他适当的导电材料的层。在另一实施例中，衬底200具有后表面204和有效表面206，所述有效表面206包含被实现为在所述裸片内形成并且根据所述裸片的电气设计和功能而被电互连的有源器件、无源器件、导电层以及介电层的模拟或数字电路。例如，所述电路可以包括一个或多个晶体管、二极管和被形成在有效表面206内的其他电路元件以实现模拟电路或数字电路，诸如DSP、ASIC、存储器或其他信号处理电路。衬底200也可以包含IPDs，诸如电感器、电容器和电阻器，用于RF信号处理。
使用PVD、CVD、电解电镀、无电电镀工艺或其他适当的金属沉积工艺将导电层208形成在衬底200上。导电层208可以是一个或多个Al、Cu、Sn、Ni、Au、Ag或其他适当的导电材料的层。导电层208用作被电连接到互连结构202和/或有效表面206上的电路的接触盘。
丝网或模版210被布置在衬底200上，其中所述模版中有开口212。在印刷工艺中将一定量的导电油墨214沉积在模版210上。在一个实施例中，导电油墨214包含作为薄层而被施用的粉末状的或片状的银或碳导电材料。导电油墨分布工具或刮板216将导电油墨214跨越模版210分布并且将所述导电油墨214分布到开口212中。在印刷操作期间，如由箭头218所显示的,导电油墨分布工具216跨越模版210从左到右移动以按压导电油墨214穿过所述模版中的开口212以接触导电层208。如在图8b中所显示的，导电油墨214被均匀地分发并且被一致地分布在开口212内。过量的导电油墨214可以被去除以平坦化所述导电油墨。模版210被去除。
在另一实施例中，如在图8c中所显示的,使用分发喷嘴或喷头218将一定量的导电油墨214直接沉积到开口212中。在所述喷射操作期间，导电油墨214作为小滴或稳定射流从分发喷嘴218流出到导电层208上。
图8d显示了通过导电油墨分布工具216、分发喷嘴218或用于分发或分布所述导电油墨的其他适当的施用器的操作而被沉积在导电层208上的导电油墨214。导电油墨214被均匀地分发并且被一致地分布在导电层208上。
UV光源220在室温（15-25℃）下将UV光222辐射到导电油墨214上，导致化学交联反应以固化所述导电油墨。所述UV固化不需要升高的温度。所述辐射可固化的导电油墨214可以在晶片级被施用以在衬底200上形成线路迹线或RDL。使用导电油墨214来形成线路迹线或RDL是简单的、快速的、低成本的，并且施用到衬底200的一部分或所述衬底的大的面积（例如，全部）。
尽管已经详细地示出了本发明的一个或多个实施例，本领域技术人员将理解:可以进行对那些实施例的修改和改造而不背离如在下面的权利要求中所提出的本发明的范围。

Claims (15)

1.一种制造半导体器件的方法，包括：
提供半导体裸片；
在所述半导体裸片上形成第一绝缘层；
在所述第一绝缘层中形成延伸至所述半导体裸片的表面的开口；
在所述半导体裸片的周围沉积密封剂；
形成部分延伸入所述第一绝缘层和所述密封剂的图案化的沟槽，其中所述图案化的沟槽从所述第一绝缘层中的所述开口延伸，并继续横过所述半导体裸片上的所述第一绝缘层和密封剂；
将导电油墨沉积在所述图案化的沟槽中，以形成横过所述第一绝缘层和所述密封剂的重新分布层；以及
在室温下通过紫外光固化所述导电油墨。
2.如权利要求1所述的方法，其特征在于，进一步包括：
在所述第一绝缘层和导电油墨上形成第二绝缘层；以及
在所述导电油墨上形成互连结构。
3.一种制造半导体器件的方法，包括：
提供衬底；
在所述衬底上形成第一绝缘层；
在所述第一绝缘层中形成延伸至所述衬底的表面的开口；
形成部分延伸入所述第一绝缘层的沟槽，其中所述沟槽从所述第一绝缘层中的所述开口延伸，并继续横过所述衬底上的所述第一绝缘层；
将导电油墨沉积在所述沟槽中，以形成横过所述衬底上的所述第一绝缘层的重新分布层；以及
通过紫外光固化所述导电油墨。
4.如权利要求3所述的方法，其特征在于，进一步包括：
在室温下固化所述导电油墨。
5.如权利要求3所述的方法，其特征在于，进一步包括：
在所述第一绝缘层和导电油墨上形成第二绝缘层；以及
在所述导电油墨上形成互连结构。
6.如权利要求3所述的方法，其特征在于，进一步包括：
将密封剂沉积在所述衬底周围；
在所述密封剂中形成所述沟槽；以及
将所述导电油墨沉积在所述密封剂中的所述沟槽中。
7.一种半导体器件，包括：
衬底；
被形成在所述衬底上的第一绝缘层，其中所述第一绝缘层包括延伸至所述衬底的表面的开口；
被部分形成入所述第一绝缘层的沟槽，其中所述沟槽从所述第一绝缘层中的所述开口延伸，并继续横过所述衬底上的所述第一绝缘层；以及
被沉积在所述沟槽中的紫外光可固化的导电油墨，其中所述紫外光可固化的导电油墨通过紫外光被固化。
8.如权利要求7所述的半导体器件，其特征在于，其中所述紫外光可固化的导电油墨在室温下被固化。
9.如权利要求7所述的半导体器件，其特征在于，进一步包括被布置在所述第一绝缘层上的模版，其中所述紫外光可固化的导电油墨通过所述模版而被沉积到所述沟槽中。
10.如权利要求7所述的半导体器件，其特征在于，进一步包括：
被形成在所述第一绝缘层和紫外光可固化的导电油墨上的第二绝缘层；以及
被形成在所述紫外光可固化的导电油墨上的互连结构。
11.如权利要求7所述的半导体器件，其特征在于，进一步包括被沉积在所述衬底周围的密封剂，其中所述沟槽被形成在所述密封剂中并且所述紫外光可固化的导电油墨被沉积在所述密封剂中的所述沟槽中。
12.如权利要求1所述的方法，其特征在于，其中沉积所述导电油墨包括通过喷嘴将所述导电油墨分配到所述图案化的沟槽中。
13.如权利要求1所述的方法，其特征在于，其中沉积所述导电油墨包括：
利用与所述图案化的沟槽对齐的模版中的开口将所述模版布置在所述第一绝缘层上；以及
通过所述模版中的开口将所述导电油墨沉积到所述图案化的沟槽中。
14.如权利要求1所述的方法，其特征在于，进一步包括使所述导电油墨与所述第一绝缘层平齐。
15.如权利要求3所述的方法，其特征在于，进一步包括使所述导电油墨与所述第一绝缘层平齐。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8922021B2 (en) 2011-12-30 2014-12-30 Deca Technologies Inc. Die up fully molded fan-out wafer level packaging
US10373870B2 (en) 2010-02-16 2019-08-06 Deca Technologies Inc. Semiconductor device and method of packaging
US9177926B2 (en) * 2011-12-30 2015-11-03 Deca Technologies Inc Semiconductor device and method comprising thickened redistribution layers
US9576919B2 (en) 2011-12-30 2017-02-21 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
US10672624B2 (en) 2011-12-30 2020-06-02 Deca Technologies Inc. Method of making fully molded peripheral package on package device
US9613830B2 (en) 2011-12-30 2017-04-04 Deca Technologies Inc. Fully molded peripheral package on package device
US9831170B2 (en) 2011-12-30 2017-11-28 Deca Technologies, Inc. Fully molded miniaturized semiconductor module
WO2013102146A1 (en) 2011-12-30 2013-07-04 Deca Technologies, Inc. Die up fully molded fan-out wafer level packaging
US10050004B2 (en) 2015-11-20 2018-08-14 Deca Technologies Inc. Fully molded peripheral package on package device
US9305854B2 (en) * 2012-08-21 2016-04-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL using UV-cured conductive ink over wafer level package
US8896094B2 (en) 2013-01-23 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for inductors and transformers in packages
US8895429B2 (en) * 2013-03-05 2014-11-25 Eastman Kodak Company Micro-channel structure with variable depths
US9449945B2 (en) 2013-03-08 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Filter and capacitor using redistribution layer and micro bump layer
CN105530765A (zh) * 2014-09-29 2016-04-27 富葵精密组件(深圳)有限公司 具有内埋元件的电路板及其制作方法
CN104952744A (zh) * 2015-05-20 2015-09-30 南通富士通微电子股份有限公司 晶圆级封装结构的制造方法
TWI620296B (zh) * 2015-08-14 2018-04-01 矽品精密工業股份有限公司 電子封裝件及其製法
KR102440135B1 (ko) 2015-08-21 2022-09-05 삼성전자주식회사 재배선 영역을 갖는 전자 소자
CN105140191B (zh) * 2015-09-17 2019-03-01 中芯长电半导体（江阴）有限公司 一种封装结构及再分布引线层的制作方法
US10115668B2 (en) 2015-12-15 2018-10-30 Intel IP Corporation Semiconductor package having a variable redistribution layer thickness
KR102487563B1 (ko) * 2015-12-31 2023-01-13 삼성전자주식회사 반도체 패키지 및 그 제조방법
WO2018069448A1 (en) * 2016-10-12 2018-04-19 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Forming solid material in recess of layer structure based on applied fluidic medium
US10157864B1 (en) 2017-07-27 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US10600755B2 (en) * 2017-08-10 2020-03-24 Amkor Technology, Inc. Method of manufacturing an electronic device and electronic device manufactured thereby
US11018030B2 (en) * 2019-03-20 2021-05-25 Semiconductor Components Industries, Llc Fan-out wafer level chip-scale packages and methods of manufacture
US11056453B2 (en) 2019-06-18 2021-07-06 Deca Technologies Usa, Inc. Stackable fully molded semiconductor structure with vertical interconnects
EP3817043A1 (en) 2019-10-31 2021-05-05 Heraeus Deutschland GmbH & Co KG Electromagnetic interference shielding in recesses of electronic modules
US11817366B2 (en) * 2020-12-07 2023-11-14 Nxp Usa, Inc. Semiconductor device package having thermal dissipation feature and method therefor
US11854933B2 (en) 2020-12-30 2023-12-26 Texas Instruments Incorporated Thermally conductive wafer layer
US11652065B2 (en) * 2021-05-04 2023-05-16 STATS ChipPAC Pte. Ltd. Semiconductor device and method of embedding circuit pattern in encapsulant for SIP module

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102244013A (zh) * 2010-05-14 2011-11-16 新科金朋有限公司 半导体器件及其制造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049844A (en) 1974-09-27 1977-09-20 General Electric Company Method for making a circuit board and article made thereby
US4088801A (en) 1976-04-29 1978-05-09 General Electric Company U.V. Radiation curable electrically conductive ink and circuit boards made therewith
US4401686A (en) 1982-02-08 1983-08-30 Raymond Iannetta Printed circuit and method of forming same
JPH05222326A (ja) 1992-02-13 1993-08-31 Dainippon Ink & Chem Inc 銀導体回路用オフセット印刷インキおよび銀導体回路の形成方法
FR2718909B1 (fr) * 1994-04-18 1996-06-28 Transpac Matrice de connexion configurable électriquement entre lignes d'au moins un port d'entrée-sortie de signaux électriques.
JP2004288973A (ja) 2003-03-24 2004-10-14 Shin Etsu Polymer Co Ltd 電磁波シールド体及びその製造方法
JP3823981B2 (ja) * 2003-05-12 2006-09-20 セイコーエプソン株式会社 パターンと配線パターン形成方法、デバイスとその製造方法、電気光学装置、電子機器及びアクティブマトリクス基板の製造方法
US7575999B2 (en) * 2004-09-01 2009-08-18 Micron Technology, Inc. Method for creating conductive elements for semiconductor device structures using laser ablation processes and methods of fabricating semiconductor device assemblies
US20090293766A1 (en) 2004-10-08 2009-12-03 Mitsui Mining & Smelting Co., Ltd. Conductive ink
US8097400B2 (en) 2005-02-22 2012-01-17 Hewlett-Packard Development Company, L.P. Method for forming an electronic device
TW200643124A (en) 2005-06-08 2006-12-16 Yung-Shu Yang The radiation hardening conductive ink and the manufacturing method of conductive substrate by using radiation hardening conductive ink
KR100688560B1 (ko) * 2005-07-22 2007-03-02 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법
US7722422B2 (en) * 2007-05-21 2010-05-25 Global Oled Technology Llc Device and method for improved power distribution for a transparent electrode
US8258624B2 (en) * 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
SG150404A1 (en) * 2007-08-28 2009-03-30 Micron Technology Inc Semiconductor assemblies and methods of manufacturing such assemblies
US8456002B2 (en) * 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US9136196B2 (en) 2009-06-02 2015-09-15 Hsio Technologies, Llc Compliant printed circuit wafer level semiconductor package
JP5727766B2 (ja) * 2009-12-10 2015-06-03 理想科学工業株式会社 導電性エマルジョンインク及びそれを用いた導電性薄膜の形成方法
US8258633B2 (en) * 2010-03-31 2012-09-04 Infineon Technologies Ag Semiconductor package and multichip arrangement having a polymer layer and an encapsulant
JP2012104613A (ja) 2010-11-09 2012-05-31 Sony Corp 回路基板及び回路基板の製造方法
US8617987B2 (en) * 2010-12-30 2013-12-31 Stmicroelectronics Pte Ltd. Through hole via filling using electroless plating
US20130175556A1 (en) * 2011-09-02 2013-07-11 The Procter & Gamble Company Light emitting apparatus
US9305854B2 (en) * 2012-08-21 2016-04-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL using UV-cured conductive ink over wafer level package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102244013A (zh) * 2010-05-14 2011-11-16 新科金朋有限公司 半导体器件及其制造方法

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Publication number Publication date
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