KR101714822B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR101714822B1
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심일권
구준모
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스태츠 칩팩 피티이. 엘티디.
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Abstract

반도체 디바이스는 반도체 다이와 반도체 다이 상에 형성된 제 1 절연 층을 가진다. 패턴화된 트렌치는 제 1 절연 층에 형성된다. 전도성 잉크는 패턴화된 트렌치와 정렬된 구멍을 갖는 제 1 절연 층 상에 스텐실을 위치시켜 패턴화된 트렌치에 증착되고, 패턴화된 트렌치 내로 스텐실에 있는 구멍을 통해 전도성 잉크를 증착한다. 또한, 전도성 잉크는 전도성 잉크를 노즐을 통해 패턴화된 트렌치로 분사하여 증착된다. 전도성 잉크는 실온에서 자외선에 의해 경화된다. 제 2 절연 층은 제 1 절연 층과 전도성 잉크 상에 형성된다. 인터커넥트 구조는 전도성 잉크 상에 형성된다. 봉지재는 반도체 다이의 주위에 증착될 수 있다. 패턴화된 트렌치는 봉지재에 형성되고 전도성 잉크는 봉지재 내의 패턴화된 트렌치에 증착된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING RDL USING UV-CURED CONDUCTIVE INK OVER WAFER LEVEL PACKAGE}
본 출원은 2012년 8월 21일 출원된 미국 가출원 번호 제 61/691,651호의 이익을 주장하며, 이 가출원은 여기에 참고로 병합된다.
본 발명은 일반적으로 반도체 디바이스, 특히 웨이퍼 레벨 패키지 상에 UV-경화된 전도성 잉크를 사용하여 RDL을 형성하는 반도체 디바이스 및 방법에 관한 것이다.
반도체 디바이스는 일반적으로 현대의 전자 제품에서 발견된다. 반도체 디바이스는 전기 부품의 수효와 밀도에 따라 다양하다. 개별 반도체 디바이스는 일반적으로 전기 부품, 예를 들어, 발광 다이오드 (LED), 작은 신호 트랜지스터, 레지스터, 커패시터, 인덕터 및 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)중 한 종류를 포함한다. 집적 반도체 디바이스는 일반적으로 수백에서 수백만의 전기 부품이 포함된다. 집적 반도체 디바이스의 예로는 마이크로 컨트롤러, 마이크로 프로세서, 부하 연결 장치 (CCDs), 태양 전지, 및 디지털 마이크로-미러 장치(DMDs)를 포함한다.
반도체 디바이스는 신호 처리, 고속 계산, 전자기 신호 송신 및 수신, 전자 장치 제어, 태양 빛의 전기 변환, 텔레비젼 디스플레이를 위한 영상 프로젝션 생성과 같은 다양한 기능을 수행한다. 반도체 디바이스는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터 및 소비자 제품 분야에서 발견된다. 반도체 디바이스는 또한 군사 응용 프로그램, 항공, 자동차, 산업 컨트롤러, 및 사무 장비에서 찾아 볼 수 있다.
반도체 디바이스는 반도체 재료의 전기적 특성을 이용한다. 반도체 재료의 구조는 그 전기 전도성이 전기장 또는 베이스 전류를 적용하거나 또는 도핑 과정을 통해 조작될 수 있게 한다. 도핑은 반도체 재료에 불순물을 도입하여 반도체 디바이스의 전도성을 조절하거나 제어한다.
반도체 디바이스는 능동(active) 및 수동(passive) 전기 구조물을 포함하고 있다. 양극성 및 전계 효과 트랜지스터를 포함하는 능동 구조물은 전기 전류의 흐름을 제어한다. 전기장 또는 베이스 전류의 도핑 및 적용 레벨을 변화시킴으로써, 트랜지스터는 전기 전류의 흐름을 증진하거나 제한한다. 레지스터, 커패시터, 및 인덕터를 포함하는 수동 구조물은 다양한 전기적 기능을 수행하기에 필요한 전압과 전류 사이의 관계를 형성한다. 수동 및 능동 구조물은 전기적으로 연결되어 회로를 형성하고, 이 회로는 반도체 디바이스가 고속 작동 및 기타 유용한 기능을 수행할 수 있도록 한다.
반도체 디바이스는 일반적으로 두 개의 복잡한 제조 공정, 즉 프런트 엔드 제조공정 (front-end manufacturing)및 백 엔드 제조공정(back-end manufacturing)을 사용하여 제조되며, 각 공정은 잠재적으로 수백 개의 공정을 포함한다. 프런트 엔드 제조공정은 반도체 웨이퍼의 표면에 복수의 다이를 형성하는 것을 포함한다. 각 반도체 다이는 일반적으로 동일하며, 전기적으로 연결되는 능동 및 수동 부품에 의해 형성된 회로를 포함한다. 백 엔드 제조공정은 구조적 지지와 주변 절연을 제공하기 위해 완성된 웨이퍼로부터 개별 반도체 다이를 분리하고 이 다이를 패키징한다. 여기서 사용되는 용어 "반도체 다이"는 단어의 단수형과 복수형 모두를 의미하며, 따라서, 하나의 반도체 디바이스 및 여러 반도체 디바이스 모두를 지칭할 수 있다.
반도체 제조의 하나의 목표는 더 작은 반도체 디바이스를 생산하는 것이다. 더 작은 장치는 일반적으로 적은 전력을 소비하고, 고성능을 가지며, 보다 효율적으로 생산될 수 있다. 또한, 더 작은 반도체 디바이스는 더 작은 풋 프린트(smaller footprint)를 갖추고 있어, 더 작은 최종 제품에 대해 바람직하다. 더 작은 반도체 다이 크기는 프런트 엔드 공정의 개선에 의해 성취될 수 있어, 작고, 높은 밀도의 능동 및 수동 부품을 갖는 반도체 다이를 얻을 수 있게 한다. 백 엔드 공정은 전기적 인터커넥트 및 패키징 재료의 개선에 의해 더 작은 풋 프린트를 갖는 반도체 디바이스 패키지가 될 수 있게 한다.
도 1a는 반도체 다이(12)를 포함하는 재구성된 반도체 웨이퍼(10)의 일부를 도시한다. 접촉 패드(14)는 활성 표면에서 회로에 전기적으로 연결되는 반도체 다이(12)의 활성 표면상에 형성된다. 절연 또는 패시베이션 층(16)은 반도체 다이(12) 상에 형성된다. 봉지재(18)는 재구성된 웨이퍼(10)의 일부로서 반도체 다이(12) 주변에 증착된다. 도 1b에서는, 유전 층(20)이 절연 층(16)과 봉지재(18) 위에 형성된다. 구멍(22)은 접촉 패드(14)를 노출시키기 위해 유전 층(20)에 형성된다. 도 1c에서는 복수 층의 재배선 층(RDL)이 유전 층(20) 상에 형성되고, 그리고 접촉 패드(14)에 대한 구멍(22) 안으로 형성된다. RDL은 유전 층(20)과 접촉 패드(14)에 대한 구멍(22) 안으로 균일하게 제공되는 전도성 층(24)과, 전도성 층(24)에 균일하게 제공되는 전도성 층(26)을 포함한다. 도 1d에서는, 유전 층(28)이 유전 층(20)과 전도성 층(24, 26) 상에 형성된다.
도 1a-1d에서 기술된 바와 같이, RDL은 표준 포토레지스트 공정에 따라, 유전 층들을 형성하기 위한 스핀 코팅과, 전도성 층들을 형성하기 위한 도금(plating)을 포함하는, 여러 공정을 필요로 한다. 유전 층들과 전도성 층들의 형성은 시간을 소비하고, 비용을 필요로 하는 억세스를 요구하고, 도금 공구와 같은 복잡한 반도체 처리 장치를 필요로 한다. 또한, 유전 층들과 전도성 층들의 형성은 커다란 반도체 다이 영역 또는 재구성된 웨이퍼의 큰 부분에 형성하는 것이 어렵다.
반도체 다이, 기판, 또는 재구성된 웨이퍼 상에 RDL을 형성하기 위한 단순하고 비용에 효과적인 방식이 필요하다. 따라서, 일 실시예에서, 본 발명은, 반도체 다이를 제공하는 단계와, 상기 반도체 다이 상에 제1 절연 층을 형성하는 단계와, 상기 제1 절연 층에 패턴화된 트렌치를 형성하는 단계와, 상기 패턴화된 트렌치에 전도성 잉크를 증착하는 단계와, 상기 전도성 잉크를 자외선에 의해 경화시키는 단계를 포함하는, 반도체 디바이스를 제조하는 방법이다.
다른 실시예에 있어서, 본 발명은, 기판을 제공하는 단계와, 상기 기판상에 제1 절연 층을 형성하는 단계와, 상기 제1 절연 층에 트렌치를 형성하는 단계와, 상기 트렌치에 전도성 잉크를 증착하는 단계와, 상기 전도성 잉크를 경화시키는 단계를 포함하는, 반도체 디바이스를 제조하는 방법이다.
또 다른 실시예에 있어서, 본 발명은, 반도체 다이와 상기 반도체 다이 상에 형성된 제1 절연 층을 포함하는 반도체 디바이스 이다. 패턴화된 트렌치는 제1 절연 층에 형성된다. 전도성 잉크는 패턴화된 트렌치에 증착된다. 전도성 잉크는 자외선에 의해 경화된다.
또 다른 실시예에 있어서, 본 발명은 기판과 상기 기판상에 형성된 제1 절연 층을 포함하는 반도체 디바이스 이다. 트렌치는 제1 절연 층에 형성된다. 전도성 잉크는 트렌치에 증착된다. 전도성 잉크는 경화된다.
발명은, 반도체 다이를 제공하는 단계와, 상기 반도체 다이 상에 제1 절연 층을 형성하는 단계와, 상기 제1 절연 층에 패턴화된 트렌치를 형성하는 단계와, 상기 패턴화된 트렌치에 전도성 잉크를 증착하는 단계와, 상기 전도성 잉크를 자외선에 의해 경화시키는 단계를 포함하는, 반도체 디바이스를 제조하는 방법을 제공하여, 단순하고 비용에 효과적인 방식으로, 반도체 다이, 기판, 또는 재구성된 웨이퍼 상에 재배선 층(RDL)을 형성하는 효과를 제공한다.
도 1a-1d는 재구성된 웨이퍼 상에 재배선 층(RDL)을 형성하는 종래의 공정을 도시한 도면.
도 2는 그 표면에 장착된 다른 종류의 패키지를 갖는 인쇄 회로 기판(PCB)을 도시한 도면.
도 3a-3c는 PCB에 장착된 대표적인 반도체 패키지의 추가 세부 사항을 보여주는 도면.
도 4a-4c는 쏘우 스트리트에 의해 분리된 복 수개의 반도체 다이를 갖는 반도체 웨이퍼를 도시하는 도면.
도 5a-5b는 재구성된 웨이퍼를 형성하기 위해 반도체 다이를 캐리어에 장착하는 것을 도시하는 도면.
도 6a-6i는 UV-경화된 전도성 잉크를 사용하여 반도체 다이 상에 재배선 층(RDL)을 형성하는 공정을 도시하는 도면.
도 7a-7b는 UV-경화된 전도성 잉크에 의해 봉지재에 형성된 재배선 층(RDL)을 갖는 eWLB를 도시하는 도면.
도 8a-8d는 UV-경화된 전도성 잉크를 사용하여 기판상에 와이어링 트레이스 또는 재배선 층(RDL)을 형성하는 공정을 도시하는 도면.
본 발명은 도면을 참조하여 다음의 설명에서 하나 이상의 실시예를 기술하고, 여기서 같은 참조부호는 동일하거나 유사한 요소를 나타낸다. 본 발명은 발명의 목적 달성을 위한 최선의 모드를 기준으로 설명되었지만, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는, 그 대안, 수정 및 등가물등이 첨부된 청구 범위에 의해 한정되고, 그 등가물 등이 다음의 설명과 도면에 의해 지지되는 본 발명의 사상 및 범주 내에 포함될 수 있다는 것을 의도한다는 것을 이해할 것이다.
반도체 디바이스는 일반적으로 두 개의 복잡한 제조 공정, 즉 프런트 엔드 제조공정 및 백 엔드 제조공정을 사용하여 제조된다. 프런트 엔드 제조공정은 반도체 웨이퍼의 표면에 복 수개의 다이를 형성하는 것을 포함한다. 웨이퍼 상의 각 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 능동 및 수동의 전기 부품을 포함한다. 트랜지스터 및 다이오드 등의 능동 전기 부품은 전기 전류의 흐름을 제어할 수 있다. 커패시터, 인덕터, 레지스터, 및 변압기 등의 수동 전기 부품은 전기 회로 기능을 수행하는데 필요한 전압과 전류 사이의 관계를 형성한다.
수동 및 능동 부품은 도핑, 증착, 포토리소그래피(photolithography), 에칭, 그리고 평탄화(planarization)를 포함하는 일련의 공정 단계에 의해 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 이온 주입 또는 열 확산 등의 기술에 의해 반도체 물질 내에 불순물을 유입시킨다. 이 도핑 공정은, 전기장 또는 베이스 전류에 응답하여 반도체 물질의 전도성을 다이나믹하게 변경시킴에 의해 능동 장치에서 반도체 물질의 전기 전도성을 수정한다. 트랜지스터는 전기장 또는 베이스 전류의 적용에 따라 트랜지스터가 전기 전류의 흐름을 향상시키거나 제한하는데 필요하도록 배열된 도핑의 형태 및 정도를 변화시키는 영역을 포함한다.
능동 및 수동 부품은 서로 다른 전기적 특성을 갖는 물질의 층으로 형성된다. 이 층들은 증착되는 물질의 종류에 따라 부분적으로 결정된 다양한 증착 기술에 의해 형성될 수 있다. 예를 들어, 박막 증착은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 전해 도금(electrolytic plating), 무전해 도금 공정(electroless plating processes)을 포함할 수 있다. 각 층은 일반적으로 능동 부품, 수동 부품, 또는 부품들 사이의 전기적 연결의 부분들을 형성하도록 패턴화된다.
백 엔드 제조공정은 완성된 웨이퍼를 개별 반도체 다이로 절단 또는 분리하고, 구조적 지지와 외부 절연을 위한 반도체 다이로 패키징하는 것을 의미한다. 반도체 다이를 분리하기 위해, 웨이퍼가 쏘우 스트리트 또는 스크라이브로 불리는 웨이퍼의 비기능적 지역을 따라 계산되어 절단된다. 웨이퍼는 레이저 절단 공구 또는 쏘우 블레이드를 사용하여 분리된다. 분리 후, 개별 반도체 다이는 다른 시스템 부품과 인터커넥트되기 위한 핀이나 접촉 패드를 포함하는 패키지 기판에 장착된다. 그리고 반도체 다이 상에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기적 연결은 납땜 범프, 스터드 범프, 전도성 페이스트, 또는 와이어본드(wirebonds)로 만들 수 있다. 밀봉제 또는 다른 몰딩 재료는 물리적 지지와 전기 절연을 제공하기 위해 패키지 위에 증착된다. 그리고, 완성된 패키지는 전기적 시스템에 삽입되고 반도체 디바이스의 기능이 다른 시스템 부품에 사용할 수 있게 제조된다.
도 2는 전자 장치(50)를 도시하며, 이 전자 장치는 그 표면에 장착된 복수의 반도체 패키지를 갖는 칩 캐리어 기판 또는 인쇄 회로 기판(PCB)(52)을 갖는다. 전자 장치(50)는 적용에 따라, 한 형태의 반도체 패키지 또는 여러 형태의 반도체 패키지를 가질 수 있다. 다른 형태의 반도체 패키지가 설명을 목적으로 도 2에 도시된다.
전자 장치(50)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템(stand-alone system)이 될 수 있다. 대안적으로, 전자 장치(50)는 더 큰 시스템의 하위 부품이 될 수 있다. 예를 들어, 전자 장치(50)는 휴대 전화, 개인 디지털 보조장치(PDA), 디지털 비디오 카메라(DVC), 또는 기타 전자 통신 장치의 일부가 될 수 있다. 대안적으로, 전자 장치(50)는 그래픽 카드, 네트워크 인터페이스 카드 또는 컴퓨터에 삽입될 수 있는 다른 신호 처리 카드가 될 수 있다. 반도체 패키지는 마이크로 프로세서, 메모리, 응용 프로그램 특정 집적 회로 (ASIC), 논리 회로, 아날로그 회로, RF 회로, 개별 장치, 또는 기타 반도체 다이 또는 전기 부품을 포함할 수 있다. 소형화 및 중량 감소는 시장에서 인정될 제품에 대하여 필수적이다. 반도체 디바이스들 사이의 거리는 더 높은 밀도를 달성하기 위해 감소 되어야만 한다.
도 2에서, PCB(52)는 PCB에 장착된 반도체 패키지의 구조적 지지와 전기적 인터커넥트를 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(54)는 증발, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 다른 적절한 금속 증착 프로세스를 사용하여 PCB(52)의 표면상에 또는 PCB(52)의 층 내에 형성된다. 신호 트레이스(54)는 각각의 반도체 패키지, 장착 부품, 및 다른 외부 시스템 부품 간의 전기적 통신을 위하여 제공된다. 트레이스(54)는 또한 각각의 반도체 패키지에 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스는 두 개의 패키지 레벨(packaging levels)을 갖는다. 제 1 패키지 레벨은 반도체 다이를 중간 캐리어에 기계적 및 전기적으로 부착하기 위한 기술이다. 제 2 패키지 레벨은 중간 캐리어를 PCB에 기계적 및 전기적으로 부착하기 위한 기술을 포함한다. 다른 실시예들에서, 반도체 디바이스는 다이가 PCB에 기계적 및 전기적으로 직접 장착되는 제 1 패키지 레벨만을 가질 수 있다.
설명을 위해, 본드 와이어 패키지(56) 및 플립 칩(58)을 포함하는 제 1 레벨 패키지의 여러 형태가 PCB(52) 상에 도시된다. 또한, 볼 그리드 어레이 (BGA) (60), 범프 칩 캐리어 (BCC)(62), 듀얼 인-라인 패키지 (DIP)(64), 랜드 그리드 어레이 (LGA)(66), 멀티 칩 모듈 (MCM)(68), 쿼드 플랫 무연 패키지 (QFN)(70), 및 쿼드 플랫 패키지(72)를 포함하는, 제 2 레벨 패키지의 여러 형태가 PCB(52) 상에 장착되어 도시된다. 시스템의 요구 사항에 따라, 제 1 및 제 2 레벨의 패키지 형태의 임의의 조합뿐만 아니라 다른 전자 부품의 조합으로 구성된 반도체 패키지의 조합이 PCB(52)에 연결될 수 있다. 다른 실시예에서, 전자 장치(50)는 여러 인터커넥트된 패키지를 포함할 수 있으나, 일부 실시예에서는, 하나의 연결된 반도체 패키지를 포함한다. 하나의 기판 위에 하나 이상의 반도체 패키지를 결합하여, 제조업자는 미리 만든 부품을 전자 장치 및 시스템에 통합할 수 있다. 반도체 패키지는 정교한 기능성을 포함하기 때문에, 전자 장치는 저렴한 부품 및 현대화된 제조 공정을 사용하여 제조될 수 있다. 그 결과 장치는 실패할 가능성이 줄고 제조 비용이 적어져 소비자들에게 낮은 비용으로 제공할 수 있다.
도 3a-3c는 예시적인 반도체 패키지를 보여준다. 도 3a는 PCB (52)에 장착된 DIP (64)를 더 자세히 보여준다. 반도체 다이(74)는 다이 내에 형성되어 다이의 전기적 설계에 따라 전기적으로 인터커넥트되는, 능동 장치, 수동 장치, 전도성 층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함하는 능동 영역을 포함한다. 예를 들어, 회로는 하나 이상의 트랜지스터, 다이오드, 인덕터, 커패시터, 레지스터, 및 반도체 다이(74)의 능동 영역 내에 형성된 다른 회로 요소를 포함할 수 있다. 접촉 패드(76)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 또는 은(Ag)과 같은 전도성 물질의 하나 이상의 층이고, 반도체 다이 (74) 내에 형성된 회로 요소에 전기적으로 연결된다. DIP(64)의 조립 동안, 반도체 다이(74)는 금 -실리콘 공정 층, 또는 열 에폭시 또는 에폭시 수지와 같은 접착 물질을 사용하여 중간 캐리어(78)에 장착된다. 패키지 몸체는 중합체나 세라믹 등의 절연성의 패키지 물질을 포함한다. 컨덕터 리드(80)와 본드 와이어(82)는 반도체 다이(74)와 PCB (52) 사이의 전기적 인터커넥트를 제공한다. 밀봉제(84)는 수분과 입자가 패키지에 들어가는 것을 방지하고 반도체 다이(74) 또는 본드 와이어(82)가 오염되는 것을 방지하는 주위 환경 보호를 위해 패키지 위에 증착된다.
도 3b는 PCB (52)에 장착된 BCC(62)를 더 자세히 보여준다. 반도체 다이(88)는 언더필(underfill) 또는 에폭시-수지 접착 물질(92)을 사용하여 캐리어 (90)에 장착된다. 본드 와이어(94)는 접촉 패드(96 와 98) 사이의 제 1 레벨 패키지 인터커넥트를 제공한다. 성형 화합물 또는 밀봉제(100)는 장치에 대한 물리적 지지와 전기 절연을 제공하기 위해 반도체 다이(88)와 본드 와이어(94) 위에 증착된다. 접촉 패드(102)는 산화를 방지하기 위해 전해 도금 또는 무전해 도금과 같은 적합한 금속 증착 프로세스를 사용하여 PCB (52)의 표면상에 형성된다. 접촉 패드(102)는 PCB(52)에서 하나 이상의 전도성 신호 트레이스(54)에 전기적으로 연결된다. 범프(104)는 BCC (62)의 접촉 패드(98)와 PCB(52)의 접촉 패드(102) 사이에 형성된다.
도 3c에서, 반도체 다이(58)는 플립 칩 형태의 제 1 레벨 패키지를 갖는 중간 캐리어(106)를 향해 아래로 장착된다. 반도체 다이(58)의 능동 영역(108)은 다이의 전기적 설계에 따라 형성된 능동 장치, 수동 장치, 전도성 층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함한다. 예를 들어, 회로는 능동 영역 (108) 내에 하나 이상의 트랜지스터, 다이오드, 인덕터, 커패시터, 레지스터, 및 다른 회로 요소를 포함할 수 있다. 반도체 다이(58)는 범프(110)를 통해 전기적 및 기계적으로 캐리어(106)에 연결된다.
BGA(60)는 범프(112)를 사용하여 BGA 형태의 제 2 레벨 패키지를 갖는 PCB(52)에 전기적 및 기계적으로 연결된다. 반도체 다이(58)는 범프(110), 신호 라인(114) 및 범프(112)를 통해 PCB(52)에서 전도성 신호 트레이스(54)에 전기적으로 연결된다. 몰딩 화합물 또는 밀봉제(116)는 장치에 대한 물리적 지지와 전기 절연을 제공하기 위에 반도체 다이(58)와 캐리어(106) 상에 증착된다. 플립 칩 반도체 디바이스는 신호 전파 거리를 줄이고, 낮은 커패시턴스, 및 전체 회로 성능을 향상시키기 위해, 반도체 다이(58) 상의 능동 장치로부터 PCB(52) 상의 전도성 트랙을 향해 짧은 전기 전도성 통로를 제공한다. 다른 실시예에서, 반도체 다이(58)는 중간 캐리어(106)가 없는 플립 칩 형태의 제 1 레벨 패키지를 사용하여 PCB(52)에 기계적 및 전기적으로 직접 연결될 수 있다.
도 4a는 구조적 지지를 위한, 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물, 또는 탄화 규소 등의 베이스 기판 물질(122)을 갖는 반도체 웨이퍼(120)를 보여준다. 복수의 반도체 다이 또는 부품(124)은 비-능동, 다이 사이의 웨이퍼 지역(inter-die wafer area), 또는 상술한 바와 같은 쏘우 스트리트(126)에 의해 분리된 웨이퍼 (120) 상에 형성된다. 쏘우 스트리트(126)는 반도체 웨이퍼(120)를 개별 반도체 다이(124)로 분리하는 커팅 영역을 제공한다.
도 4b는 반도체 웨이퍼(120)의 일부 단면도를 보여준다. 각 반도체 다이(124)는, 다이 내에 형성되어 다이의 전기적 설계 및 기능에 따라 전기적으로 인터커넥트된 능동 장치, 수동 장치, 전도성 층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함하는 후방 표면(128) 및 능동 표면(130)을 포함한다. 예를 들어, 회로는 디지털 신호 프로세서(DSP), ASIC, 메모리 또는 기타 신호 처리 회로 등의 아날로그 회로 또는 디지털 회로를 구현하기 위해 능동 표면(130) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 요소를 포함할 수 있다. 반도체 다이(124)는 RF 신호 처리를 위한, 인덕터, 커패시터 및 레지스터 등의 집적 수동 장치(IPDs)를 포함할 수 있다.
전기 전도성 층(132)은 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 프로세스를 사용하여 능동 표면(130) 상에 형성된다. 전도성 층 (132)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적절한 전기 전도성 물질 중 하나 이상의 층이 될 수 있다. 전도성 층(132)은 능동 표면(130) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다. 전도성 층(132)은 도 4b에 도시된 바와 같이, 접촉 패드로서 반도체 다이(124)의 가장자리로부터 나란하게 제 1 거리에 배치될 수 있다. 대안적으로, 전도성 층(132)은, 접촉 패드의 제 1 행이 다이의 가장자리로부터 제 1 거리에 배치되고 접촉 패드의 제 2 행이 다이의 가장자리로부터 제 2 거리에 배치되는 방식으로, 여러 행으로 옵셋 되는 접촉 패드로서 형성될 수 있다.
도 4c에서, 반도체 웨이퍼(120)는 쏘우 블레이드를 사용하는 쏘우 스트리트(126), 또는 레이저 절단 공구(134)를 사용하여 개별 반도체 다이(124)로 분리된다.
도 5a는 실리콘, 게르마늄, 갈륨 비소, 인화 인듐, 실리콘 카바이드, 수지, 베릴륨 산화물, 유리, 또는 기타 구조적 지지에 적합한 저가이고 단단한 재료와 같은, 임시적인 또는 희생되는 베이스 물질을 포함하는 기판 또는 캐리어(140)의 단면을 보여준다. 인터페이스 층 또는 양면 테이프(142)가 임시적인 접착 본딩 필름, 에칭-정지 층, 또는 릴리스 층으로서 캐리어(140) 상에 형성된다. 도 3a-3c로부터의 반도체 다이(124)는 예를 들어, 캐리어를 향해 배향된 후방 표면에서 픽 앤 플레이스(pick and place) 작업을 사용하여, 인터페이스 층(142) 및 캐리어(140) 상에 위치되어 장착된다. 도 5b는 복수의 반도체 다이(124), 잠재적으로는 수백 개의 반도체 다이(124)를 도시하며, 이 반도체 다이(124)는 고밀도 적재된 웨이퍼 레벨 볼 그리드 어레이(eWLB) 패키지를 제작하기 위해 재구성된 웨이퍼(144)로서 캐리어(140)에 장착된다.
도 6a-6i는 도 2 및 3a-3c와 관련하여, UV-경화된 전도성 잉크를 사용하여 반도체 다이 상에 RDL 또는 와이어링 트레이스를 형성하는 공정을 도시한다. 도 6b에서는, 절연 또는 유전 층(146)이, PVD, CVD, 라미네이팅, 인쇄, 스핀 코팅, 스프레이 코팅, 신터링, 또는 열적 산화를 사용하여 반도체 다이(124)의 활성 표면(130)과 전도성 층(132) 상에 형성된다. 절연 층(146)은 실리콘 디옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 실리콘 옥시니트라이드(SiON), 탄탈 펜톡시드(Ta2O5), 산화 알루미늄(Al2O3), 산화 하프늄(HfO2), 벤조시클로부테인(BCB), 폴리이미드(PI), 폴리벤조사졸(PBO) 중 하나 이상의 층, 또는 이와 유사한 구조 및 절연 특성을 갖는 다른 물질을 포함한다. 절연 층(146)은 유기 또는 무기 계 물질이 될 수 있다. 절연 층(146)은 1.5 ~ 2.0 시간 동안 180 ~ 200℃에서 경화된다.
도 6c에서, 절연 층(146)의 일 부분은 전도성 층(132)을 노출시키고 나중에 형성된 RDL을 위한 절연 층에 패턴 구멍이나 트렌치(150)를 형성하기 위해 적외선 (IR) 또는 자외선(UV) 레이저(148)를 사용하여 레이저 직접 어블레이션(LDA)에 의해 제거된다. 대안적으로, 절연 층(146)의 일 부분은 전도성 층(132)을 노출시키고 나중에 형성된 RDL을 위한 절연 층 내에 패턴이나 통로(150)를 형성하기 위해 패턴화된 포토레지스트 층을 통한 에칭 공정에 의해서 제거된다.
도 6d에서, 스크린 또는 스텐실(152)은 패턴화된 트렌치(150)에 정렬된 스텐실에 하나 이상의 구멍을 갖는 절연 층(146)에 배치된다. 전도성 잉크(154)의 볼륨은 인쇄 공정에서 스텐실(152)과 절연 층(146)에 증착된다. 일 실시예에서, 전도성 잉크(154)는 패턴화된 트렌치(150) 내에 박막으로서 제공된 분말, 은분(flaked silver), 또는 탄소 전도성 물질을 포함한다. 전도성 잉크 분배 공구 또는 스퀴지(156)는 전도성 잉크(154)를 스텐실(152)을 횡단하여 패턴화된 트렌치(150) 내로 분배한다. 인쇄 작업 동안, 전도성 잉크 분배 공구(156)는 화살표(158)로 표시된 바와 같이, 스텐실(152)을 횡단하여 좌측에서 우측으로 이동하여, 스텐실 구멍을 통해 절연 층(146)의 패턴화된 트렌치(150) 내로 전도성 잉크(154)를 가압한다.
다른 실시예에서, 전도성 잉크(154)의 볼륨은 도 6e에 도시된 바와 같이, 분배 노즐 또는 제트(160)를 사용하여 절연 층(146)의 패턴화된 트렌치(150) 내로 직접 증착된다. 제트 작업 동안, 전도성 잉크(154)는 패턴화된 트렌치(150)를 채우기 위해 적당한 볼륨으로 물방울 모양(droplets) 또는 일정한 스트림으로 분배 노즐(160)로부터 흐른다. 전도성 잉크(154)의 볼륨은 패턴화된 트렌치(150)의 공간 요구에 따라 측정된다.
도 6f는 전도성 잉크 분배 공구(156), 분배 노즐(160), 또는 전도성 잉크를 분사하거나 분배하기 위한 다른 적절한 작업기의 작업에 의해 전도성 층(146) 내의 패턴화된 트렌치(150)에 전도성 잉크(154)가 증착된 것을 도시한다. 전도성 잉크(154)는 전도성 층(146) 내의 패턴화된 트렌치(150)에 일정하게 분사되어 균일하게 분배된다. 초과된 전도성 잉크(154)는 절연 층을 갖는 전도성 잉크 평면을 만들기 위해 절연 층(146)에서의 평탄화 작업으로 제거될 수 있다.
자외선(UV) 광원(162)은 전도성 잉크(154)를 경화하기 위해 화학적 가교 반응을 일으키는 실온(15-25℃)에서 전도성 잉크(154) 상에 UV 광(164)을 방사한다. 전도성 잉크(154)의 UV 경화는 높은 온도가 필요하지 않다.
도 6g는 RDL로서 절연 층(146) 내의 패턴화된 트렌치(150)에 증착된 전도성 잉크(154)의 평면도를 보여준다. 방사선 경화 가능한 전도성 잉크(154)는 웨이퍼 레벨에서, 즉 도 4a의 제조 단계(반도체 웨이퍼), 또는 도 5b의 제조 단계(재구성된 웨이퍼)에서 제공될 수 있다. 전도성 잉크(154)는 스크린 인쇄, 잉크 제팅(jetting) 또는 기타 적절한 분배 공정에 의해 절연 층(146) 내의 패턴화된 트렌치(150)에 배치되고, 실온에서 UV 광에 의해 경화된다.
도 6h에서는, 절연 또는 패시베이션 층(170)이 PVD, CVD, 라미네이팅, 인쇄, 스핀 코팅, 스프레이 코팅, 신터링, 또는 열적 산화를 사용하여 절연 층(146)과 전도성 잉크(154) 상에 형성된다. 절연 층(170)은 실리콘 디옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 실리콘 옥시니트라이드(SiON), 탄탈 펜톡시드(Ta2O5), 산화 알루미늄(Al2O3), 산화 하프늄(HfO2), 벤조시클로부테인(BCB), 폴리이미드(PI), 폴리벤조사졸(PBO) 중 하나 이상의 층, 또는 이와 유사한 구조 및 절연 특성을 갖는 다른 물질을 포함한다. 절연 층(170)의 일 부분은 전도성 잉크(154)를 노출시키기 위해 레이저(172)를 사용하는 LDA에 의해 제거된다. 대안적으로, 절연 층(170)의 일 부분은 전도성 잉크(154)를 노출시키기 위해 패턴화된 포토레지스트 층을 통한 에칭 공정에 의해서 제거된다.
도 6i에서, 전기 전도성 범프 재료는 증발, 전기 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 사용하여 전도성 잉크(154) 상에 증착된다. 범프 재료는 선택적인 플럭스 용액과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납, 및 이들의 조합이 될 수 있다. 예를 들어, 범프 재료는 공정 Sn/Pb, 고-리드 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)가 될 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도성 잉크(154)에 접착된다. 일 실시예에서, 범프 재료는 볼 또는 범프(174)를 형성하기 위해 재료를 그 융점 이상으로 가열하여 리플로우(reflowe) 된다. 일부 적용에서, 범프(174)는 전도성 잉크(154)에 대한 전기 접촉을 향상시키기 위해 2차 리플로우 된다. 일 실시예에서, 범프(174)는 습식 층, 장벽 층, 및 점착 층을 갖는 UBM 상에 형성된다. 범프는 또한 전도성 잉크(154)에 압축 접착되거나 또는 열압축 접착될 수 있다. 범프(174)는 전도성 잉크(154) 상에 형성될 수 있는 인터커넥트 구조의 한 유형을 나타낸다. 인터커넥트 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 기타 전기적 인터커넥트를 사용할 수 있다.
캐리어(140)와 인터페이스 층(142)은 화학적 에칭, 기계적 필링, 화학적 기계적 평탄화(CMP), 기계적 연마, 열적 가열, UV 광, 레이저 스캐닝, 또는 습식 스트립핑에 의해 제거된다.
도 6a-6i의 설명은 간단하고, 빠르고, 저비용이며, 반도체 웨이퍼(120) 또는 재구성된 웨이퍼(144)의 일 부분에 적용되거나, 또는 넓은 지역, 예를 들어, 반도체 웨이퍼 또는 재구성된 웨이퍼의 전체에 적용된다. 경화된 전도성 잉크(154)는 외부 장치들뿐만 아니라, 반도체 다이(124)의 활성 표면(130) 내에서 전기적으로 연결되는 전자 회로에 RDL 또는 와이어링 트레이스를 제공한다. 일 실시예에서, 경화된 RDL(154)은 10-3 옴 센티미터(Ωcm)의 전기 저항을 갖는다.
도 7a-7b는 하나의 반도체 다이(124)와 결합된 재구성된 웨이퍼(144)의 일 부분으로서 도시된, eWLB(180)에 대한 전도성 잉크가 형성된 RDL을 포함하는 일 실시예를 도시한다. 도 7a에서, 봉지재 또는 몰딩 화합물(182)은 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 액체 밀봉 성형, 진공 라미네이션, 스핀 코팅, 또는 다른 적당한 어플리케이터를 사용하여 캐리어(140) 상의 반도체 다이(124) 주변에 증착된다. 봉지재(182)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은, 폴리머 복합 재료일 수 있다. 봉지재(182)는 비 전도성이며, 외부 요소와 오염으로부터 반도체 디바이스를 보호한다.
절연 또는 유전 층(186)이 PVD, CVD, 라미네이팅, 인쇄, 스핀 코팅, 스프레이 코팅, 신터링, 또는 열적 산화를 사용하여 반도체 다이(124)의 활성 표면(130)과 전도성 층(132) 상에 형성된다. 절연 층(186)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, HfO2, BCB, PI, PBO 중 하나 이상의 층, 또는 이와 유사한 구조 및 절연 특성을 갖는 다른 물질을 포함한다. 절연 층(186)은 유기 또는 무기 계 물질이 될 수 있다. 절연 층(186)은 1.5 ~ 2.0 시간 동안 180 ~ 200℃에서 경화된다.
봉지재(182)와 절연 층(186)의 일 부분은 도 6c와 유사하게, 전도성 층(132)을 노출시키고 나중에 형성된 RDL을 위한 절연 층 안에 패턴화된 트렌치(150)를 형성하기 위해 LDA에 의해 제거된다. 대안적으로, 봉지재(182)와 절연 층(186)의 일 부분은 전도성 층(132)을 노출시키고 나중에 형성된 RDL을 위한 절연 층 안에 패턴이나 통로를 형성하기 위해 패턴화된 포토레지스트 층을 통한 에칭 공정에 의해서 제거된다.
전도성 잉크(188)의 볼륨은 도 6d와 도6e에 도시된 것과 유사하게, 인쇄 또는 제트 공정, 또는 다른 적당한 적용에 의해서 봉지재(182)와 절연 층(186) 내의 패턴화된 트렌치에 증착된다. 일 실시예에서, 전도성 잉크(154)는 패턴화된 트렌치(150)에서 박막으로서 제공된 분말, 은분(flaked silver), 또는 탄소 전도성 물질을 포함한다. 전도성 잉크(188)의 볼륨은 패턴화된 트렌치(150)의 공간 요구에 따라 측정된다. 방사 경화가능한 전도성 잉크(188)는 웨이퍼 레벨에 공급될 수 있다. 초과된 전도성 잉크(188)는 봉지재와 절연 층을 갖는 전도성 잉크 평면을 만들기 위해 봉지재(182)와 절연 층(186)에서의 평탄화 작업으로 제거될 수 있다. 전도성 잉크(188)는 RDL로서 전도성 잉크를 경화하기 위해 화학적 가교 반응을 일으키는 실온에서 UV 광을 방사한다. 전도성 잉크(188)의 UV 경화는 높은 온도가 필요하지 않다.
절연 또는 패시베이션 층(190)이 PVD, CVD, 라미네이팅, 인쇄, 스핀 코팅, 스프레이 코팅, 신터링, 또는 열적 산화를 사용하여 봉지재(182), 절연 층(186), 및 전도성 잉크(188) 상에 형성된다. 절연 층(190)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, HfO2 중 하나 이상의 층, 또는 이와 유사한 구조 및 절연 특성을 갖는 다른 물질을 포함한다. 절연 층(190)의 일 부분은 전도성 잉크(188)를 노출시키기 위해 LDA에 의해 제거된다. 대안적으로, 절연 층(190)의 일 부분은 전도성 잉크(188)를 노출시키기 위해 패턴화된 포토레지스트 층을 통한 에칭 공정에 의해 제거된다.
전기 전도성 범프 재료는 증발, 전기 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 사용하여 전도성 잉크(188) 상에 증착된다. 범프 재료는 선택적인 플럭스 용액과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납, 및 이들의 조합이 될 수 있다. 예를 들어, 범프 재료는 공정 Sn/Pb, 고-리드 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)가 될 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도성 잉크(188)에 접착된다. 일 실시예에서, 범프 재료는 볼 또는 범프(192)를 형성하기 위해 재료를 그 융점 이상으로 가열하여 리플로우(reflowe) 된다. 일부 적용에서, 범프(192)는 전도성 잉크(188)에 대한 전기 접촉을 향상시키기 위해 2차 리플로우 된다. 일 실시예에서, 범프(192)는 습식 층, 장벽 층, 및 점착 층을 갖는 UBM 상에 형성된다. 범프는 또한 전도성 잉크(188)에 압축 접착되거나 또는 열압축 접착될 수 있다. 범프(192)는 전도성 잉크(188) 상에 형성될 수 있는 인터커넥트 구조의 한 유형을 나타낸다. 인터커넥트 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 기타 전기적 인터커넥트를 사용할 수 있다.
도 7b에서, 캐리어(140)와 인터페이스 층(142)은 화학적 에칭, 기계적 필링, 화학적 기계적 평탄화(CMP), 기계적 연마, 열적 가열, UV 광, 레이저 스캐닝, 또는 습식 스트립핑에 의해 제거된다.
전도성 잉크(188)를 사용하는 RDL의 형성은 간단하고, 빠르고, 저비용이며, 재구성된 웨이퍼(144)의 일 부분에 적용되거나, 또는 넓은 지역, 예를 들어, 재구성된 웨이퍼의 전체에 적용된다. 경화된 전도성 잉크(188)는 외부 장치들뿐만 아니라, 반도체 다이(124)의 활성 표면(130) 내에서 전기적으로 연결되는 전자 회로에 RDL 또는 와이어링 트레이스를 제공한다.
도 8a-8d는 도 2 및 3a-3c과 관계하여, UV-경화된 전도성 잉크를 사용하여 기판상에 RDL 또는 와이어링 트레이스를 형성하는 공정을 도시한다. 도 8a는 Al, Cu, Sn, Ni, Au, Ag 중 하나 이상의 층, 또는 기판을 통해 수직 및 수평 전도를 가능하게 하는 다른 적당한 전기 전도성 물질을 포함하는 상호 연결 구조를 갖는 기판(200)을 도시한다. 다른 실시예에서, 기판(200)은 배면(204)과 활성 표면(206)을 포함하며, 이들 표면들은 다이 내에 형성되어 다이의 전기적 디자인과 기능에 따라 전기적으로 인터커넥트되는, 능동 소자, 수동 소자, 전도성 층들 및 유전체 층들로 구현된 아날로그 또는 디지털 회로를 포함한다. 예를 들어, 회로는 DSP, ASIC, 메모리와 같은 아날로그 회로 또는 디지털 회로, 또는 기타 신호 처리 회로를 구현하기 위해. 활성 표면(206) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 소자를 포함할 수 있다. 기판(200)은 RF 신호 처리를 위해 인덕터, 커패시터 및 저항기와 같은 IPDs를 포함할 수 있다.
전기 전도성 층(208)은 PVD, CVD, 전기 도금, 무전해 도금 공정, 또는 다른 적당한 금속 증착 공정을 사용하여 기판(200) 상에 형성된다. 전도성 층(208)은 Al, Cu, Sn, Ni, Au, Ag, 또는 기타 적합한 전기 전도성 물질의 하나 이상의 층이 될 수 있다. 전도성 층(208)은 인터커넥트 구조(202) 및/또는 활성 표면(206) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다.
스크린 또는 스텐실(210)은 스텐실 내에 구멍(212)들을 갖는 기판(200)에 배치된다. 전도성 잉크(214)의 볼륨은 인쇄 공정에서 스텐실(210)에 증착된다. 일 실시예에서, 전도성 잉크(214)는 박막으로서 제공된 분말, 은분(flaked silver), 또는 탄소 전도성 물질을 포함한다. 전도성 잉크 분배 공구 또는 스퀴지(216)는 전도성 잉크(214)를 스텐실(210)을 횡단하여 구멍(212) 내에 분배한다. 인쇄 작업 동안, 전도성 잉크 분배 공구(216)는 화살표(218)로 표시된 바와 같이, 스텐실(210)을 횡단하여 좌측에서 우측으로 이동하여, 전도성 층(208)과 접촉하도록 스텐실 내의 구멍(212)을 통해 전도성 잉크(214)를 가압한다. 전도성 잉크(214)는 도 8b에 도시된 바와 같이, 구멍(212) 내에 일정하게 분사되어 균일하게 분배된다. 초과된 전도성 잉크(214)는 전도성 잉크를 평면화시키기 위해 제거될 수 있다. 스텐실(210)은 제거된다.
다른 실시예에서, 전도성 잉크(214)의 볼륨은 도 8c에 도시된 바와 같이, 분배 노즐 또는 제트(218)를 사용하여 구멍(212) 내로 직접 증착된다. 제트 작업 동안, 전도성 잉크(214)는 전도성 층(208) 상에 물방울 모양 또는 일정한 스트림으로서 분배 노즐(218)로부터 흐른다.
도 8d는 전도성 잉크 분배 공구(216), 분배 노즐(218), 또는 전도성 잉크를 분사하거나 분배하기 위한 다른 적절한 작업기의 작업에 의해 전도성 층(208) 상에 전도성 잉크(214)가 증착된 것을 도시한다. 전도성 잉크(214)는 전도성 층(208) 상에 일정하게 분사되어 균일하게 분배된다.
UV 광원(220)은 전도성 잉크를 경화하기 위해 화학적 가교 반응을 일으키는 실온(15-25℃)에서 전도성 잉크(214) 상에 UV 광(222)을 방사한다. UV 경화에는 높은 온도가 필요하지 않다. 방사선 경화 가능한 전도성 잉크(214)는 기판(200) 상에 와이어링 트레이스 또는 RDL을 형성하기 위해 웨이퍼 레벨에 제공될 수 있다. 전도성 잉크(214)를 사용하여 와이어링 트레이스 또는 RDL을 형성하는 것은 간단하고, 빠르고, 저 비용이며, 기판(200)의 일 부분, 또는 넓은 지역, 예를 들어, 기판의 전체 부분에 적용된다.
본 발명의 하나 이상의 실시예들이 상세하게 설명되어 있지만, 숙련된 자는 다음 청구범위에 명시된 바와 같이, 본 발명의 범위를 벗어나지 않고 그 실시예의 수정 및 실시가 가능함을 인식할 수 있다.

Claims (15)

  1. 반도체 디바이스를 제조하는 방법으로서,
    기판을 제공하는 단계,
    상기 기판 위에 제1 절연 층을 형성하는 단계,
    상기 기판 주위에 봉지재(encapsulant)를 증착하는 단계,
    상기 제1 절연 층 내에 상기 기판의 표면까지 뻗어 있는 개구부를 형성하는 단계,
    상기 봉지재 및 제1 절연 층 내에 트렌치를 형성하는 단계 - 상기 트렌치는 제1 절연 층 내 개구부에서부터 뻗어서 기판 위 제1 절연 층 내 그리고 기판 주위 봉지재 내로 계속됨 - ,
    트렌치 및 제1 절연 층 내 개구부 내에 전도성 잉크를 증착하는 단계,
    자외선 광에 의해 전도성 잉크를 경화하여 상기 트렌치 내에 재배선 층(redistribution layer)을 형성하는 단계,
    상기 제1 절연 층과 상기 재배선 층 위에 제2 절연 층을 형성하는 단계, 및
    상기 재배선 층 위에 인터커넥트 구조물을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서, 상기 전도성 잉크를 실온에서 경화하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서, 상기 전도성 잉크를 증착하는 단계는
    제1 절연 층 위에 스텐실(stencil)을 증착하는 단계, 및
    상기 스텐실을 통해 상기 트렌치 내부로 상기 전도성 잉크를 증착하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서, 상기 전도성 잉크를 증착하는 단계는 노즐을 통해 상기 트렌치 내부로 상기 전도성 잉크를 분사시키는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서, 상기 제1 절연 층 및 상기 봉지재로 상기 전도성 잉크를 평탄화하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  6. 반도체 디바이스를 제작하는 방법으로서,
    기판을 제공하는 단계,
    상기 기판 위에 제1 절연 층을 형성하는 단계,
    상기 기판의 표면까지 뻗어 있는 제1 절연 층 내에 개구부를 형성하는 단계,
    상기 제1 절연 층 내에 트렌치를 형성하는 단계 - 상기 트렌치는 제1 절연 층 내 개구부에서부터 뻗어서 기판 위 제1 절연 층 내에 계속됨 - ,
    상기 트렌치 및 상기 제1 절연 층 내 상기 개구부 내에 전도성 잉크를 증착하는 단계, 및
    자외선 광에 의해 상기 전도성 잉크를 경화하여 상기 트렌치 내에 재배선 층을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제작하는 방법.
  7. 제6항에 있어서, 상기 방법은
    상기 트렌치의 크기에 따라 상기 전도성 잉크의 체적을 측정하는 단계를 포함하며, 상기 전도성 잉크를 증착하는 단계는 상기 트렌치의 크기에 따라 측정된 체적의 전도성 잉크를 분사시키는 단계를 포함하는, 반도체 디바이스를 제작하는 방법.
  8. 제6항에 있어서, 상기 전도성 잉크를 증착하는 단계는
    상기 제1 절연 층 위에 스텐실을 증착하는 단계, 및
    상기 스텐실을 통해 상기 트렌치 내부에 전도성 잉크를 증착하는 단계
    를 포함하는, 반도체 디바이스를 제작하는 방법.
  9. 제6항에 있어서, 상기 전도성 잉크를 증착하는 단계는 노즐을 통해 상기 트렌치 내부로 상기 전도성 잉크를 분사하는 단계를 포함하는, 반도체 디바이스를 제작하는 방법.
  10. 제6항에 있어서, 상기 제1 절연 층으로 상기 전도성 잉크를 평탄화하는 단계를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  11. 반도체 디바이스로서,
    반도체 다이,
    상기 반도체 다이 주위에 증착되는 봉지재,
    상기 반도체 다이 위에 형성되는 제1 절연 층 - 상기 제1 절연 층 내 개구부가 상기 반도체 다이의 표면까지 뻗어 있음 - ,
    상기 제1 절연 층 및 상기 봉지재 내에 형성된 패턴화된 트렌치 - 패턴화된 트렌치는 제1 절연 층 내 개구부에서부터 뻗어서 반도체 다이 위 제1 절연 층 내 및 반도체 다이 주위 봉지재 내로 계속됨 - , 및
    패턴화된 트렌치 및 제1 절연 층 내 개구부 내에 증착되고 제1 절연 층과 봉지재에 의해 평탄화된 전도성 잉크
    를 포함하는, 반도체 디바이스.
  12. 제11항에 있어서, 상기 제1 절연 층 위에 배치되는 스텐실을 더 포함하며, 상기 전도성 잉크는 상기 스텐실을 통해 상기 패턴화된 트렌치 내부에 증착되는, 반도체 디바이스.
  13. 제11항에 있어서, 상기 패턴화된 트렌치 위에 배치되는 노즐을 더 포함하며, 상기 전도성 잉크는 상기 노즐을 통해 상기 패턴화된 트렌치 내부로 분사되는, 반도체 디바이스.
  14. 제11항에 있어서, 상기 전도성 잉크는 실온에서 경화되는, 반도체 디바이스.
  15. 제11항에 있어서,
    상기 제1 절연 층 및 전도성 잉크 위에 형성되는 제2 절연 층, 및
    상기 전도성 잉크 위에 형성되는 인터커넥트 구조물
    을 더 포함하는, 반도체 디바이스.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9576919B2 (en) 2011-12-30 2017-02-21 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
US9177926B2 (en) * 2011-12-30 2015-11-03 Deca Technologies Inc Semiconductor device and method comprising thickened redistribution layers
US8922021B2 (en) 2011-12-30 2014-12-30 Deca Technologies Inc. Die up fully molded fan-out wafer level packaging
US10373870B2 (en) 2010-02-16 2019-08-06 Deca Technologies Inc. Semiconductor device and method of packaging
WO2013102146A1 (en) 2011-12-30 2013-07-04 Deca Technologies, Inc. Die up fully molded fan-out wafer level packaging
US10672624B2 (en) 2011-12-30 2020-06-02 Deca Technologies Inc. Method of making fully molded peripheral package on package device
US9613830B2 (en) 2011-12-30 2017-04-04 Deca Technologies Inc. Fully molded peripheral package on package device
US9831170B2 (en) 2011-12-30 2017-11-28 Deca Technologies, Inc. Fully molded miniaturized semiconductor module
US10050004B2 (en) 2015-11-20 2018-08-14 Deca Technologies Inc. Fully molded peripheral package on package device
US9305854B2 (en) * 2012-08-21 2016-04-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL using UV-cured conductive ink over wafer level package
US8896094B2 (en) 2013-01-23 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for inductors and transformers in packages
US8895429B2 (en) * 2013-03-05 2014-11-25 Eastman Kodak Company Micro-channel structure with variable depths
US9449945B2 (en) 2013-03-08 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Filter and capacitor using redistribution layer and micro bump layer
CN105530765A (zh) * 2014-09-29 2016-04-27 富葵精密组件(深圳)有限公司 具有内埋元件的电路板及其制作方法
CN104952744A (zh) * 2015-05-20 2015-09-30 南通富士通微电子股份有限公司 晶圆级封装结构的制造方法
TWI620296B (zh) * 2015-08-14 2018-04-01 矽品精密工業股份有限公司 電子封裝件及其製法
KR102440135B1 (ko) 2015-08-21 2022-09-05 삼성전자주식회사 재배선 영역을 갖는 전자 소자
CN105140191B (zh) * 2015-09-17 2019-03-01 中芯长电半导体（江阴）有限公司 一种封装结构及再分布引线层的制作方法
US10115668B2 (en) * 2015-12-15 2018-10-30 Intel IP Corporation Semiconductor package having a variable redistribution layer thickness
KR102487563B1 (ko) * 2015-12-31 2023-01-13 삼성전자주식회사 반도체 패키지 및 그 제조방법
WO2018069448A1 (en) * 2016-10-12 2018-04-19 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Forming solid material in recess of layer structure based on applied fluidic medium
US10157864B1 (en) 2017-07-27 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US10600755B2 (en) * 2017-08-10 2020-03-24 Amkor Technology, Inc. Method of manufacturing an electronic device and electronic device manufactured thereby
US11018030B2 (en) * 2019-03-20 2021-05-25 Semiconductor Components Industries, Llc Fan-out wafer level chip-scale packages and methods of manufacture
US11056453B2 (en) 2019-06-18 2021-07-06 Deca Technologies Usa, Inc. Stackable fully molded semiconductor structure with vertical interconnects
EP3817043A1 (en) 2019-10-31 2021-05-05 Heraeus Deutschland GmbH & Co KG Electromagnetic interference shielding in recesses of electronic modules
US11817366B2 (en) * 2020-12-07 2023-11-14 Nxp Usa, Inc. Semiconductor device package having thermal dissipation feature and method therefor
US11854933B2 (en) 2020-12-30 2023-12-26 Texas Instruments Incorporated Thermally conductive wafer layer
US11652065B2 (en) * 2021-05-04 2023-05-16 STATS ChipPAC Pte. Ltd. Semiconductor device and method of embedding circuit pattern in encapsulant for SIP module

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110143051A1 (en) * 2009-12-10 2011-06-16 Riso Kagaku Corporation Electrically Conductive Emulsion Ink and Method for Producing Electrically Conductive Thin Film Using the Same
US20120168942A1 (en) * 2010-12-30 2012-07-05 Stmicroelectronics Pte Ltd. Through hole via filling using electroless plating

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049844A (en) 1974-09-27 1977-09-20 General Electric Company Method for making a circuit board and article made thereby
US4088801A (en) 1976-04-29 1978-05-09 General Electric Company U.V. Radiation curable electrically conductive ink and circuit boards made therewith
US4401686A (en) 1982-02-08 1983-08-30 Raymond Iannetta Printed circuit and method of forming same
JPH05222326A (ja) 1992-02-13 1993-08-31 Dainippon Ink & Chem Inc 銀導体回路用オフセット印刷インキおよび銀導体回路の形成方法
FR2718909B1 (fr) * 1994-04-18 1996-06-28 Transpac Matrice de connexion configurable électriquement entre lignes d'au moins un port d'entrée-sortie de signaux électriques.
JP2004288973A (ja) 2003-03-24 2004-10-14 Shin Etsu Polymer Co Ltd 電磁波シールド体及びその製造方法
JP3823981B2 (ja) * 2003-05-12 2006-09-20 セイコーエプソン株式会社 パターンと配線パターン形成方法、デバイスとその製造方法、電気光学装置、電子機器及びアクティブマトリクス基板の製造方法
US7575999B2 (en) * 2004-09-01 2009-08-18 Micron Technology, Inc. Method for creating conductive elements for semiconductor device structures using laser ablation processes and methods of fabricating semiconductor device assemblies
EP1835512B1 (en) 2004-10-08 2010-05-12 Mitsui Mining & Smelting Co., Ltd. Conductive ink
US8097400B2 (en) 2005-02-22 2012-01-17 Hewlett-Packard Development Company, L.P. Method for forming an electronic device
TW200643124A (en) 2005-06-08 2006-12-16 Yung-Shu Yang The radiation hardening conductive ink and the manufacturing method of conductive substrate by using radiation hardening conductive ink
KR100688560B1 (ko) * 2005-07-22 2007-03-02 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법
US7722422B2 (en) * 2007-05-21 2010-05-25 Global Oled Technology Llc Device and method for improved power distribution for a transparent electrode
US8258624B2 (en) * 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
SG150404A1 (en) * 2007-08-28 2009-03-30 Micron Technology Inc Semiconductor assemblies and methods of manufacturing such assemblies
US8456002B2 (en) * 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US9136196B2 (en) 2009-06-02 2015-09-15 Hsio Technologies, Llc Compliant printed circuit wafer level semiconductor package
US8258633B2 (en) * 2010-03-31 2012-09-04 Infineon Technologies Ag Semiconductor package and multichip arrangement having a polymer layer and an encapsulant
US8258012B2 (en) * 2010-05-14 2012-09-04 Stats Chippac, Ltd. Semiconductor device and method of forming discontinuous ESD protection layers between semiconductor die
JP2012104613A (ja) 2010-11-09 2012-05-31 Sony Corp 回路基板及び回路基板の製造方法
US20130175556A1 (en) * 2011-09-02 2013-07-11 The Procter & Gamble Company Light emitting apparatus
US9305854B2 (en) * 2012-08-21 2016-04-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL using UV-cured conductive ink over wafer level package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110143051A1 (en) * 2009-12-10 2011-06-16 Riso Kagaku Corporation Electrically Conductive Emulsion Ink and Method for Producing Electrically Conductive Thin Film Using the Same
US20120168942A1 (en) * 2010-12-30 2012-07-05 Stmicroelectronics Pte Ltd. Through hole via filling using electroless plating

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