TWI575565B - 於晶圓級封裝之上使用紫外線固化導電油墨形成再佈線層的半導體裝置及方法 - Google Patents

於晶圓級封裝之上使用紫外線固化導電油墨形成再佈線層的半導體裝置及方法 Download PDF

Info

Publication number
TWI575565B
TWI575565B TW102122675A TW102122675A TWI575565B TW I575565 B TWI575565 B TW I575565B TW 102122675 A TW102122675 A TW 102122675A TW 102122675 A TW102122675 A TW 102122675A TW I575565 B TWI575565 B TW I575565B
Authority
TW
Taiwan
Prior art keywords
conductive ink
insulating layer
trench
layer
semiconductor
Prior art date
Application number
TW102122675A
Other languages
English (en)
Other versions
TW201409535A (zh
Inventor
沈一權
具俊謨
Original Assignee
史達晶片有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 史達晶片有限公司 filed Critical 史達晶片有限公司
Publication of TW201409535A publication Critical patent/TW201409535A/zh
Application granted granted Critical
Publication of TWI575565B publication Critical patent/TWI575565B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/5328—Conductive materials containing conductive organic materials or pastes, e.g. conductive adhesives, inks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

於晶圓級封裝之上使用紫外線固化導電油墨形成再佈線層的半導體裝置及方法 【主張國內優先權】
本申請案主張2012年8月21日申請的美國臨時申請案第61/691,651號的權益，該案之全文以引用方式併入本文中。
本發明大致關於半導體裝置，更特定的是關於在晶圓級封裝之上使用紫外線固化導電油墨形成再佈線層的半導體裝置和方法。
半導體裝置乃通常發現於現代電子產品中。半導體裝置的電構件數目和密度多所變化。離散的半導體裝置一般包含一種電構件，譬如發光二極體(light emitting diode，LED)、小訊號電晶體、電阻器、電容器、電感器、功率金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)。積體半導體裝置典型包含數百到數百萬個電構件。積體半導體裝置的範例包括微控制器、微處理器、電荷耦合裝置(charged-coupled device，CCD)、太陽能電池、數位微鏡裝置(digital micro-mirror device，DMD)。
半導體裝置執行廣泛的功能，例如訊號處理、高速計算、傳 送和接收電磁訊號、控制電子裝置、將陽光轉換為電力、產生電視顯示器的視覺投影。半導體裝置乃發現於娛樂、通訊、功率轉換、網路、電腦、消費性產品等領域。半導體裝置也發現於軍事用途、航空、汽車、工業控制器、辦公室設備。
半導體裝置乃利用半導體材料的電性質。半導體材料的結構 允許其導電度藉由施加電場或基極電流或者透過摻雜過程來操控。摻雜將雜質引入半導體材料裡以操控和控制半導體裝置的導電度。
半導體裝置包含主動和被動的電結構。主動結構包括雙極和 場效電晶體，其控制電流的流動。藉由變化摻雜的程度和施加的電場或基極電流，電晶體則促進或限制電流的流動。被動結構包括電阻器、電容器、電感器，其產生執行多樣電功能所需的電壓和電流關係。被動和主動結構乃電連接以形成電路，其能使半導體裝置執行高速操作和其他有用的功能。
半導體裝置一般使用二複雜的製程來製造，亦即前端製造和 後端製造，其各可能涉及數百個步驟。前端製造涉及在半導體晶圓的表面上形成多個晶粒。每個半導體晶粒典型是相同的，並且包含電連接主動和被動構件所形成的電路。後端製造涉及從完工的晶圓單離出獨立的半導體晶粒，並且封裝晶粒以提供結構支持和環境隔離。在此使用的「半導體晶粒」(semiconductor die)一詞是指該詞的單數和複數形式，據此可以是指單一個半導體裝置和多個半導體裝置。
半導體製造的一個目標是要製造更小的半導體裝置。更小的 裝置典型消耗較少的電力、具有較高的性能、可以更有效率的製造。附帶而言，較小的半導體裝置具有較小的佔地面積，這對於較小的末端產品來 說是想要的。較小的半導體晶粒尺寸可以由前端過程的改善而達成，而導致半導體晶粒具有較小的、更高密度的主動和被動構件。藉由改善電互連和封裝材料，後端過程可以導致半導體裝置封裝具有較小的佔地面積。
圖1a顯示部分之重構的半導體晶圓10，其包括半導體晶粒 12。接觸墊14形成於半導體晶粒12的有效表面上而電連接到有效表面中的電路。絕緣或鈍化層16形成於半導體晶粒上12。包封物18沉積在半導體晶粒12周圍而成為重構的晶圓10之一部分。於圖1b，介電層20形成於絕緣層16和包封物18上。開口22形成於介電層20中以暴露接觸墊14。於圖1c，多層的再佈線層(redistribution layer，RDL)形成於介電層20上和開口22裡而接觸墊14。再佈線層包括導電層24，其保形的施加於介電層20和到開口22裡而接觸墊14，以及包括導電層26，其保形的施加於導電層24。 於圖1d，介電層28形成於介電層20與導電層24和26上。
如圖1a~1d所述，再佈線層需要幾個過程，包括旋塗以形成介電層以及根據標準的光阻程序來鍍覆以形成導電層。形成介電層和導電層很花時間，並且須要存取昂貴和複雜的半導體處理設備，例如鍍覆工具。附帶而言，形成介電層和導電層係難以在大的半導體晶粒面積或大部分之重構的晶圓上達成。
需要簡單和有成本效益的方式以於半導體晶粒、基板或重構的晶圓上形成再佈線層。據此，於一實施例，本發明是製作半導體裝置的方法，其包括以下步驟：提供半導體晶粒；將第一絕緣層形成於半導體晶粒上；將圖案化溝槽形成於第一絕緣層中；將導電油墨沉積於圖案化溝槽 中；以及以紫外光固化導電油墨。
於另一實施例，本發明是製作半導體裝置的方法，其包括以下步驟：提供基板；將第一絕緣層形成於基板上；將溝槽形成於第一絕緣層中；將導電油墨沉積於溝槽中；以及固化導電油墨。
於另一實施例，本發明是半導體裝置，其包括半導體晶粒和形成於半導體晶粒上的第一絕緣層。圖案化溝槽形成於第一絕緣層中。導電油墨沉積於圖案化溝槽中。導電油墨是以紫外光所固化。
於另一實施例，本發明是半導體裝置，其包括基板和形成於基板上的第一絕緣層。溝槽形成於第一絕緣層中。導電油墨沉積於溝槽中。導電油墨已固化。
10‧‧‧重構的半導體晶圓
12‧‧‧半導體晶粒
14‧‧‧接觸墊
16‧‧‧絕緣或鈍化層
18‧‧‧包封物
20‧‧‧介電層
22‧‧‧開口
24、26‧‧‧導電層
28‧‧‧介電層
50‧‧‧電子裝置
52‧‧‧晶片載體基板或印刷電路板(PCB)
54‧‧‧導電訊號線路
56‧‧‧接合線封裝
58‧‧‧覆晶
60‧‧‧球柵陣列(BGA)
62‧‧‧凸塊晶片載體(BCC)
64‧‧‧雙列直插式封裝(DIP)
66‧‧‧地柵陣列(LGA)
68‧‧‧多晶片模組(MCM)
70‧‧‧四面扁平無導線封裝(QFN)
72‧‧‧四面扁平封裝
74‧‧‧半導體晶粒
76‧‧‧接觸墊
78‧‧‧中間載體
80‧‧‧導線
82‧‧‧接合線
84‧‧‧包封物
88‧‧‧半導體晶粒
90‧‧‧載體
92‧‧‧底填物或環氧樹脂黏著材料
94‧‧‧接合線
96、98‧‧‧接觸墊
100‧‧‧模製化合物或包封物
102‧‧‧接觸墊
104‧‧‧凸塊
106‧‧‧載體
108‧‧‧有效區域
110、112‧‧‧凸塊
114‧‧‧訊號線
116‧‧‧模製化合物或包封物
120‧‧‧半導體晶圓
122‧‧‧基板材料
124‧‧‧半導體晶粒或構件
126‧‧‧非有效之晶粒晶圓間的區域或鋸道
128‧‧‧背面
130‧‧‧有效表面
132‧‧‧導電層
134‧‧‧鋸片或雷射切割工具
140‧‧‧基板或載體
142‧‧‧介面層或雙面膠帶
144‧‧‧重構晶圓
146‧‧‧絕緣或介電層
148‧‧‧雷射
150‧‧‧圖案空穴或溝槽
152‧‧‧網版或鏤版
154‧‧‧導電油墨
156‧‧‧導電油墨分布工具或橡膠滾筒
158‧‧‧移動方向
160‧‧‧配送噴嘴或噴射器
162‧‧‧紫外線(UV)光源
164‧‧‧UV光
170‧‧‧絕緣或鈍化層
172‧‧‧雷射
174‧‧‧球或凸塊
180‧‧‧嵌入式晶圓級球柵陣列(eWLB)
182‧‧‧包封物或模製化合物
186‧‧‧絕緣或介電層
188‧‧‧導電油墨
190‧‧‧絕緣或鈍化層
192‧‧‧球或凸塊
200‧‧‧基板
202‧‧‧互連結構
204‧‧‧背面
206‧‧‧有效表面
208‧‧‧導電層
210‧‧‧網版或鏤版
212‧‧‧開口
214‧‧‧導電油墨
216‧‧‧導電油墨分布工具或橡膠滾筒
218‧‧‧移動方向、配送噴嘴或噴射器
220‧‧‧UV光源
222‧‧‧UV光
圖1a~1d示範於重構的晶圓上形成再佈線層的傳統過程；圖2示範印刷電路板(printed circuit board，PCB)，其表面上安裝了不同類型的封裝；圖3a~3c示範安裝於PCB之代表性半導體封裝的進一步細節；圖4a~4c示範半導體晶圓，其具有由鋸道所分開的多個半導體晶粒；圖5a~5b示範將半導體晶粒安裝於載體以形成重構的晶圓；圖6a~6i示範於半導體晶粒上使用紫外線固化導電油墨來形成再佈線層的過程；圖7a~7b示範嵌入式晶圓級球柵陣列(embedded wafer level ball grid array，eWLB)，其具有由包封物中之紫外線固化導電油墨所形成的再佈 線層；以及圖8a~8d示範於基板上使用紫外線固化導電油墨來形成接線或再佈線層的過程。
於下面參考圖式的敘述，本發明乃描述於一或更多個實施例，其中圖式的相同數字代表相同或類似的元件。雖然本發明就達成本發明目的之最佳模式來敘述，不過熟於此技術者將體會本發明打算涵蓋可以包括在本發明之精神和範圍裡的替代方案、修改和等同者，就如底下揭示和圖式支持之所附申請專利範圍及其等同者所界定的。
半導體裝置一般使用二複雜的製程來製造：前端製造和後端製造。前端製造涉及在半導體晶圓的表面上形成多個晶粒。晶圓上的每個晶粒包含主動和被動的電構件，其電連接以形成功能性電路。例如電晶體和二極體的主動電構件具有控制電流流動的能力。例如電容器、電感器、電阻器的被動電構件則產生執行電路功能所需的電壓和電流關係。
藉由一系列的過程步驟，包括摻雜、沉積、光微影術、蝕刻、平坦化，而將被動和主動構件形成於半導體晶圓的表面上。摻雜藉由例如離子佈植或熱擴散的技術而將雜質引入半導體材料裡。摻雜過程藉由動態改變半導體材料導電度以回應於電場或基極電流，而修改了主動裝置中之半導體材料的導電度。電晶體包含變化摻雜類型和程度的多個區域，其視需要來安排而在施加電場或基極電流時能使電晶體促進或限制電流的流動。
主動和被動構件是由不同電性質的材料層所形成。諸層可以 由各式各樣的沉積技術所形成，該等技術部分是由要沉積的材料類型所決定。舉例而言，薄膜沉積可以涉及化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、電解電鍍、無電電鍍等過程。每層一般加以圖案化以形成多個部分的主動構件、被動構件或構件之間的電連接。
後端製造是指將完工的晶圓切割或單離化成為獨立的半導體晶粒，然後為了結構支持和環境隔離而封裝半導體晶粒。為了單離化半導體晶粒，晶圓沿著稱為鋸道或劃線之晶圓的非功能性區域而刻劃並斷開。晶圓使用雷射切割工具或鋸片來單離化。在單離化之後，獨立的半導體晶粒安裝到封裝基板，該基板包括針腳或接觸墊以與其他的系統構件互連。形成於半導體晶粒上的接觸墊然後連接到封裝裡的接觸墊。電連接可以由焊料凸塊、柱凸塊、導電膏或打線接合所做成。包封物或其他模製材料沉積於封裝上以提供實體支持和電隔離。完工的封裝然後插入電系統裡，而讓其他的系統構件可得到半導體裝置的功能。
圖2示範電子裝置50，其具有晶片載體基板或印刷電路板(PCB)52，而表面上安裝了多個半導體封裝。電子裝置50可以具有一種半導體封裝或多種半導體封裝，此視用途而定。為了示範，不同類型的半導體封裝乃顯示於圖2。
電子裝置50可以是自立式系統，其使用半導體封裝來執行一或更多個電功能。替代而言，電子裝置50可以是更大系統的次構件。舉例而言，電子裝置50可以是行動電話、個人數位助理(personal digital assistant，PDA)、數位攝影機(digital video camera，DVC)或其他電子通訊裝置 的一部分。替代而言，電子裝置50可以是繪圖卡、網路介面卡或其他訊號處理卡而可以插入電腦裡。半導體封裝可以包括微處理器、記憶體、特用積體電路(application specific integrated circuit，ASIC)、邏輯電路、類比電路、RF電路、離散裝置或其他的半導體晶粒或電構件。迷你化和減重對於要被市場接受的產品來說是基本的。半導體裝置之間的距離必須縮減以達成較高的密度。
於圖2，PCB 52提供一般的基板以用於安裝在PCB上之半導體封裝的結構支持和電互連。導電訊號線路54使用蒸鍍、電解電鍍、無電電鍍、網版印刷或其他適合的金屬沉積過程而形成於PCB 52的表面上或諸層裡。訊號線路54提供半導體封裝、安裝的構件、其他的外部系統構件每一者之間的電通訊。線路54也提供電力和接地連接給每個半導體封裝。
於某些實施例，半導體裝置具有二個封裝層級。第一級封裝是用於將半導體晶粒機械和電附接到中間載體的技術。第二級封裝涉及將中間載體機械和電附接到PCB。於其他的實施例，半導體裝置可以僅具有第一級封裝，其中晶粒乃直接機械和電安裝到PCB。
為了示範，幾種第一級封裝，包括接合線封裝56和覆晶58，乃顯示在PCB 52上。附帶而言，幾種第二級封裝，包括球柵陣列(ball grid array，BGA)60、凸塊晶片載體(bump chip carrier，BCC)62、雙列直插式封裝(dual in-line package，DIP)64、地柵陣列(land grid array，LGA)66、多晶片模組(multi-chip module，MCM)68、四面扁平無導線封裝(quad flat non-leaded package，QFN)70、四面扁平封裝72，乃顯示安裝在PCB 52上。視系統需求而定，以第一和第二級封裝方式的任何組合所組構之半導體封裝的任何 組合以及其他電子構件都可以連接到PCB 52。於某些實施例，電子裝置50包括單一附接的半導體封裝，而其他的實施例需要多個互連的封裝。藉由將一或更多個半導體封裝組合於單一基板上，製造商可以把預製的構件併入電子裝置和系統裡。因為半導體封裝包括複雜的功能性，所以電子裝置可以使用較不昂貴的構件和流線化的製程來製造。所得的裝置不太可能失效並且製造上較不昂貴，而導致消費者有較低的成本。
圖3a~3c顯示範例性半導體封裝。圖3a示範安裝在PCB 52上之DIP 64的進一步細節。半導體晶粒74包括有效區域，其包含類比或數位電路而實施成為晶粒裡所形成的主動裝置、被動裝置、導電層、介電層，並且根據晶粒的電設計而電互連。舉例而言，電路可以包括一或更多個電晶體、二極體、電感器、電容器、電阻器和其他的電路元件而形成在半導體晶粒74的有效區域裡。接觸墊76是一或更多層的導電材料，例如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)或銀(Ag)，並且電連接到半導體晶粒74裡所形成的電路元件。於DIP 64的組裝期間，半導體晶粒74使用金一矽共晶層或黏著材料(例如熱環氧樹脂或環氧樹脂)而安裝到中間載體78。封裝體包括絕緣性封裝材料，例如聚合物或陶瓷。導線80和接合線82提供半導體晶粒74和PCB 52之間的電互連。包封物84沉積於封裝上以用於環境保護，其避免溼氣和顆粒進入封裝而污染了半導體晶粒74或接合線82。
圖3b示範安裝在PCB 52上之BCC 62的進一步細節。半導體晶粒88使用底填物或環氧樹脂黏著材料92而安裝於載體90上。接合線94提供接觸墊96和98之間的第一級封裝互連。模製化合物或包封物100沉積於半導體晶粒88和接合線94上以提供用於裝置的實體支持和電隔離。 接觸墊102使用適合的金屬沉積過程(例如電解電鍍或無電電鍍)而形成於PCB 52的表面上以避免氧化。接觸墊102電連接到PCB 52中的一或更多條導電訊號線路54。凸塊104則形成在BCC 62的接觸墊98和PCB 52的接觸墊102之間。
於圖3c，半導體晶粒58是以覆晶方式第一級封裝而面朝下的安裝到中間載體106。半導體晶粒58的有效區域108包含類比或數位電路，其實施成為根據晶粒的電設計而形成的主動裝置、被動裝置、導電層、介電層。舉例而言，電路在有效區域108裡可以包括一或更多個電晶體、二極體、電感器、電容器、電阻器和其他電路元件。半導體晶粒58透過凸塊110而電和機械連接到載體106。
BGA 60使用凸塊112而以BGA方式第二級封裝來電和機械連接到PCB 52。半導體晶粒58透過凸塊110、訊號線114、凸塊112而電連接到PCB 52中的導電訊號線路54。模製化合物或包封物116沉積於半導體晶粒58和載體106上以提供用於裝置的實體支持和電隔離。覆晶半導體裝置提供從半導體晶粒58上的主動裝置到PCB 52上的導線之短的導電路徑，以便減少訊號傳遞距離、降低電容以及改善整體電路性能。於另一實施例，半導體晶粒58可以使用覆晶方式第一級封裝而無中間載體106來直接機械和電連接到PCB 52。
圖4a顯示半導體晶圓120，其具有基板材料122，例如矽、鍺、砷化鎵、磷化銦或碳化矽以用於結構支持。多個半導體晶粒或構件124形成在晶圓120上而由非有效之晶粒晶圓間的區域或鋸道126所分開，如上所述。鋸道126提供切割區域以將半導體晶圓120單離化成為獨立的半導體 晶粒124。
圖4b顯示部分之半導體晶圓120的截面圖。每個半導體晶粒124具有背面128和有效表面130，有效表面130包含類比或數位電路，其實施成為晶粒裡所形成的主動裝置、被動裝置、導電層、介電層，並且根據晶粒的電設計和功能而電互連。舉例而言，電路可以包括形成於有效表面130裡的一或更多個電晶體、二極體和其他電路元件以實施類比電路或數位電路，例如數位訊號處理器(digital signal processor，DSP)、ASIC、記憶體或其他的訊號處理電路。半導體晶粒124也可以包含積體被動裝置(integrated passive device，IPD)，例如電感器、電容器、電阻器以用於RF訊號處理。
導電層132使用PVD、CVD、電解電鍍、無電電鍍過程或其他適合的金屬沉積過程而形成於有效表面130上。導電層132可以是一或更多層的Al、Cu、Sn、Ni、Au、Ag或其他適合的導電材料。導電層132操作成接觸墊而電連接到有效表面130上的電路。導電層132可以形成接觸墊，其配置成邊靠邊而與半導體晶粒124的邊緣有第一距離，如圖4b所示。替代而言，導電層132可以形成接觸墊，其偏移成多列，致使第一列的接觸墊乃配置成與晶粒的邊緣有第一距離，並且與第一列間隔之第二列的接觸墊乃配置成與晶粒的邊緣有第二距離。
於圖4c，半導體晶圓120使用鋸片或雷射切割工具134而透過鋸道126單離化成為獨立的半導體晶粒124。
圖5a顯示基板或載體140的截面圖，其包含暫時或犧牲性基底材料，例如矽、鍺、砷化鎵、磷化銦、碳化矽、樹脂、氧化鈹、玻璃、 或其他適合的低成本、堅固材料以用於結構支持。介面層或雙面膠帶142形成於載體140上而做為暫時的黏著接合膜、蝕刻停止層或釋放層。舉例而言，來自圖3a~3c的半導體晶粒124使用拾放操作而讓背面128朝向載體來定位和安裝於介面層142和載體140上。圖5b顯示多個半導體晶粒124，可能有數百個晶粒，其安裝到載體140而成為重構的晶圓144以製造高密度的嵌入式晶圓級球柵陣列(eWLB)封裝。
圖6a~6i相關於圖2和3a~3c來示範於半導體晶粒上使用紫外線固化導電油墨來形成再佈線層或接線的處理。圖6a顯示關聯於一半導體晶粒124之部分的重構晶圓144。於圖6b，絕緣或介電層146使用PVD、CVD、層合、印刷、旋塗、噴塗、燒結或熱氧化而形成於半導體晶粒124的有效表面130和導電層132上。絕緣層146包括一或更多層的二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、五氧化鉭(Ta2O5)、氧化鋁(Al2O3)、氧化鉿(HfO2)、苯並環丁烯(BCB)、聚亞醯胺(PI)、聚苯並噁唑(PBO)或其他具有類似結構和絕緣性質的材料。絕緣層146可以是有機或無機基底材料。絕緣層146在180~200℃下固化1.5~2.0小時。
於圖6c，部分的絕緣層146使用紅外線(infrared，IR)或紫外線(ultraviolet，UV)雷射148而以雷射直接燒蝕(laser direct ablation，LDA)來移除，以暴露導電層132並且在絕緣層裡界定圖案空穴或溝槽150供稍後形成再佈線層。替代而言，部分的絕緣層146透過圖案化光阻層而以蝕刻過程來移除，以暴露導電層132並且在絕緣層裡界定圖案或路徑150以供稍後形成再佈線層。
於圖6d，網版或鏤版152配置於絕緣層146上，而鏤版中的 一或更多個開口對齊於圖案化溝槽150。一體積的導電油墨154於印刷過程中沉積於鏤版152和絕緣層146上。於一實施例，導電油墨154包含粉末狀或片狀銀或碳導電材料而塗佈成圖案化溝槽150中的薄層。導電油墨分布工具或橡膠滾筒156將導電油墨154分布跨越鏤版152而進入圖案化溝槽150裡。於印刷操作期間，導電油墨分布工具156從左到右而移動跨越鏤版152，如箭號158所示，以透過鏤版中的開口而將導電油墨154壓入絕緣層146中的圖案化槽150裡。
於另一實施例，一體積的導電油墨154使用配送噴嘴或噴射器160而直接沉積到絕緣層146的圖案化溝槽150裡，如圖6e所示。於噴射操作期間，導電油墨154從配送噴嘴160流出成為適當體積的液滴或穩定流以填充圖案化溝槽150。導電油墨154的體積係根據圖案化溝槽150的空間需求來測量。
圖6f顯示導電油墨154藉由操作導電油墨分布工具156、配送噴嘴160或其他適合的施加器來配送或分布導電油墨，而沉積到絕緣層146的圖案化溝槽150裡。導電油墨154乃平均配送和均勻分布於絕緣層146的圖案化溝槽150裡。多餘的導電油墨154可以藉由在絕緣層146上的平坦化操作而移除，以使導電油墨齊平於絕緣層。
紫外線(UV)光源162將UV光164輻射到在室溫(15~25℃)的導電油墨154上，導致化學交聯反應以固化導電油墨。導電鏈路154的UV固化並不須要升高溫度。
圖6g顯示導電油墨154的平面圖，其沉積到絕緣層146的圖案化溝槽150裡做為再佈線層。可輻射固化的導電油墨154可以在晶圓級 來塗佈，亦即在圖4a(半導體晶圓)或圖5b(重構的晶圓)的製造步驟來為之。導電油墨154藉由網版印刷、噴墨或其他適合的配送過程而配置於絕緣層146的圖案化溝槽150中，然後在室溫下以UV光固化。
於圖6h，絕緣或鈍化層170使用PVD、CVD、層合、印刷、旋塗、噴塗、燒結或熱氧化而形成於絕緣層146和導電油墨154上。絕緣層170包括一或更多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、HfO2或其他具有類似結構和絕緣性質的材料。部分的絕緣層170使用雷射172而以LDA來移除以暴露導電油墨154。替代而言，部分的絕緣層170透過圖案化光阻層而以蝕刻過程來移除以暴露導電油墨154。
於圖6i，導電凸塊材料使用蒸鍍、電解電鍍、無電電鍍、球滴或網版印刷過程而沉積於導電油墨154上。凸塊材料可以是Al、Sn、Ni、Au、Ag、鉛(Pb)、Bi、Cu、焊料及其組合，而可選用助焊溶液。舉例而言，凸塊材料可以是共晶Sn/Pb、高鉛焊料或無鉛焊料。凸塊材料使用適合的附接或接合過程而接合於導電油墨154。於一實施例，凸塊材料藉由將材料加熱到其熔點之上而重熔以形成球或凸塊174。於某些用途，凸塊174重熔二次以改善對導電油墨154的電接觸。於一實施例，凸塊174形成於具有潤溼層、阻障層、黏著層的UBM上。凸塊也可以壓縮接合或熱壓縮接合於導電油墨154。凸塊174代表一種可以形成於導電油墨154上的互連結構。互連結構也可以使用接合線、導電膏、柱凸塊、微凸塊或其他的電互連。
載體140和介面層142藉由化學蝕刻、機械剝除、化學機械平坦化(chemical mechanical planarization，CMP)、機械研磨、熱烘烤、UV光、雷射掃描或溼式脫除而移除。
圖6a~6i的敘述是簡單、快速、低成本，並且適用於部分的半導體晶圓120或重構的晶圓144或者大面積(譬如整個)半導體晶圓或重構的晶圓。固化的導電油墨154提供再佈線層或接線以電連接半導體晶粒124之有效表面130裡的電路以及外部裝置。於一實施例，固化的再佈線層154具有10-3歐姆公分(Ωcm)的電阻率。
圖7a~7b示範實施例包括由導電油墨所形成的再佈線層以用於eWLB 180，其顯示為關聯於一半導體晶粒124之部分的重構晶圓144。於圖7a、包封物或模製化合物182使用糊膏印刷、壓縮模製、轉移模製、液態包封物模製、真空層合、旋塗或其他適合的施加器而沉積在載體140上的半導體晶粒124周圍。包封物182可以是聚合性複合材料，例如具有填料的環氧樹脂、具有填料的環氧丙烯酸酯或具有適當填料的聚合物。包封物182是非導電的並且環境上保護半導體裝置免於外部元件和污染物。
絕緣或介電層186使用PVD、CVD、層合、印刷、旋塗、噴塗、燒結或熱氧化而形成於半導體晶粒124的有效表面130和導電層132上。絕緣層186包括一或更多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、HfO2、BCB、PI、PBO或其他具有類似結構和絕緣性質的材料。絕緣層186可以是有機或無機基底材料。絕緣層186在180~200℃下固化1.5~2.0小時。
部分的包封物182和絕緣層186由LDA所移除，以暴露導電層132並且在絕緣層裡界定圖案化溝槽以供稍後形成再佈線層，此類似於圖6c。替代而言，部分的包封物182和絕緣層186透過圖案化光阻層而以蝕刻過程來移除，以暴露導電層132並且在絕緣層裡界定圖案或路徑以供稍後形成再佈線層。
一體積的導電油墨188使用印刷或噴射過程(其類似於圖6d和6e)或其他適合的施加過程而沉積到包封物182和絕緣層186的圖案化溝槽裡。於一實施例，導電油墨188包含粉末狀或片狀銀或碳導電材料而塗佈成為圖案化溝槽中的薄層。導電油墨188的體積係根據圖案化溝槽的空間需求來測量。可輻射固化的導電油墨188可以在晶圓級來塗佈。多餘的導電油墨188可以藉由在包封物182和絕緣層186上的平坦化操作而移除，以使導電油墨齊平於包封物和絕緣層。導電油墨188在室溫被照射UV光，導致化學交聯反應以固化導電油墨成為再佈線層。導電油墨188的UV固化並不須要升高溫度。
絕緣或鈍化層190使用PVD、CVD、層合、印刷、旋塗、噴塗、燒結或熱氧化而形成於包封物182、絕緣層186、導電油墨188上。絕緣層190包括一或更多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、HfO2或其他具有類似結構和絕緣性質的材料。部分的絕緣層190是由LDA所移除以暴露導電油墨188。替代而言，部分的絕緣層190透過圖案化光阻層而以蝕刻過程來移除以暴露導電油墨188。
導電凸塊材料使用蒸鍍、電解電鍍、無電電鍍、球滴或網版印刷過程而沉積於導電油墨上188。凸塊材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，而可選用助焊溶液。舉例而言，凸塊材料可以是共晶Sn/Pb、高鉛焊料或無鉛焊料。凸塊材料使用適合的附接或接合過程而接合於導電油墨188。於一實施例，凸塊材料藉由將材料加熱到其熔點之上而重熔以形成球或凸塊192。於某些用途，凸塊192重熔二次以改善對導電油墨188的電接觸。於一實施例，凸塊192形成於具有潤溼層、阻障 層、黏著層的UBM上。凸塊也可以壓縮接合或熱壓縮接合於導電油墨188。凸塊192代表一種可以形成於導電油墨188上的互連結構。互連結構也可以使用接合線、導電膏、柱凸塊、微凸塊或其他的電互連。
於圖7b，載體140和介面層142藉由化學蝕刻、機械剝除、化學機械平坦化(CMP)、機械研磨、熱烘烤、UV光、雷射掃描或溼式脫除而移除。
使用導電油墨188來形成再佈線層是簡單、快速、低成本，並且適用於部分的重構晶圓144或大面積(譬如整個)重構的晶圓。固化的導電油墨188提供再佈線層或接線以電連接半導體晶粒124之有效表面130裡的電路以及外部裝置。
圖8a~8d相關於圖2和3a~3c來示範於基板上使用紫外線固化導電油墨來形成再佈線層或接線的處理。圖8a顯示的基板200包括互連結構202，其包括一或更多層的Al、Cu、Sn、Ni、Au、Ag或其他適合的導電材料，而能夠透過基板而垂直和側向導電。於另一實施例，基板200具有背面204和有效表面206，有效表面206包含類比或數位電路，其實施成為晶粒裡所形成的主動裝置、被動裝置、導電層、介電層，並且根據晶粒的電設計和功能而電互連。舉例而言，電路可以包括在有效表面206裡所形成的一或更多個電晶體、二極體和其他電路元件以實施類比電路或數位電路，例如DSP、ASIC、記憶體或其他的訊號處理電路。基板200也可以包含IPD，例如電感器、電容器、電阻器以用於RF訊號處理。
導電層208使用PVD、CVD、電解電鍍、無電電鍍過程或其他適合的金屬沉積過程而形成於基板上200。導電層208可以是一或更多層 的Al、Cu、Sn、Ni、Au、Ag或其他適合的導電材料。導電層208操作成接觸墊，其電連接於互連結構202和/或有效表面206上的電路。
網版或鏤版210配置於基板上200，而鏤版中有開口212。一體積的導電油墨214在印刷過程中沉積於鏤版210上。於一實施例，導電油墨214包含粉末狀或片狀銀或碳導電材料而塗佈成薄層。導電油墨分布工具或橡膠滾筒216將導電油墨214分布跨越鏤版210而進入開口212裡。於印刷操作期間，導電油墨分布工具216從左到右而移動跨越鏤版210，如箭號218所示，以將導電油墨214加壓穿過鏤版中的開口212而接觸導電層208。導電油墨214乃平均配送和均勻分布在開口212裡，如圖8b所示。多餘的導電油墨214可以移除以使導電油墨平坦化。再移除鏤版210。
於另一實施例，一體積的導電油墨214使用配送噴嘴或噴射器218而直接沉積到開口212裡，如圖8c所示。於噴射操作期間，導電油墨214從配送噴嘴218流出成為液滴或穩定流而到導電層208上。
圖8d顯示導電油墨214藉由操作導電油墨分布工具216、配送噴嘴218或其他適合的施加器來配送或分布導電油墨而沉積於導電層208上。導電油墨214乃平均配送和均勻分布於導電層208上。
UV光源220將UV光222輻射到在室溫(15~25℃)的導電油墨214，導致化學交聯反應以固化導電油墨。UV固化並不須要升高溫度。可輻射固化的導電油墨214可以在晶圓級來塗佈以於基板200上形成接線或再佈線層。使用導電油墨214來形成接線或再佈線層係簡單、快速、低成本，並且適用於部分的基板200或大面積(譬如整個)基板。
雖然已經詳細示範本發明的一或更多個實施例，不過熟練的 技術者將體會那些實施例可以做出修改和調適，而不偏離本發明如列於以下請求項的範圍。
124‧‧‧半導體晶粒或構件
128‧‧‧背面
130‧‧‧有效表面
132‧‧‧導電層
180‧‧‧嵌入式晶圓級球柵陣列(eWLB)
182‧‧‧包封物或模製化合物
186‧‧‧絕緣或介電層
188‧‧‧導電油墨
190‧‧‧絕緣或鈍化層
192‧‧‧球或凸塊

Claims (15)

  1. 一種製作半導體裝置的方法，其包括：提供基板；將第一絕緣層形成於該基板上；將包封物沉積在該基板周圍；將溝槽形成於該包封物和該第一絕緣層中；將導電油墨沉積於該包封物中的該溝槽；以紫外光固化該導電油墨以形成再佈線層於該溝槽中；將第二絕緣層形成於該第一絕緣層和該再佈線層上；以及將互連結構形成於該再佈線層上。
  2. 如申請專利範圍第1項的方法，其進一步包括在室溫下固化該導電油墨。
  3. 如申請專利範圍第1項的方法，其中沉積該導電油墨包括：將鏤版配置於該第一絕緣層上；以及將該導電油墨透過該鏤版沉積進入該溝槽裡。
  4. 如申請專利範圍第1項的方法，其中沉積該導電油墨包括：將該導電油墨透過噴嘴配送進入該溝槽裡。
  5. 如申請專利範圍第1項的方法，其進一步包括以該第一絕緣層和該包封物平坦化該導電油墨。
  6. 一種製作半導體裝置的方法，其包括：提供基板；將第一絕緣層形成於該基板上； 將開口形成於該第一絕緣層中，該開口延伸至該基板的表面；將溝槽形成於該第一絕緣層中，該溝槽在該第一絕緣層中從該開口延伸並且在該基板上的該第一絕緣層延續，其中部分的該第一絕緣層餘留在該溝槽和該基板的該表面之間；將導電油墨沉積於該第一絕緣層中的該開口和該溝槽；以及以紫外光固化該導電油墨以形成再佈線層於該溝槽中。
  7. 如申請專利範圍第6項的方法，其進一步包括根據該溝槽的大小來測量該導電油墨的體積，其中沉積該導電油墨包括配送根據該溝槽的大小所測量到的該導電油墨的體積。
  8. 如申請專利範圍第6項的方法，其中沉積該導電油墨包括：將鏤版配置於該第一絕緣層上；以及將該導電油墨透過該鏤版沉積進入該溝槽裡。
  9. 如申請專利範圍第6項的方法，其中沉積該導電油墨包括：將該導電油墨透過噴嘴配送進入該溝槽裡。
  10. 如申請專利範圍第6項的方法，其進一步包括以該第一絕緣層平坦化該導電油墨。
  11. 一種半導體裝置，其包括：半導體晶粒；包封物，其沉積在該半導體晶粒周圍；第一絕緣層，其形成於該半導體晶粒上；圖案化溝槽，其形成於該第一絕緣層和該包封物中；導電油墨，其沉積於該圖案化溝槽中，並且係以該第一絕緣層和該包 封物來進行平坦化，其中該導電油墨係以紫外光進行固化。
  12. 如申請專利範圍第11項的半導體裝置，其進一步包括鏤版，其係配置於該第一絕緣層上，其中該導電油墨係透過該鏤版而沉積進入該圖案化溝槽裡。
  13. 如申請專利範圍第11項的半導體裝置，其進一步包括噴嘴，其係配置於該圖案化溝槽上，其中該導電油墨係透過該噴嘴而配送進入該圖案化溝槽裡。
  14. 如申請專利範圍第11項的半導體裝置，其中該導電油墨係在室溫下進行固化。
  15. 如申請專利範圍第11項的半導體裝置，其進一步包括：第二絕緣層，其係形成於該第一絕緣層和該導電油墨上；以及互連結構，其係形成於該導電油墨上。
TW102122675A 2012-08-21 2013-06-26 於晶圓級封裝之上使用紫外線固化導電油墨形成再佈線層的半導體裝置及方法 TWI575565B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261691651P 2012-08-21 2012-08-21
US13/795,679 US9305854B2 (en) 2012-08-21 2013-03-12 Semiconductor device and method of forming RDL using UV-cured conductive ink over wafer level package

Publications (2)

Publication Number Publication Date
TW201409535A TW201409535A (zh) 2014-03-01
TWI575565B true TWI575565B (zh) 2017-03-21

Family

ID=50147312

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102122675A TWI575565B (zh) 2012-08-21 2013-06-26 於晶圓級封裝之上使用紫外線固化導電油墨形成再佈線層的半導體裝置及方法

Country Status (5)

Country Link
US (1) US9305854B2 (zh)
KR (1) KR101714822B1 (zh)
CN (2) CN203481192U (zh)
SG (1) SG2013049002A (zh)
TW (1) TWI575565B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9177926B2 (en) * 2011-12-30 2015-11-03 Deca Technologies Inc Semiconductor device and method comprising thickened redistribution layers
US10373870B2 (en) 2010-02-16 2019-08-06 Deca Technologies Inc. Semiconductor device and method of packaging
US8922021B2 (en) 2011-12-30 2014-12-30 Deca Technologies Inc. Die up fully molded fan-out wafer level packaging
US9576919B2 (en) 2011-12-30 2017-02-21 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
US9831170B2 (en) 2011-12-30 2017-11-28 Deca Technologies, Inc. Fully molded miniaturized semiconductor module
US10050004B2 (en) 2015-11-20 2018-08-14 Deca Technologies Inc. Fully molded peripheral package on package device
US10672624B2 (en) 2011-12-30 2020-06-02 Deca Technologies Inc. Method of making fully molded peripheral package on package device
US9613830B2 (en) 2011-12-30 2017-04-04 Deca Technologies Inc. Fully molded peripheral package on package device
WO2013102146A1 (en) 2011-12-30 2013-07-04 Deca Technologies, Inc. Die up fully molded fan-out wafer level packaging
US9305854B2 (en) * 2012-08-21 2016-04-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL using UV-cured conductive ink over wafer level package
US8896094B2 (en) 2013-01-23 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for inductors and transformers in packages
US8895429B2 (en) * 2013-03-05 2014-11-25 Eastman Kodak Company Micro-channel structure with variable depths
US9449945B2 (en) 2013-03-08 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Filter and capacitor using redistribution layer and micro bump layer
CN105530765A (zh) * 2014-09-29 2016-04-27 富葵精密组件(深圳)有限公司 具有内埋元件的电路板及其制作方法
CN104952744A (zh) * 2015-05-20 2015-09-30 南通富士通微电子股份有限公司 晶圆级封装结构的制造方法
TWI620296B (zh) * 2015-08-14 2018-04-01 矽品精密工業股份有限公司 電子封裝件及其製法
KR102440135B1 (ko) 2015-08-21 2022-09-05 삼성전자주식회사 재배선 영역을 갖는 전자 소자
CN105140191B (zh) * 2015-09-17 2019-03-01 中芯长电半导体（江阴）有限公司 一种封装结构及再分布引线层的制作方法
US10115668B2 (en) * 2015-12-15 2018-10-30 Intel IP Corporation Semiconductor package having a variable redistribution layer thickness
KR102487563B1 (ko) * 2015-12-31 2023-01-13 삼성전자주식회사 반도체 패키지 및 그 제조방법
WO2018069448A1 (en) * 2016-10-12 2018-04-19 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Forming solid material in recess of layer structure based on applied fluidic medium
US10157864B1 (en) 2017-07-27 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US10600755B2 (en) * 2017-08-10 2020-03-24 Amkor Technology, Inc. Method of manufacturing an electronic device and electronic device manufactured thereby
US11018030B2 (en) * 2019-03-20 2021-05-25 Semiconductor Components Industries, Llc Fan-out wafer level chip-scale packages and methods of manufacture
US11056453B2 (en) 2019-06-18 2021-07-06 Deca Technologies Usa, Inc. Stackable fully molded semiconductor structure with vertical interconnects
EP3817043A1 (en) 2019-10-31 2021-05-05 Heraeus Deutschland GmbH & Co KG Electromagnetic interference shielding in recesses of electronic modules
US11817366B2 (en) * 2020-12-07 2023-11-14 Nxp Usa, Inc. Semiconductor device package having thermal dissipation feature and method therefor
US11854933B2 (en) 2020-12-30 2023-12-26 Texas Instruments Incorporated Thermally conductive wafer layer
US11652065B2 (en) * 2021-05-04 2023-05-16 STATS ChipPAC Pte. Ltd. Semiconductor device and method of embedding circuit pattern in encapsulant for SIP module

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1551331A (zh) * 2003-05-12 2004-12-01 ������������ʽ���� 图案及其形成法、器件及其制法、电光学装置、电子仪器

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049844A (en) 1974-09-27 1977-09-20 General Electric Company Method for making a circuit board and article made thereby
US4088801A (en) 1976-04-29 1978-05-09 General Electric Company U.V. Radiation curable electrically conductive ink and circuit boards made therewith
US4401686A (en) 1982-02-08 1983-08-30 Raymond Iannetta Printed circuit and method of forming same
JPH05222326A (ja) 1992-02-13 1993-08-31 Dainippon Ink & Chem Inc 銀導体回路用オフセット印刷インキおよび銀導体回路の形成方法
FR2718909B1 (fr) * 1994-04-18 1996-06-28 Transpac Matrice de connexion configurable électriquement entre lignes d'au moins un port d'entrée-sortie de signaux électriques.
JP2004288973A (ja) 2003-03-24 2004-10-14 Shin Etsu Polymer Co Ltd 電磁波シールド体及びその製造方法
US7575999B2 (en) * 2004-09-01 2009-08-18 Micron Technology, Inc. Method for creating conductive elements for semiconductor device structures using laser ablation processes and methods of fabricating semiconductor device assemblies
DE602005021251D1 (de) 2004-10-08 2010-06-24 Mitsui Mining & Smelting Co Leitfähige tinte
US8097400B2 (en) 2005-02-22 2012-01-17 Hewlett-Packard Development Company, L.P. Method for forming an electronic device
TW200643124A (en) 2005-06-08 2006-12-16 Yung-Shu Yang The radiation hardening conductive ink and the manufacturing method of conductive substrate by using radiation hardening conductive ink
KR100688560B1 (ko) * 2005-07-22 2007-03-02 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법
US7722422B2 (en) * 2007-05-21 2010-05-25 Global Oled Technology Llc Device and method for improved power distribution for a transparent electrode
US8258624B2 (en) * 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
SG150404A1 (en) * 2007-08-28 2009-03-30 Micron Technology Inc Semiconductor assemblies and methods of manufacturing such assemblies
US8456002B2 (en) * 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
WO2010141297A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit wafer level semiconductor package
JP5727766B2 (ja) * 2009-12-10 2015-06-03 理想科学工業株式会社 導電性エマルジョンインク及びそれを用いた導電性薄膜の形成方法
US8258633B2 (en) * 2010-03-31 2012-09-04 Infineon Technologies Ag Semiconductor package and multichip arrangement having a polymer layer and an encapsulant
US8258012B2 (en) * 2010-05-14 2012-09-04 Stats Chippac, Ltd. Semiconductor device and method of forming discontinuous ESD protection layers between semiconductor die
JP2012104613A (ja) 2010-11-09 2012-05-31 Sony Corp 回路基板及び回路基板の製造方法
US8617987B2 (en) * 2010-12-30 2013-12-31 Stmicroelectronics Pte Ltd. Through hole via filling using electroless plating
US20130175556A1 (en) * 2011-09-02 2013-07-11 The Procter & Gamble Company Light emitting apparatus
US9305854B2 (en) * 2012-08-21 2016-04-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL using UV-cured conductive ink over wafer level package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1551331A (zh) * 2003-05-12 2004-12-01 ������������ʽ���� 图案及其形成法、器件及其制法、电光学装置、电子仪器

Also Published As

Publication number Publication date
CN203481192U (zh) 2014-03-12
KR20140025274A (ko) 2014-03-04
CN103633020A (zh) 2014-03-12
SG2013049002A (en) 2014-03-28
US20140054802A1 (en) 2014-02-27
US9305854B2 (en) 2016-04-05
CN103633020B (zh) 2017-12-01
TW201409535A (zh) 2014-03-01
KR101714822B1 (ko) 2017-03-10

Similar Documents

Publication Publication Date Title
TWI575565B (zh) 於晶圓級封裝之上使用紫外線固化導電油墨形成再佈線層的半導體裝置及方法
KR102024472B1 (ko) 반도체 디바이스 및 그 제조 방법
US10607946B2 (en) Semiconductor device and method of forming interconnect substrate for FO-WLCSP
US10998248B2 (en) Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die
US9153544B2 (en) Semiconductor device and method of forming discontinuous ESD protection layers between semiconductor die
TWI567898B (zh) 形成具有對半導體晶粒的接觸墊減少開口之再鈍化層的半導體裝置及方法
TWI553794B (zh) 半導體裝置及在膠封期間形成黏著材料於半導體晶粒和載體上以減少晶粒位移之方法
US9679824B2 (en) Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in Fo-WLCSP
US8263435B2 (en) Semiconductor device and method of stacking semiconductor die in mold laser package interconnected by bumps and conductive vias
US8409926B2 (en) Semiconductor device and method of forming insulating layer around semiconductor die
US8466544B2 (en) Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP
US8236617B2 (en) Semiconductor device and method of forming thermally conductive layer between semiconductor die and build-up interconnect structure
US8389333B2 (en) Semiconductor device and method of forming EWLB package containing stacked semiconductor die electrically connected through conductive vias formed in encapsulant around die
US9190297B2 (en) Semiconductor device and method of forming a stackable semiconductor package with vertically-oriented discrete electrical devices as interconnect structures