KR102440135B1 - 재배선 영역을 갖는 전자 소자 - Google Patents

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Abstract

재배선 영역을 갖는 전자 소자가 제공될 수 있다. 상기 전자 소자는 기판 상에 배치되는 상부 절연 층을 포함한다. 상기 상부 절연 층 내에 상부 재배선 구조체가 매립된다. 상기 상부 재배선 구조체는 상부 콘택 부분, 상부 패드 부분 및 상기 상부 콘택 부분과 상기 상부 패드 부분 사이의 상부 라인 부분을 포함한다. 상기 상부 절연 층 및 상기 상부 재배선 구조체 상에 패시베이션 층이 배치된다. 상기 패시베이션 층을 관통하며 상기 상부 패드 부분을 노출시키는 상부 개구부가 배치된다. 상기 상부 패드 부분 및 상기 상부 콘택 부분의 수직 두께들은 상기 상부 라인 부분의 수직 두께 보다 크다.

Description

재배선 영역을 갖는 전자 소자{Electronic Device having a Redistribution Area}
본 발명은 재배선 영역을 갖는 전자 소자 및 그 제조 방법에 대한 것이다.
보다 향상된 기능 및/또는 보다 작은 크기의 전자 제품(예를 들어, 모바일 폰 또는 테블릿 PC 등)이 요구되면서, 이러한 전자 제품을 구성하는 부품들, 예를 들어 전자 소자들에 대한 요구사항이 많아지고 있다. 예를 들어, 반도체 칩 등과 같은 전자 소자를 다양한 반도체 패키지 및/또는 전자 시스템에 적용시키기 위한 재배선이 연구 및 개발되고 있다.
본 발명이 해결하고자 하는 과제는, 재배선 영역을 갖는 전자 소자 및 그 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 전자 소자가 제공될 수 있다. 상기 전자 소자는 기판 상에 배치되는 상부 절연 층을 포함한다. 상기 상부 절연 층 내에 상부 재배선 구조체가 매립된다. 상기 상부 재배선 구조체는 상부 콘택 부분, 상부 패드 부분 및 상기 상부 콘택 부분과 상기 상부 패드 부분 사이의 상부 라인 부분을 포함한다. 상기 상부 절연 층 및 상기 상부 재배선 구조체 상에 패시베이션 층이 배치된다. 상기 패시베이션 층을 관통하며 상기 상부 패드 부분을 노출시키는 상부 개구부가 배치된다. 상기 상부 패드 부분 및 상기 상부 콘택 부분의 수직 두께들은 상기 상부 라인 부분의 수직 두께 보다 크다.
일 실시 예에서, 상기 상부 절연 층은 상부 콘택 개구부, 상부 라인 리세스 및 상부 패드 개구부를 갖고, 상기 상부 콘택 개구부 및 상기 상부 패드 개구부는 상기 상부 절연 층을 관통하고, 상기 상부 라인 리세스는 상기 상부 콘택 개구부의 상부와 상기 상부 패드 개구부의 상부를 연결할 수 있다.
상기 상부 콘택 부분은 상기 상부 콘택 개구부 내에 배치되고, 상기 상부 패드 부분은 상기 상부 패드 개구부 내에 배치되고, 상기 상부 라인 부분은 상기 상부 라인 부분 내에 배치될 수 있다.
일 실시 예에서, 상기 상부 재배선 구조체는 제1 도전성 물질 층 및 제2 도전성 물질 층을 포함하되, 상기 제1 도전성 물질 층은 상기 제2 도전성 물질 층의 바닥면 및 측면을 덮을 수 있다.
일 실시 예에서,상기 상부 재배선 구조체의 상부면은 상기 상부 절연 층의 상부면 보다 낮을 수 있다.
일 실시 예에서, 상기 상부 절연 층은 감광성 폴리이미드로 형성될 수 있다.
일 실시 예에서, 상기 상부 절연 층과 상기 기판 사이의 하부 절연 층 및 상기 하부 절연 층 내에 매립되며 하부 콘택 부분, 하부 패드 부분 및 상기 하부 콘택 부분과 상기 하부 패드 부분 사이의 하부 라인 부분을 포함하는 하부 재배선 구조체를 더 포함할 수 있다.
상기 하부 절연 층은 하부 콘택 개구부, 하부 라인 리세스 및 하부 패드 리세스를 포함하고, 상기 하부 콘택 개구부는 상기 하부 절연 층을 관통하고, 상기 하부 라인 리세스 및 상기 하부 패드 리세스는 상기 하부 절연 층을 관통하지 않고, 상기 하부 콘택 부분은 하부 콘택 개구부 내에 배치되고, 상기 하부 패드 부분은 하부 패드 리세스 내에 배치되고, 상기 하부 라인 부분은 하부 라인 리세스 내에 배치될 수 있다.
상기 하부 콘택 부분은 상기 하부 라인 부분 및 상기 하부 패드 부분 보다 큰 수직 두께를 가질 수 있다.
일 실시 예에서, 상기 상부 개구부에 의해 노출되는 상기 상부 패드 부분 상에 배치되는 연결 패턴을 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 전자 소자가 제공될 수 있다. 이 전자 소자는 반도체 칩; 상기 반도체 칩의 측면 상의 몰딩 패턴; 상기 반도체 칩 및 상기 몰딩 패턴을 덮는 재배선 영역; 및 상기 재배선 영역 상의 연결 패턴을 포함한다. 상기 재배선 영역은 상기 반도체 칩 및 상기 몰딩 패턴을 덮는 상부 절연 층; 상기 상부 절연 층 상의 패시베이션 층; 및 상기 상부 절연 층 내의 상부 재배선 구조체를 포함한다. 상기 상부 재배선 구조체는 상부 콘택 부분, 상부 패드 부분, 및 상기 상부 콘택 부분과 상기 상부 패드 부분 사이의 상부 라인 부분을 포함한다. 상기 상부 재배선 구조체는 제1 상부 도전성 물질 층 및 제2 상부 도전성 물질 층을 포함한다. 상기 제1 상부 도전성 물질 층은 상기 제2 상부 도전성 물질 층의 하부면 및 측면을 덮는다.
일 실시예에서, 상기 연결 패턴은 상기 상부 재배선 구조체의 상기 상부 패드 부분 상에 배치되며 상기 몰딩 패턴과 중한다.
일 실시예에서, 상기 상부 패드 부분은 상기 상부 라인 부분 보다 큰 수직 두께를 갖는 전자 소자.
일 실시예에서, 상기 상부 재배선 구조체 하부에 배치되는 하부 재배선 구조체를 더 포함하되, 상기 하부 재배선 구조체는 하부 콘택 부분, 하부 패드 부분 및 상기 하부 콘택 부분과 상기 하부 패드 부분 사이의 하부 패드 부분을 포함할 수 있다.
상기 하부 패드 부분은 상기 하부 라인 부분과 동일한 수직 두께를 갖고, 상기 상부 패드 부분은 상기 상부 라인 부분의 수직 두께 보다 큰 수직 두께를 가질 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 전자 소자가 제공될 수 있다. 이 전자 소자는 베이스 기판; 상기 베이스 기판 상에 배치된 제1 반도체 소자; 및 상기 제1 반도체 소자와 상기 베이스 기판을 연결하는 하부 연결 구조체를 포함한다. 상기 제1 반도체 소자는 상기 베이스 기판과 마주보는 재배선 영역; 상기 재배선 영역 상의 제1 반도체 칩 및 몰딩 패턴; 상기 제1 반도체 칩 및 상기 몰딩 패턴 상에 배치되며 상기 베이스 기판과 마주보는 제1 재배선 영역; 및 상기 재배선 영역과 상기 하부 연결 구조체를 전기적으로 연결하는 제1 연결 패턴을 포함한다. 상기 재배선 영역은 제1 재배선 구조체 및 제2 재배선 구조체를 포함한다. 상기 재배선 영역은 상부 절연 층 및 상기 상부 절연 층 보다 상기 베이스 기판에 가까운 패시베이션 층을 포함한다. 상기 상부 절연 층 및 상기 패시베이션 층은 상기 제1 반도체 칩 및 상기 몰딩 패턴과 중첩한다. 상기 제1 재배선 구조체는 상기 상부 절연 층 내에 배치되는 상부 재배선 구조체를 포함한다. 상기 상부 재배선 구조체는 상부 콘택 부분, 상부 패드 부분 및 상부 라인 부분을 포함한다. 상기 제1 연결 패턴은 상기 패시베이션 층을 관통하며 상기 상부 패드 부분과 전기적으로 연결된다.
일 실시예에서, 상기 재배선 영역은 하부 절연 층 및 상기 하부 절연 층 내의 하부 재배선 구조체를 더 포함하되, 상기 상부 절연 층은 상기 하부 절연 층 보다 상기 베이스 기판과 가까울 수 있다.
상기 하부 재배선 구조체 및 상기 제2 재배선 구조체는 상기 하부 절연 층 내에 배치되고, 상기 하부 재배선 구조체는 하부 콘택 부분, 하부 패드 부분 및 상기 하부 콘택 부분과 상기 하부 패드 부분 사이의 하부 라인 부분을 포함하고, 상기 제2 재배선 구조체는 제2 콘택 부분, 제2 패드 부분, 상기 제2 콘택 부분과 상기 제2 패드 부분 사이의 제2 라인 부분을 포함하고, 상기 제2 패드 부분은 상기 제2 라인 부분, 상기 하부 라인 부분 및 상기 하부 패드 부분 보다 두꺼울 수 있다.
상기 제1 반도체 소자 및 상기 몰딩 패턴 상의 제2 반도체 소자; 및 상기 제2 반도체 소자의 제2 연결 패턴과 상기 하부 재배선 구조체의 패드 부분을 전기적으로 연결하는 연결 구조체를 더 포함하되, 상기 연결 구조체는 상기 몰딩 패턴을 관통하는 부분을 포함할 수 있다.
일 실시예에서, 상기 제2 재배선 구조체는 제2 콘택 부분, 제2 패드 부분, 및 상기 제2 콘택 부분과 상기 제2 패드 부분을 연결하는 제2 라인 부분을 포함하되, 상기 제2 콘택 부분은 상기 반도체 칩과 중첩하고, 상기 제2 패드 부분은 상기 몰딩 패턴과 중첩할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 전자 소자가 제공될 수 있다. 이 전자 소자는 서로 대향하는 제1 면 및 제2 면을 갖는 기판; 상기 기판의 상기 제1 면 상에 배치되는 제1 재배선 영역; 상기 제1 재배선 영역 상에 배치되며 서로 인접하고 제1 거리 만큼 이격된 제1 및 제2 상부 연결 패턴들; 상기 기판을 관통하는 제1 관통 비아 구조체 및 제2 관통 비아 구조체를 포함한다. 상기 제1 재배선 영역은 상부 절연 층 및 상기 상부 절연 층 내에 매립되며 서로 이격되는 제1 상부 재배선 구조체 및 제2 상부 재배선 구조체를 포함한다. 상기 제1 및 제2 상부 재배선 구조체들의 각각은 제1 도전성 물질 층 및 제2 도전성 물질 층을 포함한다. 상기 제1 도전성 물질 층은 상기 제2 도전성 물질 층의 하부면 및 측면을 덮는다. 상기 제1 및 제2 상부 재배선 구조체들의 상부면은 상기 상부 절연 층의 상부면 보다 낮다.
일 실시예에서, 상기 제1 및 제2 상부 재배선 구조체들의 각각은 상부 콘택 부분, 상부 패드 부분 및 상기 상부 콘택 부분과 상기 상부 패드 부분 사이의 상부 라인 부분을 포함하고, 상기 제1 상부 연결 패턴은 상기 제1 상부 재배선 구조체의 상부 패드 부분과 전기적으로 연결되고, 상기 제2 상부 연결 패턴은 상기 제2 상부 재배선 구조체의 상부 패드 부분과 전기적으로 연결될 수 있다.
상기 제1 및 제2 하부 연결 패턴들과 마주보는 베이스; 상기 베이스와 제1 및 제2 하부 연결 패턴들을 연결하는 하부 볼 구조체들; 상기 제1 재배선 영역과 마주보는 제1 반도체 소자; 및 상기 제1 및 제2 상부 연결 패턴들과 상기 제1 반도체 소자를 연결하는 상부 볼 구조체들을 더 포함할 수 있다.
상기 제1 반도체 소자와 이격되며 상기 제1 재배선 영역과 마주보는 제2 반도체 소자를 더 포함할 수 있다.
일 실시예에서, 상기 기판의 상기 제1 면과 상기 상부 절연 층 사이의 하부 절연 층; 상기 하부 절연 층에 매립되며 서로 이격된 제1 및 제2 하부 재배선 구조체들을 더 포함하되, 상기 제1 및 제2 하부 재배선 구조체들의 각각은 상기 하부 절연 층을 관통하는 하부 콘택 개구부 내의 하부 콘택 부분, 상기 하부 절연 층의 하부 패드 리세스 내의 하부 패드 부분 및 상기 하부 절연 층의 하부 라인 리세스 내의 하부 라인 부분을 포함하고, 상기 제1 하부 재배선 구조체의 하부 콘택 부분은 상기 제1 관통 비아 구조체와 전기적으로 연결되고, 상기 제2 하부 재배선 구조체의 하부 콘택 부분은 상기 제2 관통 비아 구조체와 전기적으로 연결될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 전자 소자들은 단순화된 제조 공정을 이용하여 신뢰성 있게 형성될 수 있는 재배선 영역을 포함할 수 있다. 이러한 재배선 영역은 절연층 내에 매립되는 재배선 구조체를 포함할 수 있다. 이러한 재배선 구조체는 콘택 부분, 패드 부분 및 상기 콘택 부분과 상기 패드 부분을 연결하는 라인 부분을 포함할 수 있다.
상기 절연 층은 감광성 폴리 이미드로 형성할 수 있고, 광 투과율이 서로 다른 부분들을 갖는 하나의 포토 마스크를 이용하는 포토 공정을 진행하여 상기 절연 층을 노광 및 현상하여 콘택 개구부, 라인 리세스 및 패드 리세스를 동시에 형성할 수 있고, 상기 콘택 개구부, 상기 라인 리세스 및 상기 패드 리세스 내에 상기 재배선 구조체를 형성할 수 있다. 따라서, 상기 절연 층 내에 매립되는 재배선 구조체를 형성하기 위한 포토 공정을 단순화시킬 수 있기 때문에, 생산 비용을 절감시킬 수 있다.
상기 재배선 구조체는 절연 층 내에 매립될 수 있기 때문에, 상기 재배선 구조체에서, 언더컷(undercut) 불량이 발생하는 것을 방지할 수 있다.
상기 재배선 구조체에서, 상기 패드 부분은 상기 라인 부분 보다 두껍게 형성할 수 있기 때문에, 상기 패드 부분의 내구성 및 신뢰성을 향상시킬 수 있다. 예를 들어, 상기 패드 부분 상에 솔더 볼 또는 범프가 형성되는 경우에, 상기 패드 부분을 상기 라인 부분 보다 두껍게 형성할 수 있기 때문에, 상기 패드 부분에서 발생할 수 있는 스트레스(stress)에 의한 크랙(crack) 등과 같은 불량을 방지할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 일 예를 나타낸 단면도이다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 재배선 구조체의 일 예를 나타낸 탑 뷰(top view)이다.
도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 재배선 구조체의 다른 예를 나타낸 탑 뷰이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 다른 예를 나타낸 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예를 나타낸 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예를 나타낸 단면도이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예를 나타낸 단면도이고, 도 6b는 도 6a의 일부를 나타낸 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예를 나타낸 단면도이다.
도 8a는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예를 나타낸 단면도이고, 도 8b는 도 8a의 일부를 나타낸 단면도이다.
도 9는 본 발명의 기술적 사상의 전자 소자의 일 실시예에 따른 또 다른 예를 나타낸 단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예를 나타낸 단면도이다.
도 11a 내지 11e는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 형성 방법의 일 예를 나타낸 단면도들이다.
도 12a, 도 12b, 도 13, 도 14, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 17c, 도 18, 도 19 및 20는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 형성 방법의 다른 예를 나타낸 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는' 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다.
공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 일 예를 나타낸 단면도이다. 도 2a는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 재배선 구조체의 일 예를 나타낸 탑 뷰이다.
도 1 및 도 2a를 참조하면, 베이스 영역(3), 상기 베이스 영역(3) 상의 재배선 영역(RDL_1) 및 상기 재배선 영역(RDL_1) 상의 연결 패턴(46)을 포함하는 전자 소자(100)가 제공될 수 있다. 상기 전자 소자(100)는 반도체 소자 또는 인터포저일 수 있다.
상기 베이스 영역(3)은 기판(4) 및 상기 기판(4) 상의 도전성 패턴(6) 및 보호 층(9)을 포함할 수 있다. 상기 기판(4)은 반도체 소자의 반도체 기판 또는 인터포저의 기판을 포함할 수 있다. 상기 도전성 패턴(6)은 상기 기판(4)과 전기적으로 연결될 수 있는 도전성 패드 또는 관통 비아 구조체일 수 있다. 상기 도전성 패턴(6)은 배리어 층(6a) 및 상기 배리어 층(6a) 상의 패드 층(6b)을 포함할 수 있다. 상기 보호 층(9)은 상기 기판(4) 상에 배치되면서 상기 도전성 패턴(6)의 상부면의 일부를 노출시키는 개구부(9a)를 가질 수 있다. 상기 보호 층(9)은 실리콘 질화물 또는 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 보호 층(9)은 폴리머 계열의 절연성 물질로 형성될 수도 있다.
상기 재배선 영역(RDL_1)은 상기 베이스 영역(3) 상에 차례로 적층된 하부 절연 층(15), 상부 절연 층(27) 및 패시베이션 층(39)을 포함할 수 있다. 또한, 상기 재배선 영역(RDL_1)은 상기 도전성 패턴(6) 및 상기 연결 패턴(46)을 전기적으로 연결시킬 수 있는 재배선 구조체(34)를 포함할 수 있다. 또한, 상기 재배선 영역(RDL_1)은 상기 베이스 영역(3)과 상기 하부 절연 층(15) 사이의 하부 절연성 배리어 층(12), 상기 하부 절연 층(15)과 상기 상부 절연 층(27) 사이의 중간 절연성 배리어 층(24), 및 상기 상부 절연 층(27)과 상기 패시베이션 층(39) 사이의 상부 절연성 배리어 층(36)을 포함할 수 있다. 상기 하부, 중간 및 상부 절연성 배리어 층들(12, 24, 36)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 하부 절연 층(15)은 하부 콘택 개구부(18a), 하부 패드 리세스(18c) 및 하부 라인 리세스(18b)를 가질 수 있다. 상기 하부 콘택 개구부(18a)는 상기 하부 절연 층(15)을 관통할 수 있고, 상기 하부 라인 리세스(18b) 및 상기 하부 패드 리세스(18c)는 상기 하부 절연 층(15)을 관통하지 않을 수 있다. 상기 하부 라인 리세스(18b)는 상기 하부 콘택 개구부(18a)의 상부와 상기 하부 패드 리세스(18c)를 연결시킬 수 있다. 상기 하부 절연 층(15)은 감광성 폴리이미드 물질로 형성될 수 있다. 상기 하부 콘택 개구부(18a), 상기 하부 패드 리세스(18c) 및 상기 하부 라인 리세스(18b)은 광 투과율이 서로 다른 부분들을 갖는 하나의 포토 마스크를 사용하는 한 번의 포토 공정을 이용하여 형성될 수 있다.
상기 상부 절연 층(27)은 상부 콘택 개구부(30a), 상부 패드 개구부(30c) 및 상부 라인 리세스(30b)를 가질 수 있다. 상기 상부 콘택 개구부(30a) 및 상기 상부 패드 개구부(30c)는 상기 상부 절연 층(27)을 관통할 수 있다. 상기 상부 라인 리세스(30b)는 상기 상부 콘택 개구부(30a)의 상부 및 상기 상부 패드 개구부(30c)의 상부에 연결될 수 있다. 상기 상부 절연 층(27)은 감광성 폴리머 계열의 물질, 예를 들어 감광성 폴리이미드 물질로 형성될 수 있다. 상기 상부 콘택 개구부(30a), 상기 상부 패드 개구부(30c) 및 상기 상부 라인 리세스(30b)은 광 투과율이 서로 다른 부분들을 갖는 하나의 포토 마스크를 사용하는 한 번의 포토 공정을 이용하여 형성될 수 있다.
상기 재배선 구조체(34)는 상기 하부 절연 층(15) 내에 매립된 하부 재배선 구조체(21) 및 상기 상부 절연 층(27) 내에 매립된 상부 재배선 구조체(33)를 포함할 수 있다.
상기 하부 재배선 구조체(21)는 하부 콘택 부분(20a), 하부 패드 부분(20c) 및 하부 라인 부분(20b)을 포함할 수 있다. 상기 하부 콘택 부분(20a)은 상기 하부 콘택 개구부(18a) 내에 배치되며 상기 하부 절연성 배리어 층(12)을 관통하고 상기 도전성 패턴(6)과 물리적 및/또는 전기적으로 연결될 수 있다. 상기 하부 패드 부분(20c)은 상기 하부 패드 리세스(18c) 내에 배치될 수 있고, 상기 하부 라인 부분(20b)는 상기 하부 라인 리세스(18b) 내에 배치될 수 있다.
동일 평면에 배치되면서 인접하는 다른 하부 재배선 구조체와의 전기적 불량 또는 전기적 쇼트 발생을 방지하기 위하여, 상기 하부 재배선 구조체(21)의 상부면은 상기 하부 절연 층(15)의 상부면 보다 낮은 레벨에 배치될 수 있다.
상기 상부 재배선 구조체(33)는 상부 콘택 부분(32a), 상부 패드 부분(32c) 및 상부 라인 부분(32b)을 포함할 수 있다. 상기 상부 콘택 부분(32a)은 상기 상부 콘택 개구부(30a) 내에 배치되고 상기 중간 절연성 배리어 층(24)을 관통하면서 상기 하부 패드 부분(20c)과 물리적 및/또는 전기적으로 연결될 수 있다. 상기 상부 패드 부분(32c)은 상기 상부 패드 개구부(30c) 내에 배치될 수 있고, 상기 상부 라인 부분(32b)는 상기 상부 라인 리세스(30b) 내에 배치될 수 있다.
동일 평면에 배치되면서 인접하는 다른 상부 재배선 구조체와의 전기적 불량 또는 전기적 쇼트 발생을 방지하기 위하여, 상기 상부 재배선 구조체(33)의 상부면은 상기 상부 절연 층(27)의 상부면 보다 낮은 레벨에 배치될 수 있다.
상기 상부 재배선 구조체(33)의 상기 상부 패드 부분(32c)과 접촉하는 상기 연결 패턴(46)의 하부면(46c)은 상기 상부 패드 부분(32c)의 폭 보다 작은 폭을 가질 수 있다.
상기 상부 및 하부 재배선 구조체들(33, 21)의 각각은 제1 도전성 물질 층(31a, 19a) 및 제2 도전성 물질 층(31b, 19b)을 포함할 수 있다. 상기 제1 도전성 물질 층(31a, 19a)은 상기 제2 도전성 물질 층(31b, 19b)의 하부면 및 측면을 덮을 수 있다. 상기 제1 도전성 물질 층(31a, 19a)은 배리어 층 및/또는 씨드 층을 포함할 수 있고, 상기 제2 도전성 물질 층(31b, 19b)은 구리 층을 포함할 수 있다. 상기 제2 도전성 물질 층(31b, 19b)은 상기 제2 도전성 물질 층(31a, 19a)의 씨드 층을 이용하는 전해 도금 방법을 수행하여 형성되는 구리 층을 포함할 수 있다. 상기 씨드 층은 구리 씨드 층일 수 있다. 상기 상부 및 하부 재배선 구조체들(33, 21)의 각각은 Ti 또는 TiW 중 어느 하나의 물질과 구리(Cu) 물질을 포함할 수 있다.
상기 상부 재배선 구조체(33)에서, 상기 상부 패드 부분(32c)의 수직 두께(T2)는 상기 상부 라인 부분(32b)의 수직 두께(T1) 보다 클 수 있다. 상기 상부 콘택 부분(33a)은 상기 상부 패드 부분(32c)와 실질적으로 동일한 수직두께를 가질 수 있다. 상기 상부 콘택 부분(33a) 및 상기 상부 패드 부분(32c)은 상기 상부 라인 부분(32b) 보다 두꺼울 수 있다.
상기 상부 패드 부분(33c)의 크기는 상기 상부 콘택 부분(33a)의 크기 보다 클 수 있다. 상기 상부 패드 부분(33c)의 폭은 상기 상부 콘택 부분(33a)의 폭 보다 클 수 있다. 상기 상부 패드 부분(33c)의 평면적은 상기 상부 콘택 부분(33a)의 평면적 보다 클 수 있다. 상기 상부 패드 부분(33c)의 평면적은 상기 연결 패턴(46)의 바닥면의 평면적 보다 클 수 있다.
상기 상부 패드 부분(33c)의 평면 모양은 상기 상부 콘택 부분(33a)의 평면 모양과 다를 수 있다. 상기 상부 재배선 구조체(33)에서, 상기 상부 패드 부분(33c)은 원 모양일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정지 않는다. 예를 들어, 원 모양의 상기 상부 패드 부분(33c)을 포함하는 상부 재배선 구조체(33) 대신에, 도 2b에서와 같이, 다각형 모양, 예를 들어 팔각형 모양의 재1 패드 부분(33c')을 포함하는 상부 재배선 구조체(33')가 제공될 수 있다.
일 예에서, 상기 연결 패턴(46)은 상기 패시베이션 층(39) 및 상기 상부 절연성 배리어 층(36)을 관통하는 상부 개구부(42) 내에 배치되면서 상기 패시베이션 층(39) 외부로 돌출될 수 있다.
일 예에서, 상기 연결 패턴(46)은 제1 연결 도전성 물질 층(44) 및 상기 제1 연결 도전성 물질 층(44) 상의 제2 연결 도전성 물질 층(45)을 포함할 수 있다. 상기 제1 연결 도전성 물질 층(44)은 도전성의 범프(44)일 수 있고, 상기 제2 연결 도전성 물질 층(45)은 솔더 물질을 포함하는 또는 솔더 볼일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 3에 도시된 바와 같이, 솔더로 형성된 연결 패턴(46')이 제공될 수 있다. 이러한 도 3의 상기 연결 패턴(46')은 솔더로 형성되면서 상기 상부 재배선 구조체(33)의 상기 상부 패드 부분(32c)과 직접적으로 접촉하면서 전기적으로 연결될 수 있다.
상기 재배선 영역(RDL_1)에서, 상기 하부 절연 층(15) 및 상기 상부 절연 층(27)은 감광성 폴리 이미드로 형성할 수 있다. 상기 하부 절연 층(15)의 상기 하부 콘택 개구부(18a), 상기 하부 패드 리세스(18c) 및 상기 하부 라인 리세스(18b)은 광 투과율이 서로 다른 부분들을 갖는 하나의 포토 마스크를 사용하는 한 번의 포토 공정을 이용하여 동시에 형성될 수 있다. 또한, 상기 상부 절연 층(27)의 상기 상부 콘택 개구부(30a), 상기 상부 패드 개구부(30c) 및 상기 상부 라인 리세스(30b)은 광 투과율이 서로 다른 부분들을 갖는 하나의 포토 마스크를 사용하는 한 번의 포토 공정을 이용하여 동시에 형성될 수 있다. 그리고, 상기 하부 재배선 구조체(21) 및 상기 상부 재배선 구조체(33)의 각각은 증착 및/또는 전해 도금 공정을 진행하여 도전성 물질 층을 형성한 후에, 이러한 도전성 물질 층에 대하여 평탄화 및/또는 식각 공정을 진행하여 형성할 수 있다. 따라서, 상기 재배선 영역(RDL_1)을 형성하기 위한 포토 공정을 단순화시킬 수 있기 때문에, 생산 비용을 절감시킬 수 있다.
상기 재배선 영역(RDL_1)에서, 상기 하부 재배선 구조체(21)는 상기 하부 절연 층(15) 내에 매립될 수 있고, 상기 상부 재배선 구조체(33)는 상기 상부 절연 층(27) 내에 매립될 수 있다. 따라서, 상기 재배선 영역(RDL_1)에서, 언더컷(undercut) 등과 같은 불량이 발생하는 것을 방지할 수 있다.
상기 재배선 영역(RDL_1)에서, 상기 상부 재배선 구조체(33)의 상기 상부 패드 부분(32c)은 상기 상부 라인 부분(32b) 보다 두껍게 형성할 수 있다. 상기 상부 패드 부분(32c)은 솔더 볼 구조체 또는 범프 역할을 할 수 있는 상기 연결 패턴(46)과 접촉할 수 있다. 이와 같은 상기 연결 패턴(46)에 의하여 상기 상부 패드 부분(32c)에 스트레스(stress)가 인가될 수 있지만, 상기 상부 패드 부분(32c)을 두껍게 형성할 수 있기 때문에, 상기 상부 패드 부분(32c)에 스트레스에 의한 크랙 등과 같은 불량이 발생하는 것을 방지할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 다른 예를 나타낸 단면도이다. 도 4를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 다른 예(1000)에 대하여 설명하기로 한다.
도 4를 참조하면, 베이스 영역(1003), 상기 베이스 영역(1003) 상의 재배선 영역(bRDL_1') 및 연결 패턴(1046)을 포함하는 전자 소자(1000)가 제공될 수 있다. 상기 전자 소자(1000)은 반도체 소자 또는 인터포저일 수 있다. 상기 베이스 영역(1003)은 반도체 소자의 반도체 기판 또는 인터포저의 기판을 포함할 수 있다.
상기 재배선 영역(bRDL_1')은 상기 베이스 영역(1003) 상에 차례로 적층된 하부 절연 층(1009), 중간 절연 층(1015), 상부 절연 층(1027) 및 패시베이션 층(1039)을 포함할 수 있다. 또한, 상기 재배선 영역(bRDL_1')은 상기 베이스 영역(1003)과 상기 하부 절연 층(1009) 사이의 하부 절연성 배리어 층(1012), 상기 하부 절연 층(1009)과 상기 중간 절연 층(1015) 사이의 중간 절연성 배리어 층(1024), 및 상기 중간 절연 층(1015)과 상기 상부 절연 층(1027) 사이의 상부 절연성 배리어 층(1039)을 포함할 수 있다. 또한, 상기 재배선 영역(bRDL_1')은 상기 하부 절연 층(1009) 내의 하부 재배선 구조체(1006), 상기 중간 절연 층(1015) 내의 중간 재배선 구조체(1021), 및 상기 상부 절연 층(1027) 내의 상부 재배선 구조체(1027)을 포함할 수 있다.
상기 하부 재배선 구조체(1006)는 상기 하부 절연 층(1009) 내에 배치될 수 있다. 상기 하부 재배선 구조체(1006)는 제2 도전성 물질 층(1006b) 및 상기 제2 도전성 물질 층(1006b)의 하부면 및 측면을 덮는 제1 도전성 물질 층(1006a)을 포함할 수 있다.
상기 하부 절연 층(1009)은 감광성 폴리머 계열의 물질, 예를 들어 감광성 폴리이미드 물질로 형성될 수 있다. 상기 하부 재배선 구조체(1006)는 Ti 또는 TiW 중 어느 하나의 물질과 구리(Cu) 물질을 포함할 수 있다.
상기 중간 절연 층(1015) 및 상기 중간 재배선 구조체(1021)은 도 1에서 설명한 상기 하부 절연 층(15) 및 상기 하부 재배선 구조체(21)와 실질적으로 동일한 구조 및/또는 동일한 물질로 형성될 수 있다. 예를 들어, 상기 중간 재배선 구조체(1021)는 상기 중간 절연 층(1015)을 관통하는 중간 콘택 개구부(1018a) 내의 중간 콘택 부분(1020a), 상기 중간 절연 층(1015) 내의 중간 패드 리세스(1018c) 내의 중간 패드 부분(1020c), 상기 중간 절연 층(1015) 내의 중간 라인 리세스(1018b) 내의 중간 라인 부분(1020b)을 포함할 수 있다. 상기 중간 재배선 구조체(1021)은 제2 도전성 물질 층(1019b) 및 상기 제2 도전성 물질 층(1019b)의 하부면 및 측면을 덮는 제1 도전성 물질 층(1019a)을 포함할 수 있다. 상기 중간 절연 층(1015)은 감광성 폴리이미드 물질로 형성될 수 있다. 상기 중간 재배선 구조체(1021)는 Ti 또는 TiW 중 어느 하나의 물질과 구리(Cu) 물질을 포함할 수 있다.
상기 상부 절연 층(1027) 및 상기 상부 재배선 구조체(1033)는 도 1에서 설명한 상기 상부 절연 층(27) 및 상기 상부 재배선 구조체(33)와 실질적으로 동일한 구조 및/또는 물질로 형성될 수 있다. 예를 들어, 상기 상부 재배선 구조체(1033)는 상기 상부 절연 층(1027)을 관통하는 상부 콘택 개구부(1030a) 내의 상부 콘택 부분(1032a), 상기 상부 절연 층(1027)을 관통하는 상부 패드 개구부(1030c) 내의 상부 패드 부분(1032c) 및 상기 상부 절연 층(1027) 내의 상부 라인 리세스(1030b) 내의 상부 라인 부분(1032b)을 포함할 수 있다.
상기 상부 재배선 구조체(1033)는 제2 도전성 물질 층(1031b) 및 상기 제2 도전성 물질 층(1031b)의 하부면 및 측면을 덮는 제1 도전성 물질 층(1031a)을 포함할 수 있다. 상기 상부 절연 층(1027)은 감광성 폴리이미드 물질로 형성될 수 있다. 상기 상부 재배선 구조체(1033)는 Ti 또는 TiW 중 어느 하나의 물질과 구리(Cu) 물질을 포함할 수 있다.
상기 상부 재배선 구조체(1033)의 상기 상부 콘택 부분(1032a)은 상기 중간 절연성 배리어 층(1024)을 관통하면서 상기 중간 재배선 구조체(1021)의 상기 중간 패드 부분(1020c)과 직접적으로 접촉하면서 전기적으로 연결될 수 있고, 상기 중간 재배선 구조체(1021)의 상기 제2 콘택 부분(1020a)은 상기 하부 절연성 배리어 층(1012)을 관통하면서 상기 하부 재배선 구조체(1006)와 직접적으로 접촉하면서 전기적으로 연결될 수 있다. 상기 상부 재배선 구조체(1033)은 제2 도전성 물질 층(1031b) 및 상기 제2 도전성 물질 층(1031b)의 하부면 및 측면을 덮는 제1 도전성 물질 층(1031a)을 포함할 수 있다.
상기 연결 패턴(1046)은 상기 패시베이션 층(1039) 및 상기 상부 절연성 배리어 층(1036)을 관통하는 상부 개구부(1042) 내에 배치되면서 상기 패시베이션 층(1039) 외부로 돌출될 수 있다. 상기 연결 패턴(1046)은 제1 연결 도전성 물질 층(1044) 및 상기 제1 연결 도전성 물질 층(1044) 상의 제2 연결 도전성 물질 층(1045)을 포함할 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예를 나타낸 단면도이다. 도 5를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예(300)에 대하여 설명하기로 한다.
도 5를 참조하면, 반도체 칩 영역(200), 몰딩 패턴(MD') 및 연결 패턴(378)을 포함하는 전자 소자(300)가 제공될 수 있다.
상기 반도체 칩 영역(200)은 반도체 기판(203), 상기 반도체 기판(203) 상에 배치되는 내부 회로(206), 상기 내부 회로(206) 상의 내부 절연 층(215), 상기 내부 절연 층(215) 내의 내부 배선 구조체(209a, 209b), 상기 내부 배선 구조체(209a, 209b)과 전기적으로 연결될 수 있는 제1 내부 패드(212a) 및 제2 내부 패드(212b)를 포함할 수 있다.
상기 몰딩 패턴(MD')은 상기 반도체 칩 영역(200)의 측면 상에 배치될 수 있다. 일 예에서, 상기 몰딩 패턴(MD')은 상기 반도체 칩 영역(200)의 측면을 둘러싸도록 배치될 수 있다. 상기 몰딩 패턴(MD')은 에폭시 등과 같은 몰딩 물질로 형성될 수 있다.
상기 재배선 영역(RDL_2)은 상기 반도체 칩 영역(200) 및 상기 몰딩 패턴(MD') 상에 차레로 적층된 하부 절연 층(321), 중간 절연 층(339), 상부 절연 층(354) 및 패시베이션 층(372)을 포함할 수 있다. 또한, 상기 재배선 영역(RDL_2)은 상기 반도체 칩 영역(200) 및 상기 몰딩 패턴(MD')의 표면 상에 배치되면서 상기 하부 절연 층(321) 하부에 배치되는 절연성 보호 층(318), 상기 하부 절연 층(321)과 상기 중간 절연 층(339) 사이의 하부 절연성 배리어 층(336), 상기 중간 절연 층(339)과 상기 상부 절연 층(354) 사이의 중간 절연성 배리어 층(351), 및 상기 상부 절연 층(354)과 상기 패시베이션 층(372) 사이의 상부 절연성 배리어 층(369)을 포함할 수 있다. 또한, 상기 재배선 영역(RDL_2)은 상기 제1 내부 패드(212a)과 전기적으로 연결될 수 있는 제1 재배선 구조체(366) 및 상기 제2 내부 패드(212b)와 전기적으로 연결될 수 있는 제2 재배선 구조체(333)을 포함할 수 있다.
상기 제1 재배선 구조체(366)는 하부 재배선 구조체(334), 상기 하부 재배선 구조체(344) 상의 중간 재배선 구조체(348) 및 상기 중간 재배선 구조체(348) 상의 상부 재배선 구조체(368)를 포함할 수 있다.
상기 하부 재배선 구조체(334) 및 상기 제2 재배선 구조체(333)는 상기 하부 절연 층(321) 내에 배치될 수 있다. 상기 중간 재배선 구조체(348)는 상기 중간 절연 층(339) 내에 배치될 수 있다. 상기 상부 재배선 구조체(363)는 상기 상부 절연 층(354) 내에 배치될 수 있다.
상기 절연성 보호 층(318), 및 상기 하부, 중간 및 상부 절연성 배리어 층들(336, 351, 369)은 실리콘 질화물로 형성될 수 있다. 상기 하부, 중간 및 상부 절연 층들(321, 339, 354)은 감광성 폴리머 계열의 물질, 예를 들어 감광성 폴리이미드 물질로 형성될 수 있다.
상기 하부 재배선 구조체(334)는 도 1에서 설명한 상기 하부 재배선 구조체(21)와 실질적으로 동일한 구조 및/또는 동일한 물질로 형성될 수 있다. 상기 하부 재배선 구조체(334)는 상기 하부 절연 층(321)을 관통하는 제1 하부 콘택 개구부(324a) 내의 제 하부 콘택 부분(330a), 상기 하부 절연 층(321)의 제1 하부 패드 리세스(324c) 내의 제1 하부 패드 부분(330c), 상기 하부 절연 층(321)의 제1 하부 라인 리세스(324b) 내의 제1 하부 라인 부분(330b)을 포함할 수 있다.
상기 제2 재배선 구조체(333)는 도 1에서 설명한 상기 상부 재배선 구조체(33)와 실질적으로 동일한 구조 및 모양일 수 있다. 상기 제2 재배선 구조체(333)는 상기 하부 절연 층(321)을 관통하는 제2 하부 콘택 개구부(323a) 내의 제2 콘택 부분(329a), 상기 하부 절연 층(321)의 제2 하부 패드 개구부(323c) 내의 제2 패드 부분(329c), 상기 하부 절연 층(321)의 제2 하부 라인 리세스(323b) 내의 제2 라인 부분(329b)을 포함할 수 있다. 상기 제2 재배선 구조체(333)에서, 상기 제2 패드 부분(329c)는 상기 제2 라인 부분(329b) 보다 두꺼운 수직 두께를 가질 수 있다. 상기 제2 재배선 구조체(333)의 상기 제2 패드 부분(329c)는 상기 하부 재배선 구조체(334)의 상기 하부 라인 부분(330b) 및 상기 하부 패드 부분(330c) 보다 두꺼운 수직 두께를 가질 수 있다.
상기 하부 재배선 구조체(334) 및 상기 제2 재배선 구조체(333)의 각각은 제2 도전성 물질 층(327b) 및 상기 제2 도전성 물질 층(327b)의 하부면 및 측면을 덮는 제1 도전성 물질 층(327a)을 포함할 수 있다.
상기 중간 절연 층(339) 및 상기 중간 재배선 구조체(348)은 도 1에서 설명한 상기 하부 절연 층(15) 및 상기 하부 재배선 구조체(21)와 실질적으로 동일한 구조 및/또는 동일한 물질로 형성될 수 있다. 예를 들어, 상기 중간 재배선 구조체(348)는 상기 중간 절연 층(339)을 관통하는 중간 콘택 개구부(342a) 내의 중간 콘택 부분(347a), 상기 중간 절연 층(339)의 중간 패드 리세스(342c) 내의 중간 패드 부분(347c), 상기 중간 절연 층(339)의 중간 라인 리세스(342b) 내의 중간 라인 부분(347b)을 포함할 수 있다. 상기 중간 재배선 구조체(348)은 제2 도전성 물질 층(345b) 및 상기 제2 도전성 물질 층(345b)의 하부면 및 측면을 덮는 제1 도전성 물질 층(345a)을 포함할 수 있다.
상기 상부 절연 층(354) 및 상기 상부 재배선 구조체(363)는 도 1에서 설명한 상기 상부 절연 층(27) 및 상기 상부 재배선 구조체(33)와 실질적으로 동일한 구조 및/또는 동일한 모양으로 형성될 수 있다. 예를 들어, 상기 상부 재배선 구조체(363)는 상기 상부 절연 층(354)을 관통하는 상부 콘택 개구부(357a) 내의 상부 콘택 부분(362a), 상기 상부 절연 층(354)을 관통하는 상부 패드 개구부(357c) 내의 상부 패드 부분(362c) 및 상기 상부 절연 층(354)의 상부 라인 리세스(357b) 내의 상부 라인 부분(362b)을 포함할 수 있다. 상기 상부 재배선 구조체(363)은 제2 도전성 물질 층(360b) 및 상기 제2 도전성 물질 층(360b)의 하부면 및 측면을 덮는 제1 도전성 물질 층(360a)을 포함할 수 있다.
상기 연결 패턴(378)은 상기 패시베이션 층(372) 및 상기 상부 절연성 배리어 층(369)을 관통하는 상부 개구부(375) 내에 배치되면서 상기 패시베이션 층(372) 외부로 돌출될 수 있다. 일 예에서, 상기 연결 패턴(378)은 제1 연결 도전성 물질 층(376) 및 상기 제1 연결 도전성 물질 층(376) 상의 제2 연결 도전성 물질 층(377)을 포함할 수 있다.
도 1에서 설명한 상기 재배선 영역(RDL_1)과 마찬가지로, 상기 재배선 영역(RDL_2)을 형성하기 위한 포토 공정을 단순화시킬 수 있기 때문에 생산 비용을 절감시킬 수 있고, 상기 재배선 구조체(366)를 매립 구조로 형성하기 때문에 언더컷 등과 같은 불량이 발생하는 것을 방지할 수 있다. 또한, 상기 재배선 영역(RDL_2)에서, 상기 제2 패드 부분(329c) 및 상기 상부 패드 부분(362c)를 두껍게 형성할 수 있기 때문에, 상기 제2 패드 부분(329c) 및 상기 상부 패드 부분(362c)에서 크랙 등과 같은 불량이 발생하는 것을 방지할 수 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예를 나타낸 단면도들이다. 도 6b는 도 6a의 "A"로 표시된 부분을 확대한 부분 확대한 도면이다. 도 6a 및 도 6b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예(400)에 대하여 설명하기로 한다.
도 6a 및 도 6b를 참조하면, 베이스 기판(410) 상에 실장된 제1 전자 소자(300) 및 상기 제1 전자 소자(300) 상에 실장된 제2 전자 소자(100)를 포함하는 전자 소자(400)가 배치될 수 있다. 상기 베이스 기판(410)은 인쇄회로 기판일 수 있다. 상기 전자 소자(400)는 반도체 패키지일 수 있다.
일 예에서, 상기 제1 전자 소자(300)는 도 5에서 설명한 전자 소자일 수 있다.
일 예에서, 상기 제2 전자 소자(100)는 도 1에서 설명한 전자 소자, 예를 들어 반도체 소자일 수 있다.
상기 베이스 기판(410)의 하면에 제1 볼 구조체(415)가 배치될 수 있다. 상기 베이스 기판(410)의 전면에 제2 볼 구조체(417)가 배치될 수 있다.
상기 제1 전자 소자(300)의 상기 재배선 영역(RDL_2)은 상기 베이스 기판(410)의 상기 전면과 마주볼 수 있다.
상기 제1 전자 소자(300)의 상기 재배선 영역(RDL_2)의 상기 연결 패턴(378)은 상기 베이스 기판(410)의 패드(413)와 전기적으로 연결될 수 있다.
상기 제1 전자 소자(300)의 상기 연결 패턴(378)과 상기 베이스 기판(410)의 패드(413)는 상기 제2 볼 구조체(417)에 의해 물리적 및/또는 전기적으로 연결될 수 있다.
상기 제2 전자 소자(100)의 상기 재배선 영역(RDL_1)은 상기 제1 전자 소자(300)를 향하도록 또는 마주보도록 배치될 수 있다.
상기 제2 전자 소자(100)의 상기 재배선 영역(RDL_1) 상의 상기 연결 패턴(45)은 상기 제1 전자 소자(300)의 상기 몰딩 패턴(MD')을 관통하는 관통 도전성 구조체(420)과 물리적 및/또는 전기적으로 연결될 수 있다. 상기 관통 도전성 구조체(420)는 솔더 물질을 포함할 수 있다.
상기 관통 도전성 구조체(420)는 상기 제1 전자 소자(300)의 상기 재배선 구조체(RDL_2)의 상기 하부 재배선 구조체(333)의 상기 패드 부분(329c)과 전기적으로 연결될 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예를 나타낸 단면도이다. 도 7을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예(500)에 대하여 설명하기로 한다.
도 7을 참조하면, 기판(450), 전면 보호 층(453), 후면 보호 층(450), 제1 및 제2 관통 비아 구조체들(466a, 466b), 전면 재배선 영역(fRDL), 후면 재배선 영역(bRDL), 제1 및 제2 전면 연결 패턴들(546a, 546b), 및 제1 및 제2 후면 연결 패턴들(583a, 583b)을 포함하는 전자 소자(500)가 제공될 수 있다. 상기 전자 소자(500)는 인터포저일 수 있다.
상기 기판(450)은 상기 전면 재배선 영역(fRDL)과 상기 후면 재배선 영역(bRDL) 사이에 배치될 수 있다. 상기 기판(450)은 실리콘 기판일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 기판(450)은 글래스 기판일 수도 있다.
상기 전면 보호 층(453)은 상기 기판(450)과 상기 전면 재배선 영역(fRDL) 사이에 배치될 수 있다. 상기 후면 보호 층(450)은 상기 기판(450)과 상기 후면 재배선 영역(fRDL) 사이에 배치될 수 있다.
상기 제1 및 제2 관통 비아 구조체들(466a, 466b)은 상기 기판(450), 상기 전면 보호 층(453) 및 상기 후면 보호 층(450)을 관통하는 비아 홀들(456a, 456b) 내에 배치될 수 있다. 상기 제1 및 제2 관통 비아 구조체들(466a, 466b)의 각각은 제1 도전성 물질 층(463) 및 제2 도전성 물질 층(464)을 포함할 수 있다. 상기 제1 도전성 물질 층(463)은 상기 제2 도전성 물질 층(464)의 측면 상에 배치될 수 있다. 상기 제1 및 제2 관통 비아 구조체들(466a, 466b)의 측면들 상에 상기 기판(450)과 절연시키기 위한 버퍼 절연 층(459)이 배치될 수 있다.
상기 전면 재배선 영역(fRDL)은 상기 전면 보호 층(453) 상에 차례로 적층된 전면 하부 절연 층(515), 전면 상부 절연 층(527) 및 전면 패시베이션 층(539)을 포함할 수 있다. 또한, 상기 전면 재배선 영역(fRDL)은 상기 전면 보호 층(453)과 상기 전면 하부 절연 층(515) 사이의 전면 하부 절연성 배리어 층(512), 상기 전면 하부 절연 층(515)과 상기 전면 상부 절연 층(527) 및 전면 패시베이션 층(539)을 포함할 수 있다. 또한, 상기 전면 재배선 영역(fRDL)은 제1 전면 재배선 구조체(534a) 및 제2 전면 재배선 구조체(534b)를 포함할 수 있다.
상기 제1 전면 재배선 구조체(534a)는 상기 제1 관통 비아 구조체(466a)와 전기적으로 연결될 수 있다. 상기 제2 전면 재배선 구조체(534b)는 상기 제2 관통 비아 구조체(466b)와 전기적으로 연결될 수 있다.
상기 제1 전면 재배선 구조체(534a)는 제1 전면 하부 재배선 구조체(521a) 및 상기 제1 전면 상부 재배선 구조체(533a)를 포함할 수 있다. 상기 제2 전면 재배선 구조체(534b)는 제2 전면 하부 재배선 구조체(521b) 및 상기 제2 전면 상부 재배선 구조체(533b)를 포함할 수 있다.
상기 전면 하부 절연 층(515)은 감광성 폴리 이미드로 형성될 수 있고, 상기 제1 및 제2 전면 하부 재배선 구조체들(521a, 521b)은 상기 전면 하부 절연 층(515) 내에 배치될 수 있다. 상기 제1 및 제2 전면 하부 재배선 구조체들(521a, 521b)의 각각은, 도 1a 및 도 1b에서의 상기 하부 재배선 구조체(21)와 마찬가지로, 전면 하부 콘택 부분(520a), 전면 하부 패드 부분(520c) 및 전면 하부 라인 부분(520b)을 포함할 수 있다. 상기 전면 하부 콘택 부분(520a), 상기 전면 하부 패드 부분(520c) 및 상기 전면 하부 라인 부분(520c)는 도 1a 및 도 1b에서 설명한 상기 하부 콘택 부분(20a), 상기 하부 패드 부분(20c) 및 상기 하부 라인 부분(20c)에 각각 대응하는 구조 및/또는 모양으로 형성될 수 있다. 상기 제1 및 제2 전면 하부 재배선 구조체들(521a, 521b)의 각각은 제2 도전성 물질 층(419b) 및 상기 제2 도전성 물질 층(419b)의 하부면 및 측면을 덮는 제1 도전성 물질 층(419a)을 포함할 수 있다.
상기 전면 상부 절연 층(527)은 감광성 폴리 이미드로 형성될 수 있고, 상기 제1 및 제2 전면 상부 재배선 구조체들(533a, 533b)은 상기 전면 상부 절연 층(527) 내에 매립될 수 있다. 상기 제1 및 제2 전면 상부 재배선 구조체들(533a, 533b)의 각각은, 도 1a 및 도 1b에서의 상기 상부 재배선 구조체(33)와 마찬가지로, 전면 상부 콘택 부분(532a), 전면 상부 패드 부분(532c) 및 전면 상부 라인 부분(532b)을 포함할 수 있다. 상기 전면 상부 콘택 부분(532a), 상기 전면 상부 패드 부분(532c) 및 상기 전면 상부 라인 부분(532c)는 도 1a 및 도 1b에서 설명한 상기 상부 콘택 부분(32a), 상기 상부 패드 부분(32c) 및 상기 상부 라인 부분(32c)에 각각 대응하는 구조 및/또는 모양으로 형성될 수 있다. 상기 제1 및 제2 전면 상부 재배선 구조체들(533a, 533b)의 각각은 제2 도전성 물질 층(428b) 및 상기 제2 도전성 물질 층(428b)의 하부면 및 측면을 덮는 제1 도전성 물질 층(428a)을 포함할 수 있다.
상기 후면 재배선 영역(bRDL)은 후면 패시베이션 층(572), 상기 후면 패시베이션 층(572)와 상기 후면 보호 층(450) 사이의 후면 절연 층(555)을 포함할 수 있다. 또한, 상기 후면 재배선 영역(bRDL)은 상기 후면 절연 층(555) 및 상기 후면 패시베이션 층(572) 사이의 제1 후면 절연성 배리어 층(569) 및 상기 후면 절연 층(555)과 상기 후면 보호 층(450) 사이의 제2 후면 절연성 배리어 층(552)를 포함할 수 있다. 상기 제1 및 제2 후면 절연성 배리어 층들(569, 552)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 또한, 상기 후면 재배선 영역(bRDL)은 상기 후면 절연 층(555) 내의 제1 및 제2 후면 재배선 구조체들(563a, 563b)을 포함할 수 있다. 상기 제1 후면 재배선 구조체(563a)는 상기 제1 관통 비아 구조체(466a)과 전기적으로 연결될 수 있고, 상기 제2 후면 재배선 구조체(563b)는 상기 제2 관통 비아 구조체(466b)와 전기적으로 연결될 수 있다.
상기 제1 및 제2 후면 재배선 구조체들(563a, 563b)의 각각은, 도 1a 및 도 1b에서의 상기 상부 재배선 구조체(33)와 마찬가지로, 후면 콘택 부분(562a), 후면 패드 부분(562c) 및 후면 라인 부분(562b)을 포함할 수 있다. 상기 후면 콘택 부분(562a), 상기 후면 패드 부분(562c) 및 상기 후면 라인 부분(562c)는 도 1a 및 도 1b에서 설명한 상기 상부 콘택 부분(20a), 상기 상부 패드 부분(20c) 및 상기 상부 라인 부분(20c)에 각각 대응하는 구조 및/또는 물질로 형성될 수 있다.
상기 제1 및 제2 전면 연결 패턴들(546a, 546b)은 상기 전면 패시베이션 층(539) 및 상기 제1 전면 배리어 층(536)을 관통하면서 상기 제1 및 제2 전면 재배선 구조체들(534a, 534b)에 각각 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 전면 연결 패턴(546a)은 상기 제1 전면 재배선 구조체들(534a)의 상기 전면 상부 패드 부분(532c)에 전기적으로 연결될 수 있고, 상기 제2 전면 연결 패턴(546b)은 상기 제2 전면 재배선 구조체(534b)의 상기 전면 상부 패드 부분(532c)에 전기적으로 연결될 수 있다. 상기 제1 및 제2 전면 연결 패턴들(546a, 546b)의 각각은 제1 도전성 물질 층(578a) 및 상기 제1 도전성 물질 층(545a) 상의 제2 도전성 물질 층(545b)을 포함할 수 있다.
상기 제1 및 제2 후면 연결 패턴들(583a, 583b)은 상기 후면 패시베이션 층(572) 및 상기 제1 후면 배리어 층(569)을 관통하면서 상기 제1 및 제2 후면 재배선 구조체들(563a, 563b)에 각각 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 후면 연결 패턴(583a)은 상기 제1 후면 재배선 구조체(563a)의 상기 후면 패드 부분(562c)에 전기적으로 연결될 수 있고, 상기 제2 후면 연결 패턴(583b)은 상기 제2 후면 재배선 구조체(563b)의 상기 후면 패드 부분(562c)에 전기적으로 연결될 수 있다.
상기 제1 및 제2 후면 연결 패턴들(583a, 583b)의 각각은 제1 도전성 물질 층(578a) 및 상기 제1 도전성 물질 층(578a) 상의 제2 도전성 물질 층(578b)을 포함할 수 있다.
일 예에서, 상기 제1 및 제2 후면 연결 패턴들(583a, 583b) 사이의 이격 거리(D2)는 상기 제1 및 제2 전면 연결 패턴들(546a, 546b) 사이의 이격 거리(D1) 보다 클 수 있다.
상기 전면 하부 절연 층(515), 상기 전면 상부 절연 층(527), 상기 후면 절연 층(555)은 감광성 폴리 이미드로 형성할 수 있고, 상기 전면 하부 절연 층(515), 상기 전면 상부 절연 층(527), 상기 후면 절연 층(555)의 각각은 광 투과율이 서로 다른 부분들을 갖는 포토마스크를 이용하여 패터닝할 수 있다. 따라서, 상기 전면 재배선 영역(fRDL) 및 상기 후면 재배선 영역(bRDL)은 도 1에서 설명한 상기 재배선 영역(RDL_1)과 마찬가지로, 상기 재배선 영역(RDL_2)을 형성하기 위한 포토 공정을 단순화시킬 수 있기 때문에 생산 비용을 절감시킬 수 있다.
또한, 상기 재배선 구조체들(534a, 534b, 563a, 563b)을 매립 구조로 형성하기 때문에 언더컷 등과 같은 불량이 발생하는 것을 방지할 수 있다.
또한, 상기 전면 재배선 영역(fRDL) 및 상기 후면 재배선 영역(bRDL)에서, 상기 전면 상부 패드 부분(532c) 및 상기 후면 패드 부분(562c)를 두껍게 형성할 수 있기 때문에, 상기 전면 상부 패드 부분(532c) 및 상기 후면 패드 부분(562c)에 크랙 등과 같은 불량이 발생하는 것을 방지할 수 있다.
도 8a는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예를 나타낸 단면도이다. 도 8b는 도 8a의 "B"로 표시된 부분을 나타낸 도면이다. 도 8a 및 도 8b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예(600)에 대하여 설명하기로 한다.
도 8a 및 도 8b를 참조하면, 베이스 기판(610) 상에 실장된 인터포저, 상기 인터포저 상에 실장될 수 있는 제1 및 제2 반도체 소자들(100a, 100b)을 포함하는 전자 소자(600)가 제공될 수 있다. 상기 전자 소자(600)는 반도체 패키지일 수 있다. 상기 베이스 기판(610)은 인쇄회로 기판 또는 보드 일 수 있다. 상기 인터포저는 도 7에서 설명한 상기 전자 소자(500)와 동일할 수 있다. 따라서, 상기 인터포저(500)는 도 7에서 설명한 상기 전자 소자(500)로 이해될 수 있기 때문에, 여기서 상기 인터포저(500)에 대한 자세한 설명은 생략하기로 한다.
상기 인터포저(500)의 상기 후면 재배선 영역(bRDL)은 상기 베이스 기판(610)과 마주볼 수 있다. 상기 베이스 기판(610)의 하부에 솔더 물질로 형성될 수 있는 베이스 볼 구조체들(620)이 배치될 수 있다. 상기 제1 및 제2 반도체 소자들(100a, 100b)은 상기 인터포저(500) 상에 실장되면서 상기 인터포저(500)의 상기 전면 재배선 영역(fRDL)과 마주볼 수 있다.
상기 제1 반도체 소자(100a)은 제1 기판(3a) 상에 배치되며 상기 인터포저(500)와 마주보는 제1 재배선 영역(RDL_1a)을 포함할 수 있고, 상기 제2 반도체 소자(100b)은 제2 기판(3b) 상에 배치되며 상기 인터포저(500)와 마주보는 제2 재배선 영역(RDL_1b)을 포함할 수 있다.
상기 제1 반도체 소자(100a)의 상기 제1 재배선 영역(RDL_1a) 및/또는 상기 제2 반도체 소자(100b)의 상기 제2 재배선 영역(RDL_1b)은 도 1에서 설명한 전자 소자(100)의 상기 재배선 영역(RDL_1)과 실질적으로 동일한 구조일 수 있다. 따라서, 상기 제1 재배선 영역(RDL_1a) 및 상기 제2 재배선 영역(RDL_1b)은 도 1의 상기 재배선 영역(RDL_1)과 실질적으로 동일한 구조를 가질 있기 때문에, 여기서 자세한 설명은 생략하기로 한다.
상기 인터포저(500)의 상기 전면 연결 패턴들(546a, 546b)과 상기 제1 및 제2 반도체 소자들(100a, 100b)을 물리적 및/또는 전기적으로 연결하는 상부 볼 구조체들(640)이 배치될 수 있다. 상기 인터포저(500)의 상기 후면 연결 패턴들(583a, 583b)과 상기 베이스 기판(610)을 물질적 및/또는 전기적으로 연결하는 하부 볼 구조체들(630)이 배치될 수 있다. 상기 상부 및 하부 볼 구조체들(640, 630)은 솔더 물질을 포함할 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예를 나타낸 단면도이다. 도 9를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예(900a)에 대하여 설명하기로 한다.
도 9를 참조하면, 전면 연결 패턴(46), 후면 연결 패턴(846), 전면 재배선 영역(fRDL_1), 후면 재배선 영역(bRDL_1) 및 상기 전면 재배선 영역(fRDL_1)과 상기 후면 재배선 영역(bRDL_1) 사이의 반도체 소자 영역(700)을 포함하는 전자 소자(900a)가 제공될 수 있다.
상기 반도체 소자 영역(700)은 반도체 기판(703), 전면 보호 층(9), 후면 보호 층(809), 내부 회로(IC), 내부 배선 구조체(730), 내부 절연 층(705, 740) 및 내부 패드(6), 및 관통 비아 구조체(720)을 포함할 수 있다. 상기 후면 보호 층(809)은 상기 반도체 기판(700)의 후면 상에 배치될 수 있다. 상기 전면 보호 층(9), 상기 내부 회로(IC), 상기 내부 배선 구조체(730), 상기 내부 절연 층(705, 740) 및 상기 내부 패드(6)는 상기 반도체 기판(700)의 전면 상에 배치될 수 있다. 상기 내부 배선 구조체(730)는 상기 내부 회로(IC)와 전기적으로 연결될 수 있다. 상기 내부 절연 층(705, 740)은 상기 내부 회로(IC) 및 상기 내부 배선 구조체(730)을 덮을 수 있다. 상기 내부 패드(6)는 상기 전면 절연 층(705, 740) 상에 배치되면서 상기 내부 배선 구조체(730)와 전기적으로 연결될 수 있다. 상기 전면 보호 층(9)은 상기 내부 절연 층(705, 740)의 상부를 덮으면서 상기 내부 패드(6)의 상부면의 일부를 노출시킬 수 있다. 상기 관통 비아 구조체(720)는 상기 반도체 기판(700)을 관통하면서 상기 후면 보호 층(809) 및 상기 전면 절연 층(705, 740)의 일부(705)를 관통할 수 있다. 상기 관통 비아 구조체(720)는 상기 반도체 기판(700)을 관통하면서 상기 후면 보호 층(809) 및 상기 전면 절연 층(705, 740)의 일부(705)를 관통하는 비아 홀(710) 내에 배치될 수 있다. 상기 관통 비아 구조체(720)와 상기 반도체 기판(703) 사이의 절연을 위해서 상기 관통 비아 구조체(720)와 상기 비아 홀(710)의 측벽 사이에 버퍼 절연 층(715)이 배치될 수 있다. 상기 관통 비아 구조체(720)는 제1 도전성 물질 층(718) 및 제2 도전성 물질 층(719)을 포함할 수 있다. 상기 제1 도전성 물질 층(718)은 상기 제2 도전성 물질 층(719)의 측면 상에 배치될 수 있다.
상기 전면 재배선 영역(fRDL_1)은 상기 반도체 기판(703)의 전면 상에 배치될 수 있고, 상기 후면 재배선 영역(bRDL_1)은 상기 반도체 기판(703)의 후면 상에 배치될 수 있다. 상기 전면 재배선 영역(fRDL_1)은 도 1에서 설명한 상기 재배선 영역(RDL_1)과 실질적으로 동일한 구조일 수 있다. 따라서, 상기 전면 재배선 영역(fRDL_1)은 도 1에서 설명한 것과 같은 상기 재배선 구조체(34)를 포함할 수 있고, 이러한 재배선 구조체(34)는 상기 내부 패드(6)와 전기적으로 연결될 수 있다.
상기 후면 재배선 영역(bRDL_1)은 후면 패시베이션 층(839), 상기 후면 패시베이션 층(839)과 상기 후면 보호 층(809) 사이의 제1 후면 절연 층(815), 상기 제1 후면 절연 층(815) 내의 제1 후면 재배선 구조체(821), 상기 제1 후면 절연 층(815)과 상기 후면 패시베이션 층(839) 사이의 제2 후면 절연 층(827), 및 상기 제2 후면 절연 층(827) 내의 제2 후면 재배선 구조체(833)를 포함할 수 있다. 또한, 상기 후면 재배선 영역(bRDL_1)은 상기 제1 후면 절연 층(815)과 상기 후면 보호 층(809) 사이의 제1 후면 절연성 배리어 층(812), 상기 제1 후면 절연 층(815)과 상기 제2 후면 절연 층(827) 사이에 배치되는 제2 후면 절연성 배리어 층(824), 및 상기 후면 패시베이션 층(839)과 상기 제2 후면 절연 층(827) 사이에 배치되는 제3 후면 절연성 배리어 층(836)을 포함할 수 있다.
상기 제1 및 제2 후면 재배선 구조체들(833, 821)은 후면 재배선 구조체(834)를 구성할 수 있다. 상기 후면 재배선 구조체(834)는 도 1의 상기 재배선 구조체(34)와 실질적으로 동일한 구조일 수 있다. 상기 제1 후면 재배선 구조체(821)는 도 1a 및 도 1b에서의 상기 제2 재배선 구조체(21)의 상기 제2 콘택 부분(20a), 상기 제2 패드 부분(20c) 및 상기 제2 라인 부분(20c)에 각각 대응할 수 있는 제1 후면 콘택 부분(820a), 제1 후면 패드 부분(820c) 및 제1 후면 라인 부분(820b)을 포함할 수 있다. 상기 제2 후면 재배선 구조체(833)는 도 1a 및 도 1b에서의 상기 제1 재배선 구조체(33)의 상기 제1 콘택 부분(32a), 상기 제1 패드 부분(32c) 및 상기 제1 라인 부분(32c)에 각각 대응할 수 있는 제1 후면 콘택 부분(832a), 제1 후면 패드 부분(832c) 및 제1 후면 라인 부분(832b)을 포함할 수 있다.
상기 제1 및 제2 후면 재배선 구조체들(821, 833)의 각각은 제2 도전성 물질 층(819b, 831b), 및 상기 반도체 소자 영역(700)을 향하는 상기 제2 도전성 물질 층(819b, 831b)의 표면과 상기 제2 도전성 물질 층(819b, 831b)의 측면을 덮는 제1 도전성 물질 층(819a, 931a)을 포함할 수 있다.
상기 제1 후면 재배선 구조체(821)의 상기 콘택 부분(820a)은 상기 관통 비아 구조체(720)와 물리적 및/또는 전기적으로 연결될 수 있다. 상기 제2 후면 재배선 구조체(833)의 상기 콘택 부분(832a)은 상기 제1 후면 재배선 구조체(821)의 상기 패드 부분(820c)과 물리적 및/또는 전기적으로 연결될 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예를 나타낸 단면도이다. 도 10을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 또 다른 예(900b)에 대하여 설명하기로 한다.
도 10을 참조하면, 전면 연결 패턴(46), 후면 연결 패턴(846), 전면 재배선 영역(fRDL_1), 후면 재배선 영역(bRDL_1') 및 상기 전면 재배선 영역(fRDL_1)과 상기 후면 재배선 영역(bRDL_1') 사이의 반도체 소자 영역(700)을 포함하는 전자 소자(900b)가 제공될 수 있다. 상기 전면 연결 패턴(46), 상기 후면 연결 패턴(846), 상기 전면 재배선 영역(fRDL_1), 및 상기 반도체 소자 영역(700)은 도 9에서 설명한 것과 동일할 수 있다.
상기 후면 재배선 영역(bRDL_1')은 도 4에서 설명한 상기 재배선 영역(bRDL_1')와 동일한 모양 및 구조일 수 있다.
상기 후면 재배선 영역(bRDL_1')의 제3 재배선 구조체(1006)은 상기 관통 비아 구조체(720)와 전기적으로 연결될 수 있다.
도 11a 내지 11e는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 형성 방법의 일 예를 나타낸 단면도들이다. 도 11a 내지 11e를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 일 예의 형성 방법에 대하여 설명하기로 한다.
도 11a를 참조하면, 기판(3) 상에 도전성 패턴(6)을 형성할 수 있다. 상기 기판(3)은 반도체 기판 또는 인터포저 기판일 수 있다. 상기 도전성 패턴(6)은 배리 층(6a) 및 상기 배리어 층(6a) 상의 패드 층(6b)을 포함할 수 있다.
상기 기판(3) 상에 보호 층(9)을 형성할 수 있다. 상기 보호 층(9)은 상기 도전성 패턴(6)의 상부면의 일부를 노출시키는 개구부(9a)를 가질 수 있다. 상기 보호 층(9)은 실리콘 질화물 또는 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
도 11b를 참조하면, 상기 보호 층(9) 상에 하부 배리어 층(12) 및 하부 절연 층(15)을 차례로 형성할 수 있다. 상기 하부 배리어 층(12)은 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다. 상기 하부 절연 층(15)은 감광성 폴리머 계열의 물질로 형성될 수 있다. 예를 들어, 상기 하부 절연 층(15)은 감광성 폴리이미드로 형성될 수 있다.
제1 포토 마스크(150)를 이용하는 포토 공정을 진행하여 상기 하부 절연 층(15)을 노광 및 현상하여 하부 콘택 개구부(18a), 하부 패드 리세스(18c) 및 하부 라인 리세스(18b)를 동시에 형성할 수 있다.
상기 하부 콘택 개구부(18a)는 상기 하부 절연 층(15)을 관통할 수 있다. 상기 하부 패드 리세스(18c) 및 상기 하부 라인 리세스(18b)는 상기 하부 절연 층(15)의 일부가 부분적으로 노광 및 현상되어 형성될 수 있다.
상기 제1 포토 마스크(150)는 광 투과율이 서로 다른 부분들을 포함할 수 있다. 예를 들어, 상기 제1 포토 마스크(150)는 투명한 제1 부분(156), 반투명한 제2 부분(154), 및 불투명한 제3 부분(152)을 포함할 수 있다.
상기 제1 포토 마스크(150)는 물질의 투과율을 바꿀 수 있는 기술을 사용하는 여러 물질을 사용하여 제작될 수 있다. 예를 들어, 상기 제1 포토 마스크(150)는 그레이 포토마스크 또는 위상반전 포토마스크(PSM)일 수 있다.
상기 제1 포토 마스크(150)에서, 상기 제1 부분(156)은 상기 하부 콘택 개구부(18a)에 대응하는 부분일 수 있고, 상기 제2 부분(154)는 상기 하부 라인 리세스(18b)에 대응하는 부분일 수 있고, 상기 제3 부분(152)은 상기 하부 패드 리세스(18c)에 대응하는 부분일 수 있다.
도 11c를 참조하면, 상기 하부 콘택 개구부(18a)에 노출될 수 있는 상기 하부 배리어 절연 층(12)을 식각하여 상기 도전성 패턴(6)을 노출시킬 수 있다. 이어서, 전해 도금 공정 및 식각 공정을 이용하여 하부 재배선 구조체(21)를 형성할 수 있다.
상기 하부 재배선 구조체(21)를 형성하는 것은 상기 하부 절연 층(15)을 덮으며 상기 하부 콘택 개구부(18a), 상기 하부 패드 리세스(18c) 및 상기 하부 라인 리세스(18b)를 채우는 도전성 물질 층을 형성하고, 상기 도전성 물질 층을 평탄화하고 습식 식각하는 것을 포함할 수 있다.
상기 하부 재배선 구조체(21)를 형성하는 것은 배리어 및/또는 씨드 층을 포함하는 제1 도전성 물질 층(20a)을 형성하고, 상기 제1 도전성 물질 층(20a)을 씨드로 하는 전해 도금 공정을 이용하여 형성될 수 있는 제2 도전성 물질 층(20b)을 형성하고, 상기 제1 및 제2 도전성 물질 층들(20a, 20b)을 부분 식각하는 것을 포함할 수 있다.
상기 하부 재배선 구조체(21)는 상기 하부 콘택 개구부(18a), 상기 하부 패드 리세스(18c) 및 상기 하부 라인 리세스(18b)를 부분적으로 채울 수 있다.
상기 하부 재배선 구조체(21)는 상기 하부 콘택 개구부(18a) 내에 배치되는 하부 콘택 부분(20a), 상기 하부 패드 리세스(18c) 내에 배치되는 하부 패드 부분(20c), 및 상기 하부 라인 리세스(18b) 내에 배치되는 하부 라인 부분(20b)을 포함할 수 있다.
도 11d를 참조하면, 상기 하부 재배선 구조체(21) 및 하부 절연 층(15)을 덮는 중간 절연성 배리어 층(24)을 형성할 수 있다. 상기 중간 절연성 배리어 층(24)은 실리콘 질화물로 형성될 수 있다. 상기 중간 절연성 배리어 층(24) 상에 상부 절연 층(27)을 형성할 수 있다. 상기 상부 절연 층(27)은 상기 하부 절연 층(15)과 동일한 물질, 예를 들어 감광성 폴리 이미드로 형성될 수 있다.
제2 포토 마스크(160)를 이용하는 포토 공정을 진행하여 상기 상부 절연 층(27)을 노광 및 현상하여 상부 콘택 개구부(30a), 상부 패드 개구부(30c) 및 상부 라인 리세스(30b)를 형성할 수 있다.
상기 상부 콘택 개구부(30a) 및 상기 상부 패드 개구부(30c)는 상기 상부 절연 층(27)을 관통할 수 있다. 상기 상부 라인 리세스(30b)는 상기 상부 콘택 개구부(30a)의 상부 및 상기 상부 패드 개구부(30c)의 상부에 연결되면서 상기 상부 절연 층(27)을 관통하지 않을 수 있다.
상기 제2 포토 마스크(160)은 투명한 제1 부분들(166), 반투명한 제2 부분(164), 및 불투명한 제3 부분(162)을 포함할 수 있다. 상기 제2 포토 마스크(160)의 제1 부분들(166)은 콘택 부분(166a) 및 패드 부분(166b)을 포함할 수 있다.
상기 제2 포토 마스크(160)은, 도 11b에서의 상기 제1 포토 마스크(150)와 마찬가지로, 그레이 포토마스크 또는 위상반전 포토마스크(PSM)일 수 있다.
상기 제2 포토 마스크(160)에서, 상기 제1 부분들(166)의 상기 콘택 부분(166a)은 상기 상부 콘택 개구부(30a)에 대응하는 부분일 수 있고, 상기 제2 부분(164)는 상기 상부 라인 리세스(30b)에 대응하는 부분일 수 있고, 상기 제3 부분(162)은 상기 상부 패드 개구부(30c)에 대응하는 부분일 수 있다.
도 11e를 참조하면, 도 11c에서 설명한 상기 하부 배선 구조체(21)를 형성하는 방법과 실질적으로 동일한 방법을 이용하여 상부 배선 구조체(33)를 형성할 수 있다.
상기 상부 배선 구조체(33)는 상기 상부 콘택 개구부(30a) 내에 배치되는 상부 콘택 부분(32a), 상기 상부 패드 개구부(30c) 내에 배치되는 상부 패드 부분(32c), 및 상기 상부 라인 리세스(30b) 내에 배치되는 상부 라인 부분(32b)을 포함할 수 있다.
상기 상부 배선 구조체(33)는 도 11c에서 설명한 상기 하부 재배선 구조체(21)와 동일한 물질로 형성될 수 있다.
상기 상부 배선 구조체(33)는 배리어 및/또는 씨드 층을 포함하는 제1 도전성 물질 층(29a)을 형성하고, 상기 제1 도전성 물질 층(31a)을 씨드로 하는 전해 도금 공정을 이용하여 형성될 수 있는 제2 도전성 물질 층(31b)을 포함할 수 있다.
다시 도 1을 참조하면, 상기 상부 배선 구조체(33) 및 상기 상부 절연 층(27)을 덮는 상부 절연성 배리어 층(36)을 형성할 수 있다. 상기 상부 절연성 배리어 층(36)은 실리콘 질화물로 형성될 수 있다.
상기 상부 절연성 배리어 층(36) 상에 패시베이션 층(39)을 형성할 수 있다.
일 예에서, 상기 패시베이션 층(39)은 폴리머 계열의 절연성 물질로 형성될 수 있다. 예를 들어, 상기 패시베이션 층(39)은 감광성 폴리이미드로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 패시베이션 층(39)은 실리콘 질화물 또는 다른 절연성 물질로 형성될 수도 있다.
상기 패시베이션 층(39)을 관통하며 상기 상부 재배선 구조체(33)의 상기 상부 패드 부분(32c)을 노출시키는 상부 개구부(42)를 형성할 수 있다.
이어서, 상기 상부 개구부(42)에 의해 노출되는 상기 상부 패드 부분(32c) 상에 연결 패턴(46)을 형성할 수 있다.
일 예에서, 상기 연결 패턴(46)은 하부 연결 패턴(44) 및 상기 하부 연결 패턴(44) 상의 상부 연결 패턴(45)을 포함할 수 있다. 상기 하부 연결 패턴(44)은 도전성의 범프(44)일 수 있고, 상기 상부 연결 패턴(45)은 솔더 물질 또는 솔더 볼일 수 있다.
도 12a, 도 12b, 도 13, 도 14, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 17c, 도 18, 도 19 및 20는 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 형성 방법의 다른 예를 나타낸 단면도들이다. 여기서, 도 12b는 도 12a의 일부를 설명하기 위한 단면도이고, 도 15b는 도 15a의 일부를 설명하기 위한 단면도이고, 도 17a, 도 17b 및 도 17c는 도 16의 일부를 설명하기 위한 단면도들이다. 도 12a, 도 12b, 도 13, 도 14, 도 15a, 도 15b, 도 16, 도 17a, 도 17b, 도 17c, 도 18, 도 19 및 20을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 형성 방법의 다른 예에 대하여 설명하기로 한다.
도 12a 및 도 12b를 참조하면, 반도체 공정을 진행하여 복수의 반도체 다이들 또는 반도체 칩들(200)을 형성할 수 있다. 상기 복수의 반도체 칩들(200)의 각각은 반도체기판(203) 상에 형성되는 내부 회로(206), 상기 내부 회로(206)와 전기적으로 연결될 수 있는 내부 배선 구조체들(209a, 209b), 내부 절연 층(215) 및 내부 패드들을 포함할 수 있다. 상기 내부 패드들은 제1 및 제2 내부 패드들(212a, 212b)을 포함할 수 있다.
도 13을 참조하면, 칩 캐리어(CR1) 상에 상기 복수의 반도체 칩들(200)을 배치할 수 있다. 상기 복수의 반도체 칩들(200)은 서로 이격될 수 있다. 상기 복수의 반도체 칩들(200)은 상기 내부 패드들(212a, 212b)이 상기 칩 캐리어(CR1)를 향하도록 배치될 수 있다.
도 14를 참조하면, 상기 칩 캐리어(CR1) 상에 상기 복수의 반도체 칩들(200)을 덮는 몰딩 층(MD)을 형성할 수 있다. 상기 몰딩 층(MD)은 에폭시 등과 같은 몰딩 물질로 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 상기 칩 캐리어(CR1)를 분리시키어 상기 복수의 반도체 칩들(200)을 노출시킬 수 있다.
도 16을 참조하면, 상기 복수의 반도체 칩들(200) 및 상기 몰딩 층(MD) 상에 재배선 영역(RDL_2) 및 연결 패턴들(378)을 형성할 수 있다.
상기 재배선 영역(RDL_2) 및 상기 연결 패턴들(378)을 형성하는 방법의 일 예에 대하여 도 17a 내지 도 17c 및 도 5를 참조하여 설명하기로 한다.
도 17a를 참조하면, 상기 복수의 반도체 칩들(200) 및 상기 몰딩 층(MD) 상에 절연성 보호 층(318)을 형성할 수 있다. 상기 절연성 보호 층(318)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 절연성 보호 층(318) 상에 하부 절연 층(321)을 형성할 수 있다. 상기 하부 절연 층(321)은 감광성 폴리 이미드로 형성될 수 있다.
도 11b에서 설명한 포토 공정과 실질적으로 동일한 방법을 이용하여, 상기 하부 절연 층(321)을 노광 및 현상시키어 상기 하부 절연 층(321) 내에 서로 연결되는 제1 하부 콘택 개구부(324a), 제1 하부 라인 리세스(324b) 및 제1 하부 패드 리세스(324c)를 형성함과 아울러, 서로 연결되는 제2 하부 콘택 개구부(323a), 제2 하부 라인 리세스(323b), 및 제2 하부 패드 개구부(323c)를 형성할 수 있다. 상기 하부 콘택 개구부(324a), 상기 제2 하부 콘택 개구부(323a) 및 상기 제2 하부 패드 개구부(323c)는 상기 하부 절연 층(321)을 관통할 수 있다. 상기 제1 하부 라인 리세스(324b), 상기 제1 하부 패드 리세스(324c) 및 상기 제2 하부 라인 리세스(323b)는 상기 하부 절연 층(321)을 관통하지 않을 수 있다.
이어서, 상기 절연성 보호 층(318)을 식각하여 상기 제1 하부 콘택 개구부(324a) 하부의 상기 제1 내부 패드(212a) 및 상기 제2 하부 콘택 개구부(323a) 하부의 상기 제2 내부 패드(212b)를 각각 노출시킬 수 있다.
이어서, 도 11c에서 설명한 상기 하부 재배선 구조체(21)를 형성하는 방법과 실질적으로 동일한 방법을 이용하여 상기 하부 절연 층(321) 내에 하부 재배선 구조체(334) 및 제2 재배선 구조체(333)를 형성할 수 있다.
상기 하부 재배선 구조체(334)는 상기 하부 절연 층(321)을 관통하는 제1 하부 콘택 개구부(324a) 내의 제 하부 콘택 부분(330a), 상기 하부 절연 층(321)의 제1 하부 패드 리세스(324c) 내의 제1 하부 패드 부분(330c), 상기 하부 절연 층(321)의 제1 하부 라인 리세스(324b) 내의 제1 하부 라인 부분(330b)을 포함할 수 있다.
상기 제2 재배선 구조체(333)는 상기 하부 절연 층(321)을 관통하는 제2 하부 콘택 개구부(323a) 내의 제2 콘택 부분(329a), 상기 하부 절연 층(321)의 제2 하부 패드 개구부(323c) 내의 제2 패드 부분(329c), 상기 하부 절연 층(321)의 제2 하부 라인 리세스(323b) 내의 제2 라인 부분(329b)을 포함할 수 있다. 상기 하부 재배선 구조체(334) 및 상기 제2 재배선 구조체(333)는 상기 하부 절연 층(321)의 상부면 보다 낮은 레벨에 배치될 수 있다.
상기 하부 재배선 구조체(334) 및 상기 제2 재배선 구조체(333)는 도 11c에서 설명한 상기 하부 재배선 구조체(21)와 동일한 물질로 형성될 수 있다. 예를 들어, 상기 하부 재배선 구조체(334) 및 상기 제2 재배선 구조체(333)는 배리어 및/또는 씨드 층을 포함하는 제1 도전성 물질 층(327a)을 형성하고, 상기 제1 도전성 물질 층(327a)을 씨드로 하는 전해 도금 공정을 이용하여 형성될 수 있는 제2 도전성 물질 층(327b)을 포함할 수 있다.
도 17b를 참조하면, 상기 하부 절연 층(321), 상기 하부 재배선 구조체(334) 및 상기 제2 재배선 구조체(333)를 덮는 하부 절연성 배리어 층(336)을 형성할 수 있다. 상기 하부 절연성 배리어 층(336)은 실리콘 질화물로 형성될 수 있다. 상기 하부 절연성 배리어 층(336) 상에 중간 절연 층(339)을 형성할 수 있다. 상기 중간 절연 층(339)은 감광성 폴리 이미드 물질로 형성할 수 있다.
도 11b에서 설명한 포토 공정과 실질적으로 동일한 방법을 이용하여, 상기 중간 절연 층(339)을 노광 및 현상시키어 상기 중간 절연 층(339) 내에 서로 연결되는 중간 콘택 개구부(342a), 중간 라인 리세스(342b) 및 중간 패드 리세스(342c)를 동시에 형성할 수 있다. 상기 중간 콘택 개구부(342a)는 상기 중간 절연 층(339)을 관통할 수 있고, 상기 중간 라인 리세스(342b) 및 상기 중간 패드 리세스(342c)는 상기 중간 절연 층(339)을 관통하지 않을 수 있다.
이어서, 도 11c에서 설명한 상기 하부 재배선 구조체(21)를 형성하는 방법과 실질적으로 동일한 방법을 이용하여 상기 중간 절연 층(339) 내에 중간 재배선 구조체(348)를 형성할 수 있다. 상기 중간 재배선 구조체(348)의 상부면은 상기 중간 절연 층(339)의 상부면 보다 낮을 수 있다.
상기 중간 재배선 구조체(348)는 상기 중간 콘택 개구부(342a) 내의 중간 콘택 부분(347a), 상기 중간 패드 리세스(342c) 내의 중간 패드 부분(347c), 상기 중간 라인 리세스(342b) 내의 중간 라인 부분(347b)을 포함할 수 있다. 상기 중간 배선 구조체(348)는 배리어 및/또는 씨드 층을 포함하는 제1 도전성 물질 층(345a) 및 상기 제1 도전성 물질 층(345a)을 씨드로 하는 전해 도금 공정을 이용하여 형성될 수 있는 제2 도전성 물질 층(345b)을 포함할 수 있다.
도 17c를 참조하면, 상기 중간 절연 층(339) 및 상기 중간 재배선 구조체(348)를 덮는 중간 절연성 배리어 층(351)을 형성할 수 있다. 상기 중간 절연성 배리어 층(351)은 실리콘 질화물로 형성될 수 있다. 상기 중간 절연성 배리어 층(351) 상에 상부 절연 층(354)을 형성할 수 있다. 상기 상부 절연 층(354)은 감광성 폴리 이미드 물질로 형성할 수 있다.
도 11b에서 설명한 포토 공정과 실질적으로 동일한 방법을 이용하여, 상기 상부 절연 층(354)을 노광 및 현상시키어 상기 상부 절연 층(354) 내에 상부 콘택 개구부(357a), 상부 라인 리세스(357b) 및 상부 패드 개구부(357c)를 동시에 포함할 수 있다. 상기 상부 콘택 개구부(357a) 및 상부 패드 개구부(357c)는 상기 상부 절연 층(354)를 관통할 수 있고, 상기 상부 라인 리세스(357b)는 상기 상부 절연 층(354)를 관통하지 않을 수 있다. 상기 상부 콘택 개구부(357a)에 노출될 수 있는 상기 중간 배리어 절연 층(351)을 식각하여 상기 중간 배선 구조체(348)의 상기 중간 패드 부분(347c)을 노출시킬 수 있다.
이어서, 도 11c에서 설명한 상기 하부 재배선 구조체(21)를 형성하는 방법과 실질적으로 동일한 방법을 이용하여 상기 상부 절연 층(354) 내에 상부 재배선 구조체(363)를 형성할 수 있다. 상기 상부 재배선 구조체(363)의 상부면은 상기 상부 절연 층(354)의 상부면 보다 낮을 수 있다.
상기 상부 재배선 구조체(363)는 상기 상부 콘택 개구부(357a) 내의 상부 콘택 부분(362a), 상기 상부 절연 층(354)을 관통하는 상부 패드 개구부(357c) 내의 상부 패드 부분(362c) 및 상기 상부 라인 리세스(357b) 내의 상부 라인 부분(362b)을 포함할 수 있다.
상기 상부 배선 구조체(363)는 배리어 및/또는 씨드 층을 포함하는 제1 도전성 물질 층(360a) 및 상기 제1 도전성 물질 층(360a)을 씨드로 하는 전해 도금 공정을 이용하여 형성될 수 있는 제2 도전성 물질 층(360b)을 포함할 수 있다.
도 5를 다시 참조하면, 상기 상부 절연 층(354) 및 상기 상부 재배선 구조체(363)을 덮는 상부 절연성 배리어 층(369)을 형성할 수 있다. 상기 상부 절연성 배리어 층(369)은 실리콘 질화물로 형성될 수 있다.
상기 상부 절연성 배리어 층(369) 상에 패시베이션 층(372)을 형성할 수 있다. 상기 패시베이션 층(372)은 폴리머 계열의 절연성 물질로 형성될 수 있다. 예를 들어, 상기 패시베이션 층(372)은 감광성 폴리이미드로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 패시베이션 층(372)은 실리콘 질화물 또는 다른 절연성 물질로 형성될 수도 있다.
상기 패시베이션 층(372)을 패터닝하여 상기 상부 패드 부분(362c)를 노출시키는 상부 개구부(375)를 형성할 수 있다.
상기 상부 개구부(375)에 의해 노출되는 상기 상부 패드 부분(362c) 상에 연결 패턴(378)을 형성할 수 있다. 상기 연결 패턴(378)은 제1 연결 도전성 물질 층(376) 및 상기 제1 연결 도전성 물질 층(376) 상의 제2 연결 도전성 물질 층(377)을 포함할 수 있다.
도 18를 참조하면, 캐리어(CR2)에 상기 재배선 영역(RDL_2) 및 상기 연결 패턴(378)을 접착시킬 수 있다.
도 19를 참조하면, 상기 복수의 반도체 칩들(200)이 후면이 노출될 때까지 몰딩 층(MD)을 그라인딩하여 몰딩 패턴(MD')을 형성할 수 있다. 일 예에서, 상기 몰딩 층(MD)을 그라인딩하면서 상기 복수의 반도체 칩들(200)의 후면의 일부가 같이 그라인딩되어 상기 복수의 반도체 칩들(200)의 두께가 얇아질 수 있다.
도 20을 참조하면, 상기 복수의 반도체 칩들(200) 사이에 위치하는 상기 몰딩 패턴(MD') 및 상기 재배선 영역(RDL_2')을 절단하여 복수의 전자 소자들(300)을 형성하고, 상기 복수의 전자 소자들(300)을 상기 캐리어(DR2)로부터 분리할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
RDL_1 , RDL_1', RDL_2 : 재배선 영역
100, 1000, 300, 400, 500, 600, 900a, 900b : 전자 소자
3, 1003 : 베이스 영역 4 : 기판
6 : 도전성 패턴 9 : 보호 층
12 : 하부 절연성 배리어 층 15, 1009 : 하부 절연 층
18a : 하부 콘택 개구부 18b : 하부 라인 리세스
18c : 하부 패드 리세스 19a : 제1 도전성 물질 층
19b : 제2 도전성 물질 층 21, 1006 : 하부 재배선 구조체
20a : 하부 콘택 부분 20b : 하부 라인 부분
20c : 하부 패드 부분 1021 : 중간 재배선 구조체
120a : 중간 콘택 부분 120b : 중간 라인 부분
120c : 중간 패드 부분 24, 1024 : 중간 절연성 배리어 층
1015 : 중간 절연 층 1018a : 중간 콘택 개구부
1018b : 중간 라인 리세스 1018c : 중간 패드 리세스
27, 1027 : 상부 절연 층 30a, 1030a : 상부 콘택 개구부
30b, 1030b : 상부 라인 리세스
30c, 1030c : 상부 패드 개구부
31a : 제1 도전성 물질 층 31b : 제2 도전성 물질 층
33, 1033 : 상부 재배선 구조체
32a, 1032a : 상부 콘택 부분
32b, 1032b : 상부 라인 부분 32c, 1032c : 상부 패드 부분
34 : 재배선 구조체 36, 1036 : 상부 절연성 배리어 층
39, 1039 : 패시베이션 층 42, 1042 : 상부 개구부
46, 48, 1046 : 연결 패턴 44 : 제1 연결 도전성 물질 층
45 : 제2 연결 도전성 물질 층 150, 160 : 제1 포토 마스크
200 : 반도체 칩 영역 203 : 반도체 기판
203 : 내부 회로 2015 : 내부 절연 층
209a, 209b : 내부 배선 구조체
212a, 212b : 내부 패드들
MD' : 몰딩 패턴 318 : 절연성 보호 층
321 : 하부 절연 층 339 : 중간 절연 층
354 : 상부 절연 층 372 : 패시베이션 층
336, 351, 369 : 절연성 배리어 층
336 : 제1 재배선 구조체
333 : 제2 재배선 구조체 334 : 하부 재배선 구조체
348 : 중간 재배선 구조체 363 : 상부 재배선 구조체
329a, 330a, 347a, 362a : 콘택 부분
329b, 330b, 347b, 362b : 라인 부분
329c, 330c, 347c, 362c : 패드 부분
327a, 354a, 360a : 제1 도전성 물질 층
327b, 354b, 360b : 제2 도전성 물질 층
410 : 베이스 기판
450 : 기판 466a, 466b : 관통 비아 구조체들
534a, 534b : 전면 재배선 구조체들
546a, 546b : 전면 연결 패턴들
563a, 563b : 후면 재배선 구조체들
583a, 583b : 후면 연결 패턴들
610 : 베이스 기판 700 : 반도체 소자 영역
720 : 관통 비아 구조체 821 : 제1 후면 재배선 구조체
833 : 제2 후면 재배선 구조체 834, 1034 : 후면 재배선 구조체
846, 1046 : 후면 연결 패턴 fRDL_1 : 전면 재배선 영역
bRDL_1, bRDL_1' : 후면 재배선 영역

Claims (20)

  1. 기판 상에 배치되는 상부 절연 층;
    상기 상부 절연 층 내에 매립되는 상부 재배선 구조체, 상기 상부 재배선 구조체는 상부 콘택 부분, 상부 패드 부분 및 상기 상부 콘택 부분과 상기 상부 패드 부분 사이의 상부 라인 부분을 포함하고;
    상기 상부 절연 층 및 상기 상부 재배선 구조체 상에 배치되는 패시베이션 층; 및
    상기 패시베이션 층을 관통하며 상기 상부 패드 부분을 노출시키는 상부 개구부를 포함하되,
    상기 상부 패드 부분 및 상기 상부 콘택 부분의 수직 두께들은 상기 상부 라인 부분의 수직 두께 보다 크고,
    상기 상부 재배선 구조체는 제1 도전성 물질 층 및 제2 도전성 물질 층을 포함하며,
    상기 제1 도전성 물질 층은 상기 제2 도전성 물질 층의 바닥면 및 측면을 덮는 전자 소자.
  2. 제 1 항에 있어서,
    상기 상부 절연 층은 상부 콘택 개구부, 상부 라인 리세스 및 상부 패드 개구부를 갖고,
    상기 상부 콘택 개구부 및 상기 상부 패드 개구부는 상기 상부 절연 층을 관통하고,
    상기 상부 라인 리세스는 상기 상부 콘택 개구부의 상부와 상기 상부 패드 개구부의 상부를 연결하는 전자 소자.
  3. 제 2 항에 있어서,
    상기 상부 콘택 부분은 상기 상부 콘택 개구부 내에 배치되고,
    상기 상부 패드 부분은 상기 상부 패드 개구부 내에 배치되고,
    상기 상부 라인 부분은 상기 상부 라인 부분 내에 배치되는 전자 소자.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 상부 재배선 구조체의 상부면은 상기 상부 절연 층의 상부면 보다 낮은 전자 소자.
  6. 제 1 항에 있어서,
    상기 상부 절연 층은 감광성 폴리이미드로 형성되는 전자 소자.
  7. 제 1 항에 있어서,
    상기 상부 절연 층과 상기 기판 사이의 하부 절연 층; 및
    상기 하부 절연 층 내에 배치되며 하부 콘택 부분, 하부 패드 부분 및 상기 하부 콘택 부분과 상기 하부 패드 부분 사이의 하부 라인 부분을 포함하는 하부 재배선 구조체를 더 포함하는 전자 소자.
  8. 제 7 항에 있어서,
    상기 하부 절연 층은 하부 콘택 개구부, 하부 라인 리세스 및 하부 패드 리세스를 포함하고,
    상기 하부 콘택 개구부는 상기 하부 절연 층을 관통하고,
    상기 하부 라인 리세스 및 상기 하부 패드 리세스는 상기 하부 절연 층을 관통하지 않고,
    상기 하부 콘택 부분은 하부 콘택 개구부 내에 배치되고,
    상기 하부 패드 부분은 하부 패드 리세스 내에 배치되고,
    상기 하부 라인 부분은 하부 라인 리세스 내에 배치되는 전자 소자.
  9. 제 7 항에 있어서,
    상기 하부 콘택 부분은 상기 하부 라인 부분 및 상기 하부 패드 부분 보다 큰 수직 두께를 갖는 전자 소자.
  10. 제 1 항에 있어서,
    상기 상부 개구부에 의해 노출되는 상기 상부 패드 부분 상에 배치되는 연결 패턴을 더 포함하는 전자 소자.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
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  17. 삭제
  18. 삭제
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  20. 삭제
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102357937B1 (ko) * 2015-08-26 2022-02-04 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR102551747B1 (ko) * 2018-09-13 2023-07-06 삼성전자주식회사 반도체 패키지
KR102568705B1 (ko) * 2018-10-05 2023-08-22 삼성전자주식회사 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
US10763199B2 (en) * 2018-12-24 2020-09-01 Nanya Technology Corporation Semiconductor package structure and method for preparing the same
US10770427B1 (en) * 2019-06-27 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US11031325B2 (en) * 2019-10-18 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Low-stress passivation layer
US11830799B2 (en) * 2021-04-06 2023-11-28 Advanced Semiconductor Engineering, Inc. Semiconductor device package, antenna device, and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070275503A1 (en) 2006-05-18 2007-11-29 Megica Corporation Method for fabricating chip package
US20130127024A1 (en) 2006-09-29 2013-05-23 Megica Corporation Integrated circuit chips with fine-line metal and over-passivation metal
US20140264837A1 (en) * 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with post-passivation interconnect structure and method of forming the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7381642B2 (en) 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
JP2006024902A (ja) 2004-06-07 2006-01-26 Shinko Electric Ind Co Ltd 極細線パターンを有する配線基板の製造方法および配線基板
KR100605314B1 (ko) 2004-07-22 2006-07-28 삼성전자주식회사 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지의 제조 방법
KR100652443B1 (ko) 2005-11-17 2006-12-01 삼성전자주식회사 재배선층을 갖는 웨이퍼 레벨 패키지 및 그 형성방법
US7485564B2 (en) 2007-02-12 2009-02-03 International Business Machines Corporation Undercut-free BLM process for Pb-free and Pb-reduced C4
US20090184425A1 (en) 2008-01-17 2009-07-23 Advanced Chip Engineering Technology Inc. Conductive line structure and the method of forming the same
JP5296567B2 (ja) * 2009-02-06 2013-09-25 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US8759949B2 (en) 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
US20100314765A1 (en) 2009-06-16 2010-12-16 Liang Wen-Ping Interconnection structure of semiconductor integrated circuit and method for making the same
KR101585217B1 (ko) 2009-10-30 2016-01-14 삼성전자주식회사 재배선 구조를 갖는 반도체 소자와 그것을 포함하는 반도체 패키지, 패키지 적층 구조, 반도체 모듈, 전자 회로 기판, 및 전자 시스템과 그 제조 방법들
US8138099B1 (en) * 2010-11-17 2012-03-20 International Business Machines Corporation Chip package solder interconnect formed by surface tension
US9437564B2 (en) 2013-07-09 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
KR20140008173A (ko) 2012-07-11 2014-01-21 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조방법
US8912087B2 (en) * 2012-08-01 2014-12-16 Infineon Technologies Ag Method of fabricating a chip package
KR20140024674A (ko) 2012-08-20 2014-03-03 삼성전자주식회사 관통 비아 구조체 및 재배선 구조체를 갖는 반도체 소자
US9305854B2 (en) 2012-08-21 2016-04-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL using UV-cured conductive ink over wafer level package
KR20140028642A (ko) 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 반도체 칩 및 그 제조방법
US9196559B2 (en) * 2013-03-08 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Directly sawing wafers covered with liquid molding compound
US9035468B2 (en) 2013-07-30 2015-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Copper post structure for wafer level chip scale package
US9379075B2 (en) * 2014-01-28 2016-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with bump stop structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070275503A1 (en) 2006-05-18 2007-11-29 Megica Corporation Method for fabricating chip package
US20130127024A1 (en) 2006-09-29 2013-05-23 Megica Corporation Integrated circuit chips with fine-line metal and over-passivation metal
US20140264837A1 (en) * 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with post-passivation interconnect structure and method of forming the same

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