TWI479622B - 晶片封裝體及其形成方法 - Google Patents

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Tsang Yu Liu
Chia Ming Cheng
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Description

晶片封裝體及其形成方法
本發明係有關於晶片封裝體，且特別是有關於以晶圓級封裝製程所製得之晶片封裝體。
晶片封裝製程是形成電子產品過程中之一重要步驟。晶片封裝體除了將晶片保護於其中，使免受外界環境污染外，還提供晶片內部電子元件與外界之電性連接通路。
由於晶片尺寸的縮小與接墊數目的提升，在晶片封裝體中形成電性連接至接墊的線路更為困難。因此，業界亟需改良的晶片封裝技術。
本發明一實施例提供一種晶片封裝體，包括：一基底，具有一第一表面及相反之一第二表面，及連接該第一表面及該第二表面之一側面；一介電層，位於該基底之該第一表面上；複數個導電墊，至少包括一第一導電墊及一第二導電墊，位於該介電層中；複數個開口，自該基底之該第二表面朝該第一表面延伸，且分別露出對應的該些導電墊，其中該些開口中之一第一開口及該些開口中之與該第一開口相鄰之一第二開口，分別露出該第一導電墊及該第二導電墊，且係沿著與該基底之該側面交叉的一方向延伸而超出該第一導電墊及該第二導電墊；以及一第一線路層及一第二線路層，位於該基底之該第二表面上，且延伸進 入該第一開口及該第二開口而分別電性接觸該第一導電墊及該第二導電墊。
本發明一實施例提供一種晶片封裝體，包括：一基底，具有一第一表面及相反之一第二表面；一介電層，位於該基底之一第一表面上；複數個第一導電墊及複數個第二導電墊，位於該基底與該介電層之間，且分別設置於該基底之一第一周邊區及一第二周邊區之上；複數個第一開口及複數個第二開口，自該基底之一第二表面朝該第一表面延伸，且分別露出該些第一導電墊及該些第二導電墊，其中各該些第一開口沿著與該基底之一第一側面交叉之一第一方向延伸而分別超出對應的該些第一導電墊，且各該些第二開口沿著與該基底之一第二側面交叉之一第二方向延伸而分別超出對應的該些第二導電墊；以及複數個第一線路層及複數個第二線路層，位於該基底之該第二表面上，且延伸進入該些第一開口及該些第二開口而分別對應地電性接觸該些第一導電墊及該些第二導電墊。
本發明一實施例提供一種晶片封裝體的形成方法，包括：提供一基底，該基底由複數個預定切割道劃分成複數個晶粒區域，其中一介電層形成於該基底之一第一表面上，且複數個導電墊形成於該介電層之中，該些導電墊大抵沿著該些預定切割道排列；自該基底之一第二表面部分移除該基底以於該基底之中形成朝該第一表面延伸的複數個開口，其中該些開口分別對應地露出該些導電墊，且分別由對應的該些導電墊朝對應的該些預定切割道延伸，並超出對應的該些導電墊；於該基底之該第二表面上形成一 絕緣層，其中該絕緣層延伸進入該些開口之中而覆蓋該些導電墊；部分移除該絕緣層而露出該些導電墊；於該基底之該第二表面上的該絕緣層上形成複數個線路層，各該些線路層延伸進入對應的該些開口中而電性接觸對應的該些導電墊；以及沿著該些預定切割道進行切割製程以形成彼此分離之複數個晶片封裝體。
本發明一實施例提供一種晶片封裝體，包括：一基底，具有一第一表面、相反之一第二表面、及延伸於該第一表面與該第二表面之間的一側表面；複數個導電墊，設置於該第一表面上；複數個溝槽開口，定義於該側表面上，自該第二表面朝該第一表面延伸，且露出該第一表面處之該些導電墊；以及一線路層，設置於該第二表面上，且延伸進入該溝槽開口以電性接觸該些導電墊。
本發明一實施例提供一種晶片封裝體的形成方法，包括：提供一基底，具有一第一表面及相反之一第二表面；於該基底上定義一晶片陣列；於該第一表面上形成複數個導電墊；於該晶片陣列中之相鄰晶片之間形成複數個開口，其中該些開口自該第二表面朝該第一表面延伸；於該第二表面上形成一線路層，該線路層延伸進入該些開口以電性接觸該些導電墊；以及切割該基底以分離晶片封裝體，切穿該些開口以於每一該些晶片封裝體之一側表面上定義出複數個溝槽開口，其中該些溝槽開口延伸於該第一表面與該第二表面之間，且露出由該第二表面延伸至該些導電墊之該線路層。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定形式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間必然具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。
本發明一實施例之晶片封裝體可用以封裝金氧半場效電晶體晶片，例如是功率模組晶片。然其應用不限於此，例如在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System；MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package；WSP)製程對影像感測元件、發光二極體(light-emitting diodes；LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件 (surface acoustic wave devices)、壓力感測器(process sensors)噴墨頭(ink printer heads)、或功率金氧半場效電晶體模組(power MOSFET modules)等半導體晶片進行封裝。
其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。在一實施中，上述切割後的封裝體係為一晶片尺寸封裝體(CSP；chip scale package)。晶片尺寸封裝體(CSP)之尺寸可僅略大於所封裝之晶片。例如，晶片尺寸封裝體之尺寸不大於所封裝晶片之尺寸的120%。
第1A顯示本案發明人所知之一種晶片封裝體的剖面圖，而第1B顯示本案發明人所知之一種晶片10的上視圖，其用以說明發明人所發現之問題。第1A圖係顯示沿著第1B圖之切線I-I’的剖面圖。
如第1B圖所示，所封裝之晶片10包括基底100。基底100中形成有元件區102。基底100之表面100a上設置有複數個導電墊106，其分別電性連接元件區102中之元件。導電墊106可設置於基底100的周邊區域上。如第1A圖之剖面圖所示，導電墊106可形成於基底100之表面100a上所形成之介電層104之中。此外，基底100中可形成有複數個由基底100之表面100b朝表面100a延伸之孔洞 108。這些孔洞108可分別露出其下對應的導電墊106。
如第1A圖所示，可於基底100之表面100b上形成絕緣層110，其可延伸於孔洞108之側壁上。複數個線路層112可形成於絕緣層110之上，並分別延伸進入對應的孔洞108之中而電性接觸對應的導電墊106。這些線路層112還可電性連接穿過保護層114之導電凸塊116。
然而，隨著晶片10中元件區102中的元件越來越密集，所需之導電墊106的數量也隨之增加。此外，隨著晶片10之尺寸的縮小化，每一導電墊106之面積亦隨之縮小，所形成露出導電墊106之孔洞108也需隨之縮小。因此，本案發明人認為，當孔洞108縮小至一定程度時，將面臨圖案化製程上之困難。此外，由於孔洞108之深寬比的提高，於孔洞108中形成材料層(例如，絕緣層110及導電層112)亦會更為困難。因此，為了解決及/或改善上述可能將發生的問題，發明人提出改良的晶片封裝技術。以下，將配合圖式說明本發明數個實施例以介紹本發明之晶片封裝技術。
第2A-2F圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。第3A圖顯示相應於第2B圖之結構的上視圖(自表面200b觀察)，第3B圖顯示相應於第2F圖之結構的上視圖，而第3C圖顯示相應於第2B圖之結構的上視圖(自表面200a觀察)。第4A-4C圖顯示根據本發明一實施例之晶片封裝體的製程立體圖，其例如可相應於第2A-2F圖所示之實施例。在第2-4圖之圖式中，相同或相似之標號用以標示相同或相似之元件。
在一實施例中，晶片封裝體之製程包括了前段晶片(晶圓)製程及後段封裝製程。透過例如是沈積、蝕刻、顯影等前段(front end)半導體製程，可以在晶圓上完成各種形式之積體電路的製作。之後，可對此完成積體電路製作之晶圓進行後段晶圓級封裝製程，再進行後續切割步驟以完成複數個彼此分離之晶片尺寸的封裝體。
如第2A圖所示，首先在前段晶片製程中，提供基底200，其具有表面200a及表面200b。基底200例如為半導體基底。在一實施例中，基底200為半導體晶圓(例如是矽晶圓)。基底200可由複數個預定切割道SC劃分成複數個晶粒區域(die regions)。
基底200中可形成有或設置有複數個元件區202。在一實施例中，基底200之由預定切割道SC所劃分之複數個晶粒區域中，皆分別具有至少一元件區202及分別且對應圍繞每一元件區202之複數個周邊區。元件區202可包括各種包含主動元件或被動元件、數位電路或類比電路等積體電路的電子元件，例如是光電元件、微機電系統、微流體系統、利用熱、光線及壓力等物理量變化來測量的物理感測器、或功率金氧半場效電晶體模組等。在第2圖實施例中，元件區202可包括光電元件，例如是影像感測元件或發光元件。
如第2A圖所示，基底200之表面上可形成有至少一介電層以作為絕緣披覆用途，其例如包括介電層204a及介電層204。介電層204與基底200之間可形成有複數個導電墊206。這些導電墊206可例如設置於基底200之周邊 區上，並於周邊區上沿著鄰近預定切割道SC之位置排列。導電墊206可透過內連線結構(未顯示)而電性連接元件區202中之元件。在一實施例中，每一導電墊206可包括形成於介電層204中之複數個導電層之堆疊。這些堆疊的導電層可例如透過金屬內連線結構(未顯示)而彼此電性連接。
在一實施例中，導電墊206係於前段晶片製程中形成於介電層204內之既有導電墊，其與切割道SC邊緣可相隔一既定距離。亦即，在本例中，不需額外形成延伸至預定切割道SC邊緣或之上的延伸導電墊。由於導電墊206皆不延伸進入預定切割道SC，因此可避免接觸預定切割道SC上所設置之測試結構。
在一實施例中，介電層204中還可形成有複數個連續的密封環結構207或複數個不連續的密封環結構207，其可分別設置於基底200之晶粒區域的外圍上(或周邊區之外圍)，並圍繞內部之部分的周邊區與元件區202。在一實施例中，密封環結構207可與導電墊206同時定義形成。因此，密封環結構207可與導電墊206為大抵相同之導電結構。此外，密封環結構207可設置於導電墊206之外圍或介於兩相鄰導電墊206與切割道SC邊緣所圍繞之區域中，因此當後續沿著預定切割道進行切割製程時，密封環結構207可保護晶粒內部免受切割製程所造成之應力自切割道傳入而破壞所圍繞之元件或電路結構。
在完成前段晶片製程後，接續可對已形成有積體電路之晶圓進行後段封裝製程。對於光學晶片而言，可先行設 置若干輔助光學元件。如第2A圖所示，在一實施例中，可於這些元件區202上分別設置微透鏡205。微透鏡205可包括微透鏡陣列。微透鏡205可用以輔助光線傳入元件區202之中或將來自元件區202所發出之光線導出。在一實施例中，可選擇性於微透鏡205上設置彩色濾光片(未顯示)。彩色濾光片例如可設置於微透鏡205與元件區202之間。
接著，可選擇性於基底200之表面200a上設置蓋層220。蓋層220可為一基底，如玻璃基底、石英基底、透明高分子基底、或前述之組合。在一實施例中，可於蓋層220與基底200之間設置間隔層218。間隔層218可選擇性設置為部分或完全覆蓋導電墊206，進而可橫跨於預定切割道SC上。間隔層218之材質例如為可感光之高分子材料，並可藉由曝光顯影步驟定義形成。間隔層218、蓋層220、及基底200可於元件區202上定義出大抵密閉之空腔222。空腔222可容納微透鏡205。在一實施例中，可先將間隔層218形成於蓋層220之上，接著接合於基底200上之介電層204之上。在一實施例中，間隔層218於曝光顯影後仍具有黏性而可直接接合於基底200之上。在一實施例中，在將間隔層218接合至基底200之後，可對間隔層218進行固化製程，例如可對間隔層218加熱。或者，可透過黏著膠(未顯示)將間隔層218接合於基底200之上。在另一實施例中，亦可先將間隔層218形成於基底200之上，接著接合間隔層218與蓋層220。
接著，可選擇性薄化基底200。例如，可以蓋層220 為支撐基底，並自基底200之表面200b進行薄化製程(例如，機械研磨或化學機械研磨)以將基底200薄化至適當厚度。
接著，如第2B圖所示，可例如透過微影及蝕刻製程，自基底200之表面200b移除部分的基底200以形成朝表面200a延伸之複數個開口208。此外，還可進一步移除部分的介電層204a而露出導電墊206。在一實施例中，開口208可分別露出對應的導電墊206及密封環結構207。開口208之側壁可傾斜於基底200之表面200a或大抵垂直於基底200之表面200a。在一實施例中，開口208之口徑自開口208之鄰近表面200b的下開口端208b朝向開口208之鄰近導電墊206或表面200a的上開口端208a之方向遞減。
第3A圖及第4A圖分別顯示相應於第2B圖之結構的上視圖及立體圖。如第3A及4A圖所示，在一實施例中，這些開口208之至少一部份或全部，例如於下開口端208b具有長度L1之長部係橫向延伸至預定切割道SC中，或是使下開口端208b長部之長度L1選擇大於導電墊206之長度L2，因此開口208之下開口端208b的口徑得以擴大，有效降低了開口208之深寬比，進而使得後續將形成於開口208中之材料層可以順利沉積。開口208朝切割道SC延伸的程度越大或延伸進入預定切割道SC的範圍越大，後續於開口208中沉積材料層的製程將越容易進行。在另一實施例中，如第3C圖所示，開口208之至少一部份或是全部，例如上開口端208a之寬部係落在導電墊206所圍之區域內，亦即至少上開口端208a寬部之寬度W1係選擇小 於或等於導電墊206之寬度W2，使得導電墊206周圍除面向切割道SC側之基底區域外，其餘基底區域如於兩相鄰導電墊206之間亦可設置若干功能電路結構，以提高基底可供製作電路之面積。換言之，在一實施例中，開口208之至少一部份或是全部，例如上開口端208a之寬部，在基底200之上表面200a上之投影係落在導電墊206在基底200之上表面200a上之投影的範圍內。
接著，如第2C圖所示，可於基底200之表面200b上形成絕緣層210，其可延伸至開口208內。絕緣層210可例如包括氧化物、氮化物、氮氧化物、高分子材料、或前述之組合。絕緣層210可藉由化學氣相沉積製程、物理氣相沉積製程、熱氧化製程、或塗佈製程而形成。接著，可透過微影及蝕刻製程移除開口208之上開口端208a處之部分絕緣層210而露出導電墊206。在另一實施例中，絕緣層210採用光阻材料。因此，可對絕緣層210進行曝光及顯影製程而將絕緣層210圖案化以露出導電墊206。在一實施例中，絕緣層210較佳仍完全覆蓋密封環結構207以避免後續形成之線路層接觸密封環結構207而造成短路。
如第2D圖所示，接著於基底200之表面200b上的絕緣層210之上形成複數個線路層212。每一線路層212可自基底200之表面200b延伸進入對應的開口208而電性接觸對應的導電墊206。線路層212之材質可為導電材料，例如是金屬材料或其他適合的導電材料。在一實施例中，線路層212之材質可例如是銅、鋁、金、鉑、或前述之組合。線路層212的形成方法可包括物理氣相沉積、化學氣 相沉積、塗佈、電鍍、無電鍍、或前述之組合。
在一實施例中，可先於基底200之表面200b上的絕緣層210之上形成導電層，接著透過微影及蝕刻製程將導電層圖案化為複數個線路層212。在另一實施例中，可先於基底200之表面200b上的絕緣層210之上形成晶種層(未顯示)。接著，可於晶種層上形成圖案化遮罩層(未顯示)。圖案化遮罩層可具有複數個露出部分晶種層之開口。接著，可透過電鍍製程於圖案化遮罩層之開口所露出之晶種層上電鍍導電材料。接著，可移除圖案化遮罩層，並可透過蝕刻製程移除原由圖案化遮罩層所覆蓋之晶種層以完成線路層212之製作。
第4B圖顯示對應於第2D圖之結構的立體圖。如第2D圖與第4B圖所示，複數個線路層212自基底200之表面200b上的絕緣層210之上分別延伸進入對應的開口208而電性接觸對應的開口208下方的對應的導電墊206。在一實施例中，每一線路層212皆不延伸進入預定切割道SC之中或是與預定切割道SC相隔有一距離。如此，在後續沿著這些預定切割道SC進行切割製程時，切割刀片將不會碰觸到線路層212而造成線路層212受損或脫層。此外，線路層212與密封環結構207之間隔有絕緣層210，因而這些線路層212彼此之間不會發生短路。
接著，如第2E圖所示，於基底200之表面200b上形成保護層214。保護層214可覆蓋基底200、線路層212、及開口208。保護層214可包括防銲材料、綠漆、聚醯亞胺(polyimide)、或其他適合的絕緣材料。保護層214可例 如藉由塗佈製程或噴塗製程而形成。接著，可將保護層214圖案化使之具有露出部分線路層212之開口。在一實施例中，保護層214包括正型光阻層。在一實施例中，可透過保護層214之圖案化製程而使保護層214不延伸進入預定切割道SC中。因此，在後續沿預定切割道SC進行切割製程時，切割刀將不會切割保護層214而可避免保護層214受損，並可避免保護層214之高應力影響其他材料層。接著，可於露出的線路層212上形成導電凸塊216，其例如可為銲球。在一實施例中，可先於露出的線路層212上形成凸塊下金屬層(未顯示)以利導電凸塊216之形成。
接著，可沿著預定切割道SC進行切割製程以形成彼此分離之複數個晶片封裝體。第2F圖顯示其中一晶片封裝體的剖面圖，而第3B圖及第4C圖分別顯示相應於第2F圖之結構的上視圖及立體圖。在一實施例中，晶片封裝體之保護層214之邊緣不與晶片及/或介電層204之邊緣共平面而隔有距離d。在切割製程之後，開口208之一部分成為晶片封裝體之基底的側面200c上之開口208c，如第3B圖或第4C圖所示。
如第2F、3B、3C及4C圖所示，在另一實施例中，開口208c可更具有位於晶片邊緣之橫向部分。在一實施例中，可選擇使此些開口208c於沿著與晶片邊緣(例如，基底200之與表面200a及200b相連之側面200c)交叉的一方向延伸而超出導電墊的區域範圍。開口208c可向晶片邊緣延伸。在相鄰的兩開口208c之間，可仍由相鄰兩開口208c之間的基底200所隔開。換言之，相鄰兩開口208c彼此不 連通而間隔有基底200。因此，在一實施例中，此些開口208c之沿著與晶片邊緣(例如，側面200c)大抵平行的方向上之延伸部分(寬部)仍落入導電墊的區域範圍內而未超出。亦即，開口208c寬部之寬度W1可小於或等於導電墊206之寬度W2。此外，導電墊206與基底200之側面200c的邊緣隔有一間距。在一實施例中，複數個開口208c可沿著基底200之同一側面或不同的側面排列。在一實施例中，開口208c中之線路層212不延伸至晶片邊緣或是不與基底200之側面200c共平面而隔有一間距。在一實施例中，開口208c之長軸方向可大抵直交或斜交於基底200之側面200c，其中長軸方向可大抵平行於開口208c之最遠兩端點之連線。換言之，在一實施例中，開口208c之沿著長軸方向延伸之部分(長部)與基底200之側面200c相交，且開口208c之長軸方向可大抵平行於所相交之側面200c的法向量。在一實施例中，線路層212與對應之導電墊206之間的接觸界面與基底200之側面200c相隔一間距。在一實施例之晶片封裝體中，導電墊206係位於晶片之邊緣表面之內，其中晶片邊緣可為由基底200及介電層204、204a所構成。
在第2-4圖之實施例中，預定切割道SC兩側之導電墊206之配置大抵彼此對稱，每一開口可對應單一導電墊。然而，本發明實施例不限於此。第5A-5B圖顯示根據本發明另一實施例之晶片封裝體的製程上視圖，其中相同或相似之標號用以標示相同或相似之元件。
如第5A圖所示，在此實施例中，預定切割道SC兩側 之相鄰晶粒區域中的導電墊206係彼此不對稱設置。在一實施例中，預定切割道SC兩側之開口208亦彼此不對稱設置。在一實施例中，開口208之側壁還可傾斜於預定切割道SC。
第5B圖顯示對第5A圖之結構進行類似於第2-4圖所述之製程後所得之晶片封裝體的上視圖。如第5B圖所示，在此晶片封裝體中，複數個導電墊206設置於基底200之第一周邊區上(例如，基底200左側之周邊區)，且其他的複數個導電墊206設置於基底200之第二周邊區上(例如，基底200右側之周邊區)。第一周邊區上所設置之導電墊206係與第二周邊區上所設置之導電墊206彼此不對稱。此外，露出第一周邊區上之導電墊206之開口208c亦與露出第二周邊區上之導電墊206之開口208c彼此不對稱。在一實施例中，開口208c之一側壁與基底200之側面200c相交，且兩者間之夾角小於90°。在另一實施例中，開口208c之一側壁與基底200之側面相交，且兩者間之夾角大抵等於90°。
第6A-6B圖顯示根據本發明一實施例之晶片封裝體的製程上視圖。第7A-7F圖顯示相應於第6圖實施例之製程剖面圖。第8A-8C圖顯示相應於第6圖實施例之製程立體圖。在第6-8圖之實施例中，相同或相似之標號將用以標示相同或相似之元件。
如第7A圖所示，在一實施例中，提供類似於第2A圖所示之結構。接著，如第7B圖所示，可例如透過微影及蝕刻製程移除部分的基底200以形成自基底200之表面200b 朝表面200a延伸之複數個開口208。接著，還可進一步移除部分的介電層204a而露出導電墊206。在一實施例中，開口208可分別露出對應的導電墊206及密封環結構207。
第6A圖及第8A圖分別顯示相應於第7B圖之結構的上視圖及立體圖。如第6A及8A圖所示，在一實施例中，這些開口208分別由對應的導電墊206延伸進入對應的預定切割道SC之中，且進一步朝預定切割道SC另一側之導電墊206延伸，並露出該另一側之導電墊206。即，開口208可橫跨預定切割道SC而露出相鄰兩晶粒區域的導電墊206。在一實施例中，開口208之一寬度小於或等於導電墊206之寬度。開口208因自導電墊206延伸進入預定切割道SC，且延伸至另一側之導電墊206，開口208之深寬比可因而降低，有助於後續於開口208中沉積各種材料層。
接著，如第7C圖所示，可於基底200之表面200b上形成絕緣層210，其可延伸至開口208之內。接著，可透過微影及蝕刻製程移除開口208底部上之部分的絕緣層210而露出導電墊206。在一實施例中，絕緣層210較佳仍完全覆蓋密封環結構207以避免後續形成之線路層接觸密封環結構207而造成短路。
如第7D圖所示，接著於基底200之表面200b上的絕緣層210之上形成複數個線路層212。每一線路層212可自基底200之表面200b延伸進入對應的開口208而電性接觸對應的導電墊206。
第8B圖顯示對應於第7D圖之結構的立體圖。如第7D圖與第8B圖所示，複數個線路層212自基底200之表面 200b上的絕緣層210之上分別延伸進入對應的開口208而電性接觸對應的開口208下方的對應的導電墊206。在一實施例中，每一線路層212皆不延伸進入預定切割道SC之中或是與預定切割道SC相隔有一距離。如此，在後續沿著這些預定切割道SC進行切割製程時，切割刀片將不會碰觸到線路層212而造成線路層212受損或脫層。此外，線路層212與密封環結構207之間隔有絕緣層210，因而這些線路層212彼此之間不會發生短路。在此實施例中，由於開口208橫跨預定切割道SC而具有較大的口徑，因此於開口208中形成絕緣層或導電層將更為容易。
接著，如第7E圖所示，於基底200之表面200b上形成保護層214。保護層214可覆蓋基底200、線路層212、及開口208。接著，可將保護層214圖案化使之具有露出部分線路層212之開口。在一實施例中，可透過保護層214之圖案化製程而使保護層214不延伸進入預定切割道SC中。接著，可於露出的線路層212上形成導電凸塊216，其例如可為銲球。
接著，可沿著預定切割道SC進行切割製程以形成彼此分離之複數個晶片封裝體。第7F圖顯示其中一晶片封裝體的剖面圖，而第6B圖及第8C圖分別顯示相應於第7F圖之結構的上視圖及立體圖。在一實施例中，晶片封裝體之保護層214之邊緣不與晶片及/或介電層204之邊緣共平面而隔有距離d。在切割製程之後，開口208之一部分成為晶片封裝體之基底的側面200c上之開口208c，如第6B或8C圖所示。
如第7F、6B、及8C圖所示，此實施例所得之晶片封裝體可大抵相似於第2F、3B、及4C圖所示實施例中之晶片封裝體。在一實施例中，開口208c露出對應的導電墊206，且沿著與基底200之側面200c交叉之一方向朝基底200之側面200c延伸而超出導電墊206。在一實施例中，開口208c係延伸至基底200之側面200c，如第8C圖所示。
本發明實施例可有許多變化。例如，第9A-9B圖顯示根據本發明一實施例之晶片封裝體的製程上視圖，其中相同或相似之標號用以標示相同或相似之元件。
如第9A圖所示，在一實施例中，預定切割道SC兩側之相鄰晶粒中的導電墊206係彼此不對稱設置。此外，開口208亦可有許多變化。例如，開口208可橫跨預定切割道SC而露出相鄰兩晶粒中的導電墊206，且開口208之側壁可傾斜於導電墊206。或者，開口208可有各種不同的形狀，例如是(但不限於)扇形、矩形、橢圓形等。或者，開口208可具有轉折部分。在一實施例中，開口208還可延伸超出導電墊206。舉凡有助於後續材料層沉積之各種開口的配置、形狀、組合、或開口側壁的傾斜方式變化，均在本發明實施例之範圍之中。
第9B圖顯示對第9A圖之結構進行類似於第2-4圖所述之製程後所得之晶片封裝體的上視圖。如第9B圖所示，在此晶片封裝體中，複數個導電墊206設置於基底200之第一周邊區上(例如，基底200左側之周邊區)，且其他的複數個導電墊206設置於基底200之第二周邊區上(例如，基底200右側之周邊區)。第一周邊區上所設置之導電墊 206係與第二周邊區上所設置之導電墊206彼此不對稱。此外，露出第一周邊區上之導電墊206之開口208c亦與露出第二周邊區上之導電墊206之開口208c彼此不對稱。此外，在此實施例中，不同的開口208c之側壁與基底200之側面所夾角度不完全相同。不同開口208c之側壁與導電墊206之邊緣所夾角度亦不完全相同。
第10A-10B圖顯示根據本發明一實施例之晶片封裝體的製程上視圖。第11A-11F圖顯示相應於第10圖實施例之製程剖面圖。第12A-12C圖顯示相應於第10圖實施例之製程立體圖。在第10-12圖之實施例中，相同或相似之標號將用以標示相同或相似之元件。
如第11A圖所示，在一實施例中，提供類似於第2A圖所示之結構。接著，如第11B圖所示，可例如透過微影及蝕刻製程移除部分的基底200以形成自基底200之表面200b朝表面200a延伸之複數個開口208。接著，還可進一步移除部分的介電層204a而露出導電墊206。在一實施例中，開口208可分別露出對應的導電墊206及密封環結構207。在一實施例中，可選擇性例如透過微影及蝕刻製程移除部分的基底200以形成自基底200之表面200b朝表面200a延伸之複數個凹陷208’(其例如為溝槽)。凹陷208’可與上述開口208相連通。在一實施例中，開口208與凹陷208’可於相同的圖案化製程中形成。
第10A圖及第12A圖分別顯示相應於第11B圖之結構的上視圖及立體圖。如第10A及12A圖所示，在一實施例中，這些開口208分別由對應的導電墊206延伸進入對應 的預定切割道SC之中而與所形成之凹陷208’相連通，並可進一步朝預定切割道SC另一側之導電墊206延伸以露出另一側之導電墊206。即，開口208可橫跨預定切割道SC而與凹陷208’相連通，並延伸至另一晶粒區域中之導電墊206以露出相鄰兩晶粒區域的導電墊206。在一實施例中，開口208之一寬度小於或等於導電墊206之寬度。由於開口208自導電墊206延伸進入預定切割道SC而與凹陷208’連通，且延伸至另一側之導電墊206，開口(包含開口208及凹陷208’)之深寬比可因而降低，有助於後續將形成於開口中沉積各種材料層。
接著，如第11C圖所示，可於基底200之表面200b上形成絕緣層210，其可延伸至開口208之內。接著，可透過微影及蝕刻製程移除開口208底部上之部分的絕緣層210而露出導電墊206。在一實施例中，絕緣層210較佳仍完全覆蓋密封環結構207以避免後續形成之線路層接觸密封環結構207而造成短路。
如第11D圖所示，接著於基底200之表面200b上的絕緣層210之上形成複數個線路層212。每一線路層212可自基底200之表面200b延伸進入對應的開口208而電性接觸對應的導電墊206。
第12B圖顯示對應於第11D圖之結構的立體圖。如第11D圖與第12B圖所示，複數個線路層212自基底200之表面200b上的絕緣層210之上分別延伸進入對應的開口208而電性接觸對應的開口208下方的對應的導電墊206。在一實施例中，每一線路層212皆不延伸進入預定切割道 SC之中或是與預定切割道SC相隔有一距離。如此，在後續沿著這些預定切割道SC進行切割製程時，切割刀片將不會碰觸到線路層212而造成線路層212受損或脫層。此外，線路層212與密封環結構207之間隔有絕緣層210線路層212與密封環結構207之間隔有絕緣層210，因而這些線路層212彼此之間不會發生短路。在此實施例中，由於開口208橫跨預定切割道SC並與溝槽208’連通而具有較大的口徑，因此於開口208中形成絕緣層或導電層將更為容易。
接著，如第11E圖所示，於基底200之表面200b上形成保護層214。保護層214可覆蓋基底200、線路層212、開口208及凹陷208’。接著，可將保護層214圖案化使之具有露出部分線路層212之開口。在一實施例中，亦可透過保護層214之圖案化製程而使保護層214不延伸進入預定切割道SC中(未顯示)。接著，可於露出的線路層212上形成導電凸塊216，其例如可為銲球。
接著，可沿著預定切割道SC進行切割製程以形成彼此分離之複數個晶片封裝體。第11F圖顯示其中一晶片封裝體的剖面圖，而第10B圖及第12C圖分別顯示相應於第11F圖之結構的上視圖及立體圖。在切割製程之後，開口208之一部分成為晶片封裝體之基底的側面200c上之開口208c，如第10B或12C圖所示。
如第11F、10B、及12C圖所示，此實施例所得之晶片封裝體可大抵相似於第2F、3B、及4C圖所示實施例中之晶片封裝體。在一實施例中，開口208c露出對應的導電墊 206，且沿著與基底200之側面200c交叉之一方向朝基底200之側面200c延伸而超出導電墊206的範圍。在一實施例中，開口208c係延伸至基底200之側面200c，如第12C圖所示。
第13A-13B圖顯示根據本發明一實施例之晶片封裝體的製程上視圖。第14A-14G圖顯示相應於第13圖實施例之製程剖面圖。第15A-15C圖顯示相應於第13圖實施例之製程立體圖。在第13-15圖之實施例中，相同或相似之標號將用以標示相同或相似之元件。
如第14A圖所示，在一實施例中，提供類似於第2A圖所示之結構。接著，如第14B圖所示，可例如透過微影及蝕刻製程移除部分的基底200以形成自基底200之表面200b朝表面200a延伸之複數個開口208。在此實施例中，開口208之口徑係沿著基底200之表面200b朝導電墊206之方向遞增。在一實施例中，可透過對蝕刻製程進行調整而形成如第14B圖所示之開口208。接著，還可進一步移除部分的介電層204a而露出導電墊206。
此外，請參閱第13A及13B圖，在此實施例中，設置於介電層204中之密封環結構207包括複數個密封環，其分別沿著預定切割道SC邊緣設置，但不與開口208重疊。即，開口208並不會露出密封環結構207。密封環結構位於開口208在介電層204之投影區域之外。在一實施例中，密封環結構為不連續的。
在一實施例中，可選擇性例如透過微影及蝕刻製程移除部分的基底200以形成自基底200之表面200b朝表面 200a延伸之複數個凹陷208’(其例如為溝槽)。凹陷208’可與上述開口208相連通。在一實施例中，開口208與凹陷208’可於相同的圖案化製程中形成。在一實施例中，凹陷208’之口徑係由基底200之表面200b朝導電墊206之方向遞增。
第13A圖及第15A圖分別顯示相應於第14B圖之結構的上視圖及立體圖。如第13A及15A圖所示，在一實施例中，這些開口208分別由對應的導電墊206延伸進入對應的預定切割道SC之中而與所形成之凹陷208’相連通，並可進一步朝預定切割道SC另一側之導電墊206延伸以露出另一側之導電墊206。即，開口208可橫跨預定切割道SC而與凹陷208’相連通，並延伸至另一晶粒區域中之導電墊206以露出相鄰兩晶粒區域的導電墊206。在一實施例中，開口208之一寬度小於或等於導電墊206之寬度。開口208因自導電墊206延伸進入預定切割道SC而與凹陷208’連通，且延伸至另一側之導電墊206，開口208之深寬比可因而降低，有助於後續於開口208中沉積各種材料層。
接著，如第14C圖所示，可於基底200之表面200b上形成絕緣層210，其可延伸至開口208之內。在一實施例中，開口208之口徑沿著表面200b朝導電墊206之方向遞增，且所形成之絕緣層210在開口208之側壁上的厚度可沿著表面200b朝導電墊206之方向遞減。這可能是因為開口208接近表面200b的部分具有較小的口徑，因此用以形成絕緣層210之絕緣材料會被基底200阻擋而不容易進 入開口208之中，因而使得絕緣層210在開口208之側壁上的厚度隨著深入開口208內部之方向遞減。
接著，如第14D圖所示，在一實施例中，可透過蝕刻製程移除開口208底部上之部分的絕緣層210而形成露出導電墊206之圖案化絕緣層210’。在一實施例中，可在不使用圖案化遮罩層的情形下，直接以基底200之表面200b上之絕緣層為罩幕對開口208底部上之絕緣層210進行蝕刻製程以形成圖案化絕緣層210’，其中蝕刻製程例如是(但不限於)乾式蝕刻製程。在一實施例中，當開口208之底部上的較薄絕緣層210被蝕刻移除時，開口208之側壁上的絕緣層僅變薄且仍部分保留於開口208之側壁上以作為圖案化絕緣層210’之一部分。另由於表面200b上之絕緣層210的厚度較厚，因此當開口208之底部上的絕緣層210被移除而使導電墊206露出時，基底200之表面200b上之絕緣層僅變薄且仍保留於基底200之表面200b上以作為圖案化絕緣層210’之一部分。如第14D圖所示，在一實施例中，圖案化絕緣層210’延伸於開口208之側壁上的部分之厚度可沿著表面200b朝導電墊206之方向遞減。
在一實施例中，由於圖案化絕緣層210’的形成過程中不採用圖案化遮罩，開口208底部上之絕緣層將大抵被移除。在此情形下，較佳採用具有特殊密封環結構設計之結構以避免密封環結構於開口208中露出。例如，在一實施例中，可採用具有如第13A圖所示之密封環結構207。如此，後續於開口208中形成線路層時，將可避免線路層接觸密封環結構而造成短路。然應注意的是，本發明實施例 不限於此。在其他實施例中，開口208可露出密封環結構。在此情形下，可透過對線路層之圖案化製程的控制而避免線路層接觸所露出之密封環結構。
接著，如第14E圖所示，於基底200之表面200b上的絕緣層210之上形成複數個線路層212。每一線路層212可自基底200之表面200b延伸進入對應的開口208而電性接觸對應的導電墊206。
第15B圖顯示對應於第14E圖之結構的立體圖。如第14E圖與第15B圖所示，複數個線路層212自基底200之表面200b上的絕緣層210’之上分別延伸進入對應的開口208而電性接觸對應的開口208下方的對應的導電墊206。在一實施例中，每一線路層212皆不延伸進入預定切割道SC之中或是與預定切割道SC相隔有一距離。如此，在後續沿著這些預定切割道SC進行切割製程時，切割刀片將不會碰觸到線路層212而造成線路層212受損或脫層。
此外，如第14E圖及15B圖所示，開口208不露出密封環結構207。形成於開口208中之線路層212不與密封環結構207接觸，因而這些線路層212彼此之間不會發生短路。在此實施例中，由於開口208橫跨預定切割道SC並與溝槽208’連通而具有較大的口徑，因此於開口208中形成絕緣層或導電層將更為容易。此外，在此實施例中，可直接以蝕刻製程形成出圖案化絕緣層210’，可省去曝光顯影、及移除圖案化遮罩層等製程，可節省製程時間與成本。
接著，如第14F圖所示，於基底200之表面200b上形 成保護層214。保護層214可覆蓋基底200、線路層212、及開口208。接著，可將保護層214圖案化使之具有露出部分線路層212之開口。接著，可於露出的線路層212上形成導電凸塊216，其例如可為銲球。
接著，可沿著預定切割道SC進行切割製程以形成彼此分離之複數個晶片封裝體。第14G圖顯示其中一晶片封裝體的剖面圖，而第13B圖及第15C圖分別顯示相應於第14G圖之結構的上視圖及立體圖。在切割製程之後，開口208之一部分成為晶片封裝體之基底的側面200c上之開口208c，如第13B或15C圖所示。
如第14G、13B、及15C圖所示，此實施例所得之晶片封裝體可大抵相似於第2F、3B、及4C圖所示實施例中之晶片封裝體，其中主要區別之一在於開口208c之口徑係沿著表面200b朝導電墊206之方向遞增。在一實施例中，開口208c露出對應的導電墊206，且沿著與基底200之側面200c交叉之一方向朝基底200之側面200c延伸而超出導電墊206。在一實施例中，開口208c係延伸至基底200之側面200c，如第15C圖所示。
第16A-16F圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。第17A-17C圖顯示相應於第16圖實施例之製程立體圖。在第16-17圖之實施例中，相同或相似之標號將用以標示相同或相似之元件。
如第16A圖所示，在一實施例中，提供類似於第2A圖所示之基底200。在一實施例中，基底200中可形成有元件區202。元件區202可包括光電元件、微機電系統、 微流體系統、利用熱、光線及壓力等物理量變化來測量的物理感測器、或功率金氧半場效電晶體模組等。基底200之表面200a上可設置有介電層204a、204、導電墊206、及密封環結構207。複數個預定切割道SC將基底200劃分成複數個晶粒區域。在後續封裝製程及沿著預定切割道SC進行之切割製程之後，每一晶粒區域將成為所形成晶片封裝體中之晶片。
在此實施例中，介電層204之上未設置有間隔層、微透鏡、及蓋層。在一實施例中，可選擇性於基底200之表面200a上之介電層204之上設置承載基底300。在一實施例中，承載基底300為易於在後續製程中去除之基底。承載基底300例如可包括矽基底、玻璃基底、陶瓷基底、高分子基底、或前述之組合。承載基底300可透過黏著層(未顯示)而接合於介電層204。在一實施例中，黏著層可輕易移除而使承載基底300亦隨之自基底200之表面200a移除。例如，所採用之黏著層可在照射特定光線、浸泡特定溶液、或維持於特定溫度時失去黏性而使承載基底300易於移除。在另一實施例中，可不設置承載基底300而直接進行後續封裝製程。在此情形下，可例如將UV膠帶黏著於基底200或介電層204上以固定基底200而使後續製程之進行順利。
接著，如第16B圖所示，可例如透過微影及蝕刻製程移除部分的基底200以形成自基底200之表面200b朝表面200a延伸之複數個開口208。接著，還可進一步移除部分的介電層204a而露出導電墊206。在一實施例中，開口208 可分別露出對應的導電墊206及密封環結構207。
在一實施例中，可選擇性例如透過微影及蝕刻製程移除部分的基底200以形成自基底200之表面200b朝表面200a延伸之複數個凹陷208’(其例如為溝槽)。凹陷208’可與上述開口208相連通。在一實施例中，開口208與凹陷208’可於相同的圖案化製程中形成。
第17A圖顯示相應於第16B圖之結構的立體圖。如第17A及16B圖所示，在一實施例中，這些開口208分別由對應的導電墊206延伸進入對應的預定切割道SC之中而與所形成之凹陷208’相連通，並可進一步朝預定切割道SC另一側之導電墊206延伸，並露出另一側之導電墊206。即，開口208可橫跨預定切割道SC而與凹陷208’相連通，並延伸至另一晶粒區域中之導電墊206以露出相鄰兩晶粒區域的導電墊206。
接著，如第16C圖所示，可於基底200之表面200b上形成絕緣層210，其可延伸至開口208之內。接著，可透過微影及蝕刻製程移除開口208底部上之部分的絕緣層210而露出導電墊206。在一實施例中，絕緣層210較佳仍完全覆蓋密封環結構207以避免後續形成之線路層接觸密封環結構207而造成短路。
如第16D圖所示，接著於基底200之表面200b上的絕緣層210之上形成複數個線路層212。每一線路層212可自基底200之表面200b延伸進入對應的開口208而電性接觸對應的導電墊206。
第17B圖顯示對應於第16D圖之結構的立體圖。如第 16D圖與第17B圖所示，複數個線路層212自基底200之表面200b上的絕緣層210之上分別延伸進入對應的開口208而電性接觸對應的開口208下方的對應的導電墊206。在一實施例中，每一線路層212皆不延伸進入預定切割道SC之中或是與預定切割道SC相隔有一距離。如此，在後續沿著這些預定切割道SC進行切割製程時，切割刀片將不會碰觸到線路層212而造成線路層212受損或脫層。此外，線路層212與密封環結構207之間隔有絕緣層210，因而這些線路層212彼此之間不會發生短路。在此實施例中，由於開口208橫跨預定切割道SC並與溝槽208’連通而具有較大的口徑，因此於開口208中形成絕緣層或導電層將更為容易。
接著，如第16E圖所示，於基底200之表面200b上形成保護層214。保護層214可覆蓋基底200、線路層212、及開口208。接著，可將保護層214圖案化使之具有露出部分線路層212之開口。接著，可於露出的線路層212上形成導電凸塊216，其例如可為銲球。
接著，可沿著預定切割道SC進行切割製程以形成彼此分離之複數個晶片封裝體。第16F圖顯示其中一晶片封裝體的剖面圖，而第17C圖顯示相應於第16F圖之結構的立體圖。在另一實施例中，晶片封裝體之保護層214之邊緣亦可不與晶片及/或介電層204之邊緣共平面而隔有距離d(未顯示)。在切割製程之後，開口208之一部分成為晶片封裝體之基底的側面200c上之開口208c。
如第16F及17C圖所示，此實施例所得之晶片封裝體 可大抵相似於第2F、3B、及4C圖所示實施例中之晶片封裝體，其中主要區別在於此實施例不具有間隔層、蓋層、及微透鏡。在一實施例中，開口208c露出對應的導電墊206，且沿著與基底200之側面200c交叉之一方向朝基底200之側面200c延伸而超出導電墊206。在一實施例中，開口208c係延伸至基底200之側面200c，如第17C圖所示。
此外，在一實施例中，晶片封裝體可具有承載基底300或不具有承載基底300。在一實施例中，承載基底300可於切割製程進行之前移除。或者，在另一實施例中，介電層204上不曾設置承載基底。
第18A-18B圖顯示根據本發明一實施例之晶片封裝體的製程上視圖。第19A-19F圖顯示相應於第18圖實施例之製程剖面圖。第20A-20C圖顯示相應於第18圖實施例之製程立體圖。在第18-20圖之實施例中，相同或相似之標號將用以標示相同或相似之元件。
如第19A圖所示，在一實施例中，提供類似於第2A圖所示之結構。接著，如第19B圖所示，可例如透過微影及蝕刻製程移除部分的基底200以形成自基底200之表面200b朝表面200a延伸之複數個凹陷209。凹陷209可例如為溝槽，其可重疊於預定切割道SC。在一實施例中，凹陷209底部為大抵平坦之基底200。
如第19B圖所示，在形成凹陷209之後，可接著例如透過微影及蝕刻製程移除部分的基底200以形成自凹陷209之底部朝表面200a延伸之複數個開口208。由於開口 208係形成自凹陷209底部處之基底200的表面，所形成之開口208的深度較淺而具有較低的深寬比，有利於後續製程之進行。
接著，還可進一步移除部分的介電層204a而露出導電墊206。在一實施例中，開口208可分別露出對應的導電墊206及密封環結構207。在一實施例中，可選擇性例如透過微影及蝕刻製程移除部分的基底200以形成自基底200之表面200b朝表面200a延伸之複數個凹陷208’(其例如為溝槽)。凹陷208’可與上述開口208相連通。在一實施例中，開口208與凹陷208’可於相同的圖案化製程中形成。
第18A圖及第20A圖分別顯示相應於第19B圖之結構的上視圖及立體圖。如第18A及20A圖所示，在一實施例中，這些開口208分別由對應的導電墊206延伸進入對應的預定切割道SC之中而與所形成之凹陷208’相連通，並可進一步朝預定切割道SC另一側之導電墊206延伸以露出另一側之導電墊206。即，開口208可橫跨預定切割道SC而與凹陷208’相連通，並延伸至另一晶粒區域中之導電墊206以露出相鄰兩晶粒區域的導電墊206。此外，這些開口208還與凹陷209相連通，可使後續的材料層(例如，絕緣層及線路層)沉積更為容易。
接著，如第19C圖所示，可於基底200之表面200b上形成絕緣層210，其可延伸於凹陷209及開口208之側壁上。接著，可透過微影及蝕刻製程移除開口208底部上之部分的絕緣層210而露出導電墊206。在一實施例中， 絕緣層210較佳仍完全覆蓋密封環結構207以避免後續形成之線路層接觸密封環結構207而造成短路。
如第19D圖所示，接著於基底200之表面200b上的絕緣層210之上形成複數個線路層212。每一線路層212可自基底200之表面200b延伸進入對應的開口208而電性接觸對應的導電墊206。
第20B圖顯示對應於第19D圖之結構的立體圖。如第19D圖與第20B圖所示，複數個線路層212自基底200之表面200b上的絕緣層210之上延伸進入凹陷209，並分別進一步延伸進入對應的開口208而電性接觸對應的開口208下方的對應的導電墊206。在一實施例中，每一線路層212皆不延伸進入預定切割道SC之中或是與預定切割道SC相隔有一距離。如此，在後續沿著這些預定切割道SC進行切割製程時，切割刀片將不會碰觸到線路層212而造成線路層212受損或脫層。此外，線路層212與密封環結構207之間隔有絕緣層210，因而這些線路層212彼此之間不會發生短路。在此實施例中，由於開口208連通凹陷209，且橫跨預定切割道SC並與溝槽208’連通而具有較大的口徑，因此於開口208中形成絕緣層或導電層將更為容易。
接著，如第19E圖所示，於基底200之表面200b上形成保護層214。保護層214可覆蓋基底200、線路層212、及開口208。接著，可將保護層214圖案化使之具有露出部分線路層212之開口。。接著，可於露出的線路層212上形成導電凸塊216，其例如可為銲球。
接著，可沿著預定切割道SC進行切割製程以形成彼此分離之複數個晶片封裝體。第19F圖顯示其中一晶片封裝體的剖面圖，而第18B圖及第20C圖分別顯示相應於第19F圖之結構的上視圖及立體圖。在一實施例中，晶片封裝體之保護層214之邊緣可選擇不與晶片及/或介電層204之邊緣共平面而隔有距離(未顯示)。在切割製程之後，開口208之一部分成為晶片封裝體之基底的側面200c上之開口208c，凹陷209之一部分成為晶片封裝體之基底的邊緣處之凹陷209a或209b，如第18B或20C圖所示。
如第19F、18B、及20C圖所示，此實施例所得之晶片封裝體可大抵相似於第2F、3B、及4C圖所示實施例中之晶片封裝體，其中主要區別在於此實施例之晶片封裝體更包括凹陷209a及/或209b。在一實施例中，開口208c露出對應的導電墊206，且沿著與基底200之側面200c交叉之一方向朝基底200之側面200c延伸而超出導電墊206。在一實施例中，開口208c係延伸至基底200之側面200c，如第20C圖所示。
本發明實施例所述之封裝技術可有效減輕在晶片封裝體中形成電性連接至導電墊之線路的製程難度。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧晶片
100‧‧‧基底
100a、100b‧‧‧表面
102‧‧‧元件區
104‧‧‧介電層
106‧‧‧導電墊
108‧‧‧孔洞
110‧‧‧絕緣層
112‧‧‧線路層
114‧‧‧保護層
116‧‧‧導電凸塊
200‧‧‧基底
200a、200b‧‧‧表面
200c‧‧‧側面
202‧‧‧元件區
204、204a‧‧‧介電層
205‧‧‧微透鏡
206‧‧‧導電墊
207‧‧‧密封環結構
208、208c‧‧‧開口
208a、208b‧‧‧開口端
208’、209、209a、209b‧‧‧凹陷
210‧‧‧絕緣層
212‧‧‧線路層
214‧‧‧保護層
216‧‧‧導電凸塊
218‧‧‧間隔層
220‧‧‧蓋層
222‧‧‧空腔
300‧‧‧承載基底
d‧‧‧距離
L1、L2‧‧‧長度
W1、W2‧‧‧寬度
SC‧‧‧切割道
第1A顯示本案發明人所知之一種晶片封裝體的剖面圖。
第1B顯示本案發明人所知之一種晶片的上視圖。
第2A-2F圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
第3A及3C圖分別顯示相應於第2B圖之結構的上視圖，其分別自基底之相反兩表面觀察。
第3B圖顯示相應於第2F圖之結構的上視圖。
第4A-4C圖顯示根據本發明一實施例之晶片封裝體的製程立體圖。
第5A-5B圖顯示根據本發明一實施例之晶片封裝體的製程上視圖。
第6A-6B圖顯示根據本發明一實施例之晶片封裝體的製程上視圖。
第7A-7F圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
第8A-8C圖顯示根據本發明一實施例之晶片封裝體的製程立體圖。
第9A-9B圖顯示根據本發明一實施例之晶片封裝體的製程上視圖。
第10A-10B圖顯示根據本發明一實施例之晶片封裝體的製程上視圖。
第11A-11F圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
第12A-12C圖顯示根據本發明一實施例之晶片封裝體的製程立體圖。
第13A-13B圖顯示根據本發明一實施例之晶片封裝體的製程上視圖。
第14A-14G圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
第15A-15C圖顯示根據本發明一實施例之晶片封裝體的製程立體圖。
第16A-16F圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
第17A-17C圖顯示根據本發明一實施例之晶片封裝體的製程立體圖。
第18A-18B圖顯示根據本發明一實施例之晶片封裝體的製程上視圖。
第19A-19F圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
第20A-20C圖顯示根據本發明一實施例之晶片封裝體的製程立體圖。
200‧‧‧基底
200a、200b‧‧‧表面
200c‧‧‧側面
202‧‧‧元件區
204、204a‧‧‧介電層
205‧‧‧微透鏡
206‧‧‧導電墊
207‧‧‧密封環結構
208c‧‧‧開口
210‧‧‧絕緣層
212‧‧‧線路層
214‧‧‧保護層
216‧‧‧導電凸塊
218‧‧‧間隔層
220‧‧‧蓋層
222‧‧‧空腔
d‧‧‧距離

Claims (41)

  1. 一種晶片封裝體，包括：一基底，具有一第一表面、相反之一第二表面及連接該第一表面及第二表面之一側面；一介電層，位於該基底之該第一表面上；複數個導電墊，至少包括一第一導電墊及一第二導電墊，位於該介電層中；複數個開口，自該基底之該第二表面朝該第一表面延伸，且分別露出對應的該些導電墊，其中該些開口中之至少一第一開口及該些開口中之與該第一開口相鄰之一第二開口，分別露出該第一導電墊及該第二導電墊，且係朝向該基底之該側面延伸而超出該第一導電墊及該第二導電墊；一密封環結構，設置於該介電層之中，其中該密封環結構包括分離的複數個密封環，分別沿著該基底之周邊設置，且位於該第一開口與該第二開口在該介電層上之投影區之外；以及一第一線路層及一第二線路層，位於該基底之該第二表面上，且延伸進入該第一開口及該第二開口而分別電性接觸該第一導電墊及該第二導電墊。
  2. 如申請專利範圍第1項所述之晶片封裝體，其中該第一開口及該第二開口分別介於該第一導電墊、該第二導電墊、及該基底之該側面之間。
  3. 如申請專利範圍第2項所述之晶片封裝體，其中該第一開口及該第二開口分別連通該基底之該側面。
  4. 如申請專利範圍第3項所述之晶片封裝體，其中該第一開口及該第二開口分別沿著與該基底之該側面平行的方向延伸，且分別未超出該第一導電墊及該第二導電墊。
  5. 如申請專利範圍第1項所述之晶片封裝體，其中該第一開口與該第二開口間隔有該基底。
  6. 如申請專利範圍第5項所述之晶片封裝體，其中該些導電墊與該基底之該側面之間相隔有一間距。
  7. 如申請專利範圍第1項所述之晶片封裝體，更包括一保護層，覆蓋該基底、該第一線路層、該第二線路層、該第一開口、及該第二開口。
  8. 如申請專利範圍第7項所述之晶片封裝體，其中該保護層相對於該基底之該側面內縮而與該基底之該側面相隔一間距。
  9. 如申請專利範圍第7項所述之晶片封裝體，更包括一第一導電凸塊及一第二導電凸塊，穿過該保護層而分別電性接觸該第一線路層及該第二線路層。
  10. 如申請專利範圍第1項所述之晶片封裝體，其中該第一開口及該第二開口於該第一表面處分別具有一開口端，該開口端之寬度小於或等於該第一導電墊之寬度。
  11. 如申請專利範圍第1項所述之晶片封裝體，其中該第一開口中之該第一線路層不與該基底之該側面共平面而隔有一距離。
  12. 如申請專利範圍第1項所述之晶片封裝體，其中該第一開口具有一長軸方向，直交於該基底之該側面。
  13. 如申請專利範圍第1項所述之晶片封裝體，其中 該第一開口之一側壁與該基底之該側面交叉，並與該基底之該側面夾有一角度，其中該角度小於90°。
  14. 如申請專利範圍第1項所述之晶片封裝體，其中該第一開口之口徑沿著該第二表面朝該第一表面之方向遞減。
  15. 如申請專利範圍第1項所述之晶片封裝體，更包括一密封環結構，設置於該介電層之中，且沿著該基底之周邊圍繞該些導電墊。
  16. 如申請專利範圍第1項所述之晶片封裝體，其中該第一開口之口徑沿著該第二表面朝該第一表面之方向遞增。
  17. 如申請專利範圍第1項所述之晶片封裝體，其中該第一線路層與該第一導電墊之間的接觸面與該基底之該側面隔有一間距。
  18. 如申請專利範圍第1項所述之晶片封裝體，更包括一第二基底，設置於該基底之該第一表面上的該介電層之上。
  19. 如申請專利範圍第1項所述之晶片封裝體，更包括一凹陷，自該基底之該第二表面朝該第一表面延伸，並與該第一開口及該第二開口連通。
  20. 一種晶片封裝體，包括：一基底，具有一第一表面及相反之一第二表面；一介電層，位於該基底之一第一表面上；複數個第一導電墊及複數個第二導電墊，位於該基底 與該介電層之間，且分別設置於該基底之一第一周邊區及一第二周邊區之上；複數個第一開口及複數個第二開口，自該基底之一第二表面朝該第一表面延伸，且分別露出該些第一導電墊及該些第二導電墊，其中各該些第一開口沿著與該基底之一第一側面交叉之一第一方向延伸而分別超出對應的該些第一導電墊，且各該些第二開口沿著與該基底之一第二側面交叉之一第二方向延伸而分別超出對應的該些第二導電墊；一密封環結構，設置於該介電層之中，其中該密封環結構包括分離的複數個密封環，分別沿著該基底之周邊設置，且位於該第一開口與該第二開口在該介電層上之投影區之外；以及複數個第一線路層及複數個第二線路層，位於該基底之該第二表面上，且延伸進入該些第一開口及該些第二開口而分別對應地電性接觸該些第一導電墊及該些第二導電墊。
  21. 如申請專利範圍第20項所述之晶片封裝體，其中該些第一導電墊與該些第二導電墊彼此不對稱設置。
  22. 如申請專利範圍第20項所述之晶片封裝體，其中該些第一開口與該些第二開口彼此不對稱設置。
  23. 一種晶片封裝體的形成方法，包括：提供一基底，該基底由複數個預定切割道劃分成複數個晶粒區域，其中一介電層形成於該基底之一第一表面上，且複數個導電墊及一密封環結構形成於該介電層之 中，該些導電墊沿著該些預定切割道排列；自該基底之一第二表面部分移除該基底以於該基底之中形成朝該第一表面延伸的複數個開口，其中該些開口分別對應地露出該些導電墊，且分別由對應的該些導電墊朝對應的該些預定切割道延伸，並超出對應的該些導電墊，其中該密封環結構包括分離的複數個密封環，分別沿著該基底之周邊設置，且位於該複數個開口在該介電層上之投影區之外；於該基底之該第二表面上形成一絕緣層，其中該絕緣層延伸進入該些開口之中而覆蓋該些導電墊；部分移除該絕緣層而露出該些導電墊；於該基底之該第二表面上的該絕緣層上形成複數個線路層，各該些線路層延伸進入對應的該些開口中而電性接觸對應的該些導電墊；以及沿著該些預定切割道進行切割製程以形成彼此分離之複數個晶片封裝體。
  24. 如申請專利範圍第23項所述之晶片封裝體的形成方法，其中至少部分的該些開口露出其中一該些預定切割道兩側之至少兩個該些導電墊。
  25. 如申請專利範圍第24項所述之晶片封裝體的形成方法，更包括自該基底之一第二表面部分移除該基底以於該基底之中形成朝該第一表面延伸的複數個凹陷，其中該些凹陷位於該些預定切割道之中，且與該些開口連通。
  26. 如申請專利範圍第25項所述之晶片封裝體的形成方法，在形成該些開口之前，更包括自該基底之一第二表 面部分移除該基底以於該基底之中形成朝該第一表面延伸的複數個第二凹陷，其中在形成該些開口之後，部分的該些開口與其中一該些第二凹陷連通。
  27. 如申請專利範圍第26項所述之晶片封裝體的形成方法，其中部分的該些開口自其中一該些第二凹陷之底部朝該第一表面延伸。
  28. 如申請專利範圍第23項所述之晶片封裝體的形成方法，在形成該些開口之前，更包括自該基底之一第二表面部分移除該基底以於該基底之中形成朝該第一表面延伸的複數個凹陷，其中在形成該些開口之後，部分的該些開口與其中一該些凹陷連通。
  29. 如申請專利範圍第23項所述之晶片封裝體的形成方法，其中至少部分的該些開口的側壁與對應的該些導電墊之邊緣相交且彼此垂直。
  30. 如申請專利範圍第23項所述之晶片封裝體的形成方法，其中至少部分的該些開口的側壁與對應的該些導電墊之邊緣相交且夾有一角度，其中該角度小於90°。
  31. 如申請專利範圍第23項所述之晶片封裝體的形成方法，其中其中一該些開口的口徑沿著朝向對應的該些導電墊之一方向遞增。
  32. 如申請專利範圍第31項所述之晶片封裝體的形成方法，其中部分移除該絕緣層之步驟係對該絕緣層進行一乾式蝕刻，且在形成該絕緣層之後與進行該乾式蝕刻之前，不於該絕緣層之上設置圖案化遮罩層。
  33. 如申請專利範圍第23項所述之晶片封裝體的形成 方法，更包括於該基底及該些線路層上形成一保護層。
  34. 如申請專利範圍第33項所述之晶片封裝體的形成方法，更包括：將該保護層圖案化而使部分的該些線路層露出；以及於露出的該些線路層上分別設置一導電凸塊。
  35. 如申請專利範圍第23項所述之晶片封裝體的形成方法，其中至少部分的該些導電墊不延伸進入該些預定切割道之中。
  36. 一種晶片封裝體，包括：一基底，具有一第一表面、相反之一第二表面、及延伸於該第一表面與該第二表面之間的一側表面；複數個導電墊，設置於該第一表面上；一密封環結構，設置於該第一表面上，其中該密封環結構包括分離的複數個密封環，分別沿著該基底之周邊設置；複數個溝槽開口，定義於該側表面上，自該第二表面朝該第一表面延伸，且露出該第一表面處之該些導電墊，其中該分離的複數個密封環位於該複數個溝槽開口在該第一表面上之投影區之外；以及一線路層，設置於該第二表面上，且延伸進入該溝槽開口以電性接觸該些導電墊。
  37. 如申請專利範圍第36項所述之晶片封裝體，其中該側表面定義出該基底之一邊緣，該邊緣超出該第一表面上之該些導電墊。
  38. 如申請專利範圍第36項所述之晶片封裝體，其中 該些導電墊不延伸至該側表面。
  39. 一種晶片封裝體的形成方法，包括：提供一基底，具有一第一表面及相反之一第二表面；於該基底上定義一晶片陣列；於該第一表面上形成複數個導電墊及一密封環結構，其中該密封環結構包括分離的複數個密封環，分別沿著該基底之周邊設置；於該晶片陣列中之相鄰晶片之間形成複數個開口，其中該些開口自該第二表面朝該第一表面延伸；於該第二表面上形成一線路層，該線路層延伸進入該些開口以電性接觸該些導電墊；以及切割該基底以分離晶片封裝體，切穿該些開口以於每一該些晶片封裝體之一側表面上定義出複數個溝槽開口，其中該些溝槽開口延伸於該第一表面與該第二表面之間，且露出由該第二表面延伸至該些導電墊之該線路層，其中該分離的複數個密封環位於該複數個溝槽開口在該第一表面上之投影區之外。
  40. 如申請專利範圍第39項所述之晶片封裝體的形成方法，其中複數個預定切割道定義於該基底之上，且該些開口重疊於該些預定切割道，該基底係沿該些預定切割道而切割，因而切穿該開口而於每一該些晶片封裝體之該側表面上定義出該些溝槽開口。
  41. 如申請專利範圍第40項所述之晶片封裝體的形成方法，其中該些開口具有一細長輪廓。
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