KR101585217B1 - 재배선 구조를 갖는 반도체 소자와 그것을 포함하는 반도체 패키지, 패키지 적층 구조, 반도체 모듈, 전자 회로 기판, 및 전자 시스템과 그 제조 방법들 - Google Patents

재배선 구조를 갖는 반도체 소자와 그것을 포함하는 반도체 패키지, 패키지 적층 구조, 반도체 모듈, 전자 회로 기판, 및 전자 시스템과 그 제조 방법들 Download PDF

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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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Abstract

재배선 구조를 갖는 반도체 소자와 그 반도체 소자를 포함하는 반도체 패키지, 패키지 적층 구조, 반도체 모듈, 전자 회로 기판 및 전자 시스템, 및 그 제조 방법들이 설명된다. 본 발명의 기술적 사상에 의한 반도체 소자는 내부에 반도체 회로들을 포함하는 반도체 칩, 상기 반도체 칩의 상부에 형성된 칩 패드들, 상기 반도체 칩 상에 형성된 보호층, 상기 보호층 상에 형성된 재배선 절연층, 및 상기 보호층과 상기 재배선 절연층을 수직으로 관통하여 상기 칩 패드와 전기적으로 각각 연결되는 재배선 비아 플러그들, 및 상기 재배선 절연층 내에 형성되고 상기 재배선 비아 플러그들과 각각 전기적으로 연결되는 재배선 배선들을 포함하는 재배선 구조를 포함하고, 상기 재배선 비아 플러그들과 상기 재배선 배선들은 동일한 상부 표면 높이를 갖고, 상기 적어도 하나의 재배선 비아 플러그와 상기 적어도 하나의 재배선 배선이 동일한 물질로 일체형으로 형성된다.
재배선 구조, 잉크젯, 그레이 포토마스크, 적층

Description

재배선 구조를 갖는 반도체 소자와 그것을 포함하는 반도체 패키지, 패키지 적층 구조, 반도체 모듈, 전자 회로 기판, 및 전자 시스템과 그 제조 방법들{Semiconductor Devices having a Redistribution Structure, and Semiconductor Packages, Package Stacked Structures, Semiconductor Modules, Electronic Circuit Boards and Electronic Systems including the Semiconductor Device and Methods of fabricating the Same}
본 발명은 반도체 소자와 그 반도체 소자를 포함하는 반도체 패키지, 패키지 적층 구조, 반도체 모듈 및 전자 시스템, 그리고 그 제조 방법들에 관한 것이다.
반도체 소자들은 일정한 표준 규격에 의해 제조된 반도체 칩을 다양한 반도체 소자, 다양한 반도체 패키지, 반도체 모듈, 및/또는 전자 시스템에 적용시키기 위하여 다양한 재배선 구조를 포함하고 있다.
본 발명이 해결하고자 하는 과제는 재배선 구조를 포함하는 반도체 소자를 제공함에 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 반도체 소자를 포함하는 반도체 패키지를 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 반도체 소자를 포함하는 패키지 적층 구조를 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 반도체 소자를 포함하는 반도체 모듈을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 반도체 소자를 포함하는 전자 회로 기판을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 반도체 소자를 포함하는 전자 시스템을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 반도체 소자를 제조하는 방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 반도체 소자를 포함하는 상기 반도체 패키지를 제조하는 방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 반도체 소자를 포함하는 패키지 적층 구조를 제조하는 방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 반도체 소자를 포함하는 반도체 모듈을 제조하는 방법을 제공함에 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자는, 내부에 반도체 회로들을 포함하는 반도체 칩, 상기 반도체 칩의 내부의 상부에 상부 표면의 일부가 노출되도록 형성되고, 적어도 상부 표면이 금속으로 형성된 칩 패드, 상기 반도체 칩의 상부 표면 및 상기 칩 패드의 상부 표면의 외곽의 일부를 덮으며, 상기 칩 패드의 중앙부를 노출시키는 하부 오프닝을 포함하는 제1 두께의 실리콘 질화물층, 상기 실리콘 질화물층 상에 상기 제1 두께보다 두꺼운 제2 두께로 형성되는 감광성 폴리이미드층을 포함하되, 상기 감광성 폴리이미드층은, 상기 하부 오프닝과 수직으로 정확하게 정렬되는 상부 오프닝, 및 상기 상부 오프닝과 동일한 수평 높이에 형성되되, 바닥면이 상기 상부 오프닝의 최하단부보다 높은 곳에 위치되는 리세스를 포함하고, 상기 리세스, 상기 상부 오프닝 및 상기 하부 오프닝을 충진하는 재배선 구조를 포함하고, 상기 재배선 구조는, 상기 하부 오프닝의 전부와 상기 상부 오프닝의 일부 내에 충진되고, 상기 칩 패드와 전기적으로 연결되는 재배선 비아 플러그, 상기 리세스의 일부 내에 충진되고 상기 재배선 비아 플러그와 일체형으로 형성되는 재배선 배선, 및 상기 리세스의 일부 내에 충진되고 상기 재배선과 일체형으로 형성되는 재배선 패드를 포함하고, 및 상기 재배선 비아 플러그, 상기 재배선 배선 및 상기 재배선 패드는 동일한 물질로 형성되고 동일한 상부 표면 높이를 가지며, 상기 재배선 구조의 상부 표면 높이는 상기 재배선 절연층의 상부 표면의 높이보다 낮으며, 상기 리세스는 평면도에서 선(line) 또는 바(bar) 형태의 그루브 모양으로 형성된다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 다른 반도체 소자는, 내부에 반도체 회로들을 포함하는 반도체 칩, 상기 반도체 칩의 상부에 형성된 칩 패드들, 상기 반도체 칩 상에 형성된 보호층, 상기 보호층 상에 형성된 재배선 절연층, 및 상기 보호층과 상기 재배선 절연층을 수직으로 관통하여 상기 칩 패드와 전기적으로 각각 연결되는 재배선 비아 플러그들, 및 상기 재배선 절연층 내에 형성되고 상기 재배선 비아 플러그들과 각각 전기적으로 연결되는 재배선 배선들을 포함하는 재배선 구조를 포함하고, 상기 재배선 비아 플러그들과 상기 재배선 배선들은 동일한 상부 표면 높이를 갖고, 상기 적어도 하나의 재배선 비아 플러그와 상기 적어도 하나의 재배선 배선이 동일한 물질로 일체형으로 형성된다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지는, 와이어 패드를 포함하는 패키지 기판, 상기 패키지 기판 상에 배치된 반도체 소자를 포함하고, 상기 반도체 소자는, 내부에 반도체 회로들을 포함하는 반도체 칩, 상기 반도체 칩의 상부에 형성된 칩 패드들, 상기 반도체 칩 상에 형성된 보호층, 상기 보호층 상에 형성된 재배선 절연층, 및 상기 보호층과 상기 재배선 절연층을 수직으로 관통하여 상기 칩 패드와 전기적으로 각각 연결되는 재배선 비아 플러그들, 및 상기 재배선 절연층 내에 형성되고 상기 재배선 비아 플러그들과 각각 전기적으로 연결되는 재배선 배선들을 포함하는 재배선 구조를 포함하고, 상기 재배선 비아 플러그들과 상기 재배선 배선들은 동일한 상부 표면 높이를 갖고, 상기 적어도 하나의 재배선 비아 플러그와 상기 적어도 하나의 재배선 배선이 동일한 물질로 일체형으로 형성되고, 및 상기 재배선 배선의 일부와 상기 와이어 패드를 전기적으로 연결하는 본딩 와이어를 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지는, 패키지 기판, 상기 패키지 기판의 상면에 적층된 다수 개의 반도체 칩들, 및 상기 패키지 기판의 하면에 배치된 다수 개의 솔더들을 포함하고, 상기 다수 개의 적층된 반도체 칩 중 적어도 두 개는, 내부에 형성된 반도체 회로, 상면에 형성된 칩 패드들, 상면에 형성된 보호층, 상기 보호층 상에 형성된 재배선 절연층, 및 상기 보호층과 상기 재배선 절연층을 수직으로 관통하여 상기 칩 패드와 전기적으로 각각 연결되는 재배선 비아 플러그들, 및 상기 재배선 절연층 내에 형성되고 상기 재배선 비아 플러그들과 각각 전기적으로 연결되는 재배선 배선들을 포함하는 재배선 구조를 포함하고, 상기 재배선 비아 플러그들과 상기 재배선 배선들은 동일한 상부 표면 높이를 갖고, 상기 적어도 하나의 재배선 비아 플러그와 상기 적어도 하나의 재배선 배선이 동일한 물질로 일체형으로 형성되고, 상기 재배선 배선의 일부와 상기 와이어 패드를 전기적으로 연결하는 본딩 와이어를 포함하고, 상기 반도체 칩을 수직으로 관통하는 관통 비아들 및 상기 관통 비아들 상에 넓은 면적으로 형성된 관통 비아 패드들을 포함하고, 상기 관통 비아들은 상기 관통 비아 패드들을 통하여 서로 수직으로 접촉되고, 상기 관통 비아들은 상기 두 반도체 칩들이 가진 재배선 구조와 각각 물리적, 전기적으로 연결되고, 상기 관통 비아들은 상기 재배선 배선을 수직으로 관통한다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 패키지 적층 구조는 서로 전기적으로 연결된 하부 패키지 및 상부 패키지를 포함하고, 상기 하부 패키지 및 상부 패키지는, 각각, 와이어 패드들을 포함하는 하부 패키지 기판 및 상부 패키지 기판, 상기 하부 패키지 기판 및 상기 상부 패키지 기판 상에 각각 적층되고 본딩 패드들을 포함하는 다수 개의 반도체 칩들, 및 상기 본딩 패드들과 상기 와이어 패드들을 전기적으로 연결하는 본딩 와이어들을 포함하고, 상기 하부 패키지에 적층된 다수 개의 반도체 칩들 중, 최상부에 위치된 반도체 칩은 상기 상부 패키지와 전기적으로 연결되는 재배선 구조를 포함하고, 상기 상부 패키지는 상기 상부 패키지 기판의 외부에 노출된 솔더 랜드들을 포함하고, 및 상기 하부 패키지의 최상부 반도체 칩의 재배선 구조와 상기 상부 패키지의 솔더 랜드들이 각각 전기적으로 연결되고, 상기 하부 패키지의 최상부 반도체 칩은, 내부에 반도체 회로들을 포함하는 반도체 칩, 상기 반도체 칩의 내부의 상부에 상부 표면의 일부가 노출되도록 형성되고, 적어도 상부 표면이 금속으로 형성된 칩 패드, 상기 반도체 칩의 상부 표면 및 상기 칩 패드의 상부 표면의 외곽의 일부를 덮으며, 상기 칩 패드의 중앙부를 노출시키는 하부 오프닝을 포함하는 제1 두께의 실리콘 질화물층, 상기 실리콘 질화물층 상에 상기 제1 두께보다 두꺼운 제2 두 께로 형성되는 감광성 폴리이미드층을 포함하되, 상기 감광성 폴리이미드층은, 상기 하부 오프닝과 수직으로 정확하게 정렬되는 상부 오프닝, 및 상기 상부 오프닝과 동일한 수평 높이에 형성되되, 바닥면이 상기 상부 오프닝의 최하단부보다 높은 곳에 위치되는 리세스를 포함하고, 상기 리세스, 상기 상부 오프닝 및 상기 하부 오프닝을 충진하는 재배선 구조를 포함하고, 상기 재배선 구조는, 상기 하부 오프닝의 전부와 상기 상부 오프닝의 일부 내에 충진되고, 상기 칩 패드와 전기적으로 연결되는 재배선 비아 플러그, 상기 리세스의 일부 내에 충진되고 상기 재배선 비아 플러그와 일체형으로 형성되는 재배선 배선, 및 상기 리세스의 일부 내에 충진되고 상기 재배선과 일체형으로 형성되는 재배선 패드를 포함하고, 및 상기 재배선 비아 플러그, 상기 재배선 배선 및 상기 재배선 패드는 동일한 물질로 형성되고 동일한 상부 표면 높이를 가지며, 상기 재배선 구조의 상부 표면 높이는 상기 재배선 절연층의 상부 표면의 높이보다 낮으며, 상기 리세스는 평면도에서 선(line) 또는 바(bar) 형태의 그루브 모양이다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 모듈은, 다수개의 접촉 단자들을 포함하는 모듈 기판, 상기 접촉 단자들과 각각 전기적으로 연결되고 상기 모듈 기판 상에 배치된 다수개의 반도체 소자를 포함하고, 상기 반도체 소자들 중 적어도 하나는, 내부에 반도체 회로들을 포함하는 반도체 칩, 상기 반도체 칩의 상부에 형성된 칩 패드들, 상기 반도체 칩 상에 형성된 보호층, 상기 보호층 상에 형성된 재배선 절연층, 및 상기 보호층과 상기 재배선 절연층을 수직으로 관통하여 상기 칩 패드와 전기적으로 각각 연결되 는 재배선 비아 플러그들, 및 상기 재배선 절연층 내에 형성되고 상기 재배선 비아 플러그들과 각각 전기적으로 연결되는 재배선 배선들을 포함하는 재배선 구조를 포함하고, 상기 재배선 비아 플러그들과 상기 재배선 배선들은 동일한 상부 표면 높이를 갖고, 상기 적어도 하나의 재배선 비아 플러그와 상기 적어도 하나의 재배선 배선이 동일한 물질로 일체형으로 형성되는 반도체 소자를 포함한다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 전자 회로 기판은, 회로 기판, 상기 회로 기판 상에 배치된 마이크로프로세서, 상기 마이크로프로세서와 통신하는 주 기억 회로 및 부 기억 회로, 상기 마이크로프로세서에 신호를 전송하는 입력 회로, 및 상기 마이크로프로세서에서 발생되는 전기적 신호를 수신하는 출력 회로를 포함하고, 상기 회로들 중 적어도 하나는, 내부에 반도체 회로들을 포함하는 반도체 칩, 상기 반도체 칩의 상부에 형성된 칩 패드들, 상기 반도체 칩 상에 형성된 보호층, 상기 보호층 상에 형성된 재배선 절연층, 및 상기 보호층과 상기 재배선 절연층을 수직으로 관통하여 상기 칩 패드와 전기적으로 각각 연결되는 재배선 비아 플러그들, 및 상기 재배선 절연층 내에 형성되고 상기 재배선 비아 플러그들과 각각 전기적으로 연결되는 재배선 배선들을 포함하는 재배선 구조를 포함하고, 상기 재배선 비아 플러그들과 상기 재배선 배선들은 동일한 상부 표면 높이를 갖고, 상기 적어도 하나의 재배선 비아 플러그와 상기 적어도 하나의 재배선 배선이 동일한 물질로 일체형으로 형성되는 반도체 소자를 포함한다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상 에 의한 전자 시스템은, 명령 신호 및 데이터를 처리하는 제어부, 상기 제어부로 전기적 신호를 전송하는 입력부, 상기 제어부로부터 전기적 수신하는 출력부, 및 상기 제어부와 통신하며 상기 제어부가 처리할 데이터 및 상기 제어부가 처리한 데이터를 저장하는 저장부를 포함하고, 상기 제어부, 입력부, 출력부, 및 저장부 중 적어도 어느 하나는, 내부에 반도체 회로들을 포함하는 반도체 칩, 상기 반도체 칩의 상부에 형성된 칩 패드들, 상기 반도체 칩 상에 형성된 보호층, 상기 보호층 상에 형성된 재배선 절연층, 및 상기 보호층과 상기 재배선 절연층을 수직으로 관통하여 상기 칩 패드와 전기적으로 각각 연결되는 재배선 비아 플러그들, 및 상기 재배선 절연층 내에 형성되고 상기 재배선 비아 플러그들과 각각 전기적으로 연결되는 재배선 배선들을 포함하는 재배선 구조를 포함하고, 상기 재배선 비아 플러그들과 상기 재배선 배선들은 동일한 상부 표면 높이를 갖고, 상기 적어도 하나의 재배선 비아 플러그와 상기 적어도 하나의 재배선 배선이 동일한 물질로 일체형으로 형성되는 반도체 소자를 포함한다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 내부에 반도체 회로들 및 칩 패드들을 포함하는 반도체 칩을 준비하되, 상기 칩 패드들은 상기 반도체 칩의 내부의 상부에 상부 표면의 일부가 노출되도록 형성되고, 적어도 상부 표면이 금속으로 형성되며, 상기 반도체 칩의 상부 표면 및 상기 칩 패드의 상부 표면을 덮는 제1 두께의 실리콘 질화물층을 형성하고, 상기 실리콘 질화물층 상에 상기 제1 두께보다 두꺼운 제2 두께의 감광성 폴리이미드층을 형성하고, 상기 칩 패드와 정렬되도록 상기 감광성 폴 리이미드를 패터닝하여 상기 실리콘 질화물의 상부 표면을 노출시키는 상부 오프닝을 형성하고, 동시에 상기 상부 오프닝과 연결되고 바닥면이 상기 감광성 폴리이미드의 중간에 위치하는 리세스를 형성하되, 상기 상부 오프닝과 상기 리세스는 그레이 포토마스크를 이용하여 형성되되, 상기 그레이 포토마스크는 광 투과율이 서로 다른 적어도 3개의 영역을 가지며, 상기 상부 오프닝은 상기 그레이 포토마스크의 제1 영역을 투과한 빛에 의해 패터닝되고, 상기 리세스는 상기 그레이 포토마스크의 상기 제2 영역을 투과한 빛에 의해 패터닝되고, 상기 상부 오프닝에 의해 노출된 상기 보호층을 패터닝하여 상기 칩 패드들의 상부 표면을 노출시키는 하부 오프닝을 형성하고, 상기 하부 오프닝, 상기 상부 오프닝 및 상기 리세스를 충분히 충진하는 전도성 물질을 잉크젯 방법을 이용하여 형성하고, 및 상기 전도성 물질에 열을 가하여 경화시키는 것을 포함하고, 상기 경화되지 않은 전도성 물질의 상부 표면은 상기 감광성 폴리이미드층의 상부 표면의 높이보다 높게 형성되고, 상기 경화된 전도성 물질의 상부 표면은 상기 감광성 폴리 이미드층의 상부 표면의 높이보다 낮게 형성되고, 상기 리세스는 평면도에서 바(bar) 형태의 그루브 모양으로 형성되는 것을 포함한다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지의 제조 방법은, 상부 표면의 일부가 노출된 다수 개의 전도성 칩 패드들을 포함하는 반도체 칩을 준비하고, 상기 반도체 칩의 상부 표면에 제1 두께의 절연성 보호층을 형성하고, 상기 보호층 상에 상기 제1 두께보다 두꺼운 제2 두께의 재배선 절연층을 형성하고, 상기 재배선 절연층 내에, 바닥면이 상기 재배선 절연층의 중간에 위치되는 리세스 및 상기 보호층의 상부 표면의 일부를 노출시키는 상부 오프닝을 동시에 형성하고, 상기 상부 오프닝에 의해 노출된 상기 보호층을 패터닝하여 상기 칩 패드들의 상부 표면의 일부를 노출시키는 하부 오프닝을 형성하고, 및 상기 하부 오프닝, 상기 상부 오프닝, 및 상기 리세스 내에 전도성 물질을 채워 재배선 구조를 형성하는 것을 포함한다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지의 제조 방법은, 와이어 패드를 포함하는 패키지 기판 상에 반도체 소자를 배치하되, 상기 반도체 소자는, 상부 표면의 일부가 노출된 다수 개의 전도성 칩 패드들을 포함하는 반도체 칩을 준비하고, 상기 반도체 칩의 상부 표면에 제1 두께의 절연성 보호층을 형성하고, 상기 보호층 상에 상기 제1 두께보다 두꺼운 제2 두께의 재배선 절연층을 형성하고, 상기 재배선 절연층 내에, 바닥면이 상기 재배선 절연층의 중간에 위치되는 리세스 및 상기 보호층의 상부 표면의 일부를 노출시키는 상부 오프닝을 동시에 형성하고, 상기 상부 오프닝에 의해 노출된 상기 보호층을 패터닝하여 상기 칩 패드들의 상부 표면의 일부를 노출시키는 하부 오프닝을 형성하고, 및 상기 하부 오프닝, 상기 상부 오프닝, 및 상기 리세스 내에 전도성 물질을 채워 재배선 구조를 형성하는 것을 포함하는 공정들에 의해 형성되고, 및 상기 재배선 배선의 일부와 상기 와이어 패드를 본딩 와이어를 이용하여 전기적으로 연결하는 것을 포함한다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 모듈의 제조 방법은, 다수개의 접촉 단자들을 포함하는 모듈 기판 상에 다수 개의 반도체 소자들을 배치하되, 상기 반도체 소자들 중 적어도 하나는, 상부 표면의 일부가 노출된 다수 개의 전도성 칩 패드들을 포함하는 반도체 칩을 준비하고, 상기 반도체 칩의 상부 표면에 제1 두께의 절연성 보호층을 형성하고, 상기 보호층 상에 상기 제1 두께보다 두꺼운 제2 두께의 재배선 절연층을 형성하고, 상기 재배선 절연층 내에, 바닥면이 상기 재배선 절연층의 중간에 위치되는 리세스 및 상기 보호층의 상부 표면의 일부를 노출시키는 상부 오프닝을 동시에 형성하고, 상기 상부 오프닝에 의해 노출된 상기 보호층을 패터닝하여 상기 칩 패드들의 상부 표면의 일부를 노출시키는 하부 오프닝을 형성하고, 및 상기 하부 오프닝, 상기 상부 오프닝, 및 상기 리세스 내에 전도성 물질을 채워 재배선 구조를 형성하는 것을 포함하는 공정들에 의해 형성되고, 및 상기 반도체 소자와 상기 접촉 단자들을 전기적으로 연결하는 것을 포함한다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 전자 회로 기판의 제조 방법은, 회로 기판을 준비하고, 상기 회로 기판 상에 마이크로프로세서를 배치하고, 상기 회로 기판 상에 상기 마이크로프로세서와 통신하는 주 기억 회로 및 부 기억 회로를 배치하고, 상기 회로 기판 상에 상기 마이크로프로세서에 신호를 전송하는 입력 회로를 배치하고, 및 상기 회로 기판 상에 상기 마이크로프로세서에서 발생되는 전기적 신호를 수신하는 출력 회로를 배치하는 것을 포함하고, 상기 회로들 중 적어도 하나는, 상부 표면의 일부가 노출된 다수 개의 전도성 칩 패드들을 포함하는 반도체 칩을 준비하고, 상기 반도체 칩의 상부 표면에 제1 두께의 절연성 보호층을 형성하고, 상기 보호층 상에 상기 제1 두께 보다 두꺼운 제2 두께의 재배선 절연층을 형성하고, 상기 재배선 절연층 내에, 바닥면이 상기 재배선 절연층의 중간에 위치되는 리세스 및 상기 보호층의 상부 표면의 일부를 노출시키는 상부 오프닝을 동시에 형성하고, 상기 상부 오프닝에 의해 노출된 상기 보호층을 패터닝하여 상기 칩 패드들의 상부 표면의 일부를 노출시키는 하부 오프닝을 형성하고, 및 상기 하부 오프닝, 상기 상부 오프닝, 및 상기 리세스 내에 전도성 물질을 채워 재배선 구조를 형성하는 것을 포함하는 공정들에 의해 형성된 반도체 소자를 포함한다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 전자 시스템의 제조 방법은, 명령 신호 및 데이터를 처리하는 제어부를 설치하고, 상기 제어부로 전기적 신호를 전송하는 입력부를 설치하고, 상기 제어부로부터 전기적 신호를 수신하는 출력부를 설치하고, 및 상기 제어부와 통신하며 상기 제어부가 처리할 데이터 및 상기 제어부가 처리한 데이터를 저장하는 저장부를 설치하는 것을 포함하고, 상기 제어부, 입력부, 출력부, 및 저장부 중 적어도 어느 하나는, 상부 표면의 일부가 노출된 다수 개의 전도성 칩 패드들을 포함하는 반도체 칩을 준비하고, 상기 반도체 칩의 상부 표면에 제1 두께의 절연성 보호층을 형성하고, 상기 보호층 상에 상기 제1 두께보다 두꺼운 제2 두께의 재배선 절연층을 형성하고, 상기 재배선 절연층 내에, 바닥면이 상기 재배선 절연층의 중간에 위치되는 리세스 및 상기 보호층의 상부 표면의 일부를 노출시키는 상부 오프닝을 동시에 형성하고, 상기 상부 오프닝에 의해 노출된 상기 보호층을 패터닝하여 상기 칩 패드들의 상부 표면의 일부를 노출시키는 하부 오프닝을 형성하고, 및 상기 하부 오프닝, 상기 상부 오프닝, 및 상기 리세스 내에 전도성 물질을 채워 재배선 구조를 형성하는 것을 포함하는 공정들에 의해 형성된 반도체 소자를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명의 실시예들에 의한 반도체 소자, 반도체 패키지, 패키지 적층 구조, 반도체 모듈, 전자 회로 기판 및 전자 시스템, 그리고 그 제조 방법들은 단순화된 공정을 이용하여 정확한 구조로 제조될 수 있으므로, 수율과 생산성이 높아지고, 단가가 낮아지며, 성능이 우수해진다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의 해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 명세서에서, 각 구성 요소들이 단수형으로 설명되더라도, 이것은 본 발명의 기술적 사상에 의한 구성 요소들이 적어도 하나라는 의미로 해석되어야 하며, 반드시 하나여야 한다는 의미로 한정적으로 해석되어서는 아니 된다. 반면에, 본 명세서에 각 구성 요소들이 복수형으로 설명되더라도, 적어도 하나인 경우를 포함하는 것으로 해석되어야 한다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 개략적인 평면도이고 도 1b는 도 1a의 I-I′의 종단면도이며, 도 1c는 도 1b의 부분 확대도이다. 도 1a, 1b 및 1c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100, semiconductor device)는, 반도체 칩(110), 상기 반도체 칩(110)의 상부(in upper portion of the semiconductor chip)에 배치된 칩 패드들(120, chip pads) 및 상기 반도체 칩(110)의 상면(on the surface of the semiconductor chip)에 배치된 재배선 구조들(130, redistribution structures)를 포함하고, 상기 재배선 구조들(130)은 상기 칩 패드들(120)의 상부에 형성된 전도성 재배선 비아 플러그들(131, redistribution via plugs) 및 전도성 재배선 배선들(135, redistribution interconnections)을 포함한다. 상기 재배선 구조들(130)은 상기 재배선 비아 플러그들(131)과 상기 재배선 배선들(135)을 통하여 전기적으로 연결된 재배선 패드들(133a, 133b, redistribution pads)를 더 포함할 수 있다. 도 1a에 도시된 칩 패드들(120) 및 재배선 패드들(133a, 133b)은 실제로는 형태가 보이지 않을 것이나, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 형태가 보이는 것처럼 실선으로 도시되었다. 도 1b에서, 상기 재배선 구조(130)와 상기 재배선 절연층(155)의 상부 표면이 동일한 높이로 형성된 것으로 도시되었다. 그러나, 이것은 예시적인 것이다. 상기 재배선 구조(130)의 상부 표면이 상기 재배선 절연층(155)의 상부 표면의 높이보다 높을 수도 낮을 수도 있다. 도 1c에서, 상기 재배선 구조들(130)이 생략되었다.
상기 반도체 칩(110)은 웨이퍼 상태를 의미할 수 있다. 즉, 상기 반도체 칩(110)은 반도체 제조 공정 중 하나인 쏘잉(sawing) 공정의 이전 또는 이후의 상태들을 모두 의미할 수 있다. 상기 반도체 칩(110)은 내부에 적어도 하나의 반도체 회로(145)를 포함할 수 있다. 상기 반도체 회로(145)는 신호 처리 회로, 신호 증폭 회로, 데이터 송수신 회로, 데이터 입출력 회로, 데이터 기억 회로, 및/또는 전원 공급 회로 들 중 적어도 하나 이상일 수 있다.
상기 칩 패드들(120)은 상기 반도체 칩(110)의 내부의 상부(in upper portion of the semiconductor device)에 배치될 수 있다. 상기 칩 패드들(120)의 상부 표면의 일부가 상기 반도체 칩(110)의 상부 표면 위로 노출될 수 있다. 상기 칩 패드들(120)은 상기 반도체 칩(110)의 상부 표면을 종방향 또는 횡방향으로 가로지르는 열(rows) 모양으로 배열될 수 있다. 도면에는 칩 패드들(120)이 하나의 열로 배치되는 것으로 도시되었으나, 이것은 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위한 것이다. 상기 칩 패드들(120)은 둘 이상의 열로 배치될 수도 있고, 상기 반도체 칩(110)의 외곽 4방향에 모두 배열될 수도 있다. 본 명세서에서 이러한 도면들이 제시되지 않아도, 본 발명의 기술적 사상이 상기 다양한 칩 패드들(120)의 배열 모양을 모두 포괄하는 것으로 이해되어야 한다. 상기 칩 패드들(110)은 상기 반도체 칩(110)의 내부에 포함된 상기 반도체 회로(145)와 전기적으로 연결될 수 있다. 상기 칩 패드들(120)은 상기 반도체 칩(110)의 내부에 형성된 칩 비아들(143)과 전기적으로 접촉 및/또는 연결될 수 있다. 상기 칩 비아들(143)은 상기 칩 패드들(120)과 상기 반도체 회로(145)를 전기적으로 연결할 수 있다. 이 경우, 상기 칩 비아들(143)은 상기 반도체 회로(145)와 직접 또는 간접적으로 접촉 또는 연결될 수 있다. 또는, 내부 배선들(147)이 상기 칩 비아들(143)과 상기 반도체 회로(145)를 전기적으로 연결할 수 있다. 본 발명의 기술적 사상을 응용한 실시예에서, 상기 칩 비아들(143)은 상기 반도체 칩(110)을 수직으로 관통할 수 있다. 상기 칩 비아들(143)은 상기 반도체 칩(110)을 수직으로 관통하여 상기 반도체 칩(110)의 다른 면(도면에서는 하부면)에 노출될 수 있다. 이 경우, 상기 칩 패드들(120)은 상기 반도체 칩(110)의 상부 표면의 중앙을 가로지르도록 배열될 수 있다. 상기 칩 패드들(120)은 그 전체 또는 상부 표면들이 금속 등의 전도성 물질로 형성될 수 있으며, 특히 알루미늄, 구리 또는 금으로 형성될 수 있다. 상기 칩 패드들(120)은 장방형(rectangle) 모양으로 형성될 수 있다. 상기 칩 비아들(143) 및 상기 내부 배선들(147)도 금속 등의 전도성 물질로 형성될 수 있으며, 특히 알루미늄, 구리 또는 금으로 형성될 수 있다. 상기 반도체 소자(100)는 상기 반도체 칩(110)의 상부 표면 상에 절연성 물질로 형성된 보호층(150) 및 상기 보호층(150) 상에 형성된 재배선 절연층(155)을 포함할 수 있다.
상기 보호층(150)은 실리콘 질화물로 형성될 수 있다. 상기 보호층(150)은 상기 반도체 칩(110)의 상부 표면에 직접적으로 형성될 수 있다. 이 경우, 상기 반도체 칩(110)의 상부 표면은 실리콘 산화물로 형성될 수 있다. 상기 보호층(150)은 상기 칩 패드들(120)의 표면의 일부를 노출시키고 다른 일부를 덮을 수 있다. 상기 칩 패드들(120)의 노출된 부위는 상기 칩 패드들(120)의 상부 표면의 중앙 부위일 수 있고 덮인 부위는 상기 칩 패드들(120)의 상부 표면의 외곽 부위일 수 있다. 상기 보호층(150)은 하부 오프닝(153)을 포함할 수 있다. 상기 하부 오프닝(153)은 상기 칩 패드(120)와 각각 정렬되어, 상기 칩 패드들(120)의 상부 표면의 일부를 노출시킬 수 있다. 여기서, 상기 도 1a에 도시된 칩 패드들(120)은 상기 칩 패드들(120)의 전체 면적 또는 모양을 의미할 수도 있고, 도 1b를 참조하여, 상기 도 1a에 도시된 칩 패드들(120)은 상기 하부 오프닝(153)에 의해 노출된 상기 칩 패드들(120)의 상부 표면을 의미할 수도 있다.
상기 재배선 절연층(155)은 폴리머로 형성될 수 있다. 예를 들어, 상기 재배선 절연층(155)은 폴리이미드로 형성될 수 있고, 특히 감광성 폴리이미드로 형성될 수 있다. 상기 재배선 절연층(155)은 상부 오프닝들(157) 및 리세스들(159)를 포함할 수 있다. 상기 상부 오프닝들(157)은 상기 하부 오프닝들(153)과 각각 정렬될 수 있다. 상기 하부 오프닝들(153) 및 상부 오프닝들(157)에는 상기 재배선 비아 플러그들(131)이 형성될 수 있다. 상기 재배선 비아 플러그들(131)은 상기 칩 패드들(120)과 각각 물리적으로 접촉될 수 있고, 및/또는 전기적으로 연결될 수 있다. 상기 리세스들(159)은 평면도에서 바(bar)형태로 보일 수 있으므로, 그루브(grooves) 또는 트렌치(trenches) 모양으로 이해될 수도 있다.
상기 리세스들(159)에는 상기 재배선 패드들(133a, 133b) 및 상기 재배선 배선들(135)이 형성될 수 있다. 상기 리세스들(159)은 도 1a에 개략적으로 예시되었듯이, 다양한 모양과 다양한 크기로 형성될 수 있다. 상기 리세스들(159)에 형성된 상기 재배선 배선들(135)은 상기 칩 패드들(120)과 전기적으로 연결되어 전기적 신호를 상기 반도체 칩(110)의 상부 표면의 여러 위치로 전달할 수 있다. 각 위치들은 각각 용도에 따라 다양하게 이용될 수 있다. 예를 들어, 패키지 공정에서 본딩 와이어가 접촉되는 본딩 패드로 이용될 수도 있고, 상기 칩 패드들(120)을 상기 재배선 배선들(135)이 아닌 다른 구성 요소로 연결하는 용도로 이용될 수도 있고, 다른 반도체 칩과 전기적으로 연결되기 위한 곳으로 이용될 수도 있다. 즉, 리세스들(159)에 형성된 상기 재배선 배선들(135) 및 상기 재배선 패드들(133a, 133b)은 상기 칩 패드들(120)의 기능을 상기 칩 패드들(120)이 배치된 위치들이 아닌 다른 위치들에서 달성하기 위한 다양한 응용 수단으로 활용될 수 있다. 상기 리세스들(159)는 상기 보호층(150)이 노출되지 않는 깊이로 형성될 수 있다.
상기 재배선 패드들(133a, 133b)은 상기 재배선 배선들(135)의 일부분일 수도 있다. 또는, 상기 재배선 패드들(133a, 133b)은 상기 재배선 배선들(135)과 식별 가능한 구성 요소일 수 있다. 예를 들어, 도 1a에는 상기 재배선 배선들(135)의 폭이 상기 재배선 패드들(133a, 133b)의 폭보다 넓을 수도 있고 좁을 수도 있는 것으로 도시되었으나, 상기 모든 재배선 배선들(135)의 폭이 상대적으로 좁게 형성되고 상기 재배선 패드들(133a, 133b)의 폭이 상대적으로 넓게 형성될 수 있다. 다른 말로, 상기 재배선 패드들(133a, 133b)이 식별 가능한 모양을 가질 수도 있고, 상기 재배선 배선들(135)의 일부가 상기 재배선 패드들(133a, 133b)의 용도로 이용될 수도 있다. 상기 재배선 패드들(133a, 133b)의 용도로 이용된다는 의미는, 외부의 다른 전자 소자와 전기적으로 연결되기 위한 연결부, 예를 들어 본딩 와이어나 리드 프레임 등이 접촉될 수 있다는 의미이다.
본 발명의 기술적 사상에 의한 일 실시예에서, 상기 재배선 비아 플러그들(131), 상기 재배선 패드들(133a, 133b) 및 상기 재배선 배선들(135)은 동일한 물질로 형성될 수 있다. 또한, 상기 재배선 비아 플러그들(131), 상기 재배선 패드들(133a, 133b) 및 상기 재배선 배선들(135)은 동일한 표면 높이로 형성될 수 있다. 다른 말로, 상기 재배선 비아 플러그들(131), 상기 재배선 패드들(133a, 133b) 및 상기 재배선 배선들(135)의 상부 표면이 평평할 수 있다.
도 1a의 일부에 도시되었듯이, 본 발명의 기술적 사상에 의한 상기 반도체 소자(100)는 상기 칩 패드들(120) 중, 적어도 두 개를 서로 전기적으로 연결하는 상기 재배선 배선들(135)을 포함하는 상기 재배선 구조(130)를 포함할 수 있다. 이때, 상기 재배선 구조(130)는 상기 칩 패드들(120)과 각각 정렬되는 상기 재배선 칩 비아 플러그들(131)을 포함할 수 있다.
상기 칩 비아들(143)은 실리콘 관통 비아일 수도 있다. 실리콘 관통 비아일 경우 상기 내부 배선들(147)이 생략될 수도 있다. 즉, 상기 칩 비아들(143)과 상기 반도체 회로(145)가 상기 반도체 칩(110)의 내부에서 물리적 또는 전기적으로 연결되지 않을 수 있다.
도 2a는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 개략적인 평면도이고, 도 2b는 도 2a의 II-II′의 종단면도이며, 도2c는 도 2b의 부분 확대도이다. 도 2a, 2b 및 2c를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자(200)는 반도체 칩(210), 상기 반도체 칩(210)의 상부에 배치된 칩 패드들(220a, 220b, chip pads), 및 상기 반도체 칩(210)과 상기 칩 패드들(220a, 220b)의 상부에 형성된 재배선 구조들(230)을 포함하고, 상기 재배선 구조들(230)은 재배선 비아 플러그들(231), 재배선 패드들(233a, 233b, redistribution pads), 및 상기 재배선 비아 플러그들(231)과 상기 재배선 패드들(233a, 233b)을 전기적으로 연결하는 재배선 배선들(235)을 포함한다. 도 2b에서, 상기 재배선 구조(230)와 상기 재배선 절연층(255)의 상부 표면이 동일한 높이로 형성된 것으로 도시되었다. 그러나, 이것은 예시적인 것이다. 상기 재배선 구조(230)의 상부 표면이 상기 재배선 절연층(255)의 상부 표면의 높이보다 높을 수도 낮을 수도 있다. 도 2c에서는, 재배선 구조들(230)이 생략되었다.
상기 반도체 칩(210)도 웨이퍼 상태를 의미할 수 있다. 즉, 상기 반도체 칩(210)은 반도체 제조 공정 중 하나인 쏘잉 공정의 이전 또는 이후의 상태들을 모두 의미할 수 있다. 상기 반도체 칩(210)도 내부에 적어도 하나의 반도체 회로(245)를 포함할 수 있다. 상기 반도체 회로(245)도 신호 처리 회로, 신호 증폭 회로, 데이터 송수신 회로, 데이터 입출력 회로, 데이터 기억 회로, 및/또는 전원 공급 회로 들 중 적어도 하나 이상일 수 있다.
상기 칩 패드들(220)도 상기 반도체 칩(210)의 내부의 상부(in upper portion of the semiconductor device)에 배치될 수 있다. 상기 칩 패드들(220)의 상부 표면의 일부가 상기 반도체 칩(210)의 상부 표면 위로 노출될 수 있다. 상기 칩 패드들(220)은 상기 반도체 칩(210)의 상부 표면을 종방향 또는 횡방향으로 가로지르는 열(rows) 모양으로 배열될 수 있다. 또는, 상기 반도체 칩(210)의 외곽 4방향에 모두 배열될 수도 있다. 본 명세서에서 이러한 도면들이 제시되지 않아도, 본 발명의 기술적 사상이 상기 다양한 칩 패드들(220)의 배열 모양을 모두 포괄하는 것으로 이해되어야 한다. 상기 칩 패드들(210)은 상기 반도체 칩(210)의 내부에 포함된 상기 반도체 회로(245)와 전기적으로 연결될 수 있다. 상기 칩 패드들(220)은 상기 반도체 칩(210)의 내부에 형성된 칩 비아들(243)과 전기적으로 접촉 및/또는 연결될 수 있다. 상기 칩 비아들(243)은 상기 칩 패드들(220)과 상기 반도체 회로(245)를 전기적으로 연결할 수 있다. 이 경우, 상기 칩 비아들(243)은 상기 반도체 회로(245)와 직접 또는 간접적으로 접촉 또는 연결될 수 있다. 또는, 내부 배선들(247)이 상기 칩 비아들(243)과 상기 반도체 회로(245)를 전기적으로 연결할 수 있다. 본 발명의 기술적 사상을 응용한 실시예에서, 상기 칩 비아들(243)은 상기 반도체 칩(210)을 수직으로 관통할 수 있다. 상기 칩 비아들(243)은 상기 반도체 칩(210)을 수직으로 관통하여 상기 반도체 칩(210)의 다른 면 (도면에서는 하부면)에 일 표면으로 노출될 수 있다. 이 경우, 상기 칩 패드들(220)은 상기 반도체 칩(210)의 상부 표면의 중앙을 가로지르도록 배열될 수 있다. 상기 칩 패드들(220)은 그 전체 또는 상부 표면들이 금속 등의 전도성 물질로 형성될 수 있으며, 특히 알루미늄, 구리 또는 금으로 형성될 수 있다. 상기 칩 패드들(220)은 장방형(rectangle) 모양으로 형성될 수 있다. 상기 칩 비아들(243) 및 상기 내부 배선들(247)도 금속 등의 전도성 물질로 형성될 수 있으며, 특히 알루미늄, 구리 또는 금으로 형성될 수 있다.
상기 반도체 소자(200)는 상기 반도체 칩(210)의 상부 표면 상에 절연성 물질로 형성된 보호층(250) 및 상기 보호층(250) 상에 형성된 재배선 절연층(255)을 포함할 수 있다. 상기 보호층(250)은 실리콘 질화물로 형성될 수 있다. 상기 보호층(250)은 상기 반도체 칩(210)의 상부 표면에 직접적으로 형성될 수 있다. 이 경우, 상기 반도체 칩(210)의 상부 표면은 실리콘 산화물로 형성될 수 있다. 상기 보호층(250)은 상기 칩 패드들(220)의 표면의 일부를 노출시키고 다른 일부를 덮을 수 있다. 상기 칩 패드들(220)의 노출된 부위는 상기 칩 패드들(220)의 상부 표면의 중앙 부위일 수 있고 덮인 부위는 상기 칩 패드들(220)의 상부 표면의 외곽 부위일 수 있다. 상기 보호층(250)은 하부 오프닝(253)을 포함할 수 있다. 상기 하부 오프닝(253)은 상기 칩 패드(220)와 각각 정렬되어, 상기 칩 패드들(220)의 상부 표면의 일부를 노출시킬 수 있다. 여기서, 상기 도 2a에 도시된 칩 패드들(220)은 상기 칩 패드들(220)의 전체 면적 또는 모양을 의미할 수도 있고, 도 2b를 참조하여, 상기 도 2a에 도시된 칩 패드들(220)은 상기 하부 오프닝(253)에 의해 노출된 상기 칩 패드들(220)의 상부 표면을 의미할 수도 있다.
상기 재배선 절연층(255)은 폴리머로 형성될 수 있다. 예를 들어, 상기 재배선 절연층(255)은 폴리이미드로 형성될 수 있고, 특히 감광성 폴리이미드로 형성될 수 있다. 상기 재배선 절연층(255)은 상부 오프닝들(257) 및 리세스들(259)를 포함할 수 있다. 상기 상부 오프닝들(257)은 상기 하부 오프닝들(253)과 각각 정렬될 수 있다. 상기 하부 오프닝들(253) 및 상부 오프닝들(257)에는 상기 재배선 비아 플러그들(231)이 형성될 수 있다. 상기 재배선 비아 플러그들(231)은 상기 칩 패드들(220)과 각각 물리적으로 접촉될 수 있고, 및/또는 전기적으로 연결될 수 있다.
상기 리세스들(259)에는 상기 재배선 패드들(233a, 233b) 및 상기 재배선 배선들(235)이 형성될 수 있다. 상기 리세스들(259)은 도 2a에 개략적으로 예시되었듯이, 다양한 모양과 다양한 크기로 형성될 수 있다. 상기 리세스들(259)에 형성된 상기 재배선 배선들(235)은 상기 칩 패드들(220)과 전기적으로 연결되어 전기적 신호를 상기 반도체 칩(210)의 상부 표면의 여러 위치로 전달할 수 있다. 각 위치들은 각각 용도에 따라 다양하게 이용될 수 있다. 예를 들어, 패키지 공정에서 본딩 와이어가 접촉되는 본딩 패드로 이용될 수도 있고, 상기 칩 패드들(220)을 상기 재배선 배선들(235)이 아닌 다른 구성 요소로 연결하는 용도로 이용될 수도 있고, 다른 반도체 칩과 전기적으로 연결되기 위한 곳으로 이용될 수도 있다. 즉, 리세스들(259)에 형성된 상기 재배선 배선들(235) 및 상기 재배선 패드들(233a, 233b)은 상기 칩 패드들(220)의 기능을 상기 칩 패드들(220)이 배치된 위치들이 아닌 다른 위치들에서 달성하기 위한 다양한 응용 수단으로 활용될 수 있다. 상기 리세스들(259)는 상기 보호층(250)이 노출되지 않은 깊이로 형성될 수 있다.
상기 재배선 패드들(233a, 233b)은 상기 재배선 배선들(235)의 일부분일 수도 있다. 또는, 상기 재배선 패드들(233a, 233b)은 상기 재배선 배선들(235)과 식별 가능한 구성 요소일 수 있다. 예를 들어, 도 2a에는 상기 재배선 배선들(235)의 폭이 상기 재배선 패드들(233a, 233b)의 폭보다 넓을 수도 있고 좁을 수도 있는 것으로 도시되었으나, 상기 모든 재배선 배선들(235)의 폭이 상대적으로 좁게 형성되고 상기 재배선 패드들(233a, 233b)의 폭이 상대적으로 넓게 형성될 수 있다. 상기 재배선 패드들(233a, 133b)은 상기 재배선 배선들(235)의 일부분일 경우, 상기 재배선 배선들(235)의 일 단부는 상기 재배선 비아 플러그들(231)과 연결될 수 있고, 반대쪽 다른 단부는 상기 재배선 패드들(233a, 233b)로 이용될 수 있다.
상기 칩 패드들(220a, 220b)은 상기 반도체 칩(210)의 상부 표면의 중앙을 가로지르는 열(rows)로 배열될 수도 있고, 상기 반도체 칩(210)의 상부 표면의 외곽에 배열될 수도 있다. 두 배열은 서로 배타적으로 구현될 수도 있고 동시에 구현될 수도 있다. 도 2a에는 배타적 또는 동시에 구현되는 것과 관계없이, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 함께 도시되었다.
상기 재배선 패드들(233a, 233b)은 재배선 랜드들(redistribution lands)로 불리거나 호환되는 구성 요소인 것으로 이해될 수 있다. 상기 재배선 패드들(233a, 233b)이 재배선 랜드들일 경우, 예를 들어, 솔더 랜드, 범프 랜드, 및/또는 와이어 랜드 등 일 수 있다. 예를 들어, 솔더 볼 등이 형성되거나 접촉될 수 있는 구성 요소일 경우, 솔더 랜드로 불릴 수 있다. 또는 범프가 형성되거나 접촉될 수 있는 구성 요소일 경우, 범프 랜드로 불릴 수 있고, 본딩 와이어가 접촉될 수 있는 구성 요소일 경우, 본딩 패드 또는 와이어 랜드 등으로 불릴 수 있다. 본 용어들은 상기 재배선 패드들(233a, 233b)의 기능으로부터 명명되는 것이므로 기술적, 구조적 차이점이 전혀 없을 수도 있다.
본 발명의 기술적 사상의 다른 실시예에서, 상기 재배선 비아 플러그들(231), 상기 재배선 패드들(233a, 233b) 및 상기 재배선 배선들(235)은 동일한 물질로 형성될 수 있다. 또한, 상기 재배선 비아 플러그들(231), 상기 재배선 패드들(233a, 233b) 및 상기 재배선 배선들(235)은 동일한 표면 높이로 형성될 수 있다. 다른 말로, 상기 재배선 비아 플러그들(231), 상기 재배선 패드들(233a, 233b) 및 상기 재배선 배선들(235)의 상부 표면이 평평할 수 있다.
상기 칩 비아들(243)은 실리콘 관통 비아일 수도 있다. 실리콘 관통 비아일 경우 상기 내부 배선들(247)이 생략될 수도 있다. 즉, 상기 칩 비아들(243)과 상기 반도체 회로(245)가 상기 반도체 칩(210)의 내부에서 물리적 또는 전기적으로 연결되지 않을 수 있다.
이어서, 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자 패키지들을 설명한다. 도 3a 및 3b는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자 패키지들의 종단면도들이다.
도 3a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 패키지(300a)는, 와이어 패드들(350a)을 포함하는 패키지 기판(305a), 상기 패키지 기판(305a)의 일면 상에 배치된 반도체 소자(310a), 및 상기 패키지 기판(305a)과 상기 반도체 소자(310a)를 전기적으로 연결하는 본딩 와이어들(360)을 포함하고, 상기 본딩 와이어들(360)은 상기 패키지 기판(305a)의 상기 와이어 패드들(350a)을 상기 반도체 소자(310a)의 재배선 구조(330a)들, 특히 재배선 패드들(333a)과 각각 연결할 수 있다. 본 실시예에서, 상기 반도체 칩(310a)은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100)일 수 있다.
상기 패키지 기판(305a)의 와이어 패드들(350a)은 상기 반도체 칩(310a)과 전기적으로 연결되기 위한 구성 요소이다. 상기 패키지 기판(305a)의 와이어 패드들(350a)은 상기 반도체 칩(310a)이 배치된 상기 패키지 기판(305a)의 일면의 외곽 부위에 배치될 수 있다. 상기 패키지 기판(305a)은 상기 반도체 소자(310a)가 배치된 면과 대향하는 다른 면에 반도체 모듈 기판 또는 시스템 기판과 전기적으로 연결되는 전도성 볼들(380a, balls)을 더 포함할 수 있다. 전도성 볼들(380a)은 예를 들어 솔더 볼들일 수 있다.
상기 본딩 와이어들(360)은 일반적으로 금속으로 형성될 수 있으며, 특히 연성과 전성이 좋은 금(Au, gold)으로 형성될 수 있다. 본 실시예를 참조하여, 반도체 칩(310a)의 칩 패드(320a)는 상기 재배선 구조들(330a) 및 상기 본딩 와이어들(360)을 통하여 상기 패키지 기판(305a)의 와이어 패드들(350a)과 전기적으로 연결될 수 있다. 도 3a에서, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 몰딩 컴파운드 및 패키지 뚜껑(lid)이 생략되었다. 상기 몰딩 컴파운드는 상기 패키지 기판(305a) 및 상기 반도체 소자(310a)를 덮도록 형성될 수 있고, 상기 패키지 뚜껑은 상기 몰딩 컴파운드를 덮도록 형성될 수 있다.
상기 반도체 칩(310a)의 전면에 포장층(335a)이 더 형성될 수 있다. 상기 포 장층(335a)은 상기 본딩 와이어들(360)이 상기 재배선 구조들(330a) 또는 재배선 패드들(333a)과 접촉하는 부분을 제외한 나머지 영역 상에 형성될 수 있다. 상기 포장층(335a)은 몰딩 컴파운드 또는 폴리이미드로 형성될 수 있다. 상기 포장층(335a)이 몰딩 컴파운드로 형성될 경우, 별도의 포장층(335a) 형성 공정이 필요하지 않을 수 있다.
도 3b를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지(300b)는, 커넥터 랜드들(350b)을 포함하는 패키지 기판(305b), 상기 패키지 기판(305b)의 일면 상에 배치된 반도체 소자(310b), 및 상기 패키지 기판(305b)과 상기 반도체 소자(310b)를 전기적으로 연결하는 연결부들(370, connectors)을 포함하고, 상기 연결부들(370)은 상기 패키지 기판(305a)의 커넥터 랜드들(350b)을 상기 반도체 소자의 재배선 구조들(330b), 특히 재배선 패드들(333b)과 각각 전기적으로 연결할 수 있다. 본 실시예에서, 상기 반도체 칩(310b)은 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자(200)일 수 있다.
상기 패키지 기판(305b)의 커넥터 랜드들(350b)은 상기 반도체 칩(310b)과 전기적으로 연결되기 위한 구성 요소이다. 상기 패키지 기판(305b)의 커넥터 랜드들(350b)은 상기 반도체 칩(310b)의 상기 재배선 패드들(333b)과 정렬될 수 있다. 상기 패키지 기판(305b)은 상기 반도체 소자(310b)가 배치된 면과 대향하는 다른 면에 반도체 모듈 기판 또는 시스템 기판과 전기적으로 연결되는 전도성 볼들(380b, balls)을 더 포함할 수 있다. 전도성 볼들(380b)은 예를 들어 솔더 볼들일 수 있다.
상기 연결부들(370)은 일반적으로 금속으로 형성될 수 있으며, 알루미늄, 니켈, 솔더, 금, 은, 등을 비롯한 한 금속으로 형성될 수 있다. 본 실시예를 참조하여, 반도체 칩(310b)의 칩 패드(320b)는 상기 재배선 구조들(330b) 및 상기 연결부들(370)을 통하여 상기 패키지 기판(305b)의 커넥터 랜드들(350b)과 전기적으로 연결될 수 있다. 도 3b에서도, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 패키지 뚜껑(lid)이 생략되었다.
상기 반도체 칩(310b)의 전면, 즉 도면에서 아래를 향한 면에 포장층(335b)이 더 형성될 수 있다. 상기 포장층(335b)은 상기 연결부들(370)이 상기 재배선 구조들(330b) 또는 재배선 패드들(333c)과 접촉하는 부분들, 예를 들어 커넥터 랜드들(350b)의 일부 또는 전부를 제외한 나머지 영역 상에 형성될 수 있다. 상기 포장층(335b)은 몰딩 컴파운드 또는 폴리이미드로 형성될 수 있다. 상기 포장층(335b)이 몰딩 컴파운드로 형성될 경우, 별도의 포장층(335a) 형성 공정이 필요하지 않을 수도 있다.
도 4a는 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼 적층 패키지를 개략적으로 도시한 종단면도이고, 도 4b는 이해를 돕기 위한 확대 도면이다. 도 4a 및 4b를 참조하면, 웨이퍼 적층 패키지(400)는 패키지 기판(405), 상기 패키지 기판(405)의 상면에 적층된 다수 개의 반도체 칩들(420) 및 상기 패키지 기판(405)의 하면에 배치된 다수 개의 솔더들(410)을 포함한다. 상기 다수 개의 적층된 반도체 칩들(420)은 재배선 구조(425) 및 관통 비아들(430)을 포함한다. 상기 관통 비아들(435)은 웨이퍼를 수직으로 관통하므로 실리콘 관통 비아라 불린다. 상기 관통 비아들(435)은 관통 비아 패드들(430)을 포함할 수 있다. 상기 관통 비아 패드들(430)은 상기 관통 비아들(435)보다 단면적이 넓은 구성 요소를 의미할 수 있다. 또, 상기 관통 비아 패드들(430)과 상기 관통 비아들(435)은 일체형으로 형성될 수 있다. 상기 관통 비아들(435)은 상기 관통 비아 패드들(430)을 통하여 수직으로 접촉될 수 있다. 다른 말로, 상기 적층된 반도체 칩들(420)은 상기 관통 비아들(435) 및 상기 관통 비아 패드들(430)의 물리적, 전기적으로 수직으로 연결될 수 있다. 상기 관통 비아들(435)은 각 반도체 칩들(420)이 가진 재배선 구조(425)와 물리적, 전기적으로 연결될 수 있다. 상기 관통 비아들(435)은 상기 재배선 구조(425)의 끝 부분에 형성되는 모양을 가질 수도 있고, 상기 재배선 구조(425)를 관통하는 모양을 가질 수도 있다. 그 예들이 도 4b에 제시되었다. 상기 관통 비아들(435)이 상기 재배선 구조(425)의 끝 부분에 물리적, 전기적으로 연결된 모양으로 형성될 경우, 상기 재배선 구조(425)는 재배선 배선(425U)으로 이해될 수 있다. 상기 관통 비아들(435)이 상기 재배선 구조(425)의 중간에 물리적, 전기적으로 연결되도록 관통하는 모양으로 형성될 경우, 상기 재배선 구조(425)는 재배선 패드(425L)로 이해될 수 있다. 그 외, 각 반도체 칩들(420)의 구성 요소들, 즉 칩 패드들(440), 보호층들(450), 재배선 절연층들(460), 및 포장층들(470)과 상기 패키지의 구성 요소들인 상기 패키지 기판(405), 상기 솔더들(410) 및 몰딩 컴파운드(415) 등은 본 명세서에 첨부된 다른 도면들 및 그 설명들로부터 충분히 이해될 수 있을 것이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 적층 구조를 개략적으로 도시한 종단면도이다. 도 5는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 각 구성 요소들이 과장되었다. 도 5를 참조하면, 반도체 패키지의 적층 구조(500)는 하부 패키지(510L)와 상부 패키지(510U)를 포함하고, 상기 하부 패키지(510L)와 상부 패키지(510U)는 전기적으로 연결된다. 상기 하부 패키지(510L) 및 상부 패키지(510U)는 각각 와이어 패드들(515L, 515U)을 포함하는 하부 패키지 기판(520L) 및 상부 패키지 기판(520U), 상기 패키지 기판들(520L, 520U) 상에 각각 적층되고 본딩 패드들(535L, 535U)을 포함하는 다수 개의 반도체 칩들(530L, 530U), 및 상기 본딩 패드들(535L, 535U)과 상기 와이어 패드들(515L, 515U)을 전기적으로 연결하는 본딩 와이어들(540L, 540U)을 포함한다. 상기 반도체 칩들(530L, 530U)은 계단 모양으로 적층될 수 있다. 상기 와이어 패드들(515L, 515U)은 동시에 다수 개의 본딩 패드들(535L, 535U)과 전기적으로 연결될 수 있다. 상기 하부 패키지(510L)는 반도체 칩 컨트롤러(550)를 내부에 포함할 수 있다. 상기 반도체 칩 컨트롤러(550)는 상기 하부 패키지 기판(520L)에 형성된 전도체 (미도시)와 전기적으로 와이어(565) 등을 통해 전기적으로 연결될 수 있다. 상기 하부 패키지(510L)는 상기 반도체 칩들(530L)이 적층되는 면과 다른 면에 모듈 기판 또는 시스템 기판 등과 전기적으로 연결될 수 있는 전도성 볼들(530), 예를 들어 솔더 볼들을 포함할 수 있다. 상기 하부 패키지(510L)에 적층된 다수 개의 반도체 칩들(530L) 중, 최상부에 위치된 반도체 칩(530LT)은 상기 상부 패키지(510U)와 전기적으로 연결되는 재배선 구조(570)를 포함할 수 있다. 상기 재배선 구조(570)는 본 명세서에 첨부된 도면들, 특히 도 1a 및 2a를 참조하여 개략적인 모양과 배열이 이해될 수 있다. 상기 재배선 구조(570)는 반도체 칩 및 패키지의 종류와 규격에 따 라 매우 다양하게 적용될 수 있다. 상기 하부 패키지(510L)의 최상부 반도체 칩(530LT)은 상기 하부 패키지(510L)의 외부에 노출된 다수 개의 재배선 패드를 포함하는 재배선 구조(570)를 포함하고, 상기 상부 패키지(510U)는 상기 상부 패키지 기판(520U)의 외부에 노출된 솔더 랜드들(580)을 포함한다. 상기 하부 패키지(510L)의 최상부 반도체 칩(530LT)의 노출된 재배선 구조(570)와 상기 상부 패키지(510U)의 노출된 솔더 랜드들(580)은 각각 솔더 볼들(590)을 통하여 전기적으로 연결될 수 있다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 반도체 모듈(600)을 개략적으로 도시한 평면도이다. 도 4를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(600)은 모듈 기판(605), 상기 모듈 기판(605) 상에 배치된 복수 개의 반도체 패키지들(610), 상기 모듈 기판(605)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 패키지들(610)과 전기적으로 각각 연결되는 모듈 접촉 단자들(615)을 포함한다.
상기 모듈 기판(605)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 모듈 기판(605)이 양면이 모두 사용될 수 있다. 즉, 상기 모듈 기판(605)의 앞면 및 뒷면에 모두 상기 반도체 패키지들(610)이 배치될 수 있다. 도 4에는 상기 모듈 기판(605)의 앞면에 8개의 상기 반도체 패키지들(610)이 배치된 것으로 보여지나, 이것은 예시적인 것이다. 일반적으로, 하나의 반도체 모듈은 8개의 반도체 소자들 또는 반도체 패키지들을 포함한다. 또, 반도체 소자들 또는 반도체 패키지들을 컨트롤하기 위한 별도의 반도체 소자 또는 반도체 패키지를 더 포함 할 수 있다. 따라서, 도 4에 도시된 반도체 소자들(610) 또는 반도체 패키지들(615)의 수가 반드시 하나의 반도체 모듈(600)을 구성하기 위한 모양은 아니다.
상기 반도체 패키지들(610)은 적어도 하나가 본 발명의 기술적 사상의 실시예들에 의한 반도체 패키지(300a, 300b)일 수 있다. 또는 패키징 되지 않은 반도체 소자일 수 있다. 즉, 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자(100, 200)일 수 있다.
상기 모듈 접촉 단자들(615)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 모듈 접촉 단자들(615)은 상기 반도체 모듈(600)의 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 모듈 접촉 단자들(615)의 개수는 특별한 의미를 갖지 않는다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다. 도 5를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(620, electronic circuit board)은 회로 기판(625, circuit board) 상에 배치된 마이크로프로세서(630, microprocessor), 상기 마이크로프로세서(630)와 통신하는 주 기억 회로(635, main storage circuit) 및 부 기억 회로(640, supplementary storage circuit), 상기 마이크로프로세서(630)로 명령을 보내는 입력 신호 처리 회로(645, input signal processing circuit), 상기 마이크로프로세서(630)로부터 명령을 받는 출력 신호 처리 회로(650, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(655, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.
상기 마이크로프로세서(630)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(620)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로프로세서(630)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다.
상기 주 기억 회로(635)는 상기 상기 마이크로프로세서(630)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(630)는 빠른 속의 응답이 필요하므로, 반도체 메모리로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(630)는 캐시(cache)로 불리는 반도체 메모리일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리로 구성될 수 있다. 부가하여, 상기 주 기억 회로는 휘발성/비휘발성과 관계가 없으며, 랜덤 억세스 메모리를 포함할 수 있다. 본 실시예에서, 상기 주 기억 회로(635)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지 또는 반도체 모듈을 적어도 하나 이상 포함할 수 있다.
상기 부 기억 회로(640)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있 다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(640)는 상기 주 기억 회로(635)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 상기 부 기억 회로(640)는 랜덤/비랜덤과 관계가 없으며, 비휘발성 기억 소자를 포함할 수 있다. 상기 부 기억 회로(640)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지, 또는 반도체 모듈을 포함할 수 있다.
상기 입력 신호 처리 회로(645)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로프로세서(630)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(645)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 상기 입력 신호 처리 회로(645)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지, 또는 반도체 모듈을 포함할 수 있다.
상기 출력 신호 처리 회로(650)는 상기 마이크로 프로세서(630)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(650)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 출력 신호 처리 회로(650)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지, 또는 반도체 모듈을 포함할 수 있다.
상기 통신 회로(655)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(645) 또는 출력 신호 처리 회로(650)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(655)는 개인 컴퓨터 시스템의 모뎀, 랜카드, 또는 다양한 인터페이스 회로 등일 수 있다. 상기 통신 회로(655)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지, 또는 반도체 모듈을 포함할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록 다이어그램이다. 도 6을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(600)은, 제어부(665, control unit), 입력부(670, input unit), 출력부(675, output unit), 및 저장부(680, storage unit)를 포함하고, 통신부(685, communication unit) 및/또는 기타 동작부(690, operation unit)를 더 포함할 수 있다.
상기 제어부(665)는 상기 전자 시스템(660) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(665)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 상기 전자 회로 기판(620)을 포함할 수 있다. 또, 상기 제어부(665)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지, 또는 반도체 모듈을 포함할 수 있다.
상기 입력부(670)는 상기 제어부(665)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(670)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 입력부(670)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지 또는 반도체 모듈을 포함할 수 있다.
상기 출력부(675)는 상기 제어부(665)로부터 전기적 명령 신호를 받아 상기 전자 시스템(660)이 처리한 결과를 출력할 수 있다. 상기 출력부(675)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 출력부(675)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지, 또는 반도체 모듈을 포함할 수 있다.
상기 저장부(680)는 상기 제어부(665)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(680)는 상기 제어부(665)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(680)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 상기 저장부(680)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지 또는 반도체 모듈을 포함할 수 있다.
상기 통신부(685)는 상기 제어부(665)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(665)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 상기 통신부(685)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지 또는 반도체 모듈을 포함할 수 있다.
상기 동작부(690)는 상기 제어부(665)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(690)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다.
본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 소자일 수 있다.
이어서 본 발명의 기술적 사상에 의한 반도체 소자들, 반도체 패키지들 및 반도체 모듈들을 제조하는 방법을 도면을 첨부하여 보다 상세하게 설명한다. 도 7, 도 8a 내지 8f, 및 도 9a 및 9b는 본 발명의 기술적 사상에 의한 반도체 소자들을 제조하는 방법들을 설명하기 위한 도면들이다. 도 7은 본 발명의 기술적 사상의 실시예에 의한 반도체 웨이퍼(700)를 개략적으로 도시한 사시도면이고, 도 8a 내지 8g 및 도 9a와 9b는 상기 도 7에 도시된 반도체 웨이퍼에서 어느 하나의 반도체 칩의 종단면도가 확대되어 간략하게 도시된 도면들이다.
도 7, 및 8a 내지 8j에 예시된 반도체 소자는 본 발명의 기술적 사상을 이해하기 쉽게 설명하기 위하여 본 명세서에 예시된 반도체 소자들 중 어느 하나를 특정한 것이 아니고, 모든 실시예들에 범용적으로 적용될 수 있다. 도 8a 내지 8b 및 도 9a와 9b에서는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상기 반도체 칩이 쏘잉 공정이 수행된 이후인 것처럼 도시된다.
도 7을 참조하면, 다수 개의 반도체 칩들(710)이 형성된 반도체 웨이퍼(700) 가 준비된다. 상기 반도체 칩들(710)은 상부 표면에 일부가 노출된 다수 개의 칩 패드들(720)을 포함한다. 상기 반도체 웨이퍼(700)는 쏘잉 공정을 거치기 이전의 단계일 수 있다. 쏘잉 공정을 거치기 이전의 단계라는 의미는 클린룸 내에서 수행되는 공정, 즉 인팹(in-fab) 공정이라는 의미로 이해될 수 있다. 본 설명에서, 상기 반도체 칩들(710)은 반도체 웨이퍼(700) 상태, 즉 쏘잉 공정이 수행되기 이전의 상태이다. 도 7에 도시된 반도체 칩들(710) 및 칩 패드들(720)은 간략화 되었으며, 특히 상기 칩 패드들(720)의 배치 상태는 예시적인 것이다. 앞서 언급하였듯이, 상기 칩 패드들(720)은 다양한 모양으로 배치될 수 있다. 도 7에서는 상기 반도체 칩들(710)의 상부 표면에 상기 칩 패드들(720)이 종방향으로 두 줄로 각각 배열된 것으로 가정된다.
도 8a는 본 발명의 기술적 사상이 다양한 형태로 적용된 반도체 칩(710)을 간략하게 도시한 종단면도이다. 도 8a를 참조하면, 칩 패드들(720)을 포함하는 반도체 칩(710)이 제공된다. 상기 칩 패드들(720)은 상기 반도체 칩(710)의 내부의 상부에 형성될 수 있다. 상기 칩 패드들(720)은 상기 반도체 칩(710)의 종단면도 상에서, 중앙 쪽 또는 외곽 쪽에 다양하게 배치될 수 있다. 본 도면에서는 설명의 편의를 위하여 상기 칩 패드들(720)이 상기 반도체 칩(710)의 중앙 쪽에 배치된 것으로 설명된다. 또, 상기 칩 패드들(720)의 상부 표면의 일부가 외부로 노출될 수 있다. 도면에는 상기 칩 패드들(720)의 상부 표면의 전체가 외부로 노출된 것으로 도시되었으나, 이것은 설명의 편의를 위한 것이다. 상기 칩 패드들(720)의 종단면 모양이 사각형인 것으로 도시된 것은 본 발명의 기술적 사상을 이해하기 쉽도록 설 명하기 위한 것이다. 상기 칩 패드들(720)은 전체 또는 그 표면부가 전도성 물질로 형성될 수 있고, 구리, 알루미늄, 금, 또는 다양한 금속 합금들로 형성될 수 있다. 또한, 상기 반도체 칩(710)의 상부 표면은 실리콘 산화물로 덮일 수 있다. 그러나, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 도면에는 도시되지 않았다.
도 8b를 참조하면, 상기 반도체 칩(710)의 상부 표면 상에 전면적으로 보호층(730)과 재배선 절연층(740)이 형성된다. 상기 보호층(730)은 실리콘 질화물로 형성될 수 있다. 상기 보호층(730)이 실리콘 질화물로 형성될 경우, 플라즈마를 이용한 CVD 방법 등, 실리콘 질화물 증착 방법으로 형성될 수 있다. 상기 보호층(730)이 형성되기 전에, 상기 반도체 칩(710)의 상부 표면에는 실리콘 산화물이 개재될 수 있다. 상기 반도체 칩(710)의 상부 표면에 실리콘 산화물이 형성될 경우, 상기 칩 패드들(720)의 표면에도 형성될 수 있다. 상기 칩 패드들(720)의 상부 표면의 높이는 상기 실리콘 산화막의 상부 표면의 높이보다 낮은 곳에 위치될 수 있다. 상기 보호층(730)은 제1 두께, 예를 들어 수 내지 수 십 마이크로 미터로 형성될 수 있다. 상기 재배선 절연층(740)은 폴리머로 형성될 수 있다. 상기 재배선 절연층(740)은 폴리이미드로 형성될 수 있고, 특히 감광성 폴리이미드로 형성될 수 있다. 상기 재배선 절연층(740)은 제2 두께, 예를 들어 수 십 내지 수 백 마이크로 미터로 형성될 수 있다. 즉, 상기 제2 두께는 상기 제1 두께보다 두껍다.
도 8c를 참조하면, 상기 재배선 절연층(740)에 리세스(740r)들 및 상부 오프닝들(740h)이 형성된다. 상기 상부 오프닝들(740h)은 상기 보호층(730)의 상부 표면의 일부 또는 전부를 각각 노출시키도록 형성될 수 있다. 상기 리세스들(740r)은 상기 보호층(730)의 상부 표면을 노출시키지 않고, 바닥면이 상기 재배선 절연층(740) 내에 위치될 수 있다. 본 공정에서, 리세스들(740r) 및 상기 상부 오프닝들(740h)은 그레이(gray) 포토마스크(800)를 이용하여 한 번의 포토리소그래피 공정을 수행함으로써 형성될 수 있다.
상기 그레이 포토마스크(800)는 투명 기판(810) 상에 형성된 투명 영역들(820), 반투명 영역들(830) 및 불투명 영역들(840)을 포함한다. 상기 그레이 포토마스크(800)의 상기 투명 영역들(820)은 상기 상부 오프닝들(740h)을 형성하기 위한 영역들이다. 상세하게, 상기 투명 영역들(820)은 빛의 투과율이 사실상 100%에 가까운 영역이다. 상기 빛의 투과율이 사실상 100%라는 의미는 미세한 량의 빛이 손실될 수 있다는 의미이다. 따라서 상기 투명 영역들(820)을 투과한 빛은 상기 재배선 절연층(740)을 충분히 노광할 수 있다. 다른 말로, 상기 그레이 포토마스크(800)의 상기 투명 영역들(820)은 상기 재배선 절연층(740)이 패터닝되기에 충분한 빛 에너지를 투과시킬 수 있다. 따라서, 상기 투명 영역들(820)을 투과한 빛에 의해 노광되고, 패터닝된 상기 재배선 절연층(740)에는 상기 보호층(730)의 표면을 노출하는 상기 상부 오프닝들(740h)이 형성될 수 있다.
상기 반투명 영역들(830)은 상기 리세스들(740r)을 형성하기 위한 영역들이다. 상기 반투명 영역들(830)은 빛의 투과율이 0(zero) 보다 높고 100% 낮은 범위에서 설정 또는 조절될 수 있다. 상기 반투명 영역들(830)의 투과율은 고정된 값이 아니다. 본 발명의 기술적 사상을 구현하고자 하는 자의 의도에 따라 다양하게 설정될 수 있다. 예를 들어, 상기 반투명 영역들(830)의 빛의 투과율이 높아지면 상 기 리세스들(740r)이 깊게 형성될 수 있고, 상기 반투명 영역들(830)의 빛의 투과율이 낮아지면 상기 리세스들(740r)이 얕게 형성될 수 있다. 따라서, 형성하고자 하는 상기 리세스들(740r)의 두께 또는 크기 등에 따라 상기 반투명 영역들(830)의 빛의 투과율이 설정될 수 있다. 그러나, 반투명 영역들(830)의 투과율이 기준보다 다소 낮거나 높더라도, 포토리소그래피 공정의 공정 조건을 조절함으로써 상기 리세스들(740r)이 원하는 깊이로 형성되도록 할 수 있다. 예를 들어, 상기 반투명 영역들(830)의 투과율이 기준보다 높을 경우, 포토리소그래피 공정에서, 상기 재배선 절연층(740)이 빛에 노출되는 시간을 줄이거나, 상기 재배선 절연층(740)을 현상(developing) 또는 식각(etching) 등의 패터닝 공정을 덜 수행하는 방향으로 포토리소그래피 공정의 공정 조건들을 조절할 수 있다. 상기 반투명 영역들(830)을 구현하는 방법은 매우 다양하므로, 보다 상세하게 후술한다.
상기 불투명 영역들(840)은 빛이 투과하지 못하는 영역으로서, 일반적으로 크롬 같은 빛에 불투명한 물질들로 덮일 수 있다. 상기 투명 기판(810)은 유리, 소디움, 석영 등 투명하고 단단한 재질로 형성될 수 있다
본 발명의 기술적 사상에서, 상기 재배선 절연층(740)이 감광성 물질, 예를 들어 감광성 폴리이미드일 경우, 빛을 조사하고 현상하는 공정만으로 상기 리세스들(740r) 및 상기 상부 오프닝들(740h)이 형성될 수 있다.
도 8d를 참조하면, 상기 상부 오프닝들(740h)에 의해 노출된 상기 보호층(730)이 패터닝되어 상기 하부 오프닝들(730h)이 형성된다. 상기 재배선 절연층(740)이 패터닝 마스크로 이용될 수 있다. 상기 하부 오프닝들(730h)은 상기 칩 패드들(720)의 상부 표면의 일부들을 노출시킬 수 있다. 상기 재배선 절연층(740)이 패터닝 마스크로 이용되므로, 상기 하부 오프닝들(730h)은 상기 칩 패드들(720) 및 상기 상부 오프닝들(740h)과 각각 수직으로 정확하게 정렬될 수 있다.
도 8e를 참조하면, 상기 리세스들(740r), 상부 오프닝들(740h) 및 하부 오프닝들(730h) 내에 전도성 물질(750a)을 충진한다. 상기 전도성 물질(750a)은 잉크젯 방법을 이용하여 충진될 수 있다. 잉크젯 방법은 액상의 물질을 노즐을 통해 원하는 곳, 즉 상기 리세스들(740r), 상부 오프닝들(740h) 및 하부 오프닝들(730h)에 분사, 충진하는 방법이다. 상기 잉크젯 방법은 구체적으로 분사하는(jetting) 방법, 흩뿌리는(dispersing), 점사하는(dotting) 방법 또는 발사하는(shooting) 방법 등이 사용될 수 있다. 상기 전도성 물질은 콜로이드 상태일 수 있다. 예를 들어, 현탁액(suspension) 또는 유탁액(emulsion) 상태일 수 있다. 상기 전도성 물질(750a)은 전도성 미립자들이 용매 또는 용제에 녹거나 섞여 있는 상태로 이해될 수 있다. 특히, 본 실시예에서 예시한 것처럼, 잉크젯 방법이 이용되는 경우, 상기 전도성 물질(750a)이 액상에 가까울수록 잉크젯 분사 공정을 수행하기 용이할 수 있다. 따라서, 상기 전도성 물질(750a)이 액상 또는 졸(sol)상태일 수 있다. 상기 전도성 미립자는 금속 입자, 금속 화합물 입자 또는 금속 합금 입자 등일 수 있다. 상기 전도성 물질(750a)의 충진된 모양에서, 그 표면은 둥그스름한 모양을 하게 된다. 이것은 액체의 표면 장력의 영향이며, 상기 재배선 절연층(740)의 표면이 소수성이기 때문이다.
도 8f를 참조하면, 상기 전도성 물질(750a)을 소결(sinter)시켜 상기 재배선 구조(760)를 형성한다. 상기 재배선 구조(760)는 재배선 비아 플러그들(760v) 및 재배선 배선들(760i)을 포함하고, 표시하지 않은 재배선 패드들(760p)을 포함한다. 상기 전도성 물질(750a)을 소결시키는 방법은, 상기 전도성 물질(750a) 내에 포함된 용매 또는 용제를 증발시키는 방법일 수 있다. 예를 들어, 상기 전도성 물질(750a)에 소정의 열을 가하여 상기 전도성 물질(750a) 내에 포함된 용매 또는 용제가 공기중으로 증발되게 하는 방법이다. 일반적으로 용매 또는 용제는 휘발성 또는 증발성을 가지므로, 100℃ 내외, 안정적으로는 150℃ 이상의 열을 가함으로써 상기 소결 공정이 수행될 수 있다. 상기 소결 공정은 오븐(oven) 내에서 수행될 수 있고, 열을 가하는 공정이므로 베이크 공정과 호환될 수 있다. 상기 베이크 공정은 반도체 제조 공정에서 포토레지스트를 건조시키거나, 경화시키거나, 반응을 촉진시키기 위하여 수행되는 공정으로써, 밀폐 공간 내에 상기 포토레지스트 막이 형성된 반도체 웨이퍼 등을 도입하고 열을 가하는 공정들을 통칭하는 용어이다. 즉, 상기 소결 공정은 상기 베이크 공정과 거의 유사한 방법으로 수행될 수 있다. 아울러, 상기 소결 공정이 수행된 후, 상기 전도성 물질(750a)은 증발된 용제에 해당하는 부피가 줄어들어 표면 높이가 낮아진다. 도 8f에는 그 개념이 예시되었다. 그러나, 도 8f는 상기 전도성 물질(750a)이 소결 공정 후에 그 부피가 줄어든다는 개념을 설명하기 위하여 상기 전도성 물질(750a)이 소결된 후의 표면, 즉 상기 재배선 구조(760)의 상부 표면이 상기 재배선 절연층(740)의 상부 표면보다 낮게 도시된 것일 뿐이다. 즉, 상기 전도성 물질(750a)을 형성하는 공정, 즉 잉크젯 분사 공정에서 상기 전도성 물질(750a)을 충분히 분사, 형성하면 소결 공정 후에도 상기 재배 선 구조(760)의 상부 표면이 상기 재배선 절연층(740)의 상부 표면보다 낮아지지 않는 것이 가능하다.
부가하여, 상기 재배선 절연층(740)의 상부 표면을 소수성으로 변화시키는 공정이 필요할 수 있다. 일반적으로, 감광성 폴리이미드는 친수성 표면을 가지지 않으므로 특별히 소수화 공정을 수행하지 않아도 될 것이다. 그러나, 보다 더 소수화된 표면을 필요로 하거나, 충분한 소수성을 가지지 못한 경우, 별도의 소수성화 공정이 필요할 수 있다. 이 경우, 상기 재배선 절연층(740)의 표면의 수산화기(OH-)를 제거하는 공정이 수행될 수 있다. 다른 말로, 상기 재배선 절연층(740)의 표면을 산성화 시키는 공정일 수 있다. 상기 재배선 절연층(740)의 표면의 수산화기를 제거하는 공정 중의 하나는 수소 반응 공정이다. 상기 수소 반응 공정 중의 하나로, 수소 플라즈마 공정 등이 이용될 수 있다.
도 8g를 참조하면, 상기 반도체 칩(710)의 상부에 전면적으로 보호층(770)이 형성된다. 상기 보호층(770)은 폴리이미드 또는 에폭시 수지 계열의 레진으로 형성될 수 있고, 몰딩 컴파운드로 형성될 수도 있다. 상기 보호층(710)은 상기 재배선 구조를 덮도록 형성될 수 있다.
도 8h를 참조하면, 상기 보호층(770)의 일부가 제거되어 상기 재배선 구조(760)의 일부가 노출되는 오프닝(775)이 형성된다. 상기 노출된 재배선 구조(760)에는 본딩 와이어 또는 솔더 등이 형성될 수 있다. 즉, 외부와 전기적으로 연결되기 위한 구조물들이 형성될 수 있다. 상기 오프닝(775)은 상기 보호층(770)이 레이저 빛으로 조사되고 현상되는 공정이 사용될 수 있다. 또는 상기 오프 닝(775)은 레이저 빛을 조사하는 공정만으로 형성될 수도 있다. 예를 들어 레이저 드릴링 방법 등이 적용될 수 있다.
이상의 공정들을 거쳐, 본 발명의 기술적 사상에 의한 반도체 소자가 제조될 수 있다.
도 8i 및 8j는 도 8d의 공정이 다른 형태로 수행될 수 있음을 설명하기 위한 도면이다. 도 8c에 도시된 공정 단계 이후, 상기 하부 오프닝들(730h)을 형성하는 공정에서, 상기 재배선 절연층(740)이 패터닝 마스크로 이용될 때, 상기 재배선 절연층(740)이 패터닝 공정에서 손실될 수 있다는 것을 보여준다. 최초 형성시의 두께보다 얇아진 형태로 잔존할 수 있으며, 이 경우는 도면 상으로 큰 차이를 보이지 않으므로 생략된다.
도 8i를 참조하면, 상기 재배선 절연층(740)이 상기 하부 오프닝들(730h)을 형성하는 패터닝 공정에서 일부가 손실되어 상기 보호층(730) 상에 잔존하지 않을 수 있다. 다른 말로, 상기 리세스들(740r)에 해당되는 영역들에 상기 재배선 절연층(740)이 완전히 제거되고 상기 보호층(730)이 노출될 수 있다.
도 8j를 참조하면, 상기 하부 오프닝들(730h)을 형성하는 패터닝 공정에서, 상기 리세스들(740r)에 해당되는 영역들의 상기 재배선 절연층(740)이 모두 손실되고, 상기 보호층(730)의 상부가 일부 손실될 수도 있다. 다른 말로, 상기 리세스들(740r)에 해당되는 영역들의 상기 보호층(730)이 상기 리세스들(740r)이 형성되지 않는 영역들보다 얇아질 수 있다.
도 3a 및 3b를 더 참조하면, 본 발명의 기술적 사상에 의한 반도체 패키지 들(300a, 300b)을 제조하는 방법이 설명될 수 있다. 본 발명의 기술적 사상에 의한 반도체 패키지(300a)를 제조하는 방법은, 본 발명의 기술적 사상에 의한 반도체 소자(310a)가 제조된 후, 와이어 패드들(350a)을 포함하는 패키지 기판(305a) 상에 상기 반도체 소자(310a)가 배치되고, 상기 와이어 패드들(350a)과 상기 반도체 소자(310a)의 재배선 구조(330a)들, 특히 재배선 패드들(333a)이 본딩 와이어들(360)을 통하여 전기적으로 연결되는 것을 포함한다. 이어서, 상기 패키지 기판(305a) 상에 놓인 상기 반도체 소자(310a)를 몰딩 컴파운드 같은 절연성 수지로 감싼 후, 뚜껑을 덮는 공정을 더 포함할 수 있다.
또는, 커넥터 랜드들(350b)을 포함하는 패키지 기판(305b) 상에 상기 반도체 칩(310b)의 재배선 패드들(330b)과 상기 커넥터 랜드들(350b)이 연결되도록 연결부들(370)이 형성되는 것을 포함하는 공정으로 제조될 수 있다. 이어서, 상기 패키지 기판(305b) 상에 놓인 상기 반도체 소자(310b)를 몰딩 컴파운드 같은 절연성 수지로 감싼 후, 뚜껑을 덮는 공정을 더 포함할 수 있다.
도 4를 더 참조하면, 본 발명의 기술적 사상에 의한 반도체 모듈(600)을 제조하는 방법이 설명될 수 있다. 본 발명의 기술적 사상에 의한 반도체 모듈(600)을 제조하는 방법은, 본 발명의 기술적 사상에 의한 반도체 소자들(100, 200) 또는 반도체 패키지들(300a, 300b)이 제조 된 후, 상기 반도체 소자들(100, 200) 또는 상기 반도체 패키지들(300a, 300b) 중 어느 하나가 모듈 기판(605) 상에 배치되고, 접촉 단자들(615)과 전기적으로 연결되는 공정을 포함한다.
도 5를 더 참조하면, 본 발명의 기술적 사상에 의한 전자 회로 기판(620)을 제조하는 방법이 설명될 수 있다. 본 발명의 기술적 사상에 의한 전자 회로 기판(620)을 제조하는 방법은, 본 발명의 기술적 사상에 의한 반도체 소자들(100, 200), 반도체 패키지들(300a, 300b) 및/또는 반도체 모듈(600)이 제조 된 후, 상기 반도체 소자들(100, 200), 반도체 패키지들(300a, 300b) 및/또는 반도체 모듈(600)이 회로 기판(625) 상에 배치되는 공정을 포함한다. 구체적으로, 본 발명의 기술적 사상에 의한 전자 회로 기판(620)은 회로 기판(625) 상에 마이크로 프로세서(630)를 배치하고, 상기 회로 기판(625) 상에 상기 마이크로프로세서(630)와 통신하는 주 기억 회로(635) 및 부 기억 회로(640)를 각각 배치하고, 상기 회로 기판(625) 상에 상기 마이크로프로세서(625)에 신호를 전송하는 입력 회로(645)를 배치하고, 및 상기 회로 기판(625) 상에 상기 마이크로프로세서(630)에서 발생되는 전기적 신호를 수신하는 출력 회로(650)를 배치하는 것을 포함하여 제조될 수 있다. 상기 회로 기판(625) 상에 다른 회로 기판 들과 전기적 신호를 주고 받는 통신 신호 처리 회로(655)가 더 배치될 수 있다.
도 6을 더 참조하면, 본 발명의 기술적 사상에 의한 전자 시스템(660)을 제조하는 방법이 설명될 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템(660)을 제조하는 방법은, 본 발명의 기술적 사상에 의한 상기 반도체 소자들(100, 200), 반도체 패키지들(300a, 300b), 반도체 모듈(600) 및/또는 전자 회로 기판(620)이 제조된 후, 상기 본 발명의 기술적 사상에 의한 반도체 소자들(100, 200), 반도체 패키지들(300a, 300b), 반도체 모듈(600) 및/또는 전자 회로 기판(620)이 다른 기능부들과 결합되어, 본 발명의 기술적 사상에 의한 전자 시스템(660)이 제조될 수 있다. 구체적으로, 본 발명의 기술적 사상에 의한 전자 시스템(660)은, 전기적 명령 신호 및 데이터를 처리하는 제어부(665)가 설치되고, 상기 제어부(665)로 전기적 신호를 전송하는 입력부(670)가 설치되고, 상기 제어부(665)로부터 전기적 신호를 수신하는 출력부(675)가 설치되고, 및 상기 제어부(665)와 통신하며 상기 제어부(665)가 처리할 데이터 및 상기 제어부(665)가 처리한 데이터를 저장하는 저장부(680)가 설치되는 것을 포함하는 공정으로 제조될 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템(660)의 제조 방법은 상기 제어부(665)로부터 전기적 신호를 받아 다른 전자 시스템으로 전송하거나 다른 전자 시스템으로부터 전기 신호를 받아 상기 제어부로 전달하는 통신부(685)가 더 설치되는 공정을 더 포함할 수 있다. 또, 본 발명의 기술적 사상에 의한 전자 시스템(660)의 제조 방법은, 상기 제어부(665)의 명령에 따라 물리적 또는 기계적 동작을 하는 동작부(690)가 설치되는 공정을 더 포함할 수 있다.
도 9a 및 9b는 본 발명의 기술적 사상의 다른 실시예에 의한 상기 리세스들(740r), 상부 오프닝들(740h) 및 하부 오프닝들(730v)에 전도성 물질(750b)을 충진하는 방법과 재배선 구조(760)를 형성하는 방법을 설명하는 종단면도들이다. 도 9a를 참조하면, 상기 리세스들(740r), 상부 오프닝들(740h) 및 하부 오프닝들(730h)을 포함하는 상기 반도체 칩(710)의 상부 표면 상에 젤(gel) 상태 또는 점성을 가진 액상의 전도성 물질층(750b)이 형성된다. 상기 젤 상태의 전도성 물질층(750b)은 디스펜서(T, dispenser) 등을 통하여 상기 리세스들(740r), 상부 오프닝들(740h) 및 하부 오프닝들(730h) 내에 충진될 수 있다.
도 9b를 참조하면, 밀링 블레이드(B) 등을 이용하여 상기 반도체 칩(710)의 표면, 즉 상기 재배선 절연층(740)의 상부 표면이 평탄화 될 수 있다. 이 공정에서, 상기 반도체 칩(710)의 상부에 형성되었던 상기 전도성 물질층(750b)은 상기 리세스들(740r), 상기 상부 오프닝들(740h) 및 상기 하부 오프닝들(730h) 내에 충진 부분을 제외하고 제거될 것이다. 이 공정에서, 상기 밀링 블레이드(B)는 상기 재배선 절연층(740)의 상부 표면을 아주 적은 양으로 깎아 낼 수도 있다.
이상의 대체 공정들을 거쳐, 본 발명의 기술적 사상에 의한 반도체 소자가 제조될 수 있다. 이후, 반도체 패키지들, 반도체 모듈, 전자 회로 기판, 및/또는 전자 시스템을 제조하는 공정이 선택적으로 수행될 수 있다.
도 10a 및 도 10b는 상기 그레이 포토마스크(800)의 반투명 영역들(830)을 구현하는 방법들을 설명하기 위한 도면들이다. 도 10a는 상기 그레이 포토마스크(800)의 일 표면 상에 다양한 광학적 패턴들(860a, 860b, 870a, 870b)이 형성됨으로써, 상기 반투명 영역들(830) 및 상기 불투명 영역들(840)이 구현되는 것을 설명하기 위하여 개략적으로 도시한 종단면도들이다. 도 10a의 (a)를 참조하면, 상기 투명 기판(810) 상에 불투명한 제1 광학적 패턴(860a) 및 반투명한 제2 광학적 패턴(860b)이 형성된다. 상기 불투명한 제1 광학적 패턴(860a)은 빛의 투과율이 사실상 0(zero)일 수 있다. 즉, 빛에 불투명할 수 있다. 상기 반투명한 제2 광학적 패턴(860b)은 상기 불투명한 제1 광학적 패턴(860a)보다 얇은 두께로 형성될 수 있다. 보다 상세하게, 상기 반투명한 제2 광학적 패턴(860b)은 빛을 충분히 차단하지 못하여, 반투명할 수 있다. 즉, 도 10b의 (a)는 광학적 패턴들(860a, 860b)의 두께 를 달리함으로써 상기 반투명 영역들(830)과 불투명 영역들(840)을 구현하는 방법을 설명한 도면이다. 상기 반투명한 제2 광학적 패턴(860b)을 형성하는 방법은, 상기 불투명한 제1 광학적 패턴(860a)의 일부를 선택적으로 제거함으로써 형성될 수도 있고, 상기 투명 기판(810) 상에 크롬 등의 빛을 차단할 수 있는 물질막을 별도로 증착함으로써 형성될 수 있다. 크롬 등의 물질막을 형성하는 방법은 물리적 증착 방법, 예를 들어 스퍼터링 방법이 사용될 수 있다.
도 10a의 (b)를 참조하면, 투명 기판(810) 상에 반투명 패턴(870a)이 별도로 형성됨으로써, 상기 반투명 영역들(830)이 형성될 수 있다. 상기 반투명 패턴(870a)은 상기 불투명한 광학적 패턴과 다른 물질로 형성될 수 있다. 예를 들어, 상기 반투명 영역들(830)의 광학적 패턴들이 몰리브덴이나 실리콘을 함유하는 MoSi 또는 MoSiON 등의 반투명 물질들로 형성될 수 있다.
도 10a의 (c)를 참조하면, 투명 기판(810) 상에 반투명 물질층(870b) 및 불투명한 광학적 패턴(860a)이 형성됨으로써 상기 반투명 영역들(830) 및 불투명 영역들(840)이 구현될 수 있다. 상기 반투명 물질층(870b)은 상기 투명 기판(810)의 전면에 형성될 수 있다. 이 경우, 상기 투명 영역(820)은 상기 반투명 물질층(870b)이 선택적으로 제거됨으로써 구현될 수 있다.
도 10b는 상기 그레이 포토마스크(800)의 반투명 영역을 구현하는 다른 방법들을 예시한 평면도들이다. 도 10b의 (a)를 참조하면, 상기 반투명 영역들(830)은 수평 방향의 불투명한 광학 패턴들(Lh) 및 투명한 광학 공간들(Sh)이 교대로 형성됨으로써 구현될 수 있다. 도 10b의 (b)를 참조하면, 상기 반투명 영역들(830)은 수직 방향의 불투명한 광학 패턴들(Lv) 및 투명한 광학 공간들(Sv)이 교대로 형성됨으로써 구현될 수 있다. 도 10b의 (a) 및 (b)에서, 상기 불투명한 광학 패턴들(Lh) 및 상기 투명한 광학 공간들(Sh)의 점유율, 즉 듀티(duty)에 따라 상기 반투명 영역들(830)의 광 투과율이 설정될 수 있다. 도 10b의 (c)를 참조하면, 섬 모양의 불투명한 광학 패턴들(Pi)과 섬 모양의 투명한 광학 공간들(Si)이 격자형 또는 그레이팅 모양으로 배열됨으로써 상기 반투명 영역들(830)이 구현될 수 있다. 상기 불투명한 광학 패턴들(Pi)과 투명한 광학 공간들(Si)의 크기 및 점유율에 따라 상기 반투명 영역들(830)의 광 투과율이 설정될 수 있다. 도 10b의 (c)에서, 상기 불투명한 광학 패턴들(Pi)과 투명한 광학 공간들(Si)이 정사각형 모양으로 도시되었으나, 그 모양과 배열 형태에는 제한이 없다. 즉, 원형, 마름모꼴, 삼각형, 직사각형, 육각형 등, 다양한 모양으로 형성될 수 있고, 상하좌우 방향의 그레이팅 모양이 아닌, 대각선 그레이팅, 삼각 그레이팅 또는 벌집 모양의 그레이팅으로 형성될 수도 있다. 결과적으로는 이 모든 형태 및 배열들이 본 발명의 기술적 사상의 간단한 실시예일뿐이다.
그 외, 도면에 참조 부호가 표시되지 않은 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에 서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 개략적인 평면도이고 도 1b는 도 1a의 I-I′의 종단면도이며, 도 1c는 도 1b의 부분 확대도이다.
도 2a는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 개략적인 평면도이고, 도 2b는 도 2a의 II-II′의 종단면도이며, 도2c는 도 2b의 부분 확대도이다.
도 3a 및 3b는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자 패키지들의 종단면도들이다.
도 4a는 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼 적층 패키지를 개략적으로 도시한 종단면도이고, 도 4b는 이해를 돕기 위한 확대 도면이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 적층 구조를 개략적으로 도시한 종단면도이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 반도체 모듈을 개략적으로 도시한 평면도이고, 도 6b는 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이고, 도 6c는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
도 7은 본 발명의 기술적 사상의 실시예에 의한 반도체 웨이퍼를 개략적으로 도시한 사시도면이고, 도 8a 내지 8j는 상기 도 7에 도시된 반도체 웨이퍼에서 어 느 하나의 반도체 칩의 종단면도가 확대되어 간략하게 도시된 공정 도면들이다.
도 9a 및 9b는 본 발명의 기술적 사상의 다른 실시예에 의한 상기 리세스들, 상부 오프닝들 및 하부 오프닝들에 전도성 물질을 충진하는 방법과 재배선 구조를 형성하는 방법을 설명하는 종단면도들이다.
도 10a 및 도 10b는 상기 그레이 포토마스크의 반투명 영역들을 구현하는 방법들을 설명하기 위한 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
100, 200: 반도체 소자 110, 210: 반도체 칩
120, 220: 칩 패드 130, 230: 재배선 구조
131, 231: 재배선 비아 플러그 133, 233: 재배선 패드
135, 235: 재배선 배선 143, 243: 칩 비아
145, 245: 반도체 회로 147, 247: 내부 배선
150, 250: 보호층 153, 253: 하부 오프닝
155, 255: 재배선 절연층 157, 257: 상부 오프닝
159, 259: 리세스 300: 반도체 패키지
305: 패키지 기판 310: 반도체 소자
350a: 와이어 패드 350b: 커넥터 랜드
360: 본딩 와이어 370: 연결부
380: 전도성 볼 600: 반도체 모듈
605: 모듈 기판 610: 반도체 패키지
615: 접촉 단자 620: 전자 회로 기판
625: 회로 기판 630: 마이크로프로세서
635: 주 기억 회로 640: 부 기억 회로
645: 입력 신호 처리 회로 650: 출력 신호 처리 회로
655: 통신 신호 처리 회로 660: 전자 시스템
665: 제어부 670: 입력부
675: 출력부 680: 저장부
685: 통신부 690: 동작부
700: 반도체 웨이퍼 710: 반도체 칩
720: 칩 패드 730: 보호층
730h: 하부 오프닝 740: 재배선 절연층
740r: 리세스 740h: 상부 오프닝
750a: 전도성 물질 760: 재배선 구조
760v: 재배선 비아 플러그 760i: 재배선 배선
760p: 재배선 패드 800: 그레이 포토마스크
810: 투명 기판 820: 투명 영역
830: 반투명 영역 840: 불투명 영역
860a, 860b, 870a, 870b: 광학적 패턴들

Claims (10)

  1. 내부에 반도체 회로들을 포함하는 반도체 칩;
    상기 반도체 칩의 내부의 상부에 상부 표면의 일부가 노출되도록 형성되고, 적어도 상부 표면이 금속으로 형성된 칩 패드;
    상기 반도체 칩의 상부 표면 및 상기 칩 패드의 상부 표면의 외곽의 일부를 덮으며, 상기 칩 패드의 중앙부를 노출시키는 하부 오프닝을 포함하는 제1 두께의 실리콘 질화물층;
    상기 실리콘 질화물층 상에 상기 제1 두께보다 두꺼운 제2 두께로 형성되는 감광성 폴리이미드층을 포함하되,
    상기 감광성 폴리이미드층은,
    상기 하부 오프닝과 수직으로 정확하게 정렬되는 상부 오프닝, 및
    상기 상부 오프닝과 동일한 수평 높이에 형성되되, 바닥면이 상기 상부 오프닝의 최하단부보다 높은 곳에 위치되는 리세스를 포함하고,
    상기 리세스, 상기 상부 오프닝 및 상기 하부 오프닝을 충진하는 재배선 구조를 포함하고,
    상기 재배선 구조는,
    상기 하부 오프닝의 전부와 상기 상부 오프닝의 일부 내에 충진되고, 상기 칩 패드와 전기적으로 연결되는 재배선 비아 플러그,
    상기 리세스의 일부 내에 충진되고 상기 재배선 비아 플러그와 일체형으로 형성되는 재배선 배선, 및
    상기 리세스의 일부 내에 충진되고 상기 재배선과 일체형으로 형성되는 재배선 패드를 포함하고, 및
    상기 재배선 비아 플러그, 상기 재배선 배선 및 상기 재배선 패드는 동일한 물질로 형성되고 동일한 상부 표면 높이를 가지며,
    상기 재배선 구조의 상부 표면 높이는 상기 감광성 폴리이미드층의 상부 표면의 높이보다 낮으며,
    상기 재배선 구조의 측면은 상기 감광성 폴리이미드층과 직접적으로 접촉하고, 및
    상기 리세스는 평면도에서 선(line) 또는 바(bar) 형태의 그루브 모양인 반도체 소자.
  2. 내부에 반도체 회로들을 포함하는 반도체 칩;
    상기 반도체 칩의 상부에 형성된 칩 패드들;
    상기 반도체 칩 상에 형성된 보호층;
    상기 보호층 상에 형성된 재배선 절연층; 및
    상기 보호층과 상기 재배선 절연층을 수직으로 관통하여 상기 칩 패드와 전기적으로 각각 연결되는 재배선 비아 플러그들, 및
    상기 재배선 절연층 내에 형성되고 상기 재배선 비아 플러그들과 각각 전기적으로 연결되는 재배선 배선들을 포함하는 재배선 구조를 포함하고,
    상기 재배선 비아 플러그들과 상기 재배선 배선들은 동일한 상부 표면 높이를 갖고,
    상기 적어도 하나의 재배선 비아 플러그와 상기 적어도 하나의 재배선 배선이 동일한 물질로 일체형으로 형성되고, 및
    상기 재배선 구조의 측면은 상기 보호층과 직접적으로 접촉하는 반도체 소자.
  3. 제2항에 있어서, 상기 재배선 플러그들 및 상기 재배선 배선들은 단층의 단일 물질인 반도체 소자.
  4. 제2항에 있어서, 상기 재배선 배선들의 일부 상에 외부와 전기적으로 연결되기 위한 본딩 와이어 또는 솔더 볼이 직접적으로 형성되는 반도체 소자.
  5. 제2항에 있어서, 상기 재배선 배선들의 바닥면들은 상기 보호층과 직접적으로 접촉하는 반도체 소자.
  6. 와이어 패드를 포함하는 패키지 기판;
    상기 패키지 기판 상에 배치된 반도체 소자를 포함하고,
    상기 반도체 소자는,
    내부에 반도체 회로들을 포함하는 반도체 칩;
    상기 반도체 칩의 상부에 형성된 칩 패드들;
    상기 반도체 칩 상에 형성된 보호층;
    상기 보호층 상에 형성된 재배선 절연층; 및
    상기 보호층과 상기 재배선 절연층을 수직으로 관통하여 상기 칩 패드와 전기적으로 각각 연결되는 재배선 비아 플러그들, 및
    상기 재배선 절연층 내에 형성되고 상기 재배선 비아 플러그들과 각각 전기적으로 연결되는 재배선 배선들을 포함하는 재배선 구조를 포함하고,
    상기 재배선 비아 플러그들과 상기 재배선 배선들은 동일한 상부 표면 높이를 갖고,
    상기 적어도 하나의 재배선 비아 플러그와 상기 적어도 하나의 재배선 배선이 동일한 물질로 일체형으로 형성되고,
    상기 재배선 구조의 측면은 상기 보호층과 직접적으로 접촉하고, 및
    상기 재배선 배선의 일부와 상기 와이어 패드를 전기적으로 연결하는 본딩 와이어를 포함하는 반도체 패키지.
  7. 패키지 기판,
    상기 패키지 기판의 상면에 적층된 다수 개의 반도체 칩들, 및
    상기 패키지 기판의 하면에 배치된 다수 개의 솔더들을 포함하고,
    상기 다수 개의 적층된 반도체 칩 중 적어도 두 개는,
    내부에 형성된 반도체 회로,
    상면에 형성된 칩 패드들;
    상면에 형성된 보호층;
    상기 보호층 상에 형성된 재배선 절연층; 및
    상기 보호층과 상기 재배선 절연층을 수직으로 관통하여 상기 칩 패드와 전기적으로 각각 연결되는 재배선 비아 플러그들, 및
    상기 재배선 절연층 내에 형성되고 상기 재배선 비아 플러그들과 각각 전기적으로 연결되는 재배선 배선들을 포함하는 재배선 구조를 포함하고,
    상기 재배선 비아 플러그들과 상기 재배선 배선들은 동일한 상부 표면 높이를 갖고,
    상기 적어도 하나의 재배선 비아 플러그와 상기 적어도 하나의 재배선 배선이 동일한 물질로 일체형으로 형성되고,
    상기 재배선 구조의 측면은 상기 보호층과 직접적으로 접촉하고,
    상기 반도체 칩을 수직으로 관통하는 관통 비아들 및 상기 관통 비아들 상에 넓은 면적으로 형성된 관통 비아 패드들을 포함하고,
    상기 관통 비아들은 상기 관통 비아 패드들을 통하여 서로 수직으로 접촉되고,
    상기 관통 비아들은 상기 두 반도체 칩들이 가진 재배선 구조와 각각 물리적, 전기적으로 연결되고,
    상기 관통 비아들은 상기 재배선 배선을 수직으로 관통하는 웨이퍼 적층 패키지.
  8. 서로 전기적으로 연결된 하부 패키지 및 상부 패키지를 포함하고,
    상기 하부 패키지 및 상부 패키지는, 각각,
    와이어 패드들을 포함하는 하부 패키지 기판 및 상부 패키지 기판,
    상기 하부 패키지 기판 및 상기 상부 패키지 기판 상에 각각 적층되고 본딩 패드들을 포함하는 다수 개의 반도체 칩들, 및
    상기 본딩 패드들과 상기 와이어 패드들을 전기적으로 연결하는 본딩 와이어들을 포함하고,
    상기 하부 패키지에 적층된 다수 개의 반도체 칩들 중, 최상부에 위치된 반도체 칩은 상기 상부 패키지와 전기적으로 연결되는 재배선 구조를 포함하고,
    상기 상부 패키지는 상기 상부 패키지 기판의 외부에 노출된 솔더 랜드들을 포함하고, 및
    상기 하부 패키지의 최상부 반도체 칩의 재배선 구조와 상기 상부 패키지의 솔더 랜드들이 각각 전기적으로 연결되고,
    상기 하부 패키지의 최상부 반도체 칩은,
    내부에 반도체 회로들을 포함하는 반도체 칩;
    상기 반도체 칩의 내부의 상부에 상부 표면의 일부가 노출되도록 형성되고, 적어도 상부 표면이 금속으로 형성된 칩 패드;
    상기 반도체 칩의 상부 표면 및 상기 칩 패드의 상부 표면의 외곽의 일부를 덮으며, 상기 칩 패드의 중앙부를 노출시키는 하부 오프닝을 포함하는 제1 두께의 실리콘 질화물층;
    상기 실리콘 질화물층 상에 상기 제1 두께보다 두꺼운 제2 두께로 형성되는 감광성 폴리이미드층을 포함하되,
    상기 감광성 폴리이미드층은,
    상기 하부 오프닝과 수직으로 정확하게 정렬되는 상부 오프닝, 및
    상기 상부 오프닝과 동일한 수평 높이에 형성되되, 바닥면이 상기 상부 오프닝의 최하단부보다 높은 곳에 위치되는 리세스를 포함하고,
    상기 리세스, 상기 상부 오프닝 및 상기 하부 오프닝을 충진하는 재배선 구조를 포함하고,
    상기 재배선 구조는,
    상기 하부 오프닝의 전부와 상기 상부 오프닝의 일부 내에 충진되고, 상기 칩 패드와 전기적으로 연결되는 재배선 비아 플러그,
    상기 리세스의 일부 내에 충진되고 상기 재배선 비아 플러그와 일체형으로 형성되는 재배선 배선, 및
    상기 리세스의 일부 내에 충진되고 상기 재배선과 일체형으로 형성되는 재배선 패드를 포함하고, 및
    상기 재배선 비아 플러그, 상기 재배선 배선 및 상기 재배선 패드는 동일한 물질로 형성되고 동일한 상부 표면 높이를 가지며,
    상기 재배선 구조의 상부 표면 높이는 상기 재배선 절연층의 상부 표면의 높이보다 낮으며,
    상기 재배선 구조의 측면은 상기 감광성 폴리이미드 층과 직접적으로 접촉하고, 및
    상기 리세스는 평면도에서 선(line) 또는 바(bar) 형태의 그루브 모양인 패키지 적층 구조.
  9. 다수개의 접촉 단자들을 포함하는 모듈 기판,
    상기 접촉 단자들과 각각 전기적으로 연결되고 상기 모듈 기판 상에 배치된 다수개의 반도체 소자를 포함하고,
    상기 반도체 소자들 중 적어도 하나는,
    내부에 반도체 회로들을 포함하는 반도체 칩;
    상기 반도체 칩의 상부에 형성된 칩 패드들;
    상기 반도체 칩 상에 형성된 보호층;
    상기 보호층 상에 형성된 재배선 절연층; 및
    상기 보호층과 상기 재배선 절연층을 수직으로 관통하여 상기 칩 패드와 전기적으로 각각 연결되는 재배선 비아 플러그들, 및
    상기 재배선 절연층 내에 형성되고 상기 재배선 비아 플러그들과 각각 전기적으로 연결되는 재배선 배선들을 포함하는 재배선 구조를 포함하고,
    상기 재배선 비아 플러그들과 상기 재배선 배선들은 동일한 상부 표면 높이를 갖고,
    상기 적어도 하나의 재배선 비아 플러그와 상기 적어도 하나의 재배선 배선이 동일한 물질로 일체형으로 형성되고, 및
    상기 재배선 구조의 측면은 상기 보호층과 직접적으로 접촉하는 반도체 소자를 포함하는 반도체 모듈.
  10. 명령 신호 및 데이터를 처리하는 제어부,
    상기 제어부로 전기적 신호를 전송하는 입력부,
    상기 제어부로부터 전기적 수신하는 출력부, 및
    상기 제어부와 통신하며 상기 제어부가 처리할 데이터 및 상기 제어부가 처리한 데이터를 저장하는 저장부를 포함하고,
    상기 제어부, 입력부, 출력부, 및 저장부 중 적어도 어느 하나는,
    내부에 반도체 회로들을 포함하는 반도체 칩;
    상기 반도체 칩의 상부에 형성된 칩 패드들;
    상기 반도체 칩 상에 형성된 보호층;
    상기 보호층 상에 형성된 재배선 절연층; 및
    상기 보호층과 상기 재배선 절연층을 수직으로 관통하여 상기 칩 패드와 전기적으로 각각 연결되는 재배선 비아 플러그들, 및
    상기 재배선 절연층 내에 형성되고 상기 재배선 비아 플러그들과 각각 전기적으로 연결되는 재배선 배선들을 포함하는 재배선 구조를 포함하고,
    상기 재배선 비아 플러그들과 상기 재배선 배선들은 동일한 상부 표면 높이를 갖고,
    상기 적어도 하나의 재배선 비아 플러그와 상기 적어도 하나의 재배선 배선이 동일한 물질로 일체형으로 형성되고, 및
    상기 재배선 구조의 측면은 상기 보호층과 직접적으로 접촉하는 반도체 소자를 포함하는 전자 시스템.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8362612B1 (en) * 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US8173539B1 (en) * 2011-04-12 2012-05-08 Nanya Technology Corporation Method for fabricating metal redistribution layer
KR101298280B1 (ko) 2011-10-25 2013-08-26 삼성전기주식회사 임베디드 인쇄회로기판 및 이의 제조 방법
US9559044B2 (en) 2013-06-25 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Package with solder regions aligned to recesses
US9236320B2 (en) * 2013-06-28 2016-01-12 Xintec Inc. Chip package
CN103426850B (zh) * 2013-08-27 2016-04-06 南通富士通微电子股份有限公司 晶圆级芯片尺寸封装结构
KR20150074627A (ko) * 2013-12-24 2015-07-02 삼성전기주식회사 패키지 기판 및 그 제조 방법
KR102440135B1 (ko) 2015-08-21 2022-09-05 삼성전자주식회사 재배선 영역을 갖는 전자 소자
US9832867B2 (en) * 2015-11-23 2017-11-28 Medtronic, Inc. Embedded metallic structures in glass
US10157864B1 (en) * 2017-07-27 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
KR102573307B1 (ko) 2018-09-28 2023-08-31 삼성전자 주식회사 반도체 패키지
US10763199B2 (en) * 2018-12-24 2020-09-01 Nanya Technology Corporation Semiconductor package structure and method for preparing the same
KR20220022218A (ko) * 2020-08-18 2022-02-25 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158758A (ja) * 2002-11-08 2004-06-03 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2005026405A (ja) * 2003-07-01 2005-01-27 Sharp Corp 貫通電極構造およびその製造方法、半導体チップならびにマルチチップ半導体装置
JP2006303243A (ja) 2005-04-21 2006-11-02 Sharp Corp 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3524441B2 (ja) * 1999-08-10 2004-05-10 新光電気工業株式会社 配線形成方法
KR20010105641A (ko) 2000-05-17 2001-11-29 윤종용 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
JP3757172B2 (ja) * 2002-01-31 2006-03-22 富士通株式会社 半導体装置及びその製造方法
JP2004349610A (ja) * 2003-05-26 2004-12-09 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4055015B2 (ja) * 2005-04-04 2008-03-05 セイコーエプソン株式会社 半導体装置の製造方法
JP2008066576A (ja) 2006-09-08 2008-03-21 Seiko Epson Corp 回路基板の製造方法
KR100787894B1 (ko) * 2007-01-24 2007-12-27 삼성전자주식회사 반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고반도체 칩 패키지 및 반도체 칩 패키지 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158758A (ja) * 2002-11-08 2004-06-03 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2005026405A (ja) * 2003-07-01 2005-01-27 Sharp Corp 貫通電極構造およびその製造方法、半導体チップならびにマルチチップ半導体装置
JP2006303243A (ja) 2005-04-21 2006-11-02 Sharp Corp 半導体装置の製造方法

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