JP6678196B2 - 半導体装置及び配線構造体の製造方法 - Google Patents

半導体装置及び配線構造体の製造方法 Download PDF

Info

Publication number
JP6678196B2
JP6678196B2 JP2018064423A JP2018064423A JP6678196B2 JP 6678196 B2 JP6678196 B2 JP 6678196B2 JP 2018064423 A JP2018064423 A JP 2018064423A JP 2018064423 A JP2018064423 A JP 2018064423A JP 6678196 B2 JP6678196 B2 JP 6678196B2
Authority
JP
Japan
Prior art keywords
wiring
conductor
wiring structure
wiring conductor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018064423A
Other languages
English (en)
Other versions
JP2019176063A (ja
Inventor
礼 高野
礼 高野
充弘 佐藤
充弘 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nagase and Co Ltd
Original Assignee
Nagase and Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nagase and Co Ltd filed Critical Nagase and Co Ltd
Priority to JP2018064423A priority Critical patent/JP6678196B2/ja
Priority to PCT/JP2019/012668 priority patent/WO2019189063A1/ja
Priority to US17/041,637 priority patent/US11367627B2/en
Publication of JP2019176063A publication Critical patent/JP2019176063A/ja
Application granted granted Critical
Publication of JP6678196B2 publication Critical patent/JP6678196B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は，半導体装置の製造方法に関する。また，本発明は，半導体装置に製造に用いる配線構造体の製造方法に関する。
半導体装置の製造方法に関し，複数の半導体チップを３次元的に集積して，各半導体チップを相互に配線接続する技術が知られている。半導体チップを３次元的に積層するためには，同一平面内に配置された複数の半導体チップを樹脂により封止して擬似ウエハを作成するとともに，この樹脂層を貫通するように貫通導体（貫通ビア）を形成して，この貫通導体を介して上下の擬似ウエハ同士を接続する必要がある。
樹脂層に貫通導体を形成する方法としては，従来から，ドリル加工又はレーザ加工によって樹脂層に貫通孔を形成し，この貫通孔に導電体を埋め込む技術が知られている（特許文献１）。しかしながら，このような樹脂層に貫通孔を形成する方法では，貫通導体を微細化することや，貫通導体間のピッチを狭小化することに限界があり，近年の装置小型化の要請に応えることが難しいという問題がある。また，ドリルやレーザによって樹脂層に貫通孔を形成する場合，その貫通孔の深い位置ほど開孔径がテーパー状に狭くなる。このため，貫通孔の開孔径を小さくすると上下の擬似ウエハの導通が取れなくなったり，あるいはその信頼性が低下するという問題がある。このように，従来の技術は，加工プロセスの複雑さ，製造コスト，歩留まり等の観点から改善の余地があるとされていた。
また，樹脂層に貫通導体を形成する別の方法として，貫通導体として機能する内部接続用電極を半導体チップとともに樹脂層内に封止しておく技術が知られている（特許文献２）。具体的に説明すると，特許文献２に開示された方法では，連結板により一体化された複数の内部接続用電極を半導体チップとともに有機基板の配線パターンに予め接続しておき，その後，内部接続用電極と半導体チップとを有機基板上に樹脂封止した上で，この連結板を研削することにより個々の内部接続用電極に分離し，各内部接続用電極を樹脂層内の貫通導体として用いることとしている。このようにすることで，ドリル加工又はレーザ加工によって貫通孔を形成する必要がないため，前述した従来技術が抱える問題を克服することでき，半導体チップが３次元的に積層された半導体装置を低コストで短時間に製造することが可能になるとされている。
特開２００３−１２４３８号公報 特開２００８−０１６７２９号公報
ところで，特許文献２に記載の方法では，柱状又は棒状の内部接続用電極が連結板によって一体化された構造体を予め作成しておく必要がある。特許文献２ではこのような構造体を作成する方法について詳しく説明はされていないものの，この構造体を作成するには，連結板上に柱状又は棒状の内部接続用電極を厚み方向に構築する必要がと考えられる。しかしながら，このような電極を厚み方向に構築する処理には，高精度な加工技術が要求されるため，その加工コストが嵩むという問題がある。また，一般的な半導体装置の製造設備には，このような内部接続用電極を加工する設備が存在しないため，これを作成するためには新たな設備を開発して導入する必要があり，その新規設備の導入コストや維持コストが発生するといえる。また，内部接続用電極は連結板上に垂直に起立するものであるため，その高さにも限界がある。さらに，特許文献２の技術では，内部接続用電極を直線状に成型することしか想定されていないため，半導体装置の樹脂層内に形成する貫通導体の設計の自由度が低いという問題がある。
そこで，本発明は，貫通導体として機能する配線構造体を半導体チップ等の回路素子とともに絶縁層（モールド樹脂層）内に封止する工程を含む半導体装置の製造方法において，その配線構造体をより低コストで作成するとともに，貫通導体の設計の自由度を高めることを目的とする。
本発明の発明者らは，上記従来発明が抱える問題の解決手段について鋭意検討した結果，所定パターンの配線導体が平面的に形成された配線構造体を予め作成しておき，その後この配線構造体を垂直に起立させた状態で回路素子とともに絶縁層内に封止することにより，平面的に形成した配線導体を絶縁層内で貫通導体（貫通ビア）として機能させることができるようになるという知見を得た。そして，本発明者らは，上記知見に基づけば従来発明の問題を解決できることに想到し，本発明を完成させた。
本発明の第１の側面は，半導体装置の製造方法に関する。半導体装置は，絶縁層内に，回路素子と，この絶縁層の表面と裏面とを厚さ方向に接続する貫通導体とが埋め込まれた構造を持つ。「回路素子」の例は，ＬＳＩ等の半導体チップ（能動素子）や，抵抗素子等の電子素子（受動素子）である。例えば，絶縁層内には半導体チップを埋め込むとともに，これに加えて半導体チップを再配線層等に接続するための接続端子や，その他の電子素子などを絶縁層内にさらに埋め込んでもよい。また，絶縁層内には電子素子のみを埋め込むこととし，半導体チップは再配線層上に配置してもよい。本発明では，まず，所定パターンの配線導体が絶縁部上の平面方向に沿って形成された配線構造体を作成する。その後，配線構造体を垂直に起立させた状態で，この配線構造体を絶縁層内に封止する。これにより，絶縁層内において配線導体が貫通導体として機能する。なお，本願明細書において，「導体」（貫通導体，配線導体）とは，電気伝導性を有する材料で形成された電気伝導体と熱伝導性を有する材料で形成された熱伝導体の総称である。つまり，貫通導体と配線導体は，電気伝導性と熱伝導性の少なくともいずれか一方を有していればよい。また，「配線構造体を垂直に起立させた状態」とは，配線構造体内の配線導体が絶縁層の厚さ方向に延在する状態である。
上記のように，本発明では，配線構造体を作成する際に，配線導体を平面的に形成する。このとき，配線導体は垂直方向に複数層に積層してもよい。このように，配線導体を平面的に形成することで，内部接続用電極を垂直に構築する必要のある従来発明に比べて，配線構造体を容易かつ低コストで作成することができる。また，配線導体を平面内に形成することができるため，この配線導体は単純な直線状だけでなく，屈曲点や，湾曲点，あるいは分岐点を持つ形状に自由にデザインすることができる。そして，配線導体を回路素子とともに絶縁層内に封止する際に，この配線構造体を垂直に起立させた状態とする。このため，平面的に形成した配線導体を，絶縁層内を厚み方向（垂直方向）に貫通する貫通導体として機能させることができる。配線導体を平面的に形成する本発明の加工処理は，レーザやドリルを用いて絶縁層内に貫通孔を開口する従来の加工処理と比べて，高精細に行うことができるため，絶縁層内の貫通導体をより微細化したり，貫通導体間のピッチをより狭小化することが可能となる。さらに，貫通導体（配線構造体）作成の行程を半導体装置のパッケージ行程から離すことで，半導体装置（ウエファーレベルパッケージ）の製造プロセスを大幅に簡略化できる。
また，本発明において，配線構造体は，絶縁部上に配線導体が所定パターンで形成されたものである。このため，例えば配線導体が狭いピッチで配置されている場合であっても，配線導体間の絶縁部がスペーサーとして機能するため，配線導体間の絶縁状態を維持できる。具体的には，配線構造体を回路素子とともに絶縁層内に封止する際に，絶縁層を構成するモールド樹脂の流動によって配線導体の位置がずれたり，あるいは配線導体同士が接触して意図しない導通が発生するおそれがある。この点，本発明のように，配線構造体を配線導体及び絶縁部を含む構造とすること，配線構造体を絶縁層内に封止する際にも配線導体間の間隙を確実に維持できるようになる。さらに，本発明では，配線導体を絶縁部上の平面に形成することができるため，配線導体を複数列で形成することが容易になる。特に，配線導体の列を３列以上の任意の数とすることができるため，この配線導体のパターニングの自由度が向上する。
本発明において，配線構造体を作成する工程は，絶縁部上に導体材料を積層する工程（積層工程）と，導体材料を部分的に除去することにより所定パターンの配線導体を形成する工程（除去工程）とを含んでいてもよい。このように，絶縁部上に積層された導体材料を除去して所定パターンの配線導体を形成する加工処理は，例えばエッチングや，レーザ切削，あるいはパンチングなど，既存の半導体製造設備を利用して行うことができる。このため，配線構造体を作成するにあたり新たな製造設備を導入する必要がなく，既存の設備を有効活用することで製造コストを安価に抑えることができる。
本発明において，配線構造体を作成する工程では，上記の積層工程と除去工程とを厚さ方向に繰り返し行うことにより，配線導体が複数層形成された配線構造体を得ることとしてもよい。本発明は，配線導体を平面的に形成するものであるため，その厚さ方向（垂直方向）への積層処理も容易に行うことができる。
本発明において，配線構造体を作成する工程は，上記工程に代えて，所定パターンの配線導体を絶縁部上に重ね合わせる工程を含むものであってもよい。すなわち，予め所定パンチングの配線導体を形成しておき，その配線導体を絶縁部上に重ね合わせることにより，配線導体を作成する。このような方法は，同じ配線導体のパターンを持つ配線構造体を大量かつ高速に作成する場合に適している。
本発明において，配線導体のパターンは，少なくとも１箇所以上に屈曲点，湾曲点，又は分岐点が存在するパターンであってもよい。従来発明のように配線導体を垂直に構築する場合，この配線導体は直線状に形成せざるを得ないが，本発明では配線導体を平面的に形成するため，この配線導体の形状を自由に設計することができる。このように，本発明の方法は，配線導体（すなわち貫通導体）の設計の自由度が極めて高い。
本発明において，配線導体は絶縁部の端縁から突出した凸部を有していてもよい。凸部は，配線導体自体を絶縁部の端縁から突出するように形成してもよいし，絶縁部の端縁から露出した配線導体にはんだ付け又はめっき処理を行うことによって形成することもできる。このように，配線導体に凸部を設けておくことで，配線構造体を再配線層などに接続し易くなる。
本発明の別の実施形態では，回路素子が再配線層に接続され，この再配線層上に導体が設けられた半導体装置を製造する。この場合でも，上記の実施形態と同様に，所定パターンの配線導体が絶縁部上の平面方向に沿って形成された配線構造体を作成する。その後，配線構造体を垂直に起立させた状態で，この配線構造体を再配線層に接続する。これにより，配線導体を，再配線層上の導体（インターポーザ）として機能させる。このように，絶縁層（モールド樹脂層）内に貫通導体を形成する技術を，インターポーザ用の導体を形成する技術に応用することができる。
本発明の第２の側面は，配線構造体の製造方法に関する。この配線構造体は，前述した半導体装置の製造に利用されるものである。すなわち，配線構造体は，半導体装置を構成する絶縁層の表面と裏面とを厚さ方向に接続する貫通導体として用いられるものである。配線構造体の製造方法は，絶縁部上に導体材料を積層する工程と，導体材料を部分的に除去することにより所定パターンの配線導体を形成する工程とを含む。このようにして形成された配線導体が，半導体装置の絶縁層内に埋め込まれる貫通導体として機能する。
本発明によれば，貫通導体として機能する配線構造体を半導体チップ等の回路素子とともに絶縁層内に封止することによって半導体装置を製造するにあたり，その配線構造体をより低コストで作成できるようになるとともに，貫通導体の設計の自由度が高くなる。
図１は，本発明に係る半導体装置の断面構造の一例を示している。 図２は，本発明に係る半導体装置の製造方法の概要を示している。 図３は，配線構造体の作成工程の例を示している。 図４は，配線構造体の作成工程の例を示している。 図５は，半導体装置の製造工程の例を示している。 図６は，半導体チップ，電子素子，及び配線構造体の配置例を示した平面図である。 図７は，配線構造体における配線導体のパターン例を示している。 図８は，配線構造体を放熱素子として利用する場合における配線導体のパターン例を示している。 図９は，配線構造体における配線導体の凹凸のパターン例を示している。 図１０は，配線構造体における配線導体の端子処理の例を示している。 図１１は，配線導体のパターンの一例を示した平面図である。 図１２は，本発明に係る半導体装置の断面構造の一例であって，配線構造体をインターポーザとして利用する場合を示している。
以下，図面を用いて本発明を実施するための形態について説明する。本発明は，以下に説明する形態に限定されるものではなく，以下の形態から当業者が自明な範囲で適宜変更したものも含む。
図１は，本発明の一実施形態に係る半導体装置１００の断面図である。図１に示されるように，半導体装置１００は，装置本体１０と配線構造体２０を含んで構成されたウエハレベルパッケージである。本発明では，配線構造体２０を装置本体１０と別工程で作成し，予め作成した配線構造体２０を装置本体１０の製造工程に組み込むことにより，半導体装置１００を製造する。
装置本体１０は，絶縁層１１と，この絶縁層１１の同一平面内に埋め込まれた回路素子を備えている。図１に示した実施形態において，絶縁層１１内の回路素子には，半導体チップ１２，電極パッド１３，及びその他の抵抗素子等の電子素子１４が含まれる。絶縁層１１は，例えば公知のモールド樹脂やセラミックなどの絶縁材料によって構成される。半導体チップ１２の例は，ＬＳＩ（Large Scale Integration），ＩＣ（Integrated Circuit），及びトランジスタ等の能動素子である。電子素子１４の例は，抵抗素子，コンデンサ，コイル等といった受動素子である。
配線構造体２０は，絶縁層１１の表面と裏面とを厚さ方向に接続する複数の貫通導体（配線導体）２１を有する。また，配線構造体２０は，貫通導体２１間に介在する絶縁部２２を有している。貫通導体２１は，電気伝導性と熱伝導性の少なくともいずれか一方を有する材料で構成されている。また，絶縁部２２は，貫通導体２１間を電気的又は熱的に絶縁する材料で構成される。配線構造体２０は，絶縁層１１内の複数箇所に設けられていることが好ましく，この配線構造体２０が配置された部位において絶縁層１１の表面と裏面が電気的（あるいは熱的）に接続される。
半導体装置１００は，上記の絶縁層１１，半導体チップ１２，及び配線構造体２０により擬似ウエハ構造体１０１が構成されている。擬似ウエハ構造体１０１内において，絶縁層１１，半導体チップ１２，及び配線構造体２０は同一平面に形成されることとなる。また，擬似ウエハ構造体１０１の表面側及び裏面側の両方又は少なくともいずれか一方には，再配線層１５が形成される。図１に示した実施形態において，再配線層１５としては，擬似ウエハ構造体１０１の裏面側の再配線層１５ａと表面側の再配線層１５ｂが設けられている。各再配線層１５ａ，１５ｂには，所定パターンの配線（不図示）が形成されている。表面側と裏面側の両方に再配線層１５ａ，１５ｂを設ける場合，これらの再配線層１５ａ，１５ｂの配線同士を配線構造体２０によって接続するとよい。
半導体チップ１２の裏面（回路形成面）には配線がパターン形成されており，この配線に電極パッド１３が取り付けられている。電極パッド１３は，裏面側の再配線層１５ａの配線と接続されている。これにより，半導体チップ１２と裏面側の再配線層１５ａとが電気的に接続される。また，裏面側の再配線層１５ａの配線は，配線構造体２０の貫通導体２１に接続されている。これにより，裏面側の再配線層１５ａを介して，半導体チップ１２と任意の配線構造体２０とが電気的に接続される。さらに，配線構造体２０の貫通導体２１は，絶縁層１１を厚み方向に貫通しているため，この配線構造体２０を介して，裏面側の再配線層１５ａと表面側の再配線層１５ｂとが電気的に接続されることとなる。また，図１に示した実施形態において，裏面側の再配線層１５ａの配線には，はんだボール１６が取り付けられている。はんだボール１６は，例えばパッケージ基板等（不図示）接続することができる。なお，半導体チップ１２は，電極パッド１３に代えて，公知のボンディングワイヤを利用して再配線層１５に接続することも可能である。
続いて，上記半導体装置１００を製造する方法について詳しく説明する。図２は，半導体装置１００の製造工程の概要を模式的に示している。図２に示されるように，半導体装置１００の製造工程は，配線構造体２０を作成する工程（ａ〜ｄ）と，この配線構造体２０を用いて半導体装置１００（ウエハレベルパッケージ）を製造する工程（ｅ，ｆ）とに分かれる。
本発明では，まず，貫通導体（貫通ビア）として機能する配線構造体２０を作成する。図２（ａ）に示されるように，層状の絶縁部２２上に，所定パターンの配線導体２１を絶縁部２２の平面方向に沿って形成する。具体的に説明すると，ｘｙｚ軸の３次元座標系において，層状の絶縁部２２は，ｘｙ方向に平面を有し，ｚ方向に厚みを有している。配線導体２１は，この絶縁部２２のｘｙの平面方向に延在するように形成される。配線導体２１は，ｚ方向に多少の厚みを有するものの，ｚ方向に延びるものではなく，ｘｙ平面方向に延びるものとなる。なお，図２（ａ）に示した例では，配線導体２１はｙ方向に延びる直線状に形成されているが，配線導体２１の形状はこれに限定されるものではない。例えば，配線導体２１は，その他にｘ方向に延びる直線状，斜め方向に延びる直線状，一又は複数箇所に屈曲点，湾曲点，あるいは分岐点を有する形状などに自由に設計することができる。また，ｘｙ平面内に，配線導体２１を２列以上，３列以上，あるいは４列以上で自由に配置することができる。
図２（ｂ）に示されるように，配線導体２１をパターン形成した後，その上にさらに層状の絶縁部２２を重ねることで，配線導体２１を絶縁部２２によって封止する。これにより，配線構造体２０を個片化する前の擬似ウエハ２０´が得られる。なお，ここでは配線導体２１が一層のみ形成された例を示しているが，配線導体２１はｚ方向に複数層に重ねることも可能である。
その後，図２（ｃ）に示されるように，擬似ウエハ２０´を任意のサイズにダイシングして個別の配線構造体２０を作成する。配線構造体２０は，任意の２箇所以上を電気的又は熱的に接続する導体である。このため，配線構造体２０は，２面以上の端面（配線構造体２０の厚みを形成する面）において，配線導体２１が露出していることが好ましい。ここにいう「露出」とは，配線構造体２０の端面から配線導体２１にアクセスできることを意味する。すなわち，配線導体２１が露出している状態とは，配線導体２１の端部が配線構造体２０の端面と一致している状態，配線構造体２０の端部が配線構造体２０の端面から突出している状態，及び配線構造体２０の端部が配線構造体２０の端面に対して窪んでいてもその窪みが絶縁材料で埋められていない状態が含まれる。なお，この段階において配線導体２１が配線構造体２０の端面から露出していない場合であっても，その後の製造工程において，配線導体２１の端面を研削することにより，配線構造体２０の端面から配線導体２１を露出させればよい。
その後，図２（ｄ）及び図２（ｅ）に示されるように，配線構造体２０を垂直に起立させた状態で，この配線構造体２０を半導体チップ１２等の周囲に配置し，配線構造体２０を半導体チップ１２等とともに絶縁層１１内に封止する（図２（ｅ）は，図示の便宜上，配線構造体２０等が絶縁層１１上に配置されているように描画されているが，実際には，配線構造体２０等は絶縁層１１の中に埋め込まれる）。これにより，擬似ウエハ構造体１０１が形成される。なお，配線導体２１は半導体チップ１２等の周囲に配置する直前に垂直に起立させればよい。すなわち，配線構造体２０を製造する過程では，配線導体２１はｘｙ平面方向に延びるものであったが，配線構造体２０を半導体チップ１２とともに絶縁層１１内に埋め込むときには，配線導体２１はｚ方向（具体的にはｚｙ平面方向又はｚｘ平面方向）に延びるものとなる。このように，配線構造体２０を絶縁層１１内に封止する前に，配線構造体２０の向きを変える。これにより，配線構造体２０の配線導体２１は，絶縁層１１を厚み方向に貫通するものとなる。配線構造体２０の配線導体２１は，半導体装置１００において貫通導体（貫通ビア）として機能する。例えば，図２（ｆ）に示されるように，擬似ウエハ構造体１０１の裏面側と表面側にそれぞれ再配線層１５ａ，１５ｂを形成する。この場合，配線導体２１（貫通導体）は，裏面側の再配線層１５ａと表面側の再配線層１５を電気的（又は熱的）に接続する。このように，本発明では，平面的に形成した配線導体２１を垂直に立てて貫通導体として利用することを特徴の一つとしている。
続いて，図３及び図４を参照して，配線構造体２０の作成方法の具体例について説明する。まず，絶縁部２２を構成する絶縁材料の層の上に，配線導体２１を形成するための導体材料２１´の層を積層する（ステップＳ１）。このとき，絶縁材料の層と導体材料２１´の層の厚みは，それぞれ，最終的に得られる貫通導体のピッチに合わせて設定すればよい。絶縁材料（絶縁部２２）としては，モールド樹脂やセラミックなどの公知の電気絶縁材料を採用することができる。モールド樹脂の例は，エポキシ樹脂，ポリイミド樹脂，フェノール樹脂，シアネート樹脂などの熱硬化性樹脂や，これらの熱硬化性樹脂に酸化アルミニウムやシリカ（二酸化ケイ素），二酸化チタンなどの無機フィラーを混合した複合樹脂である。また，導体材料２１´としては，金属などの公知の電気伝導性及び熱伝導性を有する材料を採用することができる。導体材料２１´の例は，銅（Ｃｕ）や，銀（Ａｇ），アルミニウム（Ａｌ）などである。絶縁材料の層上に導体材料２１´を積層した後，加熱処理を実施することによって絶縁材料の層を硬化させる。このようにして導体材料２１´と絶縁部２２を一体化する。
次に，導体材料２１´の層に感光性のマスクシート３１を貼り合わせる（ステップＳ２）。マスクシート３１としては，公知の感光性ドライフィルムを用いればよい。また，マスクシート３１を用いる代わりに，感光性のレジスト剤を導体材料２１´の層上に塗布してもよい。
次に，所定パターンの開口が形成されたフォトスクリーン３２を用いて，マスクシート３１を露光する（ステップＳ３）。このとき，フォトスクリーン３２の開口のパターンは，最終的に得ようとする配線導体２１のパターンと一致するものを用いる。フォトスクリーン３２の開口パターンは，直線状に限られず，屈曲点，湾曲点，又は分岐点を有するパターンを自由に選択できる。また，フォトスクリーン３２を用いる代わりに，マスクシート３１に対してレーザを直接照射することによってマスクシート３１を露光してもよい。この場合には，このレーザによって配線導体２１のパターンを直接描画することができる。
次に，露光後のマスクシート３１を現像することにより，所定パターンのレジストマスク３３を形成する（ステップＳ４）。このレジストマスク３３は，最終的に得ようとする配線導体２１に相当する部分を覆うものとなる。
次に，レジストマスク３３が貼付された導体材料２１´をエッチング液に接触させて，レジストマスク３３のパターンに従って導体材料２１´をエッチングする（ステップＳ５）。エッチング液は，導体材料２１´の種類に応じて適宜選択すればよい。これにより，絶縁材料の層（絶縁部２２）上に所定パターンの配線導体２１が形成される。
次に，配線導体２１上に，別の絶縁材料の層（絶縁部２２）及び導体材料２１´の層をさらに積層する（ステップＳ６）。このとき，上層の絶縁材料は，下層の配線導体２１の間に充填して平面方向の絶縁状態を確保する。あわせて，下層の配線導体２１と上層の導体材料２１´が接触しないように，これらの間にも絶縁材料を配置して厚み方向の絶縁状態も確保する。このようにして，配線導体２１上に絶縁材料と導体材料２１´をこの順で積層した後，絶縁材料を硬化させる。このようにして，配線導体２１は周囲を絶縁材料によって囲まれたものとなる。
次に，前述したステップＳ２〜Ｓ６の処理を，必要となる配線導体２１の積層数分繰り返し行う（ステップＳ７）。例えば配線導体２１の積層数は，２以上又は３以上であることが好ましく，その上限は特に制限されない。例えば配線導体２１を１０層以上に重ねることも可能である。また，配線導体２１の各層において，それぞれ配線導体２１のパターンを統一することもできるし，配線導体２１のパターンを変えることもできる。例えば，下層の配線導体２１と上層の配線導体２１とが互い違いになるように，各層を重ねることもできる。
次に，配線導体２１を必要数分積層した後に，最上段の配線導体２１の層を被覆するように絶縁材料の層（絶縁部２２）を積層して硬化させる（ステップＳ９）。このようにして，配線構造体２０を個片化する前の擬似ウエハ２０´が得られる。配線構造体２０の擬似ウエハ２０´は，基本的に，絶縁部２２と配線導体２１がこの順に繰り返し積層され，配線導体２１が絶縁部２２の平面方向に沿って延在するようにパターニングされたものとなる。
次に，図４に示されるように，公知のダイシングソーを用いて，配線導体２１用の擬似ウエハ２０´を任意のサイズにダイシングする（ステップＳ１０）。ダイシングの方向は，平面方向におけるｘ方向とｙ方向のいずれか一方のみでもよいし，ｘ方向とｙ方向の両方でもよい。これにより，擬似ウエハ２０´から個片化された複数の配線導体２１を切り出すことができる（ステップＳ１１）。配線構造体２０は，基本的に，ダイシングの切断面が，その配線導体２０の厚みを形成する端面となる。そして，配線構造体２０の端面のうちの少なくとも２面には，配線導体２１が露出する。
このようにして得られた配線構造体２０は，後述する半導体装置１００の製造に用いられる。配線構造体２０を半導体装置１００内に組み入れる際には，配線構造体２０の向きを変えて，垂直に起立した状態とする（ステップＳ１２）。
具体的に説明すると，図１２に示されるように，個片化された配線構造体２０は，６つ四角形の面を有する直方体となる。配線構造体２０は，導体材料と絶縁材料の積層方向が厚み方向となる。配線構造体２０は，厚み方向において対面する上面２０ａと下面２０ｂとを有し，これらの上面２０ａと下面２０ｂとを繋ぐ４つの端面２０ｃを有する。また，配線構造体２０の４つの端面２０ｃのうち，少なくとも互いに対向する２面は配線導体２１が露出する露出面２０ｄとなる。図４に示したように，配線導体２１のパターンがｙ方向に沿って直線状に形成されたものである場合，配線導体２１は，配線構造体２０の４つの端面２０ｃのうち，互いに対向する２つの端面（露出面２０ｄ）のみから露出する。ただし，配線導体２１のパターンによっては，配線導体２１の４つの端面のうち，３面が露出面２０ｄとなることもあるし，４面全てが露出面２０ｄとなることもある。そして，配線構造体２０を垂直に起立させることとは，配線導体２１が露出した２つの露出面２０ｄをそれぞれ垂直方向の下向き及び上向きとし，もともとの上面２０ａと下面２０ｂを垂直に立てることを意味する。このようにすれば，配線構造体２０内の配線導体２１も垂直方向に延在するようになる。図４では，参考として，垂直に起立させた状態の配線構造体２０の断面図を示している。
また，図１２のステップＳ１２に示されるように，垂直に起立させた状態の配線構造体２０は，配線導体２１がｘ方向に３列，ｙ方向に３行形成されたものとなっている。配線導体２１の列数は，ステップＳ５において絶縁部２２上の平面内に形成した配線導体２１の列の数に相当し，配線導体２１の行数は，ステップＳ７において繰り返し積層した配線導体２１の層の数に相当する。このように，配線導体２１の列数は，３列に限られず，４列以上あるいは１０列以上とすることも可能である。同様に，配線導体２１の列数は，３行に限られず，４行以上あるいは１０行以上とすることも可能である。
上記のようにして，本発明では，配線構造体２０を予め作成しておく。なお，上記の例では，エッチング処理によって配線構造体２０内の配線導体２１をパターニングすることとしているが，これに限らず，レーザ切削加工やパンチング加工などの公知の手法を利用して配線導体２１をパターニングすることも可能である。
続いて，図５及び図６を参照して，配線構造体２０を用いて半導体装置１００を製造する方法の具体例について説明する。まず，支持基板４１の表面に粘着層４２が設けられたウエハキャリア４０を用意する（ステップＳ１３）。支持基板４１としては，ステンレス，アルミニウム，シリコン，ガラス等の公知の材料を用いることができる。また，粘着層４２は，半導体チップ１２や配線構造体２０等を一時的に保持できる粘着力を有していればよく，例えば両面粘着テープを用いればよい。また，粘着テープとしては，加熱発泡型のものや，紫外線照射によって密着強度が低下するものを用いるとよい。
次に，ウエハキャリア４０の粘着層４２上に，配線構造体２０，半導体チップ１２，及びその他の電子素子１４を載置して，粘着層４２を介してこれらの素子を支持基板４１に仮接着する（ステップＳ１４）。このとき，配線構造体２０は，支持基板４１に対して垂直に起立した状態で，粘着層４２を介して支持基板４１に取り付けられる。すなわち，配線構造体２０のうちの配線導体２１が露出した端面（露出面）を粘着層４２に接着することで，配線構造体２０内の配線導体２１の延在方向が支持基板４１に対して垂直になる。また，半導体チップ１２の回路形成面には配線がパターン形成されており，この配線に電極パッド１３が取り付けられている。ステップＳ１４の段階では，半導体チップ１２の回路形成面と反対側の面が，粘着層４２を介して支持基板４１に取り付けられる。また，配線構造体２０と半導体チップ１２に加えて，抵抗素子などの任意の電子素子１４を支持基板４１上に載置してもよい。
図６は，ステップＳ１４の状態を示した平面図の一例である。図６に示した例において，配線導体２１の層を１０層形成した配線構造体２０を用いており，これを半導体チップ１２及び電子素子１４の周囲の合計４箇所に配置している。すなわち，ウエハキャリア４０の中央に半導体チップ１２と複数の電子素子１４を配置し，その周囲を囲うようにウエハキャリア４０の四辺に沿って４つの配線構造体２０を垂直状態で配置する。なお，ウエハキャリア４０に仮接着する半導体チップ１２や配線構造体２０の数は，製造する半導体装置１の仕様に応じて適宜変更することができる。このように，配線構造体２０をウエハキャリア４０上に載置する工程（ステップＳ１４）において，配線導体２１の層の積層方向（つまり配線構造体２０の厚み方向）は，ウエハキャリア４０の平面方向（ｘｙ方向）と一致する。
次に，ウエハキャリア４０の粘着層４２の上に，絶縁層１１を形成するためのモールド樹脂等の絶縁材料を供給する。ここで用いる絶縁材料は，上述した絶縁部２２と同様に，熱硬化性樹脂や，この熱硬化性樹脂に無機フィラーを混合した複合樹脂などを用いることができる。そして，ウエハキャリア４０に載置した配線構造体２０や半導体チップ１２等を，モールド樹脂等の絶縁材料内に埋め込むことによって，これらを絶縁層１１内に封止する（ステップＳ１５）。その後，絶縁層１１を加熱プレスなどの処理によって硬化させる。その結果，半導体チップ１２，電子素子１４，及び配線構造体２０が同一平面内に形成された擬似ウエハ構造体１０１が得られる。また，配線構造体２０を構成する絶縁部２２と，ウエハキャリア４０上に形成した絶縁層１１は，この工程で一体化することとなる。
なお，ウエハキャリア４０上にモールド樹脂等を充填する際に，この樹脂が流動して配線構造体２０を押し流そうとする。この点，本発明において，配線構造体２０は，ウエハキャリア４０に仮接着される端面が平坦面となっており，その端面がウエハキャリア４０の粘着層４２に十分強固に仮接着されるため，樹脂が流動しても押し流されることなくウエハキャリア４０の所定位置に留まることができる。また，配線構造体２０は，配線導体２１の間に絶縁部２２が介在する構造となっているため，この絶縁部２２が配線導体２１間の間隙を維持するスペーサーとして機能する。このため，樹脂が流動しても配線導体２１の位置がずれたり，配線導体２１同士が接触することを回避できる。これにより，配線導体２１が狭ピッチで配列された高精細な半導体装置をより正確に製造できる。
次に，擬似ウエハ構造体１０１の上面側から絶縁層１１を研削して，この絶縁層１１内に封止されている配線構造体２０の配線導体２１と半導体チップ１２の電極パッド１３とを露出させる（ステップＳ１６）。なお，このときに，配線構造体２０の一部や電極パッド１３の一部を絶縁層１１とともに研削してもよい。配線構造体２０の配線導体２１が絶縁部２２によって完全に被覆されているような場合に，このステップＳ１６で配線構造体２０を研削することで，配線導体２１を露出させることもできる。
次に，擬似ウエハ構造体１０１の研削面に第１の再配線層１５ａを形成する（ステップＳ１７）。第１の再配線層１５ａでは，例えば，擬似ウエハ構造体１０１の研削面に露出した配線構造体２０の配線導体２１や半導体チップ１２の電極パッド１３の上に配線（不図示）を形成して，任意の電極パッド１３と配線導体２１の間を電気的に接続する。再配線層１５ａの形成方法は公知の手法を利用すればよい。例えば，擬似ウエハ構造体１０１の切削面全面にめっきレジストを形成して所定の配線形状の開口を有するようにパターニングし，その後シード層等を形成して，電解めっき処理又は無電解めっき処理等を行うことにより，再配線層１５ａを形成してもよい。
次に，擬似ウエハ構造体１０１に第１の再配線層１５ａを形成したものを，ウエハキャリア４０から剥離する（ステップＳ１８）。例えば，ウエハキャリア４０の粘着層４２を加熱発泡型の粘着テープで形成しておけば，この粘着層４２を加熱して粘着テープを発泡させることで，擬似ウエハ構造体１０１をウエハキャリア４０から容易に剥離することができる。擬似ウエハ構造体１０１をウエハキャリア４０から剥離した後，この擬似ウエハ構造体１０１の上下を反転させて剥離面を上向きにする。
次に，擬似ウエハ構造体１０１の剥離面に第２の再配線層１５ｂを形成する（ステップＳ１９）。第２の再配線層１５ｂでは，例えば，擬似ウエハ構造体１０１の剥離面に露出した配線構造体２０の配線導体２１や電子素子１４の上に配線（不図示）を形成して，任意の電子素子１４と配線導体２１の間を電気的に接続する。第２の再配線層１５ｂは，ステップＳ１７で説明した第１の再配線層１５ａと同様の手法で形成すればよい。これにより，第１の再配線層１５ａと第２の再配線層１５ｂが，配線構造体２０の配線導体２１によって電気的に接続される。すなわち，配線構造体２０の配線導体２１は，絶縁層１１を厚み方向に貫通して，絶縁層１１の表裏両面に設けられた再配線層１５ａ，１５ｂを接続するための「貫通導体」として機能する。なお，貫通導体（配線導体２１）は，表裏両面の再配線層１５ａ，１５ｂを接続するものに限られず，例えば再配線層とはんだボールを直接接続するものであってもよい。
次に，図５に示した例では，第１の再配線層１５ａにはんだボール１６を取り付ける（ステップＳ２０）。これにより，本実施形態に係る半導体装置１００が完成する。はんだボール１６は，半導体装置１００を他のパッケージ基板等（不図示）に接続するときに利用することができる。
なお，図１や図５等を参照して説明した例では，絶縁層１１内に半導体チップ１２を埋め込んだ構造を示しているが，必ずしも絶縁層１１内に半導体チップ１２を埋め込む必要はない。例えば，絶縁層１１内には抵抗素子等の電子素子１４のみを一又は複数個埋め込んでおき，半導体チップ１２を表面側の再配線層１５ｂ上に取り付けておくことも可能である。あるいは，その反対に，絶縁層１１内には半導体チップ１２のみを埋め込んでおき，抵抗素子等の電子素子１４を表面側の再配線層１５ｂ上に取り付けることも可能である。
上記のように，本発明では，貫通導体として機能する配線導体２１を持つ配線構造体２０の作成工程を，半導体装置（ウエファーレベルパッケージ）の製造工程から分離する。さらに，配線構造体２０は，配線導体２１を平面方向に沿って形成し，それを厚み方向に積層することで作成されるものである。このため，配線導体２１は，平面内においてその形状や配置，ピッチなどを比較的自由にデザインすることが可能である。以下では，配線構造体２０の配線導体２１の例についてさらに詳しく説明する。
図７は，配線構造体２０の断面図であり，配線導体２１（貫通導体）の様々なパターンを示している。図７（ａ）は，複数の直線状の配線導体２１が平行に形成された通常のパターンを示している。図７（ａ）のパターンでは，複数の配線導体２１が配線構造体２０の一端面からそれに対向する他端面まで直線的に延在する。以下では，配線導体２１が露出した互いに対向する配線構造体２０の端面のうち，図中下側に位置するものを「下側露出面２０ｅ」と称し，図中上側に位置するものを「上側露出面２０ｆ」と称する。
図７（ｂ）は，図７（ａ）と同様に直線状の配線導体２１が平行に形成されており，さらに一又は複数の配線構造体２０と交差するように電子素子２３が埋め込まれたパターンを示している。電子素子２３の例は，抵抗素子，コンデンサ，コイル等である。電子素子２３は，配線導体２１と同一平面内に配置され，配線導体２１とともに絶縁部２２内に封止されている。すなわち，電子素子２３は，配線導体２１を介して再配線層などに電気的に接続される。このようにすれば，配線構造体２０自体に抵抗等の様々な機能を付与することができる。
図７（ｃ）は，クランク状に配線された配線導体２１を含むパターンを示している。クランク状とは，配線導体２１が２点以上の屈曲点２１ａ（又は湾曲点）を有し，下側露出面２０ｅから上側露出面２０ｆへと達する配線経路が途中の２箇所以上で屈曲している形状である。図７（ｃ）のパターンでは，中央の配線導体２１は直線状に形成されているものの，それよりも左右側方に位置する複数の配線導体２１が，それぞれ２つの屈曲点２１ａを持つクランク状に形成されている。各配線導体２１間のピッチは，下側露出面２０ｅにおいては比較的狭くなっているものの，上側露出面２０ｆでは比較的広くなっている。このように配線導体２１をクランク状に形成することで，配線導体２１間のピッチを変換することができる。
また，図７（ｄ）は，配線導体２１のピッチ変換する別の手法を示している。図７（ｄ）のパターンでは，すべての配線導体２１が直線状に形成されているものの，下側露出面２０ｅと上側露出面２０ｆを最短距離で繋ぐ基準仮想線Ｌに対して所定角度θで傾斜した配線導体２１が含まれている。すなわち，中央に位置する配線導体２１は基準仮想線Ｌと平行に延在しているが，それよりも左右側方に位置する複数の配線導体２１は基準仮想線Ｌに対して所定角度θで傾斜している。また，左右の外側に位置する配線導体２１ほど傾斜角θが大きくなる。このようなパターンでも，配線構造体２０の下側露出面２０ｅと上側露出面２０ｆの間で配線導体２１のピッチを変換することができる。
図７（ｅ）は，分岐点２１ｂを有する配線導体２１を含むパターンを示している。すなわち，図７（ｅ）のパターンでは，中央に位置する配線導体２１が上側露出面２０ｆから下側露出面２０ｅへと向かう配線経路の途中に分岐点２１ｂを有している。中央に位置する配線導体２１は，この分岐点２１ｂにおいて１つの配線経路から３つの配線経路に分岐する。このため，配線構造体２０全体をみると，上側露出面２０ｆでは配線導体２１が３箇所で露出しているのに対して，下側露出面２０ｅでは配線導体２１が５箇所で露出する。このように，例えばグランドを強化するなどを目的として，配線導体２１を分岐させることも可能である。あるいは，複数の配線導体２１を一つの配線経路に統合することを目的として，図７（ｅ）のパターンを採用することもできる。
続いて，図８を参照して，放熱を目的として配線構造体２０を用いる場合における配線導体２１のパターン例について説明する。配線構造体２０の配線導体２１は，熱伝導体で形成することも可能である。この場合，配線構造体２０は放熱素子として機能する。
図８（ａ）は，トップ放熱を目的とした配線導体２１のパターンを示している。図８（ａ）のパターンでは，互いに平行に配置された複数の直線状の配線導体２１が上側露出面２０ｆから突出するとともに，各配線導体２１の突出部位が，上側露出面２０ｆに沿って形成された結合用配線導体２１ｃにより結合されている。結合用配線導体２１ｃは，他の配線導体２１と同様に熱伝導性材料で形成されている。結合用配線導体２１ｃは，上側露出面２０ｆに沿って平面的に形成すると良い。これにより，例えば下側露出面２０ｅから各配線導体２１に蓄積された熱が，上側露出面２０ｆ上に設けられた結合用配線導体２１ｃから放熱される。
図８（ｂ）は，サイド放熱を目的とした配線導体２１のパターンを示している。図８（ｂ）のパターンには，配線構造体２０の左右の端面２０ｇ，２０ｈに沿って露出するサイド用配線導体２１ｄが含まれる。下側露出面２０ｅにおいては，２本のサイド用配線導体２１ｄを含めて合計５本の直線状の配線導体２１が露出している。５本の配線導体２１は，配線構造体２０の中央付近において横方向に延在する結合用配線導体２１ｃによって結合される。これにより，例えば下側露出面２０ｅから各配線導体２１に蓄積された熱が，結合用配線導体２１ｃを経由して，左右の端面２０ｇ，２０ｈに沿って露出したサイド用配線導体２１ｄから放熱される。
図８（ｃ）は，電送用の配線導体２１Ｅと放熱用の配線導体２１Ｈの両方を形成したパターンを示している。電送用の配線導体２１Ｅは，下側露出面２０ｅと上側露出面２０ｆとを繋ぐ配線経路をとる。なお，図８（ｃ）に示すパターンのように，電送用の配線導体２１Ｅの配線経路に分岐点２１ｂを設けてもよい。他方，放熱用の配線導体２１Ｈは，配線構造体２０の左右の端面２０ｇ，２０ｈに沿って露出するサイド用配線導体２１ｄを含む。放熱用の配線導体２１Ｈの配線経路は，このサイド用配線導体２１ｄに繋がるように配線されている。図８（ｃ）に示されるように，電送用の配線導体２１Ｅと放熱用の配線導体２１Ｈは，絶縁部２２によって分離されており，電気的及び熱的に非接続とされている。このように，一つの配線構造体２０内に電送用の配線導体２１Ｅと放熱用の配線導体２１Ｈの両方を設けることもできる。
続いて，図９を参照して，配線構造体２０内の配線導体２１に凸部２１ｅと凹部２１ｆを形成するパターン例について説明する。凸部２１ｅとは，配線構造体２０の露出面（下側露出面２０ｅ又は上側露出面２０ｆ）から配線導体２１が突出した部位を意味する。凹部２１ｆとは，配線構造体２０の露出面に対して配線導体２１が窪んだ部位を意味する。
図９（ａ）のパターンでは，各配線導体２１は下側露出面２０ｅ側と上側露出面２０ｆ側の両方に凸部２１ｅを有している。図９（ｂ）のパターンでは，各配線導体２１は上側露出面２０ｆ側にのみ凸部２１ｅを有している。なお，下側露出面２０ｅ側にのみ凸部２１ｅを設けることも可能である。図９（ｃ）のパターンでは，各配線導体２１は下側露出面２０ｅ側と上側露出面２０ｆ側の両方に凹部２１ｆを有している。図９（ｄ）のパターンでは，各配線導体２１は下側露出面２ｅ側にのみ凹部２１ｆを有している。なお，上側露出面２０ｆ側にのみ凹部２１ｆを設けることも可能である。図９（ｃ）のパターンでは，各配線導体２１は，上側露出面２０ｆ側に凸部２１ｅを有し，下側露出面２０ｅ側に凹部２１ｆを有している。また，図示は省略するが，複数の配線導体２１ごとに，凸部２１ｅと凹部２１ｆの有無や位置を変えることもできる。なお，配線導体２１に凹部２１ｆを形成した場合であっても，配線構造体２０の端面からみてその配線導体２１にアクセス可能であれば，その配線導体２１は配線構造体２０の端面から「露出」しているといえる。配線導体２１に凹部２１ｆが形成されている場合であっても，例えば再配線層にこの凹部２１ｆに対応する突起を形成することで，この凹部２１ｆを有する配線導体２１と再配線層とを電気的に接続できる。
図１０は，配線構造体２０内の配線導体２１の端部に施す端子処理の例を示している。図１０（ａ）に示した例では，配線導体２１の下側露出面２０ｅ側の端部に，はんだバンプ２４を取り付けている。図１０（ｂ）に示した例では，配線導体２１の下側露出面２０ｅ側と上側露出面２０ｆ側の端部に，保護膜として，めっきキャップ２５を取り付けている。めっきキャップ２５は，例えばＮｉ／Ａｕ又はＮｉ／Ｐｄ／Ａｕなどの無電解めっきによって形成すればよい。図１０（ｃ）に示した例では，配線導体２１の両端部にめっきキャップ２５を取り付けるとともに，下側露出面２０ｅ側のめっきキャップ２５上にはんだバンプ２４をさらに取り付けている。図１０に示した３パターンの端子処理は，それぞれ図９に示した凹凸を有する配線導体２１のパターンに適用することができる。
図１１は，配線構造体２０を作成する際に層状の絶縁部２２に貼り合わせる配線導体２１のパターン例を示している。図３で示した作成工程例では，層状の絶縁部２２に導体材料を積層した後に，エッチング処理等によって導体材料を切削して所定パターンの配線導体２１を形成することといしていた。このような作成工程に代えて，例えば図１１に示すような所定パターンの配線導体２１を予め用意しておき，この配線導体２１を層状の絶縁部２２に貼り合わせることによっても配線構造体２０を作成することができる。所定パターンの配線導体２１は，例えば金属板にパンチング加工やレーザ切削加工などを行うことによって形成すればよい。
また，図１１に示した配線導体２１のパターンには，アライメントマーク５１，５２が設けられている。アライメントマーク５１，５２は，擬似ウエハ２０´をダイシングして個片化する際に，そのダイシング位置を調整するために用いられる。符号５１は，Ｘ方向アライメントマークであり，符号５２は，Ｙ方向アライメントマークである。各アライメントマーク５１，５２は，例えば配線導体２１上に形成された２つの矩形状の開孔であり，２つの開孔の間にはＸ方向又はＹ方向と平行に延びる直線状の隙間（導体材料部分）が存在する。擬似ウエハ２０´をダイシングする際には，まずダイシング装置によって各アライメントマーク５１，５２を認識し，各アライメントマーク５１，５２を基準として，擬似ウエハ２０´とダイシングブレードの軸合わせを行う。そして，ダイシングブレードによって，各アライメントマークが示すＸ方向及びＹ方向と平行に擬似ウエハ２０´を切断して，個別化された配線構造体２０を作成する。これにより，擬似ウエハ２０´を正確にダイシングすることができる。
続いて，図１２を参照して，配線構造体２０，半導体装置１００とパッケージ基板等（不図示）を接続するためのインターポーザ（中継部品）としての利用する実施形態について説明する。図１２に示されるように，半導体装置１００は，裏面側と表面側の再配線層１５ａ，１５ｂの間に絶縁層１１が設けられ，その絶縁層１１内に半導体チップ１２や電子素子２３などが埋め込まれた一般的な構造となっている。また，図１２に示した実施形態では，絶縁層１１を貫通するビア１７がドリル加工又はレーザ加工といった従来の方法により形成されている。半導体装置１００は，半導体チップ１２や電子素子２３が裏面側と表面側の再配線層１５ａ，１５ｂのいずれか一方に電気的に接続され，これらの両方の再配線層１５ａ，１５ｂがビア１７によって電気的に接続される。本発明では，このような一般的な半導体装置１００に，配線構造体２０を取り付けて，これをインターポーザとして利用することができる。
具体的に説明すると，図１２に示されるように，配線構造体２０は，例えば裏面側の再配線層１５ａの裏面上に取り付けられている。配線構造体２０は，前述した実施形態と同様に，所定パターンの配線導体２１を絶縁部２２上の平面方向に沿って形成したものである（図３，図４参照）。そして，配線構造体２０は，配線導体２１が裏面側の再配線層１５ａに対して垂直に起立した状態で，この再配線層１５ａに接続されている。これにより，配線構造体２０がインターポーザとして機能し得る。このように，配線構造体２０の用途は，図１等に示したように絶縁層１１内に配置する貫通導体としての用途に限られるものではなく，図１２に示したように再配線層上に配置するインターポーザとしての用途でも利用することが可能である。
なお，図１２に示した実施形態では，ビア１７をドリル加工又はレーザ加工によって形成しているが，これに代えて，図１等に示した実施形態と同様に，配線構造体２０を別途作成してこれを貫通導体として利用することも当然に可能である。
以上，本願明細書では，本発明の内容を表現するために，図面を参照しながら本発明の実施形態の説明を行った。ただし，本発明は，上記実施形態に限定されるものではなく，本願明細書に記載された事項に基づいて当業者が自明な変更形態や改良形態を包含するものである。
本発明は，半導体装置の製造業において好適に利用し得る。
１０…装置本体 １１…絶縁層
１２…半導体チップ １３…電極パッド
１４…電子素子 １５…再配線層
１５ａ…第１の再配線層 １５ｂ…第２の再配線層
１６…はんだボール １７…ビア
２０…配線構造体 ２０ａ…上面
２０ｂ…下面 ２０ｃ…端面
２０ｄ…露出面 ２０ｅ…下側露出面
２０ｆ…上側露出面 ２０ｇ…左端面
２０ｈ…右端面 ２１…配線導体（貫通導体）
２１ａ…屈曲点 ２１ｂ…分岐点
２１ｃ…結合用配線導体 ２１ｄ…サイド用配線導体
２１ｅ…凸部 ２１ｆ…凹部
２１Ｅ…電送用の配線導体 ２１Ｈ…放熱用の配線導体
２２…絶縁部 ２３…電子素子
２４…はんだバンプ ２５…めっきキャップ
３１…マスクシート ３２…フォトスクリーン
４０…ウエハキャリア ４１…支持基板
４２…粘着層 ５１…Ｘ方向アライメントマーク
５２…Ｙ方向アライメントマーク １００…半導体装置
１０１…擬似ウエハ構造体

Claims (4)

  1. 絶縁層内に，回路素子と，前記絶縁層の表面と裏面とを厚さ方向に接続する貫通導体とが埋め込まれた半導体装置の製造方法であって，
    所定パターンの配線導体が絶縁部上の平面方向に沿って形成された配線構造体を作成する工程と，
    前記配線構造体を垂直に起立させた状態で，前記配線構造体を前記絶縁層内に封止する工程と，を含み，
    前記配線構造体を作成する工程は，
    予め用意された所定パターンの第１の配線導体を，層状の第１の絶縁部に重ね合わせる工程と，
    層状の第２の絶縁部を第１の配線導体に重ね合わせた後に，予め用意された所定パターンの第２の配線導体を，当該第２の絶縁部に重ね合わせる工程と，を含み，
    前記配線構造体を作成する工程において，第１の配線導体と第２の配線導体は絶縁状態にあり，
    前記配線導体が前記貫通導体として機能する
    半導体装置の製造方法。
  2. 前記配線導体の前記所定パターンは，前記配線構造体をダイシングして個片化する際に当該ダイシングの位置を調整するためのアライメントマークを含む
    請求項１に記載の半導体装置の製造方法。
  3. 半導体装置を構成する絶縁層の表面と裏面とを厚さ方向に接続する貫通導体として用いられる配線構造体を製造する方法であって，
    予め用意された所定パターンの第１の配線導体を，層状の第１の絶縁部に重ね合わせる工程と，
    層状の第２の絶縁部を第１の配線導体に重ね合わせた後に，予め用意された所定パターンの第２の配線導体を，当該第２の絶縁部に重ね合わせる工程と，を含み，
    第１の配線導体と第２の配線導体は絶縁状態にあり，
    前記配線導体が前記貫通導体として機能する
    配線構造体の製造方法。
  4. 前記配線導体の前記所定パターンは，前記配線構造体をダイシングして個片化する際に当該ダイシングの位置を調整するためのアライメントマークを含む
    請求項３に記載の配線構造体の製造方法。
JP2018064423A 2018-03-29 2018-03-29 半導体装置及び配線構造体の製造方法 Active JP6678196B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018064423A JP6678196B2 (ja) 2018-03-29 2018-03-29 半導体装置及び配線構造体の製造方法
PCT/JP2019/012668 WO2019189063A1 (ja) 2018-03-29 2019-03-26 半導体装置及び配線構造体の製造方法
US17/041,637 US11367627B2 (en) 2018-03-29 2019-03-26 Methods for manufacturing semiconductor device and wiring structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018064423A JP6678196B2 (ja) 2018-03-29 2018-03-29 半導体装置及び配線構造体の製造方法

Publications (2)

Publication Number Publication Date
JP2019176063A JP2019176063A (ja) 2019-10-10
JP6678196B2 true JP6678196B2 (ja) 2020-04-08

Family

ID=68058935

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018064423A Active JP6678196B2 (ja) 2018-03-29 2018-03-29 半導体装置及び配線構造体の製造方法

Country Status (3)

Country Link
US (1) US11367627B2 (ja)
JP (1) JP6678196B2 (ja)
WO (1) WO2019189063A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7421357B2 (ja) * 2020-02-05 2024-01-24 新光電気工業株式会社 部品内蔵基板及び部品内蔵基板の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955582A (ja) * 1995-08-14 1997-02-25 Furukawa Electric Co Ltd:The 厚肉導体埋め込み回路基板の製造方法
JP3714758B2 (ja) * 1997-03-07 2005-11-09 新光電気工業株式会社 回路基板の製造方法
JP2001111195A (ja) * 1999-10-13 2001-04-20 Eastern Co Ltd 回路基板の製造方法
DE10126253A1 (de) 2001-05-29 2002-12-05 Clariant Gmbh Neuartig konfektionierte quaternäre Ammoniumverbindungen
JP3942168B2 (ja) * 2002-08-27 2007-07-11 日本特殊陶業株式会社 配線基板の製造方法、配線基板
US7258549B2 (en) * 2004-02-20 2007-08-21 Matsushita Electric Industrial Co., Ltd. Connection member and mount assembly and production method of the same
JP2005268544A (ja) * 2004-03-18 2005-09-29 Nec Saitama Ltd 基板間接続基板および基板間接続構造
JP4033157B2 (ja) * 2004-03-29 2008-01-16 松下電器産業株式会社 導電路形成方法
WO2006028098A1 (ja) * 2004-09-10 2006-03-16 Matsushita Electric Industrial Co., Ltd. 配線基板
JP3960479B1 (ja) 2006-07-07 2007-08-15 国立大学法人九州工業大学 両面電極構造の半導体装置の製造方法
JP2008084998A (ja) * 2006-09-27 2008-04-10 Sanyo Electric Co Ltd 板状体およびそれを用いた回路装置の製造方法
JPWO2011004556A1 (ja) * 2009-07-06 2012-12-13 株式会社フジクラ 貫通配線基板及びその製造方法
JP2016167621A (ja) * 2016-04-28 2016-09-15 新光電気工業株式会社 配線基板

Also Published As

Publication number Publication date
US11367627B2 (en) 2022-06-21
JP2019176063A (ja) 2019-10-10
WO2019189063A1 (ja) 2019-10-03
US20210035817A1 (en) 2021-02-04

Similar Documents

Publication Publication Date Title
US9147667B2 (en) Semiconductor device with face-to-face chips on interposer and method of manufacturing the same
TWI521669B (zh) 具有堆疊式封裝能力之半導體封裝件及其製作方法
TWI593076B (zh) 具有堆疊式封裝能力之半導體封裝件及其製作方法
US8053275B2 (en) Semiconductor device having double side electrode structure and method of producing the same
JP3904541B2 (ja) 半導体装置内蔵基板の製造方法
TWI437647B (zh) 具有凸塊／基座／凸緣層散熱座及增層電路之散熱增益型半導體組體
JP5573422B2 (ja) 半導体装置の製造方法
KR101167384B1 (ko) 반도체 구성요소를 구비한 반도체 장치 및 그 제조 방법
US20150115433A1 (en) Semiconducor device and method of manufacturing the same
KR20130014379A (ko) 반도체장치, 이 반도체장치를 수직으로 적층한 반도체 모듈 구조 및 그 제조방법
KR102351676B1 (ko) 반도체 패키지 및 그 제조 방법
KR102647008B1 (ko) 팬 아웃 패키지 및 이의 형성 방법
KR102061342B1 (ko) 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법
JP2002158312A (ja) ３次元実装用半導体パッケージ、その製造方法、および半導体装置
CN102169842A (zh) 用于凹陷的半导体基底的技术和配置
KR20130140643A (ko) 중합체성 충전재 트렌치를 갖는 반도체 칩 디바이스
KR20070018057A (ko) 수직으로 적층된 반도체 장치, 그 제조 방법 및 프로세스
JP2016152260A (ja) 電子装置
JP6678196B2 (ja) 半導体装置及び配線構造体の製造方法
US20170025386A1 (en) Semiconductor device
CN110718529A (zh) 半导体装置以及半导体装置的制造方法
JP5075424B2 (ja) 電子部品内蔵型配線基板の製造方法
US11817422B2 (en) Semiconductor device
KR20120031423A (ko) 반도체 장치 및 그 제조 방법
KR101128895B1 (ko) 반도체 소자의 오버레이 버니어 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180329

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20180329

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20180413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180424

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180919

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181001

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20181212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190311

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20190311

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20190312

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20190408

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20190409

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20190517

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20190521

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20200107

C302 Record of communication

Free format text: JAPANESE INTERMEDIATE CODE: C302

Effective date: 20200122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200129

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20200129

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20200212

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20200310

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20200310

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200316

R150 Certificate of patent or registration of utility model

Ref document number: 6678196

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250