KR20130140643A - 중합체성 충전재 트렌치를 갖는 반도체 칩 디바이스 - Google Patents

중합체성 충전재 트렌치를 갖는 반도체 칩 디바이스 Download PDF

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KR20130140643A
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semiconductor chip
trench
insulating layer
polymeric filler
solder
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마이클 제트. 수
자말 레파이-아메드
브라이언 블랙
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
에이티아이 테크놀로지스 유엘씨
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Abstract

절연층(185)을 갖는 반도체 칩(105)을 제공하는 단계를 포함하는 제조 방법이 제공된다. 절연층은 트렌치(190)를 포함하고 있다. 제2반도체 칩(110)이 제1반도체 칩 상에 간극을 남기도록 적층된다. 중합체성 충전재(187)가 간극에 위치되고, 이 경우 중합체성 충전재의 일부분이 트렌치 내로 끌려 들어간다.

Description

중합체성 충전재 트렌치를 갖는 반도체 칩 디바이스{SEMICONDUCTOR CHIP DEVICE WITH POLYMERIC FILLER TRENCH}
본 발명은 일반적으로 반도체 가공에 관한 것으로서, 보다 상세하게는 중합체성 충전재를 갖는 적층형 반도체 칩 디바이스 및 그 조립 방법에 관한 것이다.
적층형 반도체 칩 디바이스는 패키지 집적에 많은 어려움을 제공한다. 이들 기술적 어려움의 다수는 베이스 칩(base chip)과 그 위에 적층된 하나 이상의 칩 사이의 토포그라피의 차이와 관련되어 있다. 적층형 칩 디바이스와 연관된 한 특정의 기술적 어려움은 열 관리이다. 많은 종래의 단일 칩 반도체 칩 패키지는 열 전달 물질(thermal interface material)에 의해 반도체 칩의 배면과 열 접촉하게 위치되어 있는 열 확산기(heat spreader) 또는 리드(lid)를 포함하고 있다. 어떤 종래의 열 전달 물질은 써멀 그리스(thermal grease) 등의 중합체로 이루어져 있다. 높은 열 소산 디바이스의 경우, 패키지 설계자는 인듐 등의 솔더형 열 전달 물질에 의지하였다.
인듐이 열 전달 물질로서 사용되는 경우, 적층형 반도체 칩이 베이스 반도체 칩보다 더 작은 풋프린트(footprint)를 가지는 그러한 설계에서 인듐이 베이스 반도체 칩 및 그 위에 있는 열 확산기 둘 다에 금속 결합(metallurgically bond)하도록 하는 것이 바람직하다. 그렇지만, 인듐은 많은 유형의 금속에 용이하게 웨팅(wet)되지 않는다. 그에 따라, 인듐과의 금속 결합(metallurgical bonding)이 요망되는 표면 상에 통상적으로 웨팅막(wetting film)이 형성된다.
종래의 웨팅막이 인듐과 성공적으로 결합하기 위해서는, 열 리플로우 공정(thermal reflow process) 동안 결합을 방해할지도 모르는 오염 물질이 없어야만 한다. 많은 반도체 칩 패키지 설계의 중요한 특징인 한가지 가능한 오염 물질은 2개의 기판 사이의 열 팽창 계수의 차의 효과를 줄이기 위해 2개의 기판 사이에 위치되는 언더필(underfill)이다. 따라서, 언더필이 금속 결합을 위해 계획된 웨팅막의 일부분을 오염시키지 않도록 하는 것이 바람직하다.
본 발명은 상기 단점들 중 하나 이상의 단점의 효과를 극복하거나 감소시키는 것에 관한 것이다.
본 발명의 일 실시예의 한 측면에 따르면, 절연층을 가지는 반도체 칩을 제공하는 단계를 포함하는 제조 방법이 제공된다. 절연층은 트렌치를 포함한다. 제2반도체 칩이 제1반도체 칩 상에 간극(gap)을 남기도록 적층된다. 중합체성 충전재가 간극에 위치되고, 이 경우 중합체성 충전재의 일부분이 트렌치 내로 끌려 들어간다.
본 발명의 일 실시예의 다른 측면에 따르면, 절연층을 제1반도체 칩에 도포하는 단계 및 절연층에 트렌치를 형성하는 단계를 포함하는 제조 방법이 제공된다. 트렌치는 중합체성 충전재를 받아들이도록 구성되어 있다. 제1반도체 칩은 간극을 남기도록 그 위에 제2반도체 칩이 적층되어 있고, 이 간극에 중합체성 충전재의 일부분이 배치된다.
본 발명의 일 실시예의 다른 측면에 따르면, 제1반도체 칩 및 제1반도체 칩 상의 절연층을 포함하는 장치가 제공된다. 절연층은 트렌치를 포함한다. 제2반도체 칩이 제1반도체 칩 상에 간극을 남기도록 적층된다. 중합체성 충전재가 간극에 배치되고, 이 경우 중합체성 충전재의 일부분이 트렌치에 있다.
도면을 참조하면서 이하의 상세한 설명을 읽어보면 본 발명의 상기 이점 및 기타 이점이 명백하게 될 것이다.
도 1은 반도체 칩 및 그 위에 적층된 3개의 반도체 칩의 배열을 포함하는 반도체 칩 디바이스의 예시적인 실시예의 단면도;
도 2는 반도체 칩의 적층형 배열의 모식도;
도 3은 절연층 도포를 나타낸 반도체 칩들 중 하나의 반도체 칩의 단면도;
도 4는 절연층에의 트렌치 형성을 나타낸 반도체 칩의 단면도;
도 5는 하나 이상의 부가의 반도체 칩의 적층을 나타낸 반도체 칩의 단면도;
도 6은 중합체성 충전재의 도포를 나타낸 반도체 칩들의 적층된 배열의 단면도;
도 7은 중합체성 충전재의 대안의 예시적인 도포를 나타낸 반도체 칩들의 적층된 배열의 단면도;
도 8은 중합체성 충전재의 대안의 예시적인 제2 도포를 나타낸 반도체 칩들의 적층된 배열의 단면도;
도 9는 절연층에의 대안의 예시적인 트렌치 형성을 나타낸 반도체 칩의 단면도;
도 10은 대안의 예시적인 중합체성 충전재 증착 및 가공을 나타낸 반도체 칩의 단면도.
다양한 적층형 반도체 칩 배열이 개시되어 있다. 개시된 실시예는 트렌치를 포함하는, 패시베이션 구조물(passivation structure)로서 역할을 할 수 있는 절연막을 포함하고 있다. 솔더 웨팅막(solder wetting film)의 오염이 회피되도록 트렌치가 중합체성 충전재 도포 및 경화 동안 중합체성 충전재를 끌어 당기도록 설계되어 있다. 본질적으로, 그렇지 않았으면 중합체성 충전재가 웨팅막을 코팅할지도 모르는 경우, 트렌치는 중합체성 충전재의 측방향 이동을 억제한다. 부가의 상세 내용에 대해 이제부터 기술할 것이다.
이하에서 기술되는 도면에서, 동일한 요소가 하나 보다 많은 도면에 나오는 경우 참조 번호가 일반적으로 반복되어 있다. 이제 도면을 참조하면, 특히 도 1을 참조하면, 반도체 칩(105) 및 그 위에 적층되어 있는 3개의 반도체 칩(110, 115, 120)의 배열을 포함하는 반도체 칩 디바이스(100)의 예시적인 실시예의 단면도가 도시되어 있다. 반도체 칩(105)은 이하에서 더 상세히 기술될 다수의 층을 포함할 수 있다. 반도체 칩(105) 및 반도체 칩들(110, 115, 120)이, 원하는 바에 따라, 수많은 상이한 유형의 회로 보드 또는 캐리어 기판 중 임의의 것에 탑재될 수 있다는 것을 잘 알 것이다. 본 명세서에 기재된 탑재 구조물 및 기법이 임의의 특정의 유형의 반도체 디바이스로 제한되지 않는다. 따라서, 반도체 칩들(105, 110, 115 및 120)은 전자 회로에서 사용되는 수많은 상이한 유형의 회로 디바이스 - 예를 들어, 마이크로프로세서, 그래픽 프로세서, 결합된 마이크로프로세서/그래픽 프로세서, ASIC(application specific integrated circuit), 메모리 디바이스, 레이저와 같은 능동 광학 디바이스, 기타 등등 - 중 임의의 것일 수 있고, 단일 또는 다중-코어이거나 심지어 부가의 다이와 측방향으로 적층되어 있을 수 있다. 게다가, 반도체 칩들(105, 110, 115 및 120) 중 하나 이상의 반도체 칩은 어떤 논리 회로를 갖거나 갖지 않는 인터포저(interposer)로서 구성되어 있을 수 있다. 따라서, "칩"이라는 용어는 인터포저를 포함하고, 그 반대도 마찬가지이다. 반도체 칩들(105, 110, 115 및 120)은 규소 또는 게르마늄 등의 벌크 반도체, 또는 SOI(silicon-on-insulator) 물질 등의 절연체 상 반도체(semiconductor on insulator) 물질, 또는 심지어 다른 유형의 물질, 심지어 절연 물질(이산화규소, 테트라-에틸-오쏘-실리케이트, 기타 등)로 구성될 수 있다. 칩의 수가 변화될 수 있다는 것을 잘 알 것이다.
이 예시적인 실시예에서, 반도체 칩들(105, 110, 115 및 120)은 회로 보드(125)에 탑재될 수 있다. 회로 보드(125)는 다양한 구성을 취할 수 있다. 예는 반도체 칩 패키지 기판, 회로 카드, 또는 거의 모든 다른 유형의 인쇄 회로 보드를 포함한다. 모놀리식 구조물이 회로 보드(125)에 사용될 수 있지만, 보다 통상적인 구성은 빌드업 설계(buildup design)를 이용할 것이다. 이와 관련하여, 회로 보드(125)는 하나 이상의 빌드업층이 그 위에 형성되어 있고 부가의 하나 이상의 빌드업층이 그 아래에 형성되어 있는 중심 코어(central core)로 이루어져 있을 수 있다. 코어 자체는 하나 이상의 층의 적층물로 이루어져 있을 수 있다. 반도체 칩 패키지 기판으로서 구현되는 경우, 회로 보드(125)에서의 층의 수가 4개부터 16개 또는 그 이상까지 변할 수 있지만, 4개 미만이 사용될 수 있다. 소위 "코어리스(coreless)" 설계도 역시 사용될 수 있다. 회로 보드(125)의 층은 금속 상호연결부와 함께 산재되어 있는 다양한 공지된 에폭시 등의 절연 물질로 이루어져 있을 수 있다. 빌드업 이외의 다층 구성이 사용될 수 있다. 선택적으로, 회로 보드(125)는 패키지 기판 또는 다른 인쇄 회로 보드에 적합한 공지된 세라믹 또는 기타 물질로 이루어져 있을 수 있다. 회로 보드(125)는 반도체 칩들(105, 110, 115 및 120)과 다른 디바이스(예를 들어, 다른 회로 보드 등) 사이에서 전력, 접지 및 신호 전달을 제공하기 위해 다수의 도체 배선 및 비아 및 기타 구조물(보이지 않음)을 구비하고 있다. 이 예시적인 실시예에서, 솔더 볼(127) 등의 입/출력 구조물은 회로 보드(125)를 다른 디바이스와 인터페이스시키기 위해 사용될 수 있다. 물론, 볼 그리드 어레이(ball grid array) 이외의 시스템 - 핀 그리드 어레이(pin grid array), 랜드 그리드 어레이(land grid array) 또는 기타 - 이 사용될 수 있다.
반도체 칩들(105, 110, 115 및 120)로부터의 열의 전달을 용이하게 해주기 위해, 반도체 칩 디바이스(100)는 접착제 비드(135)에 의해 회로 보드(125)에 고정되어 있을 수 있는 열 확산기 또는 리드(130)를 구비하고 있을 수 있다. 접착제(135)는 공지된 요변성 접착제, 에폭시, 다른 유형의 중합체 또는 심지어 솔더일 수 있다. 리드(130)는, 원하는 바에 따라, 도 1에 도시된 톱햇 구성(top hat configuration), 욕조 설계(bath tub design) 또는 기타 구성 등의 다양한 상이한 구성 중 임의의 것일 수 있다. 원하는 바에 따라, 공지된 플라스틱, 세라믹 또는 금속 물질 등의 많은 상이한 유형의 물질이 리드(130)에 사용될 수 있다. 어떤 예시적인 물질은 니켈 도금 구리, 양극처리된 알루미늄, 알루미늄-규소-카바이드, 질화알루미늄, 질화붕소 등을 포함하고 있다.
반도체 칩(105)은 회로 보드(125)에 플립-칩 탑재되어 있고 복수의 상호연결 구조물(140)에 의해 그에 전기적으로 연결되어 있다. 상호연결 구조물(140)은, 예를 들어, 전도성 범프, 솔더 향상(solder enhancement)을 갖거나 갖지 않는 도체 기둥(conductor pillar), 또는 다른 유형의 상호연결 구조물일 수 있다. 상호연결 구조물들(140) 중 단지 몇개만이 보이지만, 반도체 칩(105)의 크기 및 복잡도에 따라 수 십, 수 백 또는 심지어 수 천개의 이러한 도체 구조물이 있을 수 있다. CTE(열팽창 계수) 차와 연관되어 있는 문제를 완화시키는 데 도움을 주기 위해 언더필 물질층(145)이 반도체 칩(105)과 회로 보드(125) 사이에 개재될 수 있다. 언더필 물질층(145)은 실리카 충전재를 갖거나 갖지 않는 에폭시 수지 및 페놀 수지 등과 같은 공지된 에폭시 물질로 이루어져 있을 수 있다. 2개의 예는 Namics로부터 입수가능한 타입 119 및 2BD이다. 반도체 칩(105)에 대한 부가의 상세 내용에 대해 이제부터 기술할 것이다.
앞서 살펴본 바와 같이, 반도체 칩(105)은 다수의 층으로 이루어져 있을 수 있다. 이 예시적인 실시예에서, 반도체 칩(105)은 벌크 반도체층(150), 디바이스층(155), 접촉 절연층(contact insulating layer)(160) 및 금속 배선층(metallization layer)(165)으로 이루어져 있을 수 있다. 벌크 반도체층(155)은 집적 회로 제조에 적합한 규소, 게르마늄, 또는 기타 물질로 이루어져 있을 수 있다. 디바이스층(155)은 트랜지스터, 커패시터 등을 포함하는 수많은 회로 구조물로 이루어져 있을 수 있다. 접촉 절연층(160)은 접촉 절연층에 적합한 이산화규소, 또는 다른 공지된 절연 물질로 이루어져 있을 수 있고, 모놀리식 또는 라미네이트일 수 있다. 금속 배선층(165)은 복수의 교번하는 금속 배선층과 층간 유전체막으로 이루어져 있을 수 있고, 몇개의 이러한 막을 포함할 수 있다. 금속 배선층(165)의 2개의 부분이 라인(167) 및 라인(169)으로 개략적으로 나타내어져 있다. 벌크 반도체층(150)의 대향하는 측면에, 재분배층(redistribution layer)(170)이 제공되어 있다. RDL층(170)은 RDL 기능을 제공하는 하나 이상의 금속 배선층 및 층간 유전체막으로 이루어져 있을 수 있다. 2개의 RDL 도체 구조물이 도시되어 있으며, 라인(175) 및 라인(180)으로 개략적으로 나타내어져 있다. 그렇지만, 당업자라면 RDL층(170) 및 금속 배선층(165) 둘 다를 구성하고 있는 금속 배선 구조물의 실제 수가 아주 많을 수 있다는 것을 잘 알 것이다. 복수의 TSV(thru-silicon-via)(그 중 2개가 도시되dj 참조 번호 (177) 및 (179)로 부기되어 있음) 가 반도체층(150), 디바이스층(155) 및 접촉 절연층(160)을 통해 뻗어 있을 수 있다. 2개가 도시되어 있지만, TSV(177, 179)는 그 수가 수십개 이상일 수 있다.
여전히 도 1을 참조하면, 패시베이션층(185)이 RDL층(170) 상에 배치되어 있다. 패시베이션층(185)은, 예를 들어, 이산화규소, 질화규소, 폴리이미드 등과 같은 공지된 패시베이션층 물질로 이루어져 있는 모놀리딕층일 수 있다. 선택적으로, 패시베이션층(185)은, 원하는 바에 따라, 이산화규소 및 질화규소의 교번하는 층 등의 다수의 절연 물질층의 라미네이트일 수 있다. 중합체성 충전재(187)가 패시베이션층(185)과 반도체 칩(110) 사이에 배치되고, 반도체 칩들(105, 110, 115 및 120) 사이의 CTE 차의 효과를 줄이는 역할을 한다. 중합체성 충전재(187)는 언더필(145)에 대해 기술된 것과 동일한 유형의 물질로 또는 심지어 압착 접합 접착제(compression bonding adhesive) 등의 비전도성 접착제로 이루어져 있을 수 있다. 패시베이션층(185)은 유익하게도 반도체 칩들(110, 115 및 120) 중 적어도 하나 또는 바람직하게는 그 중 가장 아래쪽의 것의 외부 벽(189)에 근접하여 배치되어 있는 트렌치(190)를 구비하고 있다. 트렌치(190)는 중합체성 충전재(187)의 일부분을 아래로 끌어 당겨 포함하는 기능을 한다. 중합체성 충전재(187)의 일부분을 트렌치(190) 내로 끌어 당기는 한가지 기술적 목표는 중합체성 충전재(187)이 웨팅막(205)의 상부 표면에 걸쳐 확산되어 경화하는 것을 방지하는 것이다. 중합체성 충전재(187)의 일부분이 웨팅막(205)의 상부 표면 상에 코팅되어 경화하는 경우, 솔더형 열 전달 물질(195)은 그 코팅된 영역에서 웨팅막(205)에 웨팅되지 않을 수 있고 공기 포켓 또는 다른 유형의 박리된 영역을 생성할 수 있으며, 이는 반도체 칩(105)과 열 전달 물질(195) 사이의 통로의 열 임피던스를 크게 증가시킨다. 다른 관련된 기술적 목표는 중합체성 충전재(187)의 일부분이 반도체 칩(110)의 적어도 벽(189) 근방에 모일 수 있게 해주는 것이다. 벽(189) 근방에 축적된 중합체성 충전재(187)는 열 변형을 완화시키는 스프링처럼 기능한다.
반도체 칩(105) 및 반도체 칩들(110, 115 및 120) 둘 다로부터 리드(130)로의 열의 전달을 돕기 위해, 열 전달 물질(195)이 반도체 칩(105)과 리드(130) 사이에 그리고 반도체 칩들(110, 115 및 120) 주위에 배치될 수 있다. 예를 들어, 다양한 솔더 또는 유기 열 전달 물질 등의 각종의 물질이 열 전달 물질(195)에 사용될 수 있다. 예시적인 금속 물질은, 예를 들어, 인듐, 인듐 솔더, 주석-은, 비스무트-주석, 기타 주석 솔더, 갈륨 + 중합체 등을 포함한다. 다양한 비금속 물질은 열 전달 물질에 적합한 각종의 중합체성 물질 - 예를 들어, 산화 아연과 혼합된 실리콘 고무 - 을 포함한다. 선택적으로, 실리콘 고무 이외의 순응성 베이스 물질(compliant base material) 및 전기적 전도성이 아니라 열적 전도성이 있는 입자가 사용될 수 있다.
솔더형 열 전달 물질(195)이 반도체 칩(105)의 상부 표면 및 리드(130)의 하부 표면(200)에 용이하게 웨팅하는 것이 바람직하다. 패시베이션층(185)이 솔더형 물질에 용이하게 웨팅하지 않을 수 있기 때문에, 웨팅막(205)이 유리하게도 패시베이션 구조물(185) 상에 형성되거나 다른 방식으로 배치될 수 있다. 이와 유사하게, 웨팅막(210)이 리드(130)의 하부 표면(200)에 형성되거나 다른 방식으로 도포될 수 있다. 유리하게도 솔더형 열 전달 물질(195)의 바람직한 웨팅을 제공하기 위해 웨팅막(205, 210)의 조성이 조정될 수 있다. 예를 들어, 열 전달 물질(195)이 인듐 또는 그 합금으로 이루어져 있는 경우, 금 또는 백금이 웨팅막(205, 210)에 적합한 물질일 수 있다.
반도체 칩(105)과 반도체 칩들(110, 115 및 120) 사이의 전기적 인터페이스가 복수의 도체 기둥(215), 솔더 조인트(solder joint) 등에 의해 제공될 수 있다. 도체 기둥(215)은 구리, 은, 니켈, 백금, 금, 알루미늄, 팔라듐, 이들의 합금 또는 라미네이트 등과 같은 다양한 도체로 이루어져 있을 수 있고, 솔더로 캡핑(cap)될 수 있다. 반도체 칩들(110, 115 및 120)은 복수의 TSV(thru-silicon via)(220)에 의해 기둥(215)와 전기적으로 연결될 수 있다. 따라서, 예컨대, 반도체 칩(120)으로부터 상호연결 구조물들(140) 중 하나로의 통상의 예시적인 전기적 통로는 TSV들(220) 중 하나, 도체 기둥들(215) 중 하나, 라인(175)으로 개략적으로 나타낸 RDL 구조물, TSV(177), 라인(167)으로 개략적으로 나타낸 금속 배선 구조물, 및 상호연결 구조물들(140) 중 하나를 포함할 수 있다. 그렇지만, 당업자라면 아주 다양한 상이한 유형의 도체 구조물 및 전기적 상호연결 방식이 다양한 반도체 칩(105, 110, 115 및 120)과 회로 보드(125)를 연결시키는 데 사용될 수 있다는 것을 잘 알 것이다.
이제부터, 반도체 칩 디바이스(100)로부터 제거되어 반도체 칩들(110, 115 및 120)이 그 위에 적층되어 있지 않은 반도체 칩(105)의 모식도인 도 2를 또한 참조한다. 주목할 점은, 벌크 반도체층(150), 디바이스층(155), 접촉 절연층(160), 금속 배선 라미네이트(165), RDL층(170), 패시베이션층(185) 및 웨팅막(205)이 보인다는 것이다. 복수의 도체 기둥(215)이 보이며, 패시베이션층(185)의 중앙 부분(225)로부터 위쪽으로 돌출해 있다. 중앙 부분(225)의 풋프린트는 트렌치(190)의 형상 및 크기에 의해 정의된다. 이 예시적인 실시예에서, 패시베이션층(185)에서의 트렌치(190)는, 원하는 바에 따라, 반도체 칩(105)의 동일한 일반 풋프린트(즉, 직사각형, 정사각형 등) 또는 상이한 풋프린트를 가질 수 있다.
패시베이션층(185), 그 안에 있는 트렌치(190) 및 주문제작된 중합체성 충전재(187)를 제조하는 예시적인 방법은 이제부터 도 3, 도 4, 도 5 및 도 6을 참조하면 이해될 수 있고, 먼저 도 3을 참조한다. 도 3은 벌크 반도체층(150) 상의 디바이스층(155), 접촉 절연층(160) 및 금속 배선 라미네이트(165)의 제조 이후의 반도체 칩(105)의 단면도이다. 그에 부가하여, RDL층(170) 및 TSV(177, 179)가 공지된 기법을 사용하여 구성되었다. 패시베이션층(185)이 공지된 물질 증착 및 패터닝 기법에 의해 형성될 수 있다. 예시적인 실시예에서, 라미네이트 구조물을 구성하기 위해 다수의 이산화규소층 및 질화규소층이 교대로 도포될 수 있다. 교번하는 층의 수는, 예를 들어, 3개의 이산화규소층 및 2개의 질화규소층일 수 있다. 패시베이션층(185)을 도포하기 위해 공지된 화학 기상 증착 기법이 사용될 수 있다. 이와 유사하게, 패시베이션층(185)의 형성 이전 또는 그 이후에 전도성 기둥(215)이 반도체 칩(105) 상에 제조될 수 있다.
이 단계에서, 트렌치의 형성을 위해 패시베이션층(185)이 경화된다. 이제부터, 트렌치(190)의 형성을 도시하고 있는 도 4를 참조한다. 트렌치(190)는 공지된 리소그라피 및 화학적 에칭 정의(chemical etch definition), 레이저 어블레이션(laser ablation) 또는 심지어 기계적 절단 등의 각종의 기법을 사용하여 제조될 수 있다. 리소그라피가 사용되는 경우, 공지된 레지스트 마스크 도포 및 패터닝 기법이 적용될 수 있다. 선택적으로, 패시베이션막(185)의 원하는 부분을 덮으면서 트렌치(190)가 형성될 패시베이션막의 부분을 노출된 채로 두기 위해 비접촉 마스크(도시 생략)가 사용될 수 있다. 도 4에 도시된 바와 같이, 트렌치(190)를 RDL층(170)에 이르기까지 구성하는 것이 가능할 수 있다. 선택적으로, 트렌치(190)가 RDL층(170)까지 완전히 뻗어 있지 않은 얼마간 더 작은 깊이로 형성될 수 있다. 트렌치(190)가 형성된 경우, 반도체 칩들(110, 115 및 120)의 상기한 적층물이 도체 기둥(215)에 플립-칩 탑재되거나 다른 방식으로 탑재될 수 있다. 솔더 리플로우에 의해 또는 다른 방식에 의하는 등, TSV(220)와 도체 기둥(215) 사이의 금속 결합을 구성하기 위해 열 단계가 필요한 경우, 반도체 칩(105) 및 반도체 칩들(110, 115 및 120)은 이 단계에서 어떤 열 공정을 거칠 수 있다. 반도체 칩(105)이 웨이퍼 레벨에 또는 다이싱 이후에 있는 동안 반도체 칩들(110, 115 및 120)이 반도체 칩(105) 상에 적층될 수 있다는 것을 잘 알 것이다.
그 다음에, 반도체 칩(105) 및 반도체 칩들(110, 115 및 120)의 단면도인 도 6에 도시된 바와 같이, 중합체성 충전재(187)가 적당한 도포 장치(applicator)(230)에 의해 증착될 수 있다. 중합체성 충전재(187)가 분배될 때, 모세관 작용은 그의 일부분을 반도체 칩(110)과 패시베이션층(185)의 중앙 부분(225) 사이로 끌어 당길 것이다. 중합체성 충전재(187)의 일부분은 중력 및 표면 장력 둘 다의 조합에 의해 트렌치(190) 내로 끌어 당겨지고 따라서 웨팅막(205)의 상부 표면으로부터 제거될 것이다. 이러한 방식으로, 웨팅막(205)이 중합체성 충전재(187)의 일부분으로 오염되지 않을 것이다. 증착 이후에, 중합체성 충전재(187)를 경화시키기 위해 적당한 경화 공정이 사용될 수 있다. 이것은, 원하는 바에 따라, 열 단계, 적당한 방사의 인가, 또는 이 둘의 조합을 수반할 수 잇다. 한 예시적인 경화 공정은 약 30분 동안 약 240 내지 260 ℃로 가열하고 이어서 점차적으로 내려가는 것을 포함한다.
도 3, 도 4, 도 5 및 도 6에 도시된 예시적인 방법에서, 중합체성 충전재(187)는 모놀리딕층으로서 분배된다. 그렇지만, 당업자라면 다단계 증착 및 경화 공정도 역시 사용될 수 있다는 것을 잘 알 것이다. 이와 관련하여, 이제부터, 도 6과 같은 단면도이지만, 반도체 칩(105)이 다단계 증착 및 경화 공정을 거치는 것을 나타내는 도 7 및 도 8을 참조한다. 먼저 도 7을 참조하면, 도시된 바와 같이, 중합체성 충전재(187')가 그의 적어도 일부분이 트렌치(190) 내로 그리고 어쩌면 일부가 반도체 칩(110)과 패시베이션층(185)의 중앙 부분(225) 사이로 유동하도록 도포 장치(230)로부터 분배될 수 있다. 중합체성 충전재(187')는 본 명세서의 다른 곳에서 기술하는 바와 같이, 동일하거나 상이한 유형의 충전재일 수 있다. 이 단계에서, 중합체성 충전재(187')는 부분적 또는 전체적 경화 공정을 거칠 수 있다. 그 다음에, 도 8에 도시된 바와 같이, 본 명세서의 다른 곳에 개시되어 있는 유형의 부가의 중합체성 충전재(187")가 중합체성 충전재(187') 상에 분배되고 제2 경과 공정을 거칠 수 있다. 반도체 칩(110)의 벽(189)에 근접하여 스프링과 같은 충전재 계면(filler interface)을 제공하는 기술적 목표를 여전히 달성하면서 다수의 이러한 증착 및 경화 공정이 수행될 수 있다.
이상의 예시적인 실시예들에서, 트렌치(190)는 비교적 수직인 측벽을 가진다. 그렇지만, 당업자라면 전적으로 수직인 프로파일 이외의 프로파일이 사용될 수 있다는 것을 잘 알 것이다. 이와 관련하여, 이제부터, 도 4와 같은 단면도이지만, 대안의 예시적인 패시베이션층(185')을 갖춘 반도체 칩(105)의 단면도인 도 9를 참조한다. 여기서, 도시된 바와 같이, 본 명세서의 다른 곳에서 기술된 트렌치(190)와 동일한 기능을 할 수 있는 트렌치(190')가 경사진 측벽으로 형성될 수 있다. 트렌치(190')에 대한 경사진 측벽 프로파일은 얼마간 더 많은 분량의 충전재를 구성하는 이점을 가지며, 이는 얼마간 더 많은 스프링 작용을 제공하고 따라서 CTE 차와 연관되어 있는 유해한 응력 및 변형에 대한 더 나은 보호를 제공할 수 있다. 플라즈마 증강을 갖거나 갖지 않는 화학적 에칭이 사용되는 경우, 에칭 화학 작용 및/또는 압력 및 전력을 변화시킴으로써 트렌치(190)의 경사진 측벽 프로파일이 제공될 수 있다. 선택적으로, 레이저 어블레이션이 사용되는 경우, 레이저 스폿 크기, 체류 시간 및 전력 설정에 대한 정밀한 제어에 의해 경사진 측벽이 제공될 수 있다. 본 명세서에 개시된 트렌치(190) 및 트렌지(190') 중 임의의 것의 치수가 디바이스 지오메트리(device geometry) 및 이용가능한 물질 패터닝 기법에 따라 변화될 수 있다. 예시적인 실시예에서, 트렌치(190, 190')는 폭 및 깊이가 약 1 내지 5㎛m일 수 있다.
또 다른 예시적인 실시예에서, 도 10에 도시된 바와 같이, 가장 아래쪽의 칩(110)의 배치 및 압착 접합(compression bonding)의 사용 이전에 중합체성 충전재(187"')가 반도체 칩(105) 상에 배치될 수 있다. 여기서, 중합체성 충전재(187"')는 본 명세서의 다른 곳에서 개시된 것과 동일한 유형의 물질로 이루어져 있을 수 있고, 도체 기둥(215)에 근접하여 패시베이션층(185) 상에 분배될 수 있다. 그 후에, 가장 아래쪽의 반도체 칩(110)(또는 이러한 칩들의 적층물)이 중합체성 충전재(187"') 상에 압착될 수 있다. 트렌치(190)는 압착 단계 동안 중합체성 충전재(187"')의 일부분을 끌어 당길 것이다.
본 명세서에 개시된 예시적인 실시예들 중 임의의 실시예가, 예를 들어, 반도체, 자기 디스크, 광 디스크 또는 다른 저장 매체 등의 컴퓨터 판독가능 매체에 배치된 명령어들로 또는 컴퓨터 데이터 신호로서 구현될 수 있다. 명령어 또는 소프트웨어는 본 명세서에 개시된 회로 구조들을 합성 및/또는 시뮬레이션할 수 있다. 예시적인 실시예에서, 개시된 회로 구조를 합성하기 위해 Cadence APD, Cadence Spectra, Encore 등과 같은 전자 설계 자동화 프로그램이 사용될 수 있다. 얻어진 코드는 개시된 회로 구조를 제조하는 데 사용될 수 있다.
본 발명이 다양한 수정 및 대안의 형태를 가질 수 있지만, 특정의 실시예가 도면에 예시로서 도시되어 있으며 본 명세서에 상세히 기술되어 있다. 그렇지만, 본 발명이 개시된 특정의 형태로 제한되는 것으로 보아서는 안 된다는 것을 잘 알 것이다. 오히려, 본 발명은 이하의 첨부된 특허청구범위에 의해 한정되는 본 발명의 사상 및 범위 내에 속하는 모든 수정, 등가물 및 대안을 포함한다.

Claims (21)

  1. 제조 방법으로서,
    트렌치(190)를 포함하는 절연층(185)을 포함하는 반도체 칩(105)을 제공하는 단계;
    제2반도체 칩(110)을 상기 제1반도체 칩 상에 간극을 남기도록 적층하는 단계; 및
    중합체성 충전재(187)를 상기 간극에 위치시키는 단계를 포함하되,
    상기 중합체성 충전재의 일부분은 상기 트렌치 내로 끌려 들어가는 것인 제조 방법.
  2. 제1항에 있어서, 상기 제2반도체 칩 상에 배치된 제3반도체 칩(115)을 적층하는 단계를 포함하는 방법.
  3. 제1항에 있어서, 상기 절연층으로부터 물질을 제거함으로써 상기 트렌치를 형성하는 단계를 포함하는 방법.
  4. 제1항에 있어서, 상기 트렌치 이외의 상기 절연층에 솔더 웨팅막(solder wetting film)(205)을 도포하는 단계를 포함하는 방법.
  5. 제4항에 있어서, 상기 솔더 웨팅막에 솔더 열 전달 물질(195)을 도포하는 단계를 포함하는 방법.
  6. 제1항에 있어서, 상기 제1반도체 칩을 회로 보드(125)에 탑재하는 단계를 포함하는 방법.
  7. 제6항에 있어서, 상기 솔더 열 전달 물질과 열 접촉하게 열 확산기(130)를 위치시키는 단계를 포함하는 방법.
  8. 제1항에 있어서, 상기 트렌치가 경사진 측벽을 포함하는 것인 방법.
  9. 제조 방법으로서,
    절연층(185)을 제1반도체 칩(105)에 도포하는 단계; 및
    상기 절연층에 트렌치(190)를 형성하는 단계를 포함하되,
    상기 트렌치는 중합체성 충전재(187)를 받아들이도록 구성되어 있으며,
    상기 제1반도체 칩이 간극을 남기도록 그 위에 제2반도체 칩(110)이 적층되도록 구성되어 있고, 상기 간극에 상기 중합체성 충전재의 일부분이 배치되는 것인 방법.
  10. 제9항에 있어서, 상기 절연층으로부터 물질을 제거함으로써 상기 트렌치를 형성하는 단계를 포함하는 방법.
  11. 제9항에 있어서, 상기 트렌치 이외의 상기 절연층에 솔더 웨팅막(205)을 도포하는 단계를 포함하는 방법.
  12. 제11항에 있어서, 상기 솔더 웨팅막에 솔더 열 전달 물질(195)을 도포하는 단계를 포함하는 방법.
  13. 제9항에 있어서, 상기 제1반도체 칩을 회로 보드(125)에 탑재하는 단계를 포함하는 방법.
  14. 제13항에 있어서, 상기 솔더 열 전달 물질과 열 접촉하게 열 확산기(130)를 위치시키는 단계를 포함하는 방법.
  15. 장치로서,
    제1반도체 칩(105);
    상기 제1반도체 칩 상의 절연층(185);
    상기 제1반도체 칩 상에 간극을 남기도록 적층되어 있는 제2반도체 칩(110); 및
    상기 간극에 배치되어 있는 중합체성 충전재(187)를 포함하되,
    상기 절연층은 트렌치(190)를 포함하고,
    상기 중합체성 충전재의 일부분이 상기 트렌치에 있는 것인 장치.
  16. 제15항에 있어서, 상기 중합체성 충전재가 상기 절연층 상에서 상기 트렌치를 넘어 뻗어 있지 않는 것인 장치.
  17. 제15항에 있어서, 상기 제1반도체 칩 상에 적층되어 있는 복수의 반도체 칩들(110, 115, 120)을 포함하는 장치.
  18. 제15항에 있어서, 상기 트렌치 이외의 상기 절연층 상의 솔더 웨팅막(205) 및 상기 솔더 웨팅막 상의 솔더 열 전달 물질(195)을 포함하는 장치.
  19. 제18항에 있어서, 상기 솔더 열 전달 물질과 열 접촉하고 있는 열 확산기(130)를 포함하는 장치.
  20. 제15항에 있어서, 상기 트렌치가 경사진 측벽을 포함하는 것인 장치.
  21. 제1반도체 칩(105); 및
    상기 제1반도체 칩 상의 절연층(185) - 상기 절연층은 트렌치(190)를 포함함 - 을 포함하고,
    상기 장치가 컴퓨터 판독가능 매체에 저장된 명령어들로 구현되는 것인 장치.
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