KR101859340B1 - 반도체 패키지용 기판 설계 및 그 형성 방법 - Google Patents

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청-딩 왕
정 웨이 쳉
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하오-쳉 호우
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Abstract

일 실시형태의 디바이스 패키지는 제1 다이와, 상기 제1 다이에 전기적으로 접속된 하나 이상의 재배선층(RDL)을 포함한다. 하나 이상의 RDL은 상기 제1 다이의 엣지부를 지나 측방향으로 연장된다. 디바이스 패키지는 하나 이상의 RDL의 제1 면에 본딩된 하나 이상의 제2 다이와, 상기 하나 이상의 RDL의 제1 면 상의 커넥터 요소를 더 포함한다. 커넥터 요소는 하나 이상의 제2 다이보다 큰 수직 치수를 갖는다. 커넥터 요소를 이용하여 패키지 기판이 하나 이상의 RDL에 본딩되며, 하나 이상의 제2 다이는 제1 다이와 패키지 기판 사이에 배치된다.

Description

반도체 패키지용 기판 설계 및 그 형성 방법{SUBSTRATE DESIGN FOR SEMICONDUCTOR PACKAGES AND METHOD OF FORMING SAME}
<우선권 주장 및 교차 참조>
본 출원은 2014년 2월 14일에 출원한 미국 특허출원 번호 제14/181,305호의 일부 계속 출원(continuation-in-part)으로서, 이 출원은 여기에서의 인용에 의해 참조로 본 명세서에 포함된다.
<배경>
집적 회로 패키징 기술의 일 양태에 있어서, 개별 반도체 다이가 형성되어 처음에 분리된다. 그런 다음 이들 반도체 다이는 함께 접합되고, 그렇게 형성된 다이 스택은 그 다이 스택의 바닥(bottom) 다이 상에 있는 커넥터를 이용하여 패키지 기판(예, 인터포저, 인쇄 회로 기판 등) 등의 다른 패키지 구성요소에 접속될 수 있다.
최종 패키지는 3차원 집적 회로(Three-Dimensional Integrated Circuits, 3DIC)로서 알려져 있다. 다이 스택의 정상(top) 다이는 다이 스택의 바닥 다이 내의 상호접속 구조(예, 기판 관통 비아(through-substrate via, TSV))를 통해 다른 패키지 구성요소에 전기적으로 접속될 수 있다. 그러나, 기존의 3DIC 패키지는 다수의 한계를 포함할 수 있다. 예를 들어, 접합된 다이 스택 및 다른 패키지 구성요소에 의해 대형 폼팩터가 초래될 수 있고 복잡한 방열 피처(feature)가 필요할 수 있다. 바닥 다이의 기존의 상호접속 구조(예, TSV)는 제조하기에 고가이며 다이 스택의 정상 다이까지 도통 경로(예, 신호/전력 경로)가 길어질 수 있다. 더욱이, 전통적 3DIC, 구체적으로 고밀도의 땜납 볼(예, 패키지-온-패키지(PoP) 구성), 얇은 패키지 구조 등을 가진 패키지에는 땜납 브릿지, 변형(warpage) 및/또는 기타 폐해가 있을 수 있다.
본 개시의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 실무에 따라, 다양한 특징부를 실척으로 도시하지는 않는다. 사실상, 다양한 특징부의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a 내지 도 1n은 일부 실시형태에 따라 반도체 디바이스 패키지를 제조하는 다양한 중간 스테이지의 단면도이다.
도 2는 일부 대안적 실시형태에 따른 반도체 디바이스 패키지의 단면도이다.
도 3a 내지 도 3e는 일부 대안적 실시형태에 따라 반도체 디바이스 패키지를 제조하는 다양한 중간 스테이지의 단면도이다.
도 4a 내지 도 4l은 일부 실시형태에 따라 패키지 기판을 제조하는 다양한 중간 스테이지의 투시도이다.
도 5a와 도 5b는 일부 대안적 실시형태에 따른 반도체 디바이스 패키지의 단면도이다.
도 6a와 도 6b는 일부 대안적 실시형태에 따른 반도체 디바이스 패키지의 단면도이다.
도 7은 일부 대안적 실시형태에 따른 반도체 디바이스 패키지의 단면도이다.
도 8a 내지 도 8h는 일부 대안적 실시형태에 따라 반도체 디바이스 패키지를 제조하는 다양한 중간 스테이지의 상이한 단면도이다.
도 9a 내지 도 9c는 일부 실시형태에 따라 인터포저를 포함하는 반도체 디바이스 패키지의 단면도 및 평면도이다.
도 10a 내지 도 10d는 일부 대안적 실시형태에 따라 인터포저를 포함하는 반도체 디바이스 패키지의 단면도이다.
도 11a 내지 도 11c는 일부 대안적 실시형태에 따라 인터포저를 포함하는 반도체 디바이스 패키지의 단면도이다.
도 12는 일부 대안적 실시형태에 따라 패키지를 형성하는 공정 흐름도이다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 위(over) 또는 상(on)의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 및 제2 특징부 사이에 추가 특징부가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)과의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방위와 함께, 사용 또는 동작 시의 장치의 상이한 방위를 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
다양한 실시형태들은 제1 입출력(I/O) 패드를 통해 하나 이상의 제2 다이(예, 로직 다이)에 전기적으로 접속된 복수의 제1 다이(예, 메모리 다이)와 제2 다이 상에 형성된 재배선층(redistribution layer, RDL)을 포함할 수 있다. 최종 다이 스택은 제2 I/O 패드 및 제2 다이의 RDL을 통해 인터포저(interposer), 패키지 기판, 인쇄 회로 기판 등의 또다른 패키지 구성요소에 접합될 수 있다. 패키지 기판은 캐비티를 포함할 수 있고, 제1 다이는 그 캐비티 내에 배치될 수 있다. 이에, 팬아웃 패키지(fan-out package) 상의 칩과 같은 3차원 집적 회로(3DIC)가 비교적 저가의 비교적 소형의 폼팩터로 구성될 수 있고 비교적 짧은 도통 경로(예, 신호/전력 경로)를 가질 수 있다. 더욱이, 하나 이상의 방열 피처가 제1 및/또는 제2 다이의 대향면(opposte surface) 상에 독립적으로 형성될 수 있다.
도 1a 내지 도 1n은 다양한 실시형태에 따라 집적 회로(IC) 패키지(100: 도 1n 참조)를 제조하는 다양한 중간 스테이지의 단면도를 도시하고 있다. 도 1a는 복수의 다이(10)를 도시한다. 다이(10)는 기판, 액티브 디바이스, 및 상호접속층(도시 생략)을 포함할 수 있다. 기판은 벌크 실리콘 기판일 수 있지만, III족, IV족, 및 V족 원소를 비롯한 다른 반도체 재료가 사용될 수도 있다. 한편, 기판은 반도체 온 절연체(semiconductor-on-insulator, SOI) 구조를 포함할 수도 있다. 트랜지스터 등의 액티브 디바이스는 기판의 정상면 상에 형성될 수 있다. 상호접속층은 액티브 디바이스 및 기판 위에 형성될 수 있다.
상호접속층은 기판 위에 형성된 층간 유전체(inter-layer dielectric, ILD) 및 금속간 유전체층(inter-metal dielectric layer, IMD)을 포함할 수 있다. ILD과 IMD는 k 값이 예컨대 약 4.0 또는 심지어 약 2.8 미만인 로우 k 유전체 재료로 형성될 수 있다. 일부 실시형태에 있어서, ILD와 IMD는 실리콘 산화물, SiCOH, 및 기타를 포함한다.
하나 이상의 컨택 패드를 포함하는 컨택층(12)이 상호접속 구조 위에 형성되어, 그 상호접속층 내의 다양한 금속 라인 및 비아를 통해 액티브 디바이스에 전기적으로 연결될 수 있다. 컨택층(12) 내의 컨택 패드는 알루미늄 등의 금속 재료로 이루어질 수 있지만, 다른 금속 재료가 사용될 수도 있다. 패시베이션층(도시 생략)이 실리콘 산화물, 무도핑 실리케이트 유리, 실리콘 산질화물 등의 무기 재료로부터 컨택층(12) 위에 형성될 수 있다. 패시베이션층은 컨택층(12) 내의 접촉 패드의 가장자리부 위에서 연장되어 커버할 수 있다. 컨택 패드를 덮는 패시베이션층의 부분 내에 개구부가 형성되어 컨택층(12) 내의 컨택 패드의 적어도 일부를 노출시킨다. 다이(10)의 다양한 피처가 임의의 적절한 방법으로 형성될 수 있으나 여기에서는 더이상 상세하게 설명하지 않는다. 또한, 다이(10)가 웨이퍼(도시 생략) 내에 형성되어 단일화(singulated)될 수 있다. 다이(10) 상에서 기능 테스트가 이루어질 수 있다. 이에, 도 1a의 다이(10)는 하나 이상의 기능 품질 테스트를 통과한 양호(good) 다이라고 알려진 것만 포함할 수 있다.
다음으로, 도 1b를 참조하면, 다이(10)가 캐리어(14) 상에 배치될 수 있다. 캐리어(14)는 적절한 재료, 예컨대 유리 또는 캐리어 테이프로 이루어질 수 있다. 다이(10)는 하나 이상의 접착층(도시 생략)을 통해 캐리어(14)에 부착될 수 있다. 접착층은 자외선(UV) 테이프, 왁스, 글루 등의 임의의 임시 접착 재료로 형성될 수 있다. 일부 실시형태에 있어서, 접착층은, 다이(10)를 캐리어(14) 상에 배치하기 전에 다이(10) 아래에 선택 사항으로 형성될 수 있는 다이 어태치막(die attach film, DAF)을 더 포함할 수 있다.
도 1c에서는, 다이(10) 사이의 갭을 충전하고 다이(10)의 정상면을 덮기 위해 성형 화합물(molding compound)(16)을 사용할 수 있다. 성형 화합물(16)은 에폭시 수지, 성형 언더필 등의 임의의 적절한 재료를 포함할 수 있다. 성형 화합물(16)을 형성하기 위한 적절한 방법은 압축 성형, 전사 성형, 액체 밀봉제(encapsulent) 성형 등을 포함할 수 있다. 예를 들어, 성형 화합물(16)은 액체 형태로 다이(10) 사이에 분배될 수 있다. 그런 다음 성형 화합물(16)을 응고시키기 위해 경화 공정이 수행될 수 있다.
도 1d에서는, 다이(10) 상에 컨택층(12)(및 그 내부의 임의의 컨택 패드)을 노출시키기 위해 연삭 공정(예, 화학적 기계 연마(CMP) 또는 기계식 연삭)이나 에칭백 등의 평탄화 공정이 성형 화합물(16) 상에 수행될 수 있다. 다이(10)의 평면도(도시 생략)에서는, 성형 화합물(16)이 다이(10)를 둘러쌀 수 있다.
도 1e는 다이(10)와 성형 화합물(16) 위에 재배선층(RDL)(18)을 형성하는 것을 도시하고 있다. 도 1e에 도시하는 바와 같이, RDL(18)은 성형 화합물(16) 위에서 다이(10)의 엣지부를 지나 측방향으로 연장될 수 있다. RDL(18)은 하나 이상의 폴리머층(22) 내에 형성된 상호접속 구조(20)를 포함할 수 있다. 폴리머층(22)은 스핀온 코팅 기법 등의 임의의 적절한 방법을 이용하여, 임의의 적절한 재료(예, 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 벤조시클로부텐(BCB), 에폭시, 실리콘, 아크릴레이트, 나노 충전 페논 수지(nano-filled pheno resin), 실록산, 플루오르화 폴리머, 폴리노보넨 등)로 형성될 수 있다.
상호접속 구조(20)(예, 전도성 라인 및/또는 비아)가 폴리머층(22) 내에 형성되어 다이(10)의 컨택층(12)에 전기적으로 접속될 수 있다. 상호접속 구조(20)의 형성은, (예, 포토리소그래피 및 에칭 공정의 조합을 이용하여) 폴리머층(22)을 패터닝하는 단계와, 패터닝된 폴리머층(22) 내에 (시드층을 적층하고 상호접촉 구조(20)의 형상을 규정하는 마스크층을 이용하여) 상호접속 구조(20)를 형성하는 단계를 포함할 수 있다. 상호접속 구조(20)는 구리나 구리 합금으로 형성될 수 있지만, 알루미늄, 금 등의 다른 금속도 사용할 수 있다. 상호접속 구조(20)는 다이(10) 내의 컨택층(12)(또 결과적으로 액티브 디바이스)의 컨택 패드에 전기적으로 접속될 수 있다.
도 1f와 도 1g는 RDL(18) 위에 커넥터(24)를 형성하는 것을 도시하고 있다. 특히, 커넥터(24, 26)는 다이(10)의 동일면 상에(즉, RDL(18)의 동일면 상에) 형성된다. 커넥터(24, 26)는 임의의 적절한 방법을 이용하여 임의의 적절한 재료(예, 구리, 땜납 등)로 형성될 수 있다. 일부 실시형태에 있어서, 커넥터(24, 26)의 형성은 먼저, RDL(18)를 통해 다이(10) 내 액티브 디바이스에 전기적으로 접속되는 UBM(under bump metallurgies)(24'/26')의 형성을 포함할 수 있다. 커넥터(24, 26)는 다이(10)의 엣지부를 지나 측방향으로 연장되어 팬아웃 상호접속 구조를 형성할 수 있다. 이에, RDL(18)를 포함함으로써, 다이(10)에 접속되는 커넥터(24, 26)(예, 입출력 패드)의 수를 증가시킬 수 있다. 커넥터(24, 26)의 수가 증가하면, 후속 형성되는 IC 패키지(예컨대, 도 1n의 패키지(100))에 있어서 (예컨대, 시그널링 경로가 짧아짐에 따라) 대역폭이 증가하고 처리 속도가 상승할 수 있고, (예컨대, 전력 유도 경로가 짧아짐에 따라) 전력 소비가 저감할 수 있다.
또한, 커넥터(24, 26)는 사이즈가 다를 수 있다. 예를 들어, 커넥터(24)는 피치가 약 40 ㎛ 이상인 마이크로범프일 수 있고, 커넥터(26)는 피치가 약 140 ㎛ 내지 약 150 ㎛인 C4(controlled collapse chip connection) 범프일 수 있다. 대안적 실시형태에 있어서, 커넥터(24, 26)는 상이한 치수를 포함할 수 있다. 이에, 도 1f와 도 1g에 도시하는 바와 같이, 커넥터(24)는 사이즈 차이를 고려하여 커넥터(26)보다 먼저 형성될 수 있다.
커넥터(24, 26)의 사이즈를 다르게 함으로써, 상이한 전기 디바이스(예, 다른 사이즈를 갖는 커넥터)들이 다이(10)에 접합될 수 있다. 예를 들어, 커넥터(24)는 다이(10)를 하나 이상의 다른 디바이스 다이(28)(도 1h 참조)에 전기적으로 접속시키는데 이용될 수 있고, 커넥터(26)는 다이(10)를 패키지 기판(30)(예, 인쇄 회로 기판, 인터포저 등, 도 1k 참조)에 전기적으로 접속시키는데 이용될 수 있다. 게다가, 커넥터(24, 26)가 다이(10)의 동일면 상에 형성되기 때문에, 상이한 전기 디바이스들도 다이(10)의 동일면에 접합될 수 있다. 다이(10) 및 RDL(18)의 특정 구성을 도시하고 있지만, 대안적 실시형태에서는 대안적 구성(예, RDL(18) 및/또는 커넥터(24/26)의 개수가 다른 구성)이 채택될 수 있다.
도 1h에서는, 복수의 다이(32)가 커넥터(24)를 통해(예, 커넥터(24)를 리플로우함으로써) 다이(10)에 접합되어 다이 스택(10/32)을 형성할 수 있다. 다이(32)는 RDL(18)을 통해 다이(10) 내의 액티브 디바이스에 전기적으로 접속될 수 있다. 일부 실시형태에서는, 다이 스택(10/32)이, 다이(10)에 접합된 메모리 다이(32)(예, DRAM(dynamic random access memory) 다이)를 포함할 수 있는데, 다이(10)는 메모리 다이(32)에 대한 제어 기능성을 제공하는 로직 다이일 수 있다. 대안적 실시형태에 있어서, 다른 유형의 다이가 다이 스택(10/32) 내에 포함될 수도 있다. 다음으로, 도 1i에 도시하는 바와 같이, 다이(32)와 RDL(18) 사이에서 커넥터(24) 주위에 언더필(34)이 분배될 수 있다. 언더필(34)은 커넥터(24)를 지지할 수 있다.
도 1j는 임의의 적절한 방법을 이용하여 다이 스택(10/32)으로부터 캐리어(14)를 제거하는 것을 도시하고 있다. 예를 들어, 다이(10)와 캐리어(14) 사이의 접착이 UV 테이프로 이루어진 일 실시형태에서는, 접착층을 UV광에 노광시킴으로써 다이(10)가 제거될 수 있다. 계속해서, 다이 스택(10/32)이 단일화되어 IC 패키지로 패키징된다. 다이 스택(10/34)의 단일화는 적절한 픽 앤드 플레이스(pick-and-place) 툴의 이용을 포함할 수 있다.
다음으로, 도 1k에 도시하는 바와 같이, 각각의 다이 스택(10/32)이 커넥터(26)를 통해 패키지 기판(30)에 접합될 수 있다. 다이 스택(10/32)을 패키지 기판(30)에 접합하기 위해 커넥터(26) 상에서 리플로우가 행해질 수 있다. 후속하여, 도 1l에 도시하는 바와 같이, 다이 스택(10/32)과 패키지 기판(30) 사이에서 커넥터(26) 주위에 언더필(46)이 분배될 수 있다. 언더필(46)은 언더필(34)과 실질적으로 같을 수 있다.
패키지 기판(30)은 인터포저, 인쇄 회로 기판(PCB) 등일 수 있다. 예를 들어, 패키지 기판(30)은 코어(37)와, 코어(37)의 양면 상에 배치되는 하나 이상의 빌드업층(39)(도면부호 39A와 39B로 표시)을 포함할 수 있다. 전력, 접지 및/또는 신호층의 기능적 전기 용도를 제공하기 위해 상호접속 구조(38)(예, 전도성 라인, 비아 및/또는 쓰루 비아)가 패키지 기판(30) 내에 포함될 수 있다. 패키지 구조(30)의 다른 구성이 이용될 수도 있다.
또, 패키지 기판(30)은 캐비티(36)를 포함할 수 있다. 캐비티(36)는 패키지 기판(30)을 통해 연장될 수 없다. 대신에, 빌드업층(39A)(예, 다이 스택(10/32)과 코어(37)의 동일면 상에 배치된 빌드업층(39))의 일부 또는 전부가 캐비티(36)를 형성하도록 패터닝될 수 있다. 도 1l에 도시하는 바와 같이, 캐버티(36)는 코어(37) 및/또는 빌드업층(39B)(다이 스택(10/32)과는 코어(37)의 대향면 상에 배치된 빌드업층(39))의 구성에 영향을 미칠 수 없다. 패키지 기판(30)의 구성은 액티브 상호접속 구조(38)(예, 빌드업층(39A) 내의 전력, 접지, 및/또는 신호층)이 캐비티(36)를 피해 라우팅되도록 설계될 수 있다. 그렇기 때문에, 캐비티(36)는 패키지 기판(30)의 기능성과 실질적으로 간섭하지 않을 것이다.
패키지 기판(30)은 임의의 적절한 방법을 이용하여 형성될 수 있다. 예를 들어, 도 4a 내지 도 4l은 다양한 실시형태에 따라 패키지 기판(30)을 제조하는 다양한 중간 스테이지의 투시도를 도시하고 있다. 도 4a에서, 코어(37)가 제공된다. 코어(37)는 구리-클래드 에폭시-함침 유리-클로스(cloth) 라미네이트, 구리-클래드 폴리이미드-함침 유리-클로스 라미네이트 등의 금속-클래드 절연 기재일 수 있다. 도 4b에 도시하는 바와 같이, 코어(37) 내에는, 예컨대 기계적 천공(drilling) 또는 밀링(milling) 공정을 이용하여 캐비티(36) 및/또는 쓰루홀(52)이 형성될 수 있다. 기계적 천공/밀링 공정은 코어(37)를 통해 쓰루홀(52)을 연장시킬 수 있다. 그러나, 기계적 천공/밀링 공정은 코어(37)를 통해 캐비티(36)를 연장시킬 수는 없다.
다음으로, 도 4c에서, 쓰루홀(52)과 캐비티(36)의 표면이 예컨대 전기화학적 도금 공정을 이용하여 금속성 재료(54)로 도금될 수 있다. 일부 실시형태에 있어서, 금속성 재료(54)는 구리를 포함할 수 있다. 쓰루홀(52)의 도금은 코어(37)의 한면으로부터 다른면까지 전기 접속을 제공하는 쓰루 비아를 형성할 수 있다. 더욱이, 캐비티(36)의 표면 상의 금속성 재료(54')는 후속의 공정 단계(도 4k 참조)에서 레이저 정지층으로서 기능할 수 있다. 도 4d에서, 캐비티(36)와 쓰루홀(52)은 적절한 재료(56)(예, 잉크)로 충전될 수 있다. 재료(56)는 코어(37) 위에 하나 이상의 빌드업층을 형성하기 위해 실질적으로 수평면(level surface)을 제공하도록 캐비티(36)/쓰루홀(52)을 충전할 수 있다. 연삭 또는 다른 평탄화 기법이 코어(37) 상에 행해질 수도 있다.
도 4e 내지 도 4i에 도시하는 바와 같이, 상호접속 구조(38)를 갖는 하나 이상의 층(39)이 코어(37)의 어느 한면 상에 형성될 수 있다. 빌드업층(39)의 형성은, 예컨대 도 4e에 도시하는 바와 같이 구리를 포함하는 전도성층(58)으로 코어(37)를 도금하는 단계를 포함할 수 있다. 다음으로, 도 4f와 도 4g에 도시하는 바와 같이, 전도성층(58)은 전도성 라인(38')을 형성하도록 패터닝될 수 있다. 전도성층(58)의 패터닝은 전도성층(58) 위에 건조막(60)(예, 포토레지스트)를 라미네이트하는 단계와, 건조막(60)을 (예, 적절한 노출 기법을 이용해) 패터닝하는 단계와, 패터닝된 건조막(60)을 마스크로서 이용하여 전도성층(58)을 에칭하는 단계를 포함할 수 있다. 이어서, 건조막(60)이 제거될 수 있다.
도 4h에서, 빌드업층(39')이 전도성 라인(38') 위에 라미네이트될 수 있다(희미하게 도시). 빌드업층(39')의 라미네이트는 경화 공정(예, 열처리 또는 가압 처리)을 포함할 수 있다. 빌드업층(39') 내에 (예, 레이저 천공을 통해) 개구부(62)가 패터닝될 수 있으며, 개구부(62)는 전도성 라인(38')과 얼라인될 수 있다. 도 4i에 도시하는 바와 같이, 전도성 라인(38')을 형성하기 위한 도 4e 내지 도 4h에 도시하는 공정과 실질적으로 같은 공정(예, 전도성층 도금 및 패터닝)을 이용하여 추가 전도성 라인(38")이 빌드업층(39') 위에 형성될 수 있다. 또한, 전도성 라인(38")을 형성하는데 이용된 전도성층 도금 공정이 개구부(62)(도 4h에는 도시되지 않음)를 도금하여, 빌드업층(39')을 통해 전도성 라인(38', 38")을 상호접속하기 위한 전도성 비아(도시 생략)를 형성할 수 있다. 전도성 라인(38")은 개구부(62) 내에 형성된 전도성 비아와 얼라인하도록 패터닝될 수 있다. 도 4e 내지 도 4i에 도시하는 공정 단계는 패키지 기판(30) 내에 임의 개의 빌드업층(예, 전력, 접지, 및/또는 신호층)을 형성하기 위해 원하는 대로 반복될 수 있다. 더욱이, 도 4e 내지 도 4i가 코어(37)의 한쪽 상에만 상호접속 구조(38)/빌드업층(39)을 형성하는 것을 도시하고 있지만, 같은 공정이 코어(37)의 대향면 상에 상호접속 구조(38)/빌드업층(39)을 형성하는 데에도 적용될 수 있다.
도 4j에서는, 빌드업층(39) 위에 (예, 코어(37)의 양면 상에) 땜납 레지스트(64)가 형성될 수 있다. 다음으로, 도 4k에 도시하는 바와 같이, 캐비티(36)가 패키지 기판(30) 내에 패터닝될 수 있다. 캐비티(36)의 형성은, (예, 노출 기법을 이용하여) 땜납 레지스트(63)를 패터닝하는 단계와 재료(54')를 레이저 정지층으로서 이용하여 빌드업층(39)을 레이저 에칭하는 단계를 포함할 수 있다. 이에, 캐비티(36)는 패키지 기판(30)을 통해 연장될 수 없다. 더욱이, 땜납 레지스트(64)의 패터닝은 빌드업층(39) 내의 상호접속 구조(38)를 노출시키기 위해 캐비티(36) 주위에 개구부(도시 생략)를 패터닝할 수 있다. 이들 개구부는 패키지 기판(30) 상에 컨택 패드(66)를 형성하도록 적절한 재료(예, 니켈, 알루미늄 등)로 도금될 수 있다. 컨택 패드(66)는 빌드업층(39) 내의 상호접속 구조(38)에 전기적으로 접속될 수 있다. 계속해서, 도 4l에 도시하는 바와 같이, 다이 스택(10/32)과의 접합을 위해 컨택 패드(66) 상에 커넥터(68)(예, 땜납 볼)가 형성될 수 있다.
다시 도 1l를 참조하면, 다이 스택(10/34)이 패키지 기판(30)에 접합될 때에, 다이(32)는 적어도 부분적으로 캐비티(36) 내에 배치될 수 있다. 패키지(100)의 평면도(도시 생략)에서는, 캐비티(36)가 다이(32)를 둘러쌀 수 있다. 이에, 접합된 구조는 바람직하게, 비교적 소형의 폼팩터와 높은 대역폭을 가질 수 있다. 또, 다이(32)는 RDL(18) 및 커넥터(24/26)를 통해 패키지 기판(30)에 전기적으로 접속될 수 있다. 일부 실시형태에 있어서, 다이(10)는 다이(32)를 패키지 기판(30)에 전기적으로 접속시키기 위한 기판 관통 비아(TSV)를 적게 포함하거나 실질적으로 포함하지 않을 수도 있다. TSV 수의 삭감으로 다이(10)를 제조하는 비용을 더 줄일 수 있다.
다음으로, 도 1m을 참조하면, 방열 피처(40)가 다이(10) 위에 배치된다. 방열 피처(40)는 RDL(18), 커넥터(24) 및 다이(32)와 대향하여 다이(10)의 표면 상에 배치될 수 있다. 방열 피처(40)는, 높은 열전도성, 예컨대 약 200 W/m·K(watts per meter kelvin) 내지 약 400 W/m·K 이상을 갖는 윤곽 덮개(contour lid)일 수 있으며, 금속, 금속 합금 등을 이용해 형성될 수 있다. 예를 들어, 방열 피처(40)는 Al, Cu, Ni, Co, 이들의 조합 등의 금속 및/또는 금속 합금을 포함할 수 있다. 방열 피처(40)는 또한 예컨대 실리콘 탄화물, 알루미늄 질화물, 그래파이트 등의 복합 재료로 형성될 수 있다. 일부 실시형태에 있어서, 방열 피처(40)는 또한 성형 화합물(16)의 표면 위에서 연장될 수 있다.
패키지 기판(30)과 다이(32)가 다이(10)의 양면 상에 배치되는 종래의 3DIC와 비교해서, 패키지(100)는 다이(32)나 패키지 기판(30)에 전기적으로 접속되는데 이용되지 않는 한 표면(10')을 다이(10)에 제공한다. 이에, 방열 피치(40)는 방열 향상을 위해 다이(10)의 표면(10') 상에 직접 배치될 수 있다.
계면 재료(Interfacing material)(42)가 방열 피처(40)와 다이(10)/성형 화합물(16) 사이에 배치될 수 있다. 계면 재료(42)는 열전도 재료(thermal interface material, TIM), 예컨대 약 3 W/m·K(watts per meter kelvin) 내지 약 5 W/m·K 이상의 양호한 열전도성을 갖는 폴리머를 포함할 수 있다. TIM이 양호한 열전도성을 가질 수 있기 때문에, TIM은 다이(10)와 방열 피처(40) 사이에 직접 배치(예, 접촉)될 수 있다. 또한, 계면 재료(42)는 방열 덮개(40)를 다이(10)/성형 화합물(16)에 부착하기 위한 접착제(예, 에폭시, 실리콘 수지 등)을 포함할 수 있다. 사용되는 접착제는 TIM보다 접착성은 뛰어나고 열전도성은 낮을 수 있다. 예를 들어, 사용되는 접착제는 열접착성이 약 0.5 W/m·K 미만일 수 있다. 그래서, 계면 재료(42)의 접착부는 방열 요구가 낮은 영역 위에(예, 성형 화합물(16)의 표면 위에) 배치될 수 있다.
방열 피처(40)의 부착 후에, 패키지(100)에 표시하기 위해 마킹 공정(예, 레이저 마킹)이 행해질 수 있다. 또한 도 1n에 도시하는 바와 같이, 커넥터(26)와 다이 스택(10/32)에 대향하여 패키지 기판(30)의 표면 상에 커넥터(44)(예, 볼 드리드 어레이(BGA) 볼)가 배치된다. 커넥터(44)는 패키지(100)를 마더보드(도시 생략) 또는 전기 시스템의 또다른 디바이스 구성요소에 전기적으로 접속시키는데 이용될 수 있다.
도 1n은 완성된 패키지(100)를 도시한다. 다이(32)가 패키지 기판(30)의 캐비티(36) 내에 배치되기 때문에, 패키지(100)는 비교적 소형의 폼팩터와 높은 대역폭을 가질 수 있다. RDL(18)를 포함함으로써, 다이 스택(10/32)에 대해 I/O 패드의 수를 더 늘릴 수 있어, 속도 상승, 전력 소비 감소 등의 다양한 성능 장점이 가능하다. 게다가, 패키지 기판(30)과 다이(32)가 다이(10)의 동일면 상에 배치되어, 방열 피처(40)가 방열 향상을 위해 다이(10)의 한 면 상에 직접 배치될 수 있다.
도 2는 다양한 대안적 실시형태에 따른 패키지(200)의 단면도를 도시하고 있다. 패키지(200)는 실질적으로 패키지(100)와 유사하며 같은 도면 부호는 같은 요소를 표시한다. 한편, 방열 피처(40)에 포함될 수 있는 윤곽 링부(40')는 다이(10) 및 RDL(18)를 지나 패키지 기판(30)의 정상면까지 연장될 수 있다. 패키지(200)의 평면도(도시 생략)에서는, 윤곽 링부(40')가 다이(10)를 둘러쌀 수 있다. 윤곽 링부(40')는 방열 덮개(40)(예, 하이 Tk 재료)의 잔여부와 실질적으로 같은 재료로 형성되며 패키지(200)에 대해 추가 방열을 제공할 수 있다. 윤곽 링부(40')는 그 윤곽 링부(40')와 패키지 기판(30) 사이에 배치된 접착층(42') 등의 임의의 적절한 재료를 이용하여 패키지 기판(30)에 부착될 수 있다.
도 3a 내지 도 3e는 대안적 실시형태에 따라 패키지(300)를 제조하는 다양한 중간 단계를 도시하고 있다. 도 3a는 다이(10) 위에 형성된 RDL(18)과 커넥터(26)를 구비한 복수의 다이(10)를 도시하고 있다. 도 2a에 도시하는 다양한 피처는 같은 도면부호가 같은 요소를 표시하는 도 1a 내지 도 1j에서 형성된 피처와 실질적으로 같은 단계를 이용하여 형성될 수 있으며, 이들 피처와 실질적으로 유사하다. 이에, 피처 및 그 형성에 관한 상세한 설명은 간결함을 위해 생략한다. 그러나, 도 2a에 도시하는 바와 같이, (RDL(18)과 커넥터(24)를 포함하는)다이(10)는 다이(32) 상에 접합되지 않고서 캐리어(예, 캐리어(14))로부터 분리될 수 있다. 또한, 커넥터(24)는 RDL(18) 위에 형성되지 않을 수도 있다. 대신에, 도 2a에 도시하는 구조는 RDL(18) 상에 실질적으로 같은 사이즈에 속하는 커넥터(26)를 포함한다. 예를 들어, 커넥터(26)는 C4 범프일 수 있다.
도 3b는 다이(10)의 (예컨대, 임의의 픽 앤드 플레이스 툴을 이용한 스크라이브 라인을 따른) 단일화와, 커넥터(26)를 통해 다이(10)를 패키지 기판(30)에 부착하는 것을 도시하고 있다. 특히, 다이(10)는 다이(32)가 패키지(300)에 부착되기 전에 패키지 기판(30)에 접합될 수 있다.
패키지(300) 내에서의 패키지 기판(30)의 구성은 패키지(100) 내의 구성으로부터 바뀔 수 있다. 예를 들어, 캐비티(36)는 패키지 기판(30)의 (동일면이 아니라)대향면 상에 배치될 수 있다. 패키지(300) 내에서, 다이(10)는 패키지 기판(30)의 표면(30A)에 접합될 수 있다. 표면(30A)은 실질적으로 수평일 수 있다. 패키지 기판(30)은 다이(10)와 대향하여 표면(30B)(예, 캐비티(36) 내)과 표면(30C)을 더 포함할 수 있다. 캐비티(36)를 포함함으로써, 표면(30B, 30C)은 실질적으로 수평하지 않을 수 있다. 예를 들어, 도 3b에 나타내는 방위에서는, 표면(30B)이 표면(30C)보다 높을 수 있다.
캐비티(36)를 구비한 패키지 기판(30)의 형성은, 코어(37), 빌드업층(39B)(예, 다이(10)와는 코어(37)의 대향면 상에 배치) 및/또는 빌드업층(39A)(예, 다이(10)와 코어(37)의 동일면 상에 배치)의 패터닝을 포함할 수 있다. 다양한 실시형태에 있어서, 캐비티(36)는 패키지 기판(30)을 통해 연장될 수 없다.
도 3c는 패키지(300)의 다양한 다른 피처의 형성을 도시하고 있다. 예를 들어, 커넥터(26) 상에서 리플로우가 행해질 수 있고 언더필(46)이 커넥터(26) 주위에 분배될 수 있다. 커넥터(44)는 다이(10)와 대향하여 패키지 기판(30)의 표면(30C)에 부착될 수 있다. 또한, 방열 피처(40)가 다이(10)/성형 화합물(16) 위에 배치될 수 있다. 계면 재료(42)(예, TIM 및/또는 접착 재료를 포함)가 방열 피처(40)와 다이(10)/성형 화합물(16) 사이에 배치될 수 있다.
이어서, 다이(32)의 부착 전에 패키지(300)에 대해 기능 테스트가 행해질 수 있다. 예를 들어, 다이(10)와 패키지 기판(30) 사이의 전기 접속이 테스트될 수 있다. 패키지(300)가 테스트를 통과하면, 예컨대 도 3d에 도시하는 바와 같이 형성된 커넥터(24)를 이용하여, 다이(32)가 패키지(30)에 부착될 수 있다. 커넥터(24)는 다이(32)를 패키지(300)에 부착하기 전에 임의의 적절한 방법을 이용하여 다이(32) 상에 형성될 수 있다. 다이(32)의 부착 전에 패키지(300)에 대해 기능 테스트를 행함으로써, 다이(32)는 양호하다고 알려진 패키지에만 부착될 수 있다. 기능 테스트를 통과하지 못한 패키지는 다이(32)가 부착되지 않는다. 이에, 다이(32)를 불량 패키지에 부착하는 것을 피하여 비용 절감이 이루어질 수 있다.
커넥터(24)(예, 마이크로범프)는 임의의 적절한 방법을 이용하여 다이(32) 상에 형성될 수 있다. 커넥터(24)는 커넥터(26)와 사이즈가 다를 수도 있고, 커넥터(24)는 패키지 기판(30) 상의 컨택 패드에 부착될 수도 있다. 커넥터(24)는 패키지 기판(30) 내의 상호접속 구조(38)(예, 상호접속 구조(38')), 커넥터(26), 및 RDL(18)를 통해 다이(10)에 다이(32)를 전기적으로 접속시킬 수 있다.
다이(32)는 패키지 기판의 캐비티(36) 내에 배치될 수 있다. 패키지(300) 내에서, 다이(32)와 다이(10)는 패키지 기판(30)의 대향면 상에 배치될 수 있다. 다이(32) 부착은 패키지(300)를 뒤집는(예, 커넥터(24)가 상향을 향하도록) 단계와, 다이(32)를 캐비티(36) 내에 얼라인하는 단계를 포함할 수 있다. (예, 다이(32)를 다이(10)/패키지 기판(30)에 전기적으로 접속시키기 위해)커넥터(24) 상에 리플로우가 행해질 수 있고, 커넥터(24) 주위에 언더필(34)이 분배될 수 있다.
패키지(300)의 구성으로, 방열 피치(예, 방열 피치(70))가 표면 다이(32) 상에 배치될 수 있다. 계면 재료(72)가 방열 피치(70)와 다이(32) 사이에 배치되어, 계면 재료(72)는 다이(32)와 물리적으로 접촉할 수 있다. 방열 피처(70) 및 계면 재료(72)는 방열 피처(40) 및 계면 재료(42)와 각각 실질적으로 같을 수 있다. 이에, 대안적 제조 공정이 패키지(300)를 형성하는데 이용될 수 있다.
도 5a와 도 5b는 반도체 패키지(400, 500)의 단면도를 각각 도시하고 있다. 패키지(400, 500) 패키지(100)와 실질적으로 유사하며 같은 도면 부호는 같은 요소를 표시한다. 한편, 패키지(400, 500)는 복수의 다이(10)(도면부호 10A와 10B로 표시)를 더 포함할 수 있다. 다이(10A와 10B)는 동일한 팬아웃 패키지의 부분일 수 있다. 예를 들어, 다이(10A, 10B)는 성형 화합물(16)로 둘러싸일 수 있고, RDL(18)은 다이(10A, 10B)의 표면 상에 형성될 수 있다. RDL(18)는 다이(10A, 10B)를 다이(32)에 전기적으로 접속시킬 수 있다. 또한, 다이(10A, 10B)는 실질적으로 수평일 수 있다. 다이(10A, 10B)의 형성은 도 1a 내지 도 1j에 도시하는 공정과 실질적으로 같을 수 있지만, 단일화는 상이한 위치에서 행해질 수 있다(예, 픽 앤드 플레이스 툴을 위한 스크라이브 라인이 상이한 위치에 구성될 수 있다). 일부 실시형태에 있어서, 다이(32)는 (도 5a에 도시하는 바와 같이) 기판(30)에 형성된 캐비티 내에 배치될 수 있다. 다른 실시형태에 있어서, 다이(32)는 (도 5b에 도시하는 바와 같이) 기판(30) 내의 쓰루홀(74)에 배치될 수 있다. 쓰루홀(74)은 예컨대 레이저 천공 공정을 이용하여 기판(30) 내에 형성될 수 있다.
대안의 실시형태에 있어서, 패키지 기판(30)은 실질적으로 어떠한 캐비티나 쓰루홀이 없을 수 있다. 그러한 실시형태에서는, 커넥터 요소(예, 커넥터(26)나 인터포저)가 패키지 기판을 다이(10)/RDL(18)에 접합하는데 이용될 수 있다. 그러한 커넥터 요소는 다이(32)를 다이(10)/RDL(18)과 패키지 기판(30) 사이에 수용할 수 있는 적절한 구성 및 충분한 스탠드오프 높이를 가질 수 있다. 그러한 실시형태에서는, 구조적 지지를 제공하고 제조 결함(예, 땜납 브릿징)의 리스크를 줄이기 위하여 커넥터 요소가 더욱 보강될 수 있다. 예를 들어, 일부 실시형태에 있어서, 커넥터 요소는, 가늘고 긴 범프부(예, 전도성 기둥부)를 갖는 커넥터(26), 땜납 영역의 측벽을 따라 적어도 부분적으로 연장되는 성형 언더필(molded underfill, MUF), 전도성 쓰루 비아 및/또는 쓰루홀을 구비한 인터포저, 이들의 조합 등을 포함할 수 있다. 도 6a 내지 도 11c는 상기 대안적 실시형태에 따른 다양한 반도체 디바이스 패키지를 도시하고 있다.
도 6a와 도 6b는 반도체 디바이스 패키지(600, 650)의 단면도를 각각 도시하고 있다. 패키지(600, 650)는 패키지(100)와 실질적으로 유사하며 같은 도면 부호는 같은 요소를 표시한다. 패키지(600, 650)의 패키지 기판(30)은 그 내부에 어떠한 캐비티나 쓰루홀도 포함하지 않을 수 있다. 대신에, 패키지 기판(30)의 정상면과 바닥면의 양면이 실질적으로 수평할 수 있다.
패키지(600, 650)에 있어서, 다이(32)와 패키지 기판(30)은, 전기적으로 다이(32), 패키지 기판(30) 및 다이(10)을 접속시키는 RDL(18)의 동일면에 접합될 수 있다. 상기 실시형태에서는, 다이(32)가 RLD(18)과 패키지 기판(30) 사이에 배치될 수 있다. (예, RDL(18)을 패키지 기판(30)에 접합하는) 커넥터(26)는 다이(32)의 수직 치수를 수용하기에 충분한 스탠드오프 높이를 제공하도록 가늘고 길 수 있다. 예를 들어, 커넥터(26)는 (다이(32)를 RDL(18)에 접합하는데 이용되는) 다이(32)와 커넥터(24)의 연합 수직 치수보다 큰 수직 치수를 가질 수 있다.
각각의 커넥터(26)는 예컨대 구리, 니켈, 금, 알루미늄, 이들의 조합 및 동류를 포함하는 하나 이상의 전도성 기둥부(27)를 포함할 수 있다. (예, 도 6a에 도시하는 바와 같은) 일부 실시형태에서는, 각각의 커넥터(26)가 RDL(18)의 바닥면으로부터 연장되는 단일의 전도성 기둥부(27)를 포함할 수 있다. 땜납 영역(26")(예, 땜납 볼)이 전도성 기둥부(27) 상에 배치될 수 있고, 땜납 영역(26")은 패키지 기판(30) 상의 컨택 패드에 접촉하여 전기적으로 접속할 수 있다. (예, 도 6b에 도시하는 바와 같은) 다른 실시형태에서는, 각각의 커넥터(26)가 제1 전도성 기둥부(27')와 제2 전도성 기둥부(27")를 포함할 수 있다. 제1 전도성 기둥부(27')는 RDL(18)의 바닥면으로부터 연장된다. 제2 전도성 기둥부(27")는 패키지 기판(30)의 정상면으로부터 연장된다. 상기 실시형태에서는, 땜납 볼(26")이 2개의 전도성 기둥부(27', 27") 사이에 배치되어 이들을 접촉시킬 수 있다. 패키지(600, 650) 내에서, 전도성 기둥부(27, 27', 27")는 가늘며 길고 땜납 영역(26")과 비교해 비교적 클 수 있다. 예를 들어, 도 6a에 있어서, (패키지(600)의) 각각의 전도성 기둥부(27)는 각각의 커넥터(26)의 수직 치수의 대부분(예, 약 50% 초과)를 차지할 수 있다. 상기 실시형태에서는, 전도성 기둥부(27)가 땜납 영역(26")보다 더 큰 수직 치수를 가질 수 있다. 또한, 도 6b에 있어서, (패키지(650)의) 제1 및 제2 전도성 기둥부(27', 27") 각각은 각 커넥터(26)의 수직 치수의 적어도 약 20% 내지 약 50%를 차지할 수 있다. 일부 실시형태에 있어서, (도 6a의) 전도성 기둥부(27)와 (도 6b의) 전도성 기둥부(27', 27") 각각은 약 100 ㎛ 이상의 수직 치수를 가질 수 있다. 비교적 넓은 전도성 기둥부(27)를 마련함으로써, 대응하는 땜납 영역(26")의 사이즈는 다이(32)를 수용할 수 있는 충분한 스탠오프 높이를 여전히 제공하면서 삭감될 수 있다. 그러한 커넥터(26)의 구성은 땜납 브릿징 등의 제조 결함의 리스크를 줄일 수 있다.
도 7은 반도체 디바이스 패키지(700)의 단면도를 도시하고 있다. 패키지(700)는 실질적으로 패키지(600 또는 650)와 유사하며 같은 도면 부호는 같은 요소를 표시한다. 그러나, 커넥터(26)는 패키지(700) 내에서 대안의 구성을 가질 수 있다. 예를 들어, 패키지(700) 내의 커넥터(26)는 땜납 영역(702, 704)을 포함할 수 있고, 상기 커넥터(26)는 RDL(18)의 바닥면을 패키지 기판(30)의 정상면에 접합하는데 이용된다. RDL(18)은 다이(10)(예, 로직 다이), 다이(32)와 패키지 기판(30) 사이에 전기 접속을 제공할 수 있다.
패키지(600, 650)와 마찬가지로, 커넥터(26)는 RDL(18)와 패키지 기판(30) 사이에 다이(32)를 수용할 정도로 충분히 큰 수직 치수를 가질 수 있다. 일부 실시형태에 있어서, 땜납 영역(702, 704)은, 수직으로 적층되어 커넥터(26)를 형성하도록 리플로우되는 2개 이상의 땜납 볼일 수 있다. 후속 리플로우 공정시에 구조적 지지를 제공하고 땜납 브릿징의 리스크를 줄이기 위해 땜납 영역(702) 주위에 성형 언더필(molded underfill, MUF)(706)이 (적어도 부분적으로) 배치될 수 있다. 일부 실시형태에 있어서, MUF(706)은 커넥터(24) 주위에도 배치될 수 있으며 다이(32)의 측벽을 따라 적어도 부분적으로 연장될 수 있다.
도 8a 내지 도 8h는 일부 실시형태에 따라 패키지(700)의 부분(예, 땜납 영역(702, 704)을 갖는 커넥터(26))을 형성하는 중간 단계의 단면도를 도시하고 있다. 먼저, 도 8a를 참조하면, 팬아웃(fan-out) RDL(18)이 위에 형성되어 있는 다이(10)의 단면도가 제공된다. 다이(10)는 전술한 바와 같이, 예컨대 컨택 패드(12)와 그 컨택 패드(12)의 엣지부를 덮는 제1 패시베이션층(11)을 구비한 반도체 다이일 수 있다. 도 8a 내지 도 8h에 도시하는 실시형태에서, 다이(10)는 컨택 패드(12)에 전기적으로 접속하기 위해 패시베이션층(11) 내의 개구부를 통해 연장되는 전도성 기둥부(13)(예, 구리 등을 포함)를 더 포함할 수 있다. 패시베이션층(11) 위에 그리고 전도성 기둥부(13) 주위에 제2 패시베이션층(15)(예, 폴리머를 포함)이 형성될 수 있다. RDL(18) 내의 전도성 피처는 전도성 기둥부(13)에 전기적으로 접속되어 다이(10)의 엣지부를 지나 측방향으로 연장될 수 있다. 다른 실시형태에서는 전도성 기둥부(13)/패시베이션층(15)이 생략될 수 있고 RDL(18) 내의 전도성 피처는 컨택 패드(12)에 직접 접속할 수 있다. 또한, 도 8a에서는 2개의 다이(10)를 도시하고 있지만, 다른 실시형태에서는 패키지 설계에 따라 임의 개의 다이(10)를 포함할 수도 있다. 다이(10)는 (예, 접착층(17)을 이용해서) 캐리어(14)에 부착될 수 있고, 성형 화합물(16)이 다이(10) 주위에 형성될 수 있다.
도 8a에 추가로 도시하는 바와 같이, 스퍼터링 등의 임의의 적절한 기법을 이용하여 RDL(18) 위에 시드층(708)이 형성될 수 있다. 시드층(708)은 전도성 재료(예, 구리)를 포함할 수 있고, RDL(18) 내의 전도성 피처에 전기적으로 접속될 수 있다. 시드층(708) 위에 포토레지스트(710)가 형성되며, 시드층(708)의 일부를 노출시킬 수 있는 개구부(712)를 포함하도록 패터닝된다.
도 8b에서는, (도 8b에 도시하지는 않는 다이(32)에 RDL(18)을 실질적으로 접합하는데 이용되는) 커넥터(24)가 개구부(712) 내에 적어도 부분적으로 형성된다. 예를 들어, 커넥터(24)는 전기화학 도금 공정을 이용하여 개구부(712) 내에 형성된 마이크로범프일 수 있다. 커넥터(24)는 다수의 전도성층을 포함할 수 있다. 예를 들어, 도 8b에 있어서, 커넥터(24)는 구리부(24A)와 그 구리부 위에 니켈부(24B)를 포함한다. 상기 실시형태에서는, 먼저 바닥 전도성부(예, 구리부(24A))가 형성될 수 있고, 제2 시드층이 그 바닥 전도성부 위에 적층될 수 있으며, 예컨대 전기화학 도금 공정을 이용하여 정상 전도성부(예, 니켈부(24B))가 형성될 수 있다. 후속하여, 예컨대 주석 및 은 땜납을 포함하는 땜납 영역(도시 생략)이 니켈부(24B) 위에 형성될 수 있다. 한편, 커넥터(24)는 임의 개의 전도성층을 포함할 수 있고/있거나 다른 전도성 재료도 이용될 수 있다. 후속하여, 도 8b에 또한 도시하는 바와 같이, 포토레지스트(710)가 제거될 수 있다.
도 8c와 도 8d는 커넥터(26)에 대한 UBM(26')의 형성을 도시하고 있다. 도 8c에 있어서, 시드층(708)과 커넥터(24) 위에 제2 포토레지스트(714)가 형성된다. 포토레지스트(714)는 커넥터(24) 위를 마스킹할 수 있고, 포토레지스트(714)는 포토레지스트(710)(도 8a 참조)에 의해 이전에 마스킹된 시드층(708)의 부분을 드러내는 개구부(716)를 포함하도록 패터닝될 수 있다. 다음에, 도 8d에 도시하는 바와 같이, 예컨대 전기화학 도금 공정을 이용하여 개구부(716) 내에 UBM(26')이 형성된다. 이어서, 포토레지스트(714)가 제거될 수 있다.
도 8e에서는, 커넥터(24) 및 UBM(26')의 형성 후에, 예컨대 포토리소그래피 및/또는 에칭 공정의 조합을 이용하여 시드층(708)이 패터닝될 수 있다. 시드층(708)의 패터닝은 커넥터(24) 또는 UBM(26')에 의해 덮이지 않는 시드층(708)의 부분을 제거할 수 있다. 도 8e에 추가로 도시하는 바와 같이, 제1 땜납 영역(702)(예, 땜납 볼)이 UBM(26') 상에 배치된다.
도 8f에서는, 예컨대 리플로우 공정을 이용하여 하나 이상의 다이(32)가 커넥터(24)에 부착된다. 커넥터(24)는 다이(32)를 RDL(18)(및 다이(10))에 전기적으로 접속시킬 수 있다. 후속하여, (도 8f에 또한 도시하는 바와 같이) MUF(706)가 시드층(708)과 RDL(18) 위에 형성될 수 있다. MUF(706)는 다이(32)의 측벽 및 땜납 영역(702)을 따라 더욱 연장될 수 있다. 도시하는 실시형태에서는, 땜납 영역(702)이 MUF(706)의 정상면 위에서 연장될 수 있다. MUF(706)의 형성은, 압축 성형, 전사 성형, 액체 밀봉제(encapsulent) 성형 등의 임의의 적절한 공정을 이용해서 이루어질 수 있다. 예시하는 MUF(706)의 구성은 예컨대 사용하는 MUF 재료의 양을 제어함으로써 달성될 수 있다.
도 8g는 땜납 영역(702)의 정상부의 평탄화를 도시하고 있다. 평탄화 후에, MUF(706)과 땜납 영역(702)의 정상면들은 실질적으로 수평일 수 있다. 땜납 영역(702)은 임의의 적절한 공정으로 평탄화될 수 있다. 예를 들어, 코인 헤드(coin head)(718)가 경질 기판(rigid board)(720)을 아래로 압박하도록 작동하므로, 경질 기판(720)이 땜납 영역(702)의 정상면을 가압하여 평평하게 할 수 있다. 땜납 영역(702)의 정상면을 가압 및 평평하게 하는 작용(action)을 땜납 영역(702)을 "코이닝(coining)"한다고 한다. 일부 실시형태에서는, 경질 기판(720)이 가압되는 시간 동안, 코인 헤드(718)가 경질 기판(720)을 가열하여, 땜납 영역(702)을 더욱 가열한다. 그 결과 땜납 영역(702)의 온도는 실온(예, 약 21℃ 내지 약 25℃)보다는 높고, 땜납 영역(702)의 용융 온도보다는 낮다. 일부 실시형태에 있어서, 땜납 영역(702)의 온도는 코이닝 공정중에 약 50℃와 약 150℃ 사이이다. 대안적 실시형태에 있어서, 땜납 영역(702)의 가열은 바닥부에서 패키지(700)를 가열함으로써 행해진다.
땜납 영역(702)의 가열로, 땜납 영역(702)을 코이닝하는데 필요한 소요력이 감소한다. 코인 헤드(718)의 가압으로, 땜납 영역(702)의 높이가 감소하고, 경질 기판(720)은 경질 기판(720)이 MUF(706) 상에 닿을 때까지 그래서 그 때에 코이닝이 정지할 때까지 내려진다. 이에 MUF(706)은 코이닝 스토퍼로서 역할한다. 또한, MUF(706)의 두께는 땜납 영역(702)의 최종 높이를 규정한다. 대안적 실시형태에 있어서, 경질 기판(720)은 MUF(706)과 접촉하지 않을 수 있고, 땜납 영역(702)의 코이닝된 평면이 MUF(706)의 정상면보다 높을 수 있다. 그후에, 경질 기판(720)과 코인 헤드(718)가 제거될 수 있다. 코이닝 공정의 이용으로, 땜납 영역(702) 상에 추가 땜납 피처의 후속 형성을 위한 비교적 평편한 정상면을 형성할 수 있다. 대안으로, 이 코이닝 공정이 생략될 수도 있다.
다음으로, 도 8h에 도시하는 바와 같이, 땜납 영역(704)(예, 제2 땜납 볼)이 평탄화된 땜납 영역(702) 상에 배치된다. 따라서, 커넥터(26)가 패키지(700) 내에 형성된다. 후속 공정의 단계에서는, 커넥터(26)가 RDL(18)를 패키지 기판(30)(예, 도 7 참조)에 접합하는데 이용될 수 있다. 각각의 커넥터(26)는 UBM(26'), 제1 땜납 영역(702)(예, 코이닝된 땜납 볼), 및 땜납 영역(702) 위의 제2 땜납 영역(704)(예, 제2 땜납 볼)을 포함한다. MUF(706)은 후속의 리플로우 공정시에(예, 패키지 기판(30)의 접합시에) 구조적 지지를 제공하기 위해 그리고 땜납 브릿징 등의 제조 결함의 리스크를 줄이기 위해 이용될 수 있다.
도 9a 내지 도 9c는 일부 대안적 실시형태에 따라 반도체 패키지(800)를 형성하는 중간 스테이지의 상이한 단면도이다. 패키지(800)는 실질적으로 패키지(700)와 유사하며 같은 도면 부호는 같은 요소를 표시한다. 그러나, 도 9c의 단면도에 도시하는 바와 같이, 패키지(800) 내에서, 커넥터(26)를 대신하여, RDL(18)의 바닥면을 패키지 기판(30)의 정상면에 접합하는데 인터포저(802)가 이용될 수 있다.
도 9a를 참조하면, 인터포저(802)는 기판을 통과하여 연장되는 전도성 비아(814)를 갖는 기판(804)을 포함한다. 기판(804)은 실리콘을 포함할 수 있고, 필러 재료(예, 실리카 필러, 유리 필러, 알루미늄 산화물, 실리콘 산화물 등)를 더 포함할 수도 포함하지 않을 수도 있다. 전도성 비아(814)는 구리, 니켈, 금, 알루미늄, 이들의 조합 등을 포함할 수 있고, 전도성 비아(814)는 기판(804)의 정상면부터 바닥면까지 연장될 수 있다. 컨택 비아(806)(예, 전도성 재료를 포함)가 전도성 비아(801) 위에서 기판(804)의 정상면과 바닥면 상에 형성될 수 있다. 도시하는 실시형태에 있어서, 인터포저(802)는 (화살표 810으로 표시하는 바와 같이) RDL(18)의 바닥면에 라미네이트될 수 있고, 컨택 패드(806)는 RDL(18) 내에서 전도성 피처(별도로 도시하지 않음)에 전기적으로 접속될 수 있다. 이러한 전도성 피처는 인터포저(802)와 다이(10/32) 사이에 전기적 접속을 추가로 제공할 수 있다.
인터포저(802)는 다이(32)를 RDL(18)과 패키지 기판(30) 사이에 수용할 수 있는 적절한 구성 및 수직 치수를 가질 수 있다. 예를 들어, 인터포저(802)는 도 9b에 제공되는 인터포저(802)의 평면도에 도시하는 바와 같이, 그 인터포저를 통과해 연장되는 쓰루홀을 포함할 수 있다. 인터포저(802)가 RDL(18)에 접합될 때에, 다이(32)는 쓰루홀(808) 내에 (적어도 부분적으로) 배치될 수 있다. 후속하여, 패키지 기판(30)은 커넥터(812)(예, 땜납 볼)을 이용해 인터포저(802)의 바닥면에 접합되어 전도성 비아(814)와 얼라인될 수 있다. 인터포저(802)와 RDL(18)은 다이(10)(예, 로직 다이), 다이(32)와 패키지 기판(30) 사이에 전기 접속을 제공할 수 있다. 이 때 추가 피처(예, 방열 피처(40))가 패키지(80)에 부착될 수 있다. 최종 패키지 구조가 도 9c에 도시된다.
도 10a와 도 10b는 대안적 실시형태에 따라 반도체 디바이스 패키지(850)를 형성하는 단면도를 도시하고 있다. 패키지(850)는 실질적으로 패키지(800)와 유사하며 같은 도면 부호는 같은 요소를 표시한다. 패키지(850) 내에서, 인터포저(802)는, RDL(18) 상에 라미네이트되기 보다는, 커넥터(26)에 의해 RDL(18)에 접합될 수 있다. (예, 도 10a에 도시하는 바와 같은) 일부 실시형태에서는, 인터포저(802)가 패키지 기판(30)의 부착 전에, RDL(30)에 접합될 수 있다. (예, 도 10b에 도시하는 바와 같은) 대안의 실시형태에서는, 먼저 인터포저(802)가 (예, 커넥터(812) 및/또는 라미네이트 공정을 이용하여) 패키지 기판(30)에 접합될 수 있고, 후속하여 다이(10)/RDL(18)이 부착된다. 도 10c는 다이(10), RDL(18), 인터포저(802), 인터포저(802)의 쓰루홀(808) 내에 배치된 다이(32), 및 패키지 기판(30)을 구비하는 접합된 패키지(850)을 도시하고 있다. 도 10d는 방열 피처(40) 및 커넥터(44) 등의 추가 피처의 형성 후의 완성된 패키지(850)를 도시하고 있다.
도 11a 내지 도 11c는 대안적 실시형태에 따라 반도체 디바이스 패키지(900)를 형성하는 단면도를 도시하고 있다. 패키지(900)는 실질적으로 패키지(800)와 유사하며 같은 도면 부호는 같은 요소를 표시한다. 패키지(900)에서, 인터포저(802)는 전도성 비아(814)(도 9a 참조)를 포함하지 않을 수 있다. 대신에, 인터포저(802) 내의 개구부(802)를 통해 커넥터(26)의 적어도 일부가 연장되어 RDL(18)을 패키지 기판(30)에 접합할 수 있다.
예를 들어, 도 11a를 참조하면, 기판(804)을 통과해 연장되는 쓰루홀(902)을 구비한 인터포저(802)가 제공된다. 또한, RDL(18)의 바닥면 상에 배치된 커넥터(26)가 제공된다. 커넥터(26)는 UBM(26')과 땜납 영역(26")을 포함할 수 있다. 일부 실시형태에 있어서, 땜납 영역(26")은 인터포저(802) 내 개구부(902)를 통해 연장될 수 있는 충분한 수직 치수를 가질 수 있다. 도 11b에서, 인터포저(802)는 기판(804)을 통과해 연장되는 땜납 영역(26")을 갖는 커넥터(26)에 접합된다. 인터포저(802)는 예컨대 리플로우 공정을 이용하여 땜납 영역(26")에 부착될 수 있다. 일부 실시형태에 있어서, 땜납 영역(26")은 인터포저(802)의 바닥면을 지나 더욱 연장될 수 있다. 또한, 컨택 피처(806)는 커넥터(26)에 전기적으로 접속될 수 있다. 커넥터(26)는 인터포저(802)를 RDL(18)에 접합하고, 다이(32)는 인터포저(802)의 쓰루홀(808) 내에 배치될 수 있다. 후속하여, 도 11c에 도시하는 바와 같이, 커넥터(26)는 RDL(18)을 패키지 기판(30)에 접합하는데 이용된다. 도 11c도, 방열 피처(40) 및 커넥터(44) 등의 추가 피처의 형성 후의 완성된 패키지(900)를 도시하고 있다.
도 12는 일부 실시형태에 따른 반도체 디바이스 패키지를 형성하는 방법의 공정 흐름(1000)을 도시하고 있다. 단계 1002에서, 하나 이상의 RDL(예, RDL(18))이 제1 다이(예, 다이(10))의 표면 상에 형성된다. 하나 이상의 RDL이 (예, 성형 화합물 위에서) 제1 다이의 엣지부를 지나 측방향으로 연장될 수 있기 때문에, 이러한 RDL은 팬아웃 RDL로도 칭해질 수 있다. 다음으로, 단계 1004에서, 하나 이상의 제2 다이(예, 다이(32))가 제1 다이에 대향하여 하나 이상의 RDL의 표면에 접합된다.
단계 1006에서, 커넥터 요소가 하나 이상의 RDL의 표면 상에 형성된다. 일부 실시형태에 있어서, 커넥터 요소는 (예, 도 6a와 도 6b에 도시하는 바와 같이) 예컨대 하나 이상의 전도성 기둥부와, 그 전도성 기둥부 상에 배치된 땜납 영역을 구비한 커넥터(26)일 수 있다. 다른 실시형태에 있어서, 땜납 영역은 UBM 상에 배치될 수 있고, 성형 언더필이 (예, 도 7에 도시하는 바와 같이) 그 땜납 영역의 측벽을 따라 적어도 부분적으로 더욱 연장될 수 있다. 또 다른 실시형태에 있어서, 커넥터 요소는 쓰루홀(예, 쓰루홀(808))을 포함할 수 있는 인터포저(예, 인터포저(802))를 포함할 수 있다. 상기 실시형태에서는, 하나 이상의 제2 다이가 쓰루 비아 내에 적어도 부분적으로 배치될 수 있다. 단계 1008에서, 커넥터 요소를 이용하여 패키지 기판(예, 패키지 기판(30))이 하나 이상의 RDL의 표면에 접합된다. 일부 실시형태에 있어서, 패키지 기판과 하나 이상의 제2 다이는 하나 이상의 RDL의 동일면에 접합될 수 있고, 하나 이상의 제2 다이는 패키지 기판과 하나 이상의 RDL 사이에 배치될 수 있다. 이 구성을 수용하기 위해, 상기 실시형태에서는, 커넥터 요소가 하나 이상의 제2 다이보다 큰 수직 치수를 가질 수 있다.
따라서, 전술한 바와 같이, 패키지 기판은 캐비티를 포함할 수 있다. 제1 다이가 패키지 기판에 접합될 수 있는데, 캐비티는 제1 다이와 패키지 기판의 동일면 상에 있거나 또는 제1 다이와는 상기 패키지 기판의 대향면 상에 있을 수 있다. 하나 이상의 제2 다이가 패키지 기판 및 제1 다이에 접합될 수 있고, 제2 다이는 그 캐비티 내에 배치될 수 있다. 제2 다이는 제1 다이에 직접 접합될 수도 있거나, 제2 다이는 패키지 기판에 직접 접합될 수도 있다. 다른 실시형태에 있어서, 패키지 기판은 실질적으로 어떤 캐비티도 없을 수 있고, 제2 다이는 제1 다이와 패키지 기판 사이에 배치될 수 있다. 제1 다이를 패키지 기판에 접합하는 커넥터 요소는 제2 다이를 수용할 수 있는 충분한 스탠드오프 높이를 제공하도록 가늘고 길 수 있다. 이에, 이러한 패키지 기판의 구성으로, 비교적 얇은 폼팩터를 구비한 패키지가 가능하다. 또한, 패키지 내의 이러한 다이의 구성으로, 비교적 간단한 방열 요소가 적어도 제1 다이에 부착될 수 있다.
일 실시형태에 따르면, 디바이스 패키지는 제1 다이와, 상기 제1 다이에 전기적으로 접속된 하나 이상의 재배선층(redistribution layer, RDL)을 포함한다. 하나 이상의 RDL은 상기 제1 다이의 엣지부를 지나 측방향으로 연장된다. 디바이스 패키지는 하나 이상의 RDL의 제1 면에 접합된 하나 이상의 제2 다이와, 상기 하나 이상의 RDL의 제1 면 상의 커넥터 요소를 더 포함한다. 커넥터 요소는 하나 이상의 제2 다이보다 큰 수직 치수를 갖는다. 커넥터 요소를 이용하여 패키지 기판이 하나 이상의 RDL에 접합되며, 하나 이상의 제2 다이는 제1 다이와 패키지 기판 사이에 배치된다.
다른 실시형태에 따르면, 디바이스 패키지는 제1 다이와, 상기 제1 다이의 측벽을 따라 연장되는 성형 화합물과, 상기 제1 다이와 성형 화합물 상의 하나 이상의 재배선층(RDL)을 포함한다. 디바이스 패키지는 상기 제1 다이와 성형 화합물에 대향하여 상기 하나 이상의 RDL의 표면에 접합된 복수의 제2 다이를 더 포함한다. 상기 하나 이상의 RDL의 표면 상에 커넥터 요소가 배치된다. 커넥터 요소는 패키지 기판을 하나 이상의 RDL에 접합하고, 복수의 제2 다이는 하나 이상의 RDL과 패키지 기판 사이에 배치된다. 디바이스 패키지는 하나 이상의 RDL와는 상기 제1 다이의 대향면 상에 방열 피처를 더 포함한다.
또 다른 실시형태에 따르면, 디바이스 패키지를 형성하는 방법은, 제1 다이 상에 하나 이상의 재배선층(RDL)을 형성하는 단계와, 상기 제1 다이에 대향하여 하나 이상의 제2 다이를 상기 하나 이상의 RDL의 표면에 접합하는 단계를 포함한다. 하나 이상의 RDL은 상기 제1 다이의 엣지부를 지나 측방향으로 연장된다. 상기 방법은, 하나 이상의 RDL의 표면 상에 커넥터 요소를 형성하는 단계와, 상기 커넥터 요소를 이용하여 패키지 기판을 하나 이상의 RDL의 표면에 접합하는 단계를 더 포함한다. 커넥터 요소는 상기 하나 이상의 제2 다이의 제2 수직 치수보다 큰 제1 수직 치수를 갖고, 하나 이상의 제2 다이는 하나 이상의 RDL과 패키지 기판 사이에 배치된다.
이상은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 디바이스 패키지에 있어서,
    제1 다이;
    상기 제1 다이에 전기적으로 접속되며, 상기 제1 다이의 엣지부를 지나 측방향으로 연장되는 재배선층;
    상기 재배선층의 제1 표면 상의 제1 커넥터 요소;
    상기 제1 커넥터 요소를 사용하여 상기 재배선층에 본딩되는 패키지 기판으로서, 코어, 상기 코어의 양측에 형성된 제1 빌드업층 및 제2 빌드업층, 상기 제2 빌드업층과 상기 코어를 통해 연장되는 캐비티(cavity)를 포함하는, 상기 패키지 기판;
    상기 캐비티 내에 배치되는 제2 다이로서, 상기 제1 다이 및 상기 제2 다이는 상기 패키지 기판의 대향하는(opposing) 측에 배치되는 것인, 상기 제2 다이; 및
    상기 재배선층과 대향하는 상기 제1 다이의 표면 상의 제1 방열 피처(heat dissipation feature) 및 상기 패키지 기판과 대향하는 상기 제2 다이의 표면 상의 제2 방열 피처
    를 포함하는 디바이스 패키지.
  2. 제1항에 있어서,
    상기 제2 다이를 상기 패키지 기판에 본딩시키는 제2 커넥터 요소를 더 포함하는 디바이스 패키지.
  3. 제2항에 있어서,
    언더필이 상기 제2 커넥터 요소 주위에 분배되는, 디바이스 패키지.
  4. 제2항에 있어서,
    상기 제1 커넥터 요소의 크기는 상기 제2 커넥터 요소의 크기와 상이한 것인, 디바이스 패키지.
  5. 제1항에 있어서,
    상기 제1 다이의 측벽들 및 상기 재배선층의 제2 표면을 따라 연장하는 성형 화합물을 더 포함하고, 상기 재배선층의 제2 표면은 상기 재배선층의 제1 표면과 대향하는 것인, 디바이스 패키지.
  6. 제1항에 있어서,
    상기 제1 다이와 대향하는 상기 패키지 기판의 표면에 부착되는 커넥터를 더 포함하는, 디바이스 패키지.
  7. 제1항에 있어서,
    상기 제1 및 제2 빌드업층은 상호접속 구조들을 포함하는 것인, 디바이스 패키지.
  8. 제1항에 있어서,
    상기 제1 방열 피처와 상기 제1 다이 사이에 배치되는 계면 재료를 더 포함하는, 디바이스 패키지.
  9. 디바이스 패키지를 형성하는 방법에 있어서,
    제1 다이 상에, 상기 제1 다이의 엣지부를 지나 측방향으로 연장되는 재배선층을 형성하는 단계;
    상기 재배선층의 표면 상에 제1 커넥터 요소를 형성하는 단계;
    상기 제1 커넥터 요소를 사용하여 상기 재배선층의 상기 표면에 패키지 기판을 본딩하는 단계로서, 상기 패키지 기판은,
    코어;
    상기 코어의 양측에 형성된 제1 빌드업층 및 제2 빌드업층; 및
    상기 제2 빌드업층과 상기 코어를 통해 연장되는 캐비티(cavity)를
    포함하는 것인, 상기 패키지 기판 본딩 단계;
    상기 재배선층과 대향하는(opposing) 상기 제1 다이의 표면에 제1 방열 피처(heat dissipation feature)를 본딩하는 단계;
    상기 캐비티 내에서 상기 패키지 기판에 제2 다이를 본딩하는 단계; 및
    상기 패키지 기판과 대향하는 상기 제2 다이의 표면에 제2 방열 피처를 본딩하는 단계
    를 포함하는 디바이스 패키지 형성 방법.
  10. 제9항에 있어서,
    상기 제2 다이를 본딩하는 단계 전에 상기 디바이스 패키지에 대해 기능 테스트를 수행하는 단계를 더 포함하고,
    상기 디바이스 패키지가 상기 기능 테스트를 통과하면, 상기 제2 다이가 상기 패키지 기판에 본딩되는 것인, 디바이스 패키지 형성 방법.

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