TWI719678B - 半導體結構及其形成方法 - Google Patents

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吳俊毅
余振華
陳建勳
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台灣積體電路製造股份有限公司
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
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Abstract

一種形成半導體結構的方法，包含將電壓調節器貼附至 第一封裝件的第一重佈線結構。第二重佈線結構形成於電壓調節器上方，電壓調節器嵌入於第二重佈線結構中。第一基底貼附至第二重佈線結構以形成包含第一封裝件的第二封裝件。可將第一電壓提供至第二重佈線結構且經由第二重佈線結構提供至電壓調節器。電壓調節器將第一電壓調節成第二電壓且經由第一重佈線結構將第二電壓提供至第一元件晶粒，其中電壓調節器的輸出端直接地貼附至第一重佈線結構。

Description

半導體結構及其形成方法
本發明實施例是有關於一種半導體結構及其形成方法。
在積體電路中，諸如系統晶片(System-On-Chip；SOC)晶粒及中央處理單元(Central Processing Unit；CPU)的一些電路組件對輸入/輸出(input/output；IO)及功率消耗具有較高要求。舉例而言，CPU可包含多個芯，且需要消耗大量功率。在另一方面，對所提供的功率亦較高。舉例而言，電源電壓需要極為穩定，且電壓源至使用者元件的電壓降需要為較低。尤其，由於需要增加資料速率及帶寬且降低延遲(latency)，所以高效能計算(High Performance Computing；HPC)已變得更流行且廣泛用於高級網路連接及伺服器應用，尤其對於人工智慧(Artificial Intelligence；AI)相關產品而言。
根據本發明的實施例，一種形成半導體結構的方法，包括：將電壓調節器貼附至第一封裝件的第一重佈線結構；在所述電壓調節器上方形成第二重佈線結構，所述電壓調節器嵌入於所 述第二重佈線結構中；以及將第一基底貼附至所述第二重佈線結構以形成包含所述第一封裝件的第二封裝件。
根據本發明的實施例，一種形成半導體結構的方法，包括：將第一元件貼附至載體基底；將所述第一元件橫向地包封在第一包封體中；將所述第一元件的多個接觸焊墊暴露於所述第一包封體；將第二元件貼附至所述多個接觸焊墊；在所述第一元件及所述第一包封體上方形成第一重佈線結構，所述第一重佈線結構將所述第二元件嵌入於所述第一重佈線結構的一或多個層中；提供製備基底；以及將所述製備基底相對於所述第二元件貼附至所述第一重佈線結構。
根據本發明的實施例，一種半導體結構，包括第一重佈線結構、電壓調節器、第二重佈線結構以及元件晶粒。第一重佈線結構設置於基底上方。電壓調節器設置於所述第一重佈線結構上方，所述電壓調節器的多個連接件背對所述第一重佈線結構。第二重佈線結構設置於所述電壓調節器上方，所述電壓調節器設置在所述第二重佈線結構的橫向範圍內。元件晶粒設置於所述第二重佈線結構上方，其中所述第二重佈線結構將所述電壓調節器的輸出端電性耦接至所述元件晶粒的輸入端。
50:積體電路晶粒
50A:第一積體電路晶粒
50B:第二積體電路晶粒
52:半導體基底
54、900:元件
56:層間介電質
58:導電插塞
60:內連線結構
60A、60D:金屬線
60B、60E、68、108、112、124、128、132、136、212、218、222、226、230、234、238、324、328、332、344、348、352、410:介電層
60C、60F、312:通孔
62:焊墊
64:鈍化膜
66:晶粒連接件
100:第一封裝組件
100A:第一封裝區
100B:第二封裝區
102、202:載體基底
104、204:釋放層
106:背側重佈線結構
110、126、130、134、216、220、224、228、232、236、244、326、330、334、346、350、354:金屬化圖案
114:開口
116、214:穿孔
118:黏著劑
122:前側重佈線結構
138、140、205:接觸焊墊
142、206、406:包封體
148、420:載帶
150:切割道區
200、200A、200B:第二封裝組件
207、246、414、520:導電連接件
208、501:底填充料
210:積體電壓調節器
240:重佈線結構
242:凸塊下金屬
300:半成品基底
300A、300B、502:基底
310:基底芯
314:阻擋層
322、342、504、506:接合焊墊
340:頂部重佈線結構
360:底部重佈線結構
400、400A、400B、800、800A、800B:封裝件
500:第三封裝組件
508:導通孔
510:堆疊晶粒
510A、510B:晶粒
512:線接合
514:模製材料
600:印刷電路板
601:電壓源元件
1010、1020、1030、1040、1050:步驟
D1、D2、D3、D4:距離
D5、D6:寬度
根據結合附圖閱讀的以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見，而任意地增大或減小各種特徵的尺寸。
圖1示出根據一些實施例的積體電路晶粒的橫截面圖。
圖2至圖13示出根據一些實施例的在用於形成封裝組件的製程期間的中間步驟的橫截面圖。
圖14至圖22示出根據一些實施例的在用於形成包含嵌入式積體電壓調節器的封裝組件的製程期間的中間步驟的橫截面圖。
圖23至圖29示出根據一些實施例的在用於形成包含嵌入式積體電壓調節器的封裝組件的製程期間的中間步驟的橫截面圖。
圖30至圖31示出根據一些實施例的在用於形成包含嵌入式積體電壓調節器的封裝組件的製程期間的中間步驟的橫截面圖。
圖32為示出根據一些實施例用於調節提供至元件晶粒的電壓的處理流程的流程圖。
以下揭露內容提供用於實施本發明的不同特徵的多個不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露。當然，這些組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。
另外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似者的空間相對術語， 以描述如諸圖中所示出的一個元件或特徵相對於另一元件或特徵的關係。除圖中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
根據一些實施例，提供嵌入式積體電壓調節器(integrated voltage regulator；IVR)與積體扇出型(integrated fan out；InFO)封裝件一起使用以向嵌入式元件晶粒提供高電流。藉由嵌入電壓調節器，電壓調節器的輸出端可實體地更接近元件晶粒，且因而由於電壓調節器與元件晶粒之間的電阻將受較少電壓降(或「IR降」)影響。由於半導體技術在更高級的技術節點中繼續縮小，所以半導體已變得對電源電壓的變化愈來愈敏感。將IVR置放於更接近元件晶粒在IVR的輸出端與元件晶粒的功率輸入端之間提供較少IR降。
圖1示出根據一些實施例的積體電路晶粒50的橫截面圖。積體電路晶粒50將在後續處理中經封裝以形成積體電路封裝件。積體電路晶粒50可為邏輯晶粒(例如中央處理單元(CPU)、圖形處理單元(graphics processing unit；GPU)、系統晶片(SoC)、應用程式處理器(application processor；AP)、微控制器等)、記憶體晶粒或記憶體晶粒立方(例如動態隨機存取記憶體(dynamic random access memory；DRAM)晶粒、靜態隨機存取記憶體(static random access memory；SRAM)晶粒等)、功率管理晶粒(例如功率管理積體電路(power management integrated circuit；PMIC)晶粒)、射頻(radio frequency；RF)晶粒、感測器晶粒、微機電系 統(micro-electro-mechanical-system；MEMS)晶粒、訊號處理晶粒(例如數位訊號處理(digital signal processing；DSP)晶粒)、前端晶粒(例如類比前端(analog front-end；AFE)晶粒)、類似者或其組合。
積體電路晶粒50可形成於晶圓中，所述晶圓可包含在後續步驟中經單體化以形成多個積體電路晶粒的不同元件區。積體電路晶粒50可根據可應用的製造製程來處理以形成積體電路。舉例而言，積體電路晶粒50包含諸如摻雜矽或未摻雜矽的半導體基底52，或絕緣層上半導體(semiconductor-on-insulator；SOI)基底的主動層。半導體基底52可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。半導體基底52具有有時稱作前側的主動表面(例如圖1中面向上的表面)及有時稱作背側的非主動表面(例如圖1中面向下的表面)。
元件54可形成於半導體基底52的前表面處。元件54可為主動元件(例如電晶體、二極體等)、電容器、電阻器等。層間介電質(inter-layer dielectric；ILD)56在半導體基底52的前表面上方。ILD 56包圍且可覆蓋元件54。ILD 56可包含由材料形成的一或多個介電層，所述材料諸如磷矽酸鹽玻璃(Phospho-Silicate Glass；PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass；BSG)、硼摻磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、未摻雜矽酸鹽玻璃(undoped Silicate Glass；USG)或類似者。
導電插塞58延伸穿過ILD 56以電性耦接且實體耦接元件54。舉例而言，在元件54為電晶體時，導電插塞58可耦接電晶體的閘極及源極/汲極區。導電插塞58可由鎢、鈷、鎳、銅、銀、金、鋁、類似者或其組合形成。內連線結構60在ILD 56及導電插塞58上方。內連線結構60使元件54互連以形成積體電路。內連線結構60可藉由例如ILD 56上的介電層中的金屬化圖案形成。金屬化圖案包含形成於一或多個低k介電層中的金屬線及通孔，所述金屬線諸如金屬線60A及金屬線60D，所述通孔諸如通孔60C及通孔60F，所述介電層諸如介電層60B及介電層60E。內連線結構60的金屬化圖案藉由導電插塞58電性耦接至元件54。
積體電路晶粒50更包含焊墊62，諸如鋁焊墊，對所述焊墊進行外部連接。焊墊62在積體電路晶粒50的主動側上，諸如在內連線結構60中及/或上。一或多個鈍化膜64在積體電路晶粒50上，諸如在內連線結構60及焊墊62的部分上。開口延伸穿過鈍化膜64至焊墊62。晶粒連接件66，諸如導電柱(例如由諸如銅的金屬形成)延伸穿過鈍化膜64中的開口，且實體耦接且電性耦接至焊墊62中的各別者。晶粒連接件66可藉由例如鍍覆或類似方法形成。晶粒連接件66電性耦接積體電路晶粒50的各別積體電路。
視情況，焊料區(例如焊料球或焊料凸塊)可設置在焊墊62上。焊料球可用於對積體電路晶粒50執行晶片探針(chip probe；CP)測試。可對積體電路晶粒50執行CP測試以確認積體電路晶粒50是否為良裸晶粒(known good die；KGD)。因此，僅經歷後續處理的作為KGD的積體電路晶粒50會被封裝，且不封 裝未通過CP測試的晶粒。在測試之後，可在後續處理步驟中移除焊料區。
介電層68可(或可不)在積體電路晶粒50的主動側上，諸如在鈍化膜64及晶粒連接件66上。介電層68橫向包封晶粒連接件66，且介電層68與積體電路晶粒50橫向共端(coterminous)。最初，介電層68可掩埋晶粒連接件66，以使得介電層68的最頂部表面在晶粒連接件66的最頂部表面上方。在焊料區設置在晶粒連接件66上的一些實施例中，介電層68亦可掩埋焊料區。或者，可在形成介電層68之前移除焊料區。
介電層68可為聚合物，諸如聚苯并噁唑(polybenzoxazole；PBO)、聚醯亞胺、苯環丁烷(benzocyclobutene；BCB)或類似者；氮化物，諸如氮化矽或類似者；氧化物，諸如氧化矽、PSG、BSG、BPSG或類似者；類似者，或其組合。介電層68可例如藉由旋轉塗佈、疊層、化學氣相沈積(chemical vapor deposition；CVD)或類似者形成。在一些實施例中，晶粒連接件66在積體電路晶粒50的形成期間經由介電層68暴露。在一些實施例中，晶粒連接件66保持掩埋且在用於封裝積體電路晶粒50的後續製程期間暴露。暴露晶粒連接件66可使可存在於晶粒連接件66上的任何焊料區被移除。
在一些實施例中，積體電路晶粒50為包含多個半導體基底52的堆疊元件。舉例而言，積體電路晶粒50可為記憶體元件，諸如混合記憶體立方(hybrid memory cube；HMC)模組、高頻寬記憶體(high bandwidth memory；HBM)模組，或包含多個記憶體晶粒的類似者。在此類實施例中，積體電路晶粒50包含由基底 穿孔(through-substrate via；TSV)互連的多個半導體基底52。多個半導體基底52中的每一者可(或可不)具有內連線結構60。
圖2至圖13示出根據一些實施例的在用於形成第一封裝組件100的製程期間的中間步驟的橫截面圖。示出第一封裝區100A及第二封裝區100B，且多個積體電路晶粒50中的一或多者經封裝以在封裝區100A及封裝區100B中的每一者中形成積體電路封裝件。積體電路封裝件亦可稱為積體扇出型(InFO)封裝件。
在圖2中，提供載體基底102，且釋放層104形成於載體基底102上。載體基底102可為玻璃載體基底、陶瓷載體基底或類似者。載體基底102可為晶圓，以使得多個封裝件可同時形成於載體基底102上。
釋放層104可由聚合物類材料形成，可將所述聚合物類材料連同載體基底102一起自將在後續步驟中形成的上覆結構移除。在一些實施例中，釋放層104為在加熱時損失其黏著性質的環氧類熱釋放材料，諸如光-熱轉換(light-to-heat-conversion；LTHC)釋放塗層。在其他實施例中，釋放層104可為在暴露於UV光時損失其黏著性質的紫外線(ultra-violet；UV)黏膠。釋放層104可配製為液體且經固化，可為疊層至載體基底102上的疊層膜，或可為類似者。釋放層104的頂部表面可水平化，且可具有高度平面性。
在圖3中，在一些實施例中，背側重佈線結構106可形成於釋放層104上。在所繪示的實施例中，背側重佈線結構106包含介電層108、金屬化圖案110(有時稱為重佈層或重佈線)以及介電層112。背側重佈線結構106視情況選用。在一些實施例中， 不含金屬化圖案的介電層代替背側重佈線結構106形成於釋放層104上。
介電層108可形成於釋放層104上。介電層108的底部表面可與釋放層104的頂部表面接觸。在一些實施例中，介電層108由諸如聚苯并噁唑(PBO)、聚醯亞胺、苯環丁烷(BCB)或類似者的聚合物形成。在其他實施例中，介電層108由以下形成：氮化物，諸如氮化矽；氧化物，諸如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻磷矽酸鹽玻璃(BPSG)或類似者；或類似者。介電層108可藉由諸如以下的任何可接受的沈積製程形成：旋轉塗佈、CVD、疊層、類似者或其組合。
金屬化圖案110可形成於介電層108上。作為形成金屬化圖案110的實例，晶種層形成於介電層108上方。在一些實施例中，晶種層為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及鈦層上方的銅層。可使用例如物理氣相沈積(physical vapor deposition；PVD)或類似者形成晶種層。隨後在晶種層上形成光阻並圖案化光阻。光阻可藉由旋轉塗佈或類似者形成，且可暴露於光以用於圖案化。光阻的圖案對應於金屬化圖案110。圖案化形成貫穿光阻的開口以暴露晶種層。導電材料形成於光阻的開口中及晶種層的暴露部分上。導電材料可藉由諸如以下的鍍覆形成：電鍍或無電式鍍覆或類似者。導電材料可包括金屬，如銅、鈦、鎢、鋁或類似者。隨後，移除光阻以及晶種層上未形成導電材料的部分。可藉由可接受灰化或剝離製程移除光阻，諸如使用氧電漿或類似者。一旦移除光阻，則諸如藉由使用可接受的蝕刻製程 來移除晶種層的暴露部分，諸如藉由濕式蝕刻或乾式蝕刻。晶種層的剩餘部分及導電材料形成金屬化圖案110。
介電層112可形成於金屬化圖案110及介電層108上。在一些實施例中，介電層112由聚合物形成，所述聚合物可為可使用微影罩幕圖案化的感光性材料，諸如PBO、聚醯亞胺、BCB或類似者。在其他實施例中，介電層112由以下形成：氮化物，諸如氮化矽；氧化物，諸如氧化矽、PSG、BSG、BPSG；或類似者。介電層112可藉由旋轉塗佈、疊層、CVD、類似者或其組合形成。隨後，介電層112經圖案化以形成開口114以暴露金屬化圖案110的部分。圖案化可藉由可接受的製程形成，諸如在介電層112為感光性材料時藉由將介電層112暴露於光或藉由使用例如非等向性蝕刻來進行蝕刻。若介電層112為感光性材料，則介電層124可在曝光之後顯影。
應瞭解，背側重佈線結構106可包含任何數目個介電層及金屬化圖案。若較多介電層及金屬化圖案待形成，則可重複上文所論述的步驟及製程。金屬化圖案可包含導電線及導通孔。可在形成金屬化圖案期間藉由在底層介電層的開口中形成金屬化圖案的晶種層及導電材料而形成導通孔。導通孔可因而互連且電性耦接各種導電線。
在圖4中，在使用背側重佈線結構106的實施例中，穿孔116可形成於開口114中，所述穿孔遠離背側重佈線結構106的最頂部介電層(例如介電層112)延伸。作為形成穿孔116的實例，晶種層(未示出)形成於背側重佈線結構106上方，例如形成於介電層112及藉由開口114暴露的金屬化圖案110的部分上。 在一些實施例中，晶種層為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在特定實施例中，晶種層包括鈦層及鈦層上方的銅層。可使用例如PVD或類似者形成晶種層。光阻形成於晶種層上且在晶種層上圖案化。光阻可藉由旋轉塗佈或類似者形成，且可暴露於光以用於圖案化。光阻的圖案對應於導通孔。圖案化形成貫穿光阻的開口以暴露晶種層。導電材料形成於光阻的開口中及晶種層的暴露部分上。導電材料可藉由諸如以下的鍍覆形成：電鍍或無電式鍍覆或類似者。導電材料可包括金屬，如銅、鈦、鎢、鋁或類似者。移除光阻及晶種層上未形成導電材料的部分。可藉由可接受灰化或剝離製程移除光阻，諸如使用氧電漿或類似者。一旦移除光阻，則諸如藉由使用可接受的蝕刻製程來移除晶種層的暴露部分，諸如藉由濕式蝕刻或乾式蝕刻。晶種層的剩餘部分及導電材料形成穿孔116。
在圖5中，積體電路晶粒50藉由黏著劑118黏著至介電層112。所需類型及數量的積體電路晶粒50黏著於封裝區100A及封裝區100B中的每一者中。在所繪示的實施例中，多個積體電路晶粒50彼此相鄰地黏著，所述多個積體電路晶粒包含第一積體電路晶粒50A及第二積體電路晶粒50B，但視需要可包含額外積體電路晶粒50。第一積體電路晶粒50A可為邏輯元件，諸如中央處理單元(CPU)、圖形處理單元(GPU)、系統晶片(SoC)、微控制器或類似者。第二積體電路晶粒50B可為記憶體元件，諸如動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒、混合記憶體立方(HMC)模組、高頻寬記憶體(HBM)模組或類似者。在一些實施例中，積體電路晶粒50A及積體電路晶 粒50B可為相同類型的晶粒，諸如SoC晶粒。第一積體電路晶粒50A及第二積體電路晶粒50B可形成於相同技術節點的製程中，或可形成於不同技術節點的製程中。舉例而言，第一積體電路晶粒50A可屬於比第二積體電路晶粒50B更高級的製程節點。積體電路晶粒50A及積體電路晶粒50B可具有不同尺寸(例如不同高度及/或表面積)，或可具有相同尺寸(例如相同高度及/或表面積)。尤其在積體電路晶粒50A及積體電路晶粒50B包含具有大佔據面積的元件(諸如SoC)時，可用於封裝區100A及封裝區100B中的穿孔116的空間可受限。在封裝區100A及封裝區100B中可用於穿孔116的空間有限時，使用背側重佈線結構106能夠實現改良的內連線配置。
黏著劑118在積體電路晶粒50A及積體電路晶粒50B的背側上，所述黏著劑將積體電路晶粒50A及積體電路晶粒50B黏著至背側重佈線結構106，諸如黏著至介電層112。黏著劑118可為任何合適的黏著劑、環氧樹脂、晶粒貼附膜(die attach film；DAF)或類似者。黏著劑118可塗覆於積體電路晶粒50A及積體電路晶粒50B的背側或可塗覆於載體基底102的表面上。舉例而言，黏著劑118可在單體化以分離積體電路晶粒50A及積體電路晶粒50B之前塗覆於積體電路晶粒50A及積體電路晶粒50B的背側。
在圖6中，包封體142形成於各種組件上及周圍。在形成之後，包封體142包封穿孔116以及積體電路晶粒50A及積體電路晶粒50B。包封體142可為模製化合物、環氧樹脂或類似者。包封體142可藉由壓縮模製、轉移模製或類似者塗覆，且可形成 於載體基底102上方，以使得掩埋或覆蓋穿孔116及/或積體電路晶粒50A以及積體電路晶粒50B。包封體142進一步形成於積體電路晶粒50之間的間隙區中。包封體142可以液體或半液體形式塗覆且隨後經固化。
在圖7中，對包封體142執行平坦化製程以暴露穿孔116及晶粒連接件66。平坦化製程亦可移除穿孔116、介電層68及/或晶粒連接件66的材料直至暴露晶粒連接件66及穿孔116為止。在平面化製程之後，穿孔116、晶粒連接件66、介電層68以及包封體142的頂部表面為共面的。平坦化製程可為例如化學機械研磨(chemical-mechanical polish；CMP)、磨削(grinding)製程或類似者。在一些實施例中，例如若已暴露穿孔116及/或晶粒連接件66，則可省略平坦化。
在圖8至圖11中，前側重佈線結構122(參見圖11)形成於包封體142、穿孔116以及積體電路晶粒50A及積體電路晶粒50B上方。前側重佈線結構122包含介電層124、介電層128、介電層132以及介電層136；以及金屬化圖案126、金屬化圖案130以及金屬化圖案134。金屬化圖案亦可稱為重佈層或重佈線。前側重佈線結構122繪示為具有三個金屬化圖案層的實例。更多或更少介電層及金屬化圖案可形成於前側重佈線結構122中。若更少介電層及金屬化圖案待形成，則可省略下文論述的步驟及製程。若較多介電層及金屬化圖案待形成，則可重複下文論述的步驟及製程。
在圖8中，介電層124沈積於包封體142、穿孔116以及晶粒連接件66上。在一些實施例中，介電層124由諸如PBO、聚 醯亞胺、BCB或類似者的感光性材料形成，可使用微影罩幕使所述介電層圖案化。介電層124可藉由旋轉塗佈、疊層、CVD、類似者或其組合形成。介電層124隨後經圖案化。圖案化形成開口從而暴露穿孔116及晶粒連接件66的部分。可藉由可接受的製程圖案化，諸如在介電層124為感光性材料時藉由將介電層124暴露於光，或藉由使用例如非等向性蝕刻來蝕刻。若介電層124為感光性材料，則介電層124可在曝光之後顯影。
隨後形成金屬化圖案126。金屬化圖案126包含在介電層124的主表面上及沿所述主表面延伸的線部分(亦稱為導電線)。金屬化圖案126更包含延伸穿過介電層124以實體耦接且電性耦接穿孔116及積體電路晶粒50的通孔部分(亦稱為導通孔)。作為形成金屬化圖案126的實例，晶種層形成於介電層124上方及延伸穿過介電層124的開口中。在一些實施例中，晶種層為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及鈦層上方的銅層。可使用例如PVD或類似者形成晶種層。隨後在晶種層上形成光阻並圖案化光阻。光阻可藉由旋轉塗佈或類似者形成，且可暴露於光以用於圖案化。光阻的圖案對應於金屬化圖案126。圖案化形成貫穿光阻的開口以暴露晶種層。導電材料隨後形成於光阻的開口中及晶種層的暴露部分上。導電材料可藉由諸如以下的鍍覆形成：電鍍或無電式鍍覆或類似者。導電材料可包括金屬，如銅、鈦、鎢、鋁或類似者。導電材料的組合及晶種層的底層部分形成金屬化圖案126。移除光阻及晶種層上未形成導電材料的部分。可藉由可接受灰化或剝離製程移除光阻，諸如使用氧電漿或類似者。一 旦移除光阻，則諸如藉由使用可接受的蝕刻製程來移除晶種層的暴露部分，諸如藉由濕式蝕刻或乾式蝕刻。
在圖9中，介電層128沈積於金屬化圖案126及介電層124上。介電層128可以類似於介電層124的方式形成，且可由與介電層124類似的材料形成。
隨後形成金屬化圖案130。金屬化圖案130包含在介電層128的主表面上及沿所述主表面延伸的線部分。金屬化圖案130更包含延伸穿過介電層128以實體耦接且電性耦接金屬化圖案126的通孔部分。金屬化圖案130可以與金屬化圖案126類似的方式且由與所述金屬化圖案類似的材料形成。在一些實施例中，金屬化圖案130具有與金屬化圖案126不同的尺寸。舉例而言，金屬化圖案130的導電線及/或通孔可比金屬化圖案126的導電線及/或通孔更寬或更厚。另外，金屬化圖案130可以比金屬化圖案126更大的間距形成。
在圖10中，介電層132沈積於金屬化圖案130及介電層128上。介電層132可以類似於介電層124的方式形成，且可由與介電層124類似的材料形成。
隨後形成金屬化圖案134。金屬化圖案134包含在介電層132的主表面上及沿所述主表面延伸的線部分。金屬化圖案134更包含延伸穿過介電層132以實體耦接且電性耦接金屬化圖案130的通孔部分。金屬化圖案134可以與金屬化圖案126類似的方式且由與所述金屬化圖案類似的材料形成。金屬化圖案134為前側重佈線結構122的最頂部金屬化圖案。因而，前側重佈線結構122的所有中間金屬化圖案(例如金屬化圖案126及金屬化圖案 130)設置於金屬化圖案134與積體電路晶粒50A及積體電路晶粒50B之間。在一些實施例中，金屬化圖案134具有與金屬化圖案126及金屬化圖案130不同的尺寸。舉例而言，金屬化圖案134的導電線及/或通孔可比金屬化圖案126及金屬化圖案130的導電線及/或通孔更寬或更厚。另外，金屬化圖案134可以比金屬化圖案130更大的間距形成。
在圖11中，介電層136沈積於金屬化圖案134及介電層132上。介電層136可以類似於介電層124的方式形成，且可由與介電層124相同的材料形成。介電層136為前側重佈線結構122的最頂部介電層。因而，前側重佈線結構122的所有金屬化圖案(例如金屬化圖案126、金屬化圖案130以及金屬化圖案134)設置於介電層136與積體電路晶粒50A及積體電路晶粒50B之間。另外，前側重佈線結構122的所有中間介電層(例如介電層124、介電層128、介電層132)設置於介電層136與積體電路晶粒50A及積體電路晶粒50B之間。
在圖12中，形成接觸焊墊138以用於外部連接至前側重佈線結構122。接觸焊墊138具有在介電層136的主表面上及沿所述主表面延伸的凸塊部分，且具有延伸穿過介電層136以實體耦接且電性耦接金屬化圖案134的通孔部分。因此，接觸焊墊138電性耦接至穿孔116及積體電路晶粒50A以及積體電路晶粒50B。在一些實施例中，接觸焊墊138可具有與介電層136的上部表面齊平的上部表面。接觸焊墊138可由與金屬化圖案126相同的材料形成。在一些實施例中，接觸焊墊138具有與金屬化圖案126、金屬化圖案130以及金屬化圖案134不同的尺寸。
形成接觸焊墊140以用於提供在後續製程中可接合的IVR晶片(或其他元件)的連接件點。接觸焊墊140可具有在介電層136的主表面上及沿所述主表面延伸的凸塊部分及延伸穿過介電層136以實體耦接且電性耦接金屬化圖案134的通孔部分。在一些實施例中，接觸焊墊140可具有與介電層136的上部表面齊平的上部表面。金屬化圖案134可將某些接觸焊墊140電性耦接至積體電路晶粒50A及/或積體電路晶粒50B的電壓輸入端以用於將來自IVR晶片(在下文進一步詳細論述)的經調節電壓輸出路由至積體電路晶粒50A及/或積體電路晶粒50B。金屬化圖案134可將其他接觸焊墊140電性耦接至某些接觸焊墊138以用於將電壓輸入訊號路由至IVR晶片。
亦可包含其他特徵及製程。舉例而言，可包含測試結構以輔助三維(three dimensional；3D)封裝或3D積體電路(3D Integrated Circuit；3DIC)元件的驗證測試。測試結構可包含例如形成於重佈層中或基底上的測試焊墊，其允許測試3D封裝或3DIC、使用探針及/或探測卡以及類似者。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可結合併有對良裸晶粒的中間驗證的測試方法使用，以提高良率且降低成本。
在圖13中，藉由沿例如第一封裝區100A與第二封裝區100B之間的切割道區150鋸割來執行單體化製程。鋸割將第一封裝區100A自第二封裝區100B單體化。在一些實施例中，在單體化之前，執行載體基底剝離以將載體基底102自例如介電層108的背側重佈線結構106拆離(或「剝離」)。根據一些實施例，剝 離包含使諸如雷射光或UV光的光投影於釋放層104上，以使得釋放層104在光熱下分解且可移除載體基底102。隨後翻轉結構且將其置放於諸如載帶148的載帶上。在一些實施例中，可藉由自第一封裝區100A的背面朝向第一封裝區100A的正面鋸割來執行單體化製程。在其他實施例中，可再次翻轉結構且將其置放於另一載帶(未示出)上，以使得可藉由自第一封裝區100A的前側朝向第一封裝區100A的背面鋸割來執行單體化製程。在單體化製程之後，第一封裝區100A自第二封裝區100B單體化，從而產生第一封裝組件100。
圖14至圖21示出用於形成第二封裝組件200的製程期間的中間步驟的橫截面圖。在圖14中，經單體化的多個第一封裝組件100中的一或多者可安裝至載體基底202。額外封裝組件(未示出)亦可安裝至載體基底202。額外封裝組件可與第一封裝組件100相同或可為不同類型的封裝組件。載體基底202可與載體基底102類似。載體基底202可具有形成於其上的釋放層204，所述釋放層可使用諸如上文相對於釋放層104所描述的材料及製程的材料及製程形成。
在圖15中，包封體206形成於各種組件上及周圍。在形成之後，包封體206包封第一封裝組件100。包封體206可為模製化合物、環氧樹脂或類似者。包封體206可藉由壓縮模製、轉移模製或類似者塗覆，且可形成於載體基底202上方，以使得掩埋或覆蓋第一封裝組件100。包封體206進一步形成於多個第一封裝組件100之間的間隔區中。包封體206可以液體或半液體形式塗覆且隨後經固化。在形成包封體206之後，對包封體206執行平 坦化製程以暴露接觸焊墊138及接觸焊墊140。接觸焊墊138、接觸焊墊140以及包封體206的頂部表面在平坦化製程之後為共面的。包封體206的頂部表面與介電層136的頂部表面之間的距離可介於約5微米與約100微米之間，諸如約10微米，但涵蓋且可使用其他距離。在一些其他實施例中，平坦化製程可使包封體206的上部表面與介電層136的上部表面齊平。平坦化製程可為例如化學機械研磨(CMP)、磨削製程或類似者。在一些實施例中，例如若已暴露接觸焊墊138及接觸焊墊140，則可省略平坦化。
在圖16中，積體電壓調節器(IVR)210經提供且對準至接觸焊墊140。IVR 210包含多個接觸焊墊205，其各者對應於多個接觸焊墊140中的一個接觸焊墊。IVR 210亦可包含形成於多個接觸焊墊205中的每一者上的導電連接件207。導電連接件207可為球柵陣列(ball grid array；BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection；C4)凸塊、微凸塊、化學鍍鎳鈀浸金(electroless nickel-electroless palladium-immersion gold technique；ENEPIG)技術形成的凸塊或類似者。導電連接件207可包含導電材料，諸如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似者或其組合。在一些實施例中，導電連接件207藉由最初經由蒸發、電鍍、印刷、焊料轉移、植球或類似者形成焊料層來形成。一旦焊料層已形成於結構上，則可執行回焊以便將材料塑形成所需凸塊形狀。在另一實施例中，導電連接件207包括藉由濺鍍、印刷、電鍍、無電式鍍覆、CVD或類似者形成的金屬柱(諸如銅柱)。金屬柱可不具有焊料且具有實質上垂直的側壁。在一些實施例中，金屬頂蓋層形成於金屬柱的頂 部上。金屬頂蓋層可包含鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金、類似者或其組合，且可由鍍覆製程形成。導電連接件207可具有介於約20微米與約80微米之間的間距，諸如約40微米，但涵蓋且可使用其他間距。間距對應於接觸焊墊140的置放。IVR 210可使用取放製程或其他適合的製程來定位。
IVR 210可具有介於約10微米至約200微米之間的厚度，諸如約30微米，但涵蓋且可使用其他尺寸。IVR 210可具有介於約2毫米與40毫米之間的寬度尺寸，諸如約5毫米，及介於約2毫米與約80毫米之間的深度尺寸(在頁面中及外)，諸如約5毫米，但涵蓋且可使用其他尺寸。
在圖17中，IVR 210藉由導電連接件207接合至接觸焊墊140。在一些實施例中，導電連接件207可經回焊以將IVR 210耦接至接觸焊墊140。在一些實施例中，接合可藉由所示出的覆晶製程進行。在其他實施例中，IVR 210可為表面安裝元件。在又其他實施例中，IVR 210可藉由打線接合(wire bonding)製程接合。
在一些實施例中，導電連接件207具有環氧樹脂助焊劑(未示出)形成於其上，環氧樹脂助焊劑的環氧樹脂部分中的至少一些在IVR 210貼附至第一封裝組件100之後殘留，所述環氧樹脂助焊劑是在所述導電連接件207與殘留的環氧樹脂助焊劑的環氧樹脂部分中至少一些回焊之前形成於導電連接件207上。
在一些實施例中，底填充料208形成於第一封裝組件100與IVR 210之間，且包圍導電連接件207。底填充料208可減小應力且保護由導電連接件207的回焊產生的接合點。底填充料可在貼附IVR 210之後藉由毛細流動製程形成，或可在貼附IVR 210 之前藉由適合的沈積方法形成。在形成環氧樹脂助焊劑的實施例中，環氧樹脂助焊劑可充當底填充料208。
儘管僅描繪一個IVR 210，但應理解，若適當，則可使用多個IVR元件。IVR 210的橫向範圍(extent)可在前側重佈線結構122的橫向範圍內(參見圖12)。換言之，IVR 210的佔據面積可被第一封裝組件100的佔據面積完全交疊。在其他實施例中，IVR 210的邊緣部分可突出前側重佈線結構122的橫向範圍。在一些實施例中，前側重佈線結構122的設計可在前側重佈線結構122的金屬化圖案(例如圖12的金屬化圖案126、金屬化圖案130以及金屬化圖案134)中提供一系列一或多個通孔，以使得通孔向積體電路晶粒50A及/或積體電路晶粒50B的電壓輸入端提供較短路徑。
在一些實施例中，通孔可經由重佈線結構的多個介電層中的每一者對準及堆疊以形成較短路徑。在一些實施例中，IVR 210可具有與積體電路晶粒50A及/或積體電路晶粒50B的電壓輸入端垂直對準的經調節電壓輸出端，且在此類實施例中，通孔亦可經由多個介電層中的每一者對準及堆疊以在IVR 210輸出電壓與積體電路晶粒50A及/或積體電路晶粒50B的電壓輸入端之間形成直線垂直路徑。在一些實施例中，IVR 210的經調節電壓輸出端至積體電路晶粒50A及/或積體電路晶粒50B的電壓輸入端的路徑的全長可介於約20微米與約1,000微米之間，介於約100微米與約5,000微米之間，或介於約100微米與約40,000微米之間。
相較於例如使用例如微引線框晶片載體(micro lead-frame chip carrier；MLCC)而安裝在積體電路晶粒50A及/ 或積體電路晶粒50B旁邊的電壓調節器，較短路徑提供更少的IVR 210至積體電路晶粒50A及/或積體電路晶粒50B的IR降。在一些實施例中，總IR降可介於約0.5%與2.5%之間，諸如約1.4%，但涵蓋其他值。相比而言，經由MLCC安裝的電壓調節器可具有約4.5%或大於4.5%的IR降。
所屬領域中具通常知識者將認識到，可使用其他元件代替IVR 210，或是除了IVR 210之外，還可使用其他元件。在一些實施例中，諸如積體封裝元件(integrated package device；IPD)的元件、諸如SRAM或類似者的記憶體元件、矽橋接器(silicon bridge)及/或其他元件可用於產生系統晶圓元件。為易於參考，本揭露在下文具體地論述了IVR 210，但應理解，這些元件中的任一者可經使用且在本揭露的範疇內。
在圖18中，重佈線結構240形成於包封體206、第一封裝組件100以及IVR 210上方。重佈線結構240包含介電層212、介電層218、介電層222、介電層226、介電層230、介電層234以及介電層238；以及金屬化圖案216、金屬化圖案220、金屬化圖案224、金屬化圖案228、金屬化圖案232以及金屬化圖案236。金屬化圖案亦可稱為重佈層或重佈線。重佈線結構240繪示為具有六個金屬化圖案層的實例。更多或更少介電層及金屬化圖案可形成於重佈線結構240中。
介電層212沈積在包封體206及接觸焊墊138以及IVR 210上。在一些實施例中，介電層212由諸如PBO、聚醯亞胺、BCB或類似者的感光性材料形成，所述感光性材料可使用微影罩幕圖案化。介電層212可藉由旋轉塗佈、疊層、CVD、類似者或 其組合形成。介電層212可具有介於約35微米與約250微米厚之間的厚度，諸如約50微米厚，但可使用且涵蓋其他厚度。介電層212隨後經圖案化。圖案化形成暴露接觸焊墊138的部分的開口。可藉由可接受的製程圖案化，諸如在介電層212為感光性材料時藉由將介電層212暴露於光或藉由使用例如非等向性蝕刻來進行蝕刻。若介電層212為感光性材料，則介電層212可在曝光之後顯影。
在一些實施例中，IVR 210的上部表面與介電層212的上部表面之間的距離D1介於約0微米(齊平)與約100微米之間，諸如約15微米，但涵蓋其他尺寸。在其他實施例中，IVR 210的上部表面可在介電層212的上部表面上方凸出(參見圖19)。
隨後形成金屬化圖案216。金屬化圖案216包含在介電層212的主表面上且沿所述主表面延伸的線部分(亦稱為導電線)。金屬化圖案216更包含延伸穿過介電層212以實體耦接且電性耦接接觸焊墊138的穿孔214(亦稱為導通孔)。作為形成金屬化圖案216的實例，晶種層形成於介電層212上方及延伸穿過介電層212的開口中。在一些實施例中，晶種層為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及鈦層上方的銅層。可使用例如PVD或類似者形成晶種層。隨後在晶種層上形成光阻並圖案化光阻。光阻可藉由旋轉塗佈或類似者形成，且可暴露於光以用於圖案化。光阻的圖案對應於金屬化圖案216。圖案化形成貫穿光阻的開口以暴露晶種層。導電材料隨後形成於光阻的開口中及晶種層的暴露部分上。導電材料可藉由諸如以下的鍍覆形成：電鍍或無電式鍍覆 或類似者。導電材料可包括金屬，如銅、鈦、鎢、鋁或類似者。導電材料的組合及晶種層的底層部分形成金屬化圖案216。移除光阻及晶種層上未形成導電材料的部分。可藉由可接受灰化或剝離製程移除光阻，諸如使用氧電漿或類似者。一旦移除光阻，則諸如藉由使用可接受的蝕刻製程來移除晶種層的暴露部分，諸如藉由濕式蝕刻或乾式蝕刻。
上文所描述的形成介電層212及金屬化圖案216的製程可視需要重複多次以形成重佈線結構240的所要數目個層。在所示出的實施例中，可重複形成介電層212及金屬化圖案216的製程以形成介電層218及金屬化圖案220，隨後形成介電層222及金屬化圖案224、隨後形成介電層226及金屬化圖案228，隨後形成介電層230及金屬化圖案232，隨後形成介電層234及金屬化圖案236。最終介電層238可形成於金屬化圖案236上，所述最終介電層可以類似於介電層212的方式形成。介電層238為重佈線結構240的最頂部介電層。
在圖19中，IVR 210具有在介電層212的上部表面上方凸出的上部表面。IVR 210可凸出距離D2，其中D2介於約0微米(齊平)與約50微米之間，諸如約15微米，但涵蓋其他尺寸。在此類實施例中，IVR 210可凸入至重佈線結構240的多個介電層中。IVR 210的上部表面與重佈線結構240的下一介電層的頂部之間的距離D3可介於約0微米(齊平)與約100微米之間，諸如約15微米，但涵蓋其他尺寸。
在圖20中，凸塊下金屬(under-bump metallurgy；UBM)242經形成用於外部連接至重佈線結構240。UBM 242具有在介電 層238的主表面上且沿所述主表面延伸的凸塊部分，且具有延伸穿過介電層238以實體耦接且電性耦接金屬化圖案236的通孔部分。因此，UBM 242電性耦接至穿孔214及第一封裝組件100。UBM 242可由與金屬化圖案236相同的材料形成。在一些實施例中，UBM 242具有與金屬化圖案216、金屬化圖案220、金屬化圖案224、金屬化圖案228、金屬化圖案232以及金屬化圖案236不同的尺寸。多個UBM 242中的某些耦接至IVR 210以將高電壓訊號路由至IVR 210以用於調節及轉換為低壓訊號來提供至第一封裝組件100。
在圖21中，導電連接件246形成於UBM 242上。導電連接件246可為球柵陣列(BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(C4)凸塊、微凸塊、化學鍍鎳鈀浸金(ENEPIG)技術形成的凸塊或類似者。導電連接件246可包含導電材料，諸如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似者或其組合。在一些實施例中，導電連接件246藉由最初經由蒸發、電鍍、印刷、焊料轉移、植球或類似者形成焊料層來形成。一旦焊料層已形成於結構上，則可執行回焊以便將材料塑形成所需凸塊形狀。在另一實施例中，導電連接件246包括藉由濺鍍、印刷、電鍍、無電式鍍覆、CVD或類似者形成的金屬柱(諸如銅柱)。金屬柱可不具有焊料且具有實質上垂直的側壁。在一些實施例中，金屬頂蓋層形成於金屬柱的頂部上。金屬頂蓋層可包含鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金、類似者或其組合，且可由鍍覆製程形成。
在圖22中，根據一些實施例，金屬化圖案244可形成於 介電層238上方，而非形成UBM 242。金屬化圖案244可使用類似於上文相對於金屬化圖案216所描述的材料及製程的材料及製程形成。金屬化圖案244可具有形成於圖案中的區域，在所述區域上適合於形成導電連接件246，所述金屬化圖案可使用如上文所描述的製程及材料形成。
在圖23中，提供半成品基底300(亦稱為基底300)，且在圖24中，將所述半成品基底300接合至第二封裝組件200。基底300為第一封裝組件100提供強度及剛度。基底300減少可由重佈線結構240的不同層之間的熱膨脹係數(coefficient of thermal expansion；CTE)失配(mismatch)引起的翹曲(warpage)問題。在無基底300的情況下，在移除載體基底202時，第二封裝組件200將很可能受翹曲問題影響。在無基底300的情況下，為了減少翹曲效應，重佈線結構240可使用在每一層處彼此鏡射的金屬化圖案，以使得對於多個金屬化圖案中的任一特定者而言圖案的左側與圖案的右側相同。然而，因為提供了基底300，所以基底芯310及其他層提供防止翹曲的穩定性及剛度，從而允許金屬化圖案216、金屬化圖案220、金屬化圖案224、金屬化圖案228、金屬化圖案232以及金屬化圖案236中的每一者在整層上變化，這在圖案佈線中提供更多彈性。換言之，金屬化圖案的右側可與金屬化圖案的左側不同，或金屬化圖案的右側可與金屬化圖案的左側不對稱。
利用半成品基底300亦具有使基底300在分開的製程中製造的優勢。使用分開的製程以形成基底300可產生更大可靠性及更高基底良率。另外，因為基底300在分開的製程中形成，可 分開地測試所述基底300以使得良裸基底300用於將基底300貼附至第二封裝組件200的後續製程。
半成品基底300可包含基底芯310及接合焊墊322，所述基底芯具有形成於其中的通孔312，所述接合焊墊在基底芯310上方。基底300亦可具有形成於基底300的底部上的接合焊墊342。在一些實施例中，通孔312可由阻擋層314包圍。基底300可在單獨製程中形成。基底芯310可由半導體材料製成，諸如矽、鍺、金剛石或類似者。或者，亦可使用化合物材料，諸如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、矽鍺碳化物、磷化砷化鎵、磷化鎵銦、這些的組合以及類似者。另外，基底芯310可為絕緣體上矽(silicon-on-insulator；SOI)基底。一般而言，SOI基底包含諸如磊晶矽、鍺、矽鍺、SOI、絕緣體上矽鍺(silicon germanium on insulator；SGOI)或其組合的半導體材料層。在一個替代實施例中，基底芯310是基於諸如玻璃纖維加固樹脂芯的絕緣芯。一種實例芯材料為玻璃纖維樹脂，諸如4級阻燃材料(flame retardant grade 4 material；FR4)及類似者。芯材料的替代物包含預浸漬複合纖維(預浸料)、絕緣膜或累積膜、紙張、玻璃纖維、無紡玻璃織品、矽、經樹脂塗佈銅(resin coated copper；RCC)、模製材料、聚醯亞胺、光影像介電質(photo image dielectric；PID)、陶瓷、玻璃、雙順丁烯二醯亞胺三嗪(bismaleimide-triazine；BT)樹脂，或替代地，其他印刷電路板(printed circuit board；PCB)材料或膜。諸如味之素累積膜(Ajinomoto build-up film；ABF)或其他疊層物的包含疊層物及塗層的累積膜亦可用於基底芯310。
基底芯310可包含主動元件及被動元件(未示出)，或可 不含主動元件、被動元件或兩者。如所屬領域中具通常知識者將認識到，可使用廣泛多種元件，諸如電晶體、電容器、電阻器、這些的組合以及類似者。可使用任何適合的方法形成元件。
半成品基底300可具有形成於其上的頂部重佈線結構340及/或底部重佈線結構360。頂部重佈線結構340包含介電層324、介電層328以及介電層332；以及金屬化圖案326、金屬化圖案330以及金屬化圖案334。金屬化圖案亦可稱為重佈層或重佈線。頂部重佈線結構340繪示為具有三個介電層中的三個金屬化圖案層的實例。更多或更少介電層及金屬化圖案可形成於頂部重佈線結構340中。
介電層324可使用類似於上文相對於介電層212所論述的製程及材料的製程及材料形成。另外，介電層324可包含預浸料、RCC、模製材料、聚醯亞胺、PID等。介電層324亦可由一或多個疊層或塗層製成。金屬化圖案326可使用類似於上文相對於金屬化圖案216所論述的製程及材料的製程及材料形成。在形成金屬化圖案326之後，形成介電層及金屬化圖案的製程可視需要重複多次以形成頂部重佈線結構340的所要數目個層。在所示出的實施例中，可重複形成介電層324及金屬化圖案326的製程以形成介電層328及金屬化圖案330，隨後形成介電層332及金屬化圖案334。介電層332為頂部重佈線結構340的最頂部介電層。
底部重佈線結構360包含介電層344、介電層348以及介電層352；以及金屬化圖案346、金屬化圖案350以及金屬化圖案354。底部重佈線結構360繪示為具有三個介電層中的三個金屬化圖案層的實例。更多或更少介電層及金屬化圖案可形成於底部重 佈線結構360中。
基底300的底部重佈線結構360可藉由翻轉基底300且使用類似於上文相對於頂部重佈線結構340所論述的製程及材料的製程及材料形成底部重佈線結構360來形成。特定言之，介電層344、介電層348以及介電層352可分別類似於介電層324、介電層328以及介電層332形成。同樣地，金屬化圖案346、金屬化圖案350以及金屬化圖案354可分別類似於金屬化圖案326、金屬化圖案330以及金屬化圖案334形成。
在圖24中，基底300藉由導電連接件246接合至第二封裝組件200以形成封裝件400。在一些實施例中，基底300可使用取放製程或另一適合製程置放於導電連接件246上且藉由覆晶接合製程或其他適合的接合製程接合至導電連接件246。在一些實施例中，回焊導電連接件246以藉助於金屬化圖案354將基底300貼附至第二封裝組件200。導電連接件246將基底300電性耦接及/或實體耦接至第二封裝組件200。
導電連接件246可具有環氧樹脂助焊劑(未示出)形成於其上，環氧樹脂助焊劑的環氧樹脂部分中的至少一些在半成品基底300貼附至第二封裝組件200之後殘留，所述環氧樹脂助焊劑是在所述導電連接件246與殘留的環氧樹脂助焊劑的環氧樹脂部分中的至少一些回焊之前形成於導電連接件246上。此殘留的環氧樹脂部分可充當底填充料以減小應力且保護由回焊導電連接件246產生的接合點。在一些實施例中，底填充料(未示出)可形成於基底300與第二封裝組件200之間且包圍導電連接件246。底填充料可在貼附基底300之後藉由毛細流動製程形成或可在貼 附基底300之前藉由適合的沈積方法形成。
在一些實施例中，被動元件(例如表面安裝元件(surface mount device；SMD)，未示出)亦可貼附至第一封裝組件100(例如貼附至接觸焊墊140)或貼附至第二封裝組件200(例如貼附至UBM 242)或貼附至基底300(例如貼附至與金屬化圖案334或金屬化圖案354相關聯的接合焊墊)。被動元件可在第一封裝組件100上形成重佈線結構240以形成第二封裝組件200之前貼附至第一封裝組件100，或可在貼附基底300之前貼附至第二封裝組件200，或可在安裝基底300至第二封裝組件200之前或之後貼附。
在圖25中，封裝件400的多者(例如封裝件400A及封裝件400B)示出為形成於載體基底202上且後續單體化成單獨封裝件。應理解，額外的此類封裝件可形成於載體基底202上。示出了封裝件400A的基底300A與封裝件400B的基底300B相鄰的放大區域。基底300A與相鄰基底300B相隔介於約25微米與約1,000微米之間的距離D4，諸如約500微米。此距離提供使封裝件400A與封裝件400B單體化的空間。由於封裝件400A及封裝件400B的形成製程，所以基底300A及基底300B中的每一者將分別小於第二封裝組件200A及第二封裝組件200B。換言之，封裝件400將產生與貼附於其上的封裝組件不一樣寬的基底。此將在下文的進一步論述中繪示。
在圖26中，包封體406形成於基底300A與基底300B上、周圍以及之間。在形成之後，包封體406包封基底300A及基底300B。包封體406可為模製化合物、環氧樹脂或類似者。包封體406可藉由壓縮模製、轉移模製或類似者塗覆，且可形成於載 體基底202上方以使得掩埋或覆蓋半成品基底300A及半成品基底300B。包封體406進一步形成於半成品基底300A與各別第二封裝組件200A及第二封裝組件200B之間。包封體406可以液體或半液體形式塗覆且隨後經固化。在形成包封體406之後，對包封體406執行平坦化製程以暴露金屬化圖案334(參見圖23)。金屬化圖案334及包封體406的頂部表面在平坦化製程之後共面。平坦化製程可為例如化學機械研磨(CMP)、磨削製程或類似者。在一些實施例中，例如若已暴露金屬化圖案334，則可省略平坦化。其他製程可用於實現類似結果。舉例而言，介電層或鈍化層可在形成包封體406之前形成於金屬化圖案334上方。在此類情況下，介電層或鈍化層可在後續步驟中圖案化以暴露金屬化圖案334的部分。
在圖27中，介電層410形成於半成品基底300A及半成品基底300B上方。在一些實施例中，介電層410為阻焊劑(solder resist)且可由聚合物形成，所述聚合物可為可使用微影罩幕圖案化的諸如PBO、聚醯亞胺、BCB或類似者的感光性材料。在其他實施例中，介電層410由以下形成：氮化物，諸如氮化矽；氧化物，諸如氧化矽、PSG、BSG、BPSG；或類似者。介電層410藉由旋轉塗佈、疊層、CVD、類似者或其組合形成。隨後圖案化介電層410以形成暴露金屬化圖案334(參見圖23)的部分的開口，開口對應於例如隨後形成的球柵陣列的連接件位置。圖案化可藉由可接受的製程形成，諸如在介電層410為感光性材料時藉由將介電層410暴露於光或藉由使用例如非等向性蝕刻來進行蝕刻。若介電層410為感光性材料，則介電層410可在曝光之後顯影。
導電連接件414形成於介電層410的開口中。在一些實施例中，凸塊下金屬(例如類似於UBM 242)可在形成導電連接件414之前形成。在其他實施例中，導電連接件414可形成於金屬化圖案334的暴露部分上。導電連接件414可為球柵陣列(BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(C4)凸塊、微凸塊、化學鍍鎳鈀浸金(ENEPIG)技術形成的凸塊或類似者。導電連接件414可包含導電材料，諸如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似者或其組合。在一些實施例中，導電連接件414藉由最初經由蒸發、電鍍、印刷、焊料轉移、植球或類似者形成焊料層來形成。一旦焊料層已形成於結構上，則可執行回焊以便將材料塑形成所需凸塊形狀。在另一實施例中，導電連接件414包括藉由濺鍍、印刷、電鍍、無電式鍍覆、CVD或類似者形成的金屬柱(諸如銅柱)。金屬柱可不具有焊料且具有實質上垂直的側壁。在一些實施例中，金屬頂蓋層形成於金屬柱的頂部上。金屬頂蓋層可包含鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金、類似者或其組合，且可由鍍覆製程形成。
在圖28中，執行載體基底剝離以將載體基底202(參見圖27)自第二封裝組件200(例如第二封裝組件200A及第二封裝組件200B)拆離(或「剝離」)。根據一些實施例，剝離包含使諸如雷射光或UV光的光投影於釋放層204上，以使得釋放層204在光熱下分解且可移除載體基底202。隨後翻轉結構且將其置放於載帶420(諸如藍色載帶)上以用於單體化。
在圖29中，在一些實施例中，單體化製程藉由沿例如封裝件400A與封裝件400B之間的切割道區鋸割來執行。鋸割使封 裝件400A與封裝件400B單體化。所得的單體化封裝件400來自封裝件400A或封裝件400B中的一者。
每一單體化封裝件400隨後使用導電連接件414安裝至印刷電路板600。印刷電路板600可包含主動組件及被動組件以及其他元件。在一些實施例中，印刷電路板600可為中介物(interposor)或另一封裝組件。印刷電路板600可包含安裝於其上的電壓源元件601，所述電壓源元件將高電壓訊號提供至導電連接件414，所述高電壓訊號隨後經由基底300路由至各種組件。
如圖29中所示出，由於處理技術，包封體406的寬度D5及寬度D6保留在半成品基底300的每一各別側上。半成品基底300的其他側可具有側面上的類似剩餘量的包封體406。寬度D5及寬度D6可大於0微米至多約500微米，例如介於約5微米與約500微米之間，諸如約250微米，但涵蓋其他值。在一些實施例中，包封體406的寬度在半成品基底300的每一側上可為均一的。在其他實施例中，包封體406的寬度在基底300的每一側上可不同。如此，半成品基底300的寬度比第二封裝組件200的寬度小寬度D5和寬度D6的總和。換句話說，重佈線結構240比基底300寬。又換句話說，支撐第二封裝組件200的基底300具有比所述第二封裝組件200更小的佔據面積。
在一些實施例中，回焊導電連接件414以將封裝件400貼附至印刷電路板600的相應接合焊墊。導電連接件414將印刷電路板600電性耦接及/或實體耦接至封裝件400。
導電連接件414可具有環氧樹脂助焊劑(未示出)形成於其上，環氧樹脂助焊劑的環氧樹脂部分中的至少一些在封裝400 貼附至印刷電路板600之後殘留，所述環氧樹脂助焊劑是在所述導電連接件414與殘留的環氧樹脂助焊劑的環氧樹脂部分中的至少一些回焊之前形成於導電連接件414上。此殘留的環氧樹脂部分可充當底填充料以減小應力且保護由回焊導電連接件414產生的接合點。
應瞭解，封裝件400可實施於其他元件堆疊中。舉例而言，繪示了PoP結構，但封裝件400亦可實施於覆晶球柵陣列(Flip Chip Ball Grid Array；FCBGA)封裝件中。在此類實施例中，封裝件400可安裝至基底，諸如印刷電路板600。蓋或散熱器可貼附至封裝件400。
亦可包含其他特徵及製程。舉例而言，可包含測試結構以輔助對3D封裝或3DIC元件的驗證測試。測試結構可包含例如形成於重佈層中或基底上的測試焊墊，其允許測試3D封裝或3DIC、使用探針及/或探測卡以及類似者。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可結合併有對良裸晶粒的中間驗證的測試方法使用，以提高良率且降低成本。
在圖30中，在一些實施例中，多個第三封裝組件500耦接至封裝件400的多個第一封裝組件100以形成封裝件800。多個第三封裝組件500中的一者耦接於封裝件800A及封裝件800B中的每一者以在第一封裝組件100的每一區中形成積體電路元件堆疊。在此類實施例中，第三封裝組件500可在第一封裝組件100(參見圖10)的單體化之前或單體化之後耦接至第一封裝組件100，或在第二封裝組件200(參見圖29)的單體化之前或單體化 之後耦接至第一封裝組件100。舉例而言，可移除載體基底202，且封裝件400經翻轉且置放於載帶440上(參見圖28)。隨後可貼附第三封裝組件500。在不使用第三封裝組件500的實施例中，可省略背側重佈線結構106及穿孔116。
第三封裝組件500包含基底502及耦接至基底502的一或多個堆疊晶粒510(例如晶粒510A及晶粒510B)。儘管示出了一組堆疊晶粒510(晶粒510A及晶粒510B)，但在其他實施例中，多個堆疊晶粒510(各自具有一或多個堆疊晶粒)可並列設置耦接至基底502的相同表面。基底502可由半導體材料製成，諸如矽、鍺、金剛石或類似者。在一些實施例中，亦可使用化合物材料，諸如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、矽鍺碳化物、磷化砷化鎵、磷化鎵銦、這些的組合及其類似者。另外，基底502可為絕緣體上矽(SOI)基底。一般而言，SOI基底包含諸如磊晶矽、鍺、矽鍺、SOI、絕緣體上矽鍺(SGOI)或其組合的半導體材料層。在一個替代實施例中，基底502是基於諸如玻璃纖維加固樹脂芯的絕緣芯。一種實例芯材料為諸如FR4的玻璃纖維樹脂。芯材料的替代物包含雙順丁烯二醯亞胺三嗪(BT)樹脂，或替代地，其他印刷電路板(PCB)材料或膜。諸如味之素累積膜(ABF)的累積膜或其他疊層物可用於基底502。
基底502可包含主動元件及被動元件(未示出)。諸如電晶體、電容器、電阻器、這些的組合以及類似者的廣泛多種元件可用於產生第三封裝組件500的設計的結構性及功能性要求。可使用任何適合的方法形成元件。
基底502亦可包含金屬化層(未示出)及導通孔508。金 屬化層可形成於主動元件及被動元件上方，且經設計以連接各種元件以形成功能性電路。金屬化層可由介電質(例如低k介電材料)與導電材料(例如銅)的交替層形成，其中通孔互連導電材料層且可經由任何適合的製程(諸如沈積、鑲嵌、雙鑲嵌或類似者)形成。在一些實施例中，基底502實質上不含主動元件及被動元件。
基底502可在基底502的第一側上具有接合焊墊504以耦接至堆疊晶粒510，且在基底502的第二側上具有接合焊墊506以耦接至導電連接件520，基底502的第二側與第一側相對。在一些實施例中，藉由在基底502的第一側及第二側上將凹部(未示出)形成至介電層(未示出)中來形成接合焊墊504及接合焊墊506。可形成凹部以允許接合焊墊504及接合焊墊506嵌入於介電層中。在其他實施例中，省略凹部，這是因為接合焊墊504及接合焊墊506可形成於介電層上。在一些實施例中，接合焊墊504及接合焊墊506包含由銅、鈦、鎳、金、鈀、類似者或其組合製成的薄晶種層(未示出)。接合焊墊504及接合焊墊506的導電材料可沈積於薄晶種層上方。導電材料可藉由電化學鍍覆製程、無電式鍍覆製程、CVD、原子層沈積(atomic layer deposition；ALD)、PVD、類似者或其組合形成。在實施例中，接合焊墊504及接合焊墊506的導電材料為銅、鎢、鋁、銀、金、類似者或其組合。
在實施例中，接合焊墊504及接合焊墊506為包含三個導電材料層(諸如鈦層、銅層以及鎳層)的UBM。可採用材料及層的其他配置，諸如鉻/鉻銅合金/銅/金的配置、鈦/鈦鎢/銅的配置，或銅/鎳/金的配置，以用於形成接合焊墊504及接合焊墊506。 可用於接合焊墊504及接合焊墊506的任何適合的材料或材料層全部意欲包含於當前申請案的範疇內。在一些實施例中，導通孔508延伸穿過基底502且將多個接合焊墊504中的至少一者耦接至多個接合焊墊506中的至少一者。
在所示出的實施例中，堆疊晶粒510藉由打線接合512耦接至基底502，但可使用其他連接，諸如導電凸塊。在實施例中，堆疊晶粒510為堆疊記憶體晶粒。舉例而言，堆疊晶粒510可為諸如低功率(low-power；LP)雙資料速率(double data rate；DDR)記憶體模組的記憶體晶粒，諸如，LPDDR1、LPDDR2、LPDDR3、LPDDR4或類似記憶體模組。
堆疊晶粒510及打線接合512可藉由模製材料514包封。可例如使用壓縮模製將模製材料514模製於堆疊晶粒510及打線接合512上。在一些實施例中，模製材料514為模製化合物、聚合物、環氧樹脂、氧化矽填充物材料、類似者或其組合。可執行固化製程以固化模製材料514；固化製程可為熱固化、UV固化、類似者或其組合。
在一些實施例中，將堆疊晶粒510及打線接合512掩埋在模製材料514中，且在固化模製材料514之後，執行諸如研磨的平坦化步驟以移除模製材料514的過量部分且提供第三封裝組件500的實質上平坦的表面。
在形成第三封裝組件500之後，第三封裝組件500藉助於導電連接件520、接合焊墊506以及背側重佈線結構106(參見圖3)的金屬化圖案機械接合且電性接合至第一封裝組件100。在一些實施例中，堆疊晶粒510可經由打線接合512、接合焊墊504 及接合焊墊506、導通孔508、導電連接件520、背側重佈線結構106、穿孔116以及前側重佈線結構122耦接至積體電路晶粒50A及積體電路晶粒50B(參見圖5)及/或IVR 210(參見圖17)。
在一些實施例中，阻焊劑形成於與堆疊晶粒510相對的基底502的側面上。導電連接件520可設置在阻焊劑中的開口中以電性耦接且機械耦接至基底502中的導電特徵(例如，接合焊墊506)。阻焊劑可用於保護基底502的區域不受外部損害。
在一些實施例中，導電連接件520具有環氧樹脂助焊劑(未示出)形成於其上，環氧樹脂助焊劑的環氧樹脂部分中的至少一些在多個第三封裝組件500分別貼附至多個第一封裝組件100之後殘留，所述環氧樹脂助焊劑是在所述導電連接件520與殘留的環氧樹脂助焊劑的環氧樹脂部分中的至少一些回焊之前形成於導電連接件520上。
在一些實施例中，底填充料501(為了示例性目的，應用於左側所示出的第三封裝組件500且在右側所示出的第三封裝組件500上省略)形成於第一封裝組件100與第三封裝組件500之間，從而包圍導電連接件520。底填充料501可減小應力且保護由導電連接件520的回焊產生的接合點。底填充料501可在貼附第三封裝組件500之後藉由毛細流動製程形成或可在貼附第三封裝組件500之前藉由適合的沈積方法形成。在形成環氧樹脂助焊劑的實施例中，環氧樹脂助焊劑可充當底填充料501。
在圖31中，在一些實施例中，單體化製程藉由沿例如封裝件800A與封裝件800B(參見圖30)之間的切割道區鋸割來執行。鋸割使封裝件800A與封裝件800B單體化。所得的單體化封 裝件800來自封裝件800A或封裝件800B中的一者。
根據一些實施例，每一單體化封裝件800隨後使用導電連接件414安裝至印刷電路板600。印刷電路板600可包含主動組件及被動組件以及其他元件。在一些實施例中，印刷電路板600可為中介物或另一封裝組件。印刷電路板600可包含安裝於其上的電壓源元件601，所述電壓源元件將高電壓訊號提供至導電連接件414，所述高電壓訊號隨後經由基底300路由至各種組件。在一些實施例中，回焊導電連接件414以將封裝件800貼附至印刷電路板600的相應接合焊墊以形成元件900。導電連接件414將印刷電路板600電性耦接及/或實體耦接至封裝件800，諸如上文相對於圖29所論述。
在圖32中，根據一些實施例，諸如上文相對於封裝件400或封裝件800所描述的實施例，提供所示出結構的操作流程圖。圖32的流程在下文相對於封裝件400論述，然而，應理解，一般而言，此流程可施加至所有涵蓋的實施例。在步驟1010處，在電壓輸入端上接收高電壓訊號(例如來自電壓源元件601)。可例如在多個導電連接件414(參見圖29)中的一者處或在多個導電連接件246(參見圖24)中的一者處接收電壓輸入。在一些實施例中，對於介於約20瓦與約120瓦(諸如約40瓦)之間的總功率而言，高電壓訊號可具有約5伏(V)或約12伏的標稱值(nominal value)，介於約4安培(A)與約15安培之間的電流，但涵蓋且可使用其他值。在步驟1020處，高電壓訊號藉由例如重佈線結構240(參見圖22)的第一重佈線結構路由至嵌入式IVR，例如IVR 210(參見圖29)。在一些實施例中，經由重佈線結構240的總歐 姆負荷可介於約0.05歐姆與約10歐姆之間，諸如約0.1歐姆，但涵蓋其他值。
在步驟1030處，高電壓訊號藉由IVR轉化成經調節電壓訊號。經調節電壓訊號的量值小於高電壓訊號的量值。在一些實施例中，經調節電壓訊號可介於約0.1伏與約2.5之間，諸如約0.7伏，且經調節電壓訊號的電流可介於約10安培與約200安培之間，諸如約58安培。涵蓋且可使用經調節電壓輸出的其他值。在一些實施例中，經調節電壓輸出與高電壓訊號的比率可介於約10%與約20%之間，但涵蓋且可使用其他值。在步驟1040處，經調節電壓訊號藉由第二重佈線結構路由至嵌入式元件晶粒而無需經由第一重佈線結構路由經調節電壓訊號。舉例而言，來自IVR 210的經調節電壓訊號藉由前側重佈線結構122(參見圖12)路由至嵌入式積體電路晶粒50A及/或嵌入式積體電路晶粒50B(參見圖5)。在一些實施例中經由第二重佈線結構(諸如重佈線結構122)的總歐姆負荷可介於約0.05歐姆與約10歐姆之間，諸如約0.1歐姆，但涵蓋其他值。0.7伏的經調節電壓的總電壓降可介於約9毫伏與約14毫伏之間，但涵蓋其他值。在步驟1050處，視需要，在一些實施例中，經調節電壓訊號可路由至其他元件，此可包含將經調節電壓訊號經由第一重佈線結構路由回其他元件。
藉由將嵌入式IVR併入至接近於封裝件的元件晶粒，可縮短IVR的輸出端至元件晶粒的路徑以減少IR降且提供自IVR至元件晶粒的更一致的電壓輸出。藉由形成嵌入式晶粒且將IVR貼附至嵌入式晶粒，IVR嵌入於封裝件的重佈線結構中。IVR亦可嵌入於兩個不同重佈線結構之間--一者為具有嵌入式元件晶粒 的封裝組件的內連線，而另一者是用於將訊號分佈在所述封裝組件與其他元件或封裝件之間。IVR亦可與嵌入式元件晶粒的一或多個經調節電壓引腳輸入端對準以將短訊號自IVR的經調節電壓引腳輸出端提供至嵌入式元件晶粒的經調節電壓引腳輸入端。半成品基底的使用提供最終元件的剛度、降低成本且提高可靠性及良率。元件的構建製程可在支架載體上進行且隨後將支架轉移至後續貼附的半成品基底。因為半成品基底在構建製程中在元件上分隔開，所以支撐重佈線結構的最終基底實際上比所述重佈線結構窄。其他元件或封裝件亦可貼附至元件以提供額外功能性。嵌入積體使用者晶粒、貼附IVR、在IVR上方形成重佈線結構以及貼附半成品基底的製程可在類似一站式購物(one-stop-shop like)的製程流程中執行，由此降低生產成本。
在一個實施例中，一種方法包含將電壓調節器貼附至第一封裝件的第一重佈線結構。第二重佈線結構形成於電壓調節器上方，電壓調節器嵌入於第二重佈線結構中。第一基底貼附至第二重佈線結構以形成包含第一封裝件的第二封裝件。在實施例中，所述方法更包含形成包封體於第一基底上方且環繞所述第一基底，且使第二封裝單體化，其中在單體化之後包封體保留在第一基底的多個側壁上。在實施例中，所述方法更包含將第一基底貼附至印刷電路板以形成第一元件。在實施例中，所述方法更包含電壓調節器在第一重佈線結構的橫向範圍內。在實施例中，所述方法更包含第二重佈線結構的橫向範圍大於第一基底的橫向範圍。在實施例中，所述方法更包含：經由第二重佈線結構將第一電壓訊號路由至電壓調節器；將第一電壓訊號調節成第二電壓訊 號，第二電壓訊號具有小於第一電壓訊號的電壓量值；以及經由第一重佈線結構將第二電壓訊號路由至第一封裝件的元件晶粒而無需經由第二重佈線結構路由第二電壓訊號。在實施例中，將電壓調節器貼附至第一重佈線結構包含將電壓調節器的多個連接件接合至第一重佈線結構的相應的多個接觸焊墊。
在另一實施例中，一種方法包含將第一電壓提供至結構的第一重佈線結構。經由第一重佈線結構將第一電壓提供至電壓調節器。電壓調節器將第一電壓調節成第二電壓。經由第二重佈線結構將第二電壓自電壓調節器提供至第一元件晶粒，其中電壓調節器的輸出端直接地貼附至第二重佈線結構。在實施例中，所述方法更包含將第二電壓提供至第二元件晶粒，其中第一元件晶粒對應於系統晶粒且第二元件晶粒對應於記憶體晶粒。在實施例中，所述方法更包含電壓調節器的輸出端在第一元件晶粒的橫向範圍內。在實施例中，所述方法更包含電壓調節器具有與輸出端相對的背面，所述背面嵌入於第一重佈線結構內。
在又另一實施例中，一種結構包含基底及設置於基底上方的第一重佈線結構。電壓調節器設置於第一重佈線結構上方，其中電壓調節器的多個連接件背對第一重佈線結構。第二重佈線結構設置於電壓調節器上方，其中電壓調節器設置在第二重佈線結構的橫向範圍內。元件晶粒設置於第二重佈線結構上方，其中第二重佈線結構將電壓調節器的輸出端電性耦接至元件晶粒的輸入端。在實施例中，所述結構更包含包圍基底的第一包封體。在實施例中，所述結構更包含基底的橫向範圍小於第一重佈線結構的橫向範圍。在實施例中，所述結構更包含插入於基底與第一重 佈線結構之間的多個連接件，所述多個連接件將基底耦接至第一重佈線結構。在實施例中，所述結構更包含插入於電壓調節器與第二重佈線結構之間的底填充料。在實施例中，所述結構更包含電壓調節器嵌入於第一重佈線結構中。在實施例中，所述結構更包含電壓調節器嵌入於第一重佈線結構的兩個或多於兩個層中。在實施例中，所述結構更包含第一重佈線結構的金屬化圖案為非對稱的。在實施例中，所述結構更包含設置於元件晶粒上方的封裝件、插入於封裝件與元件晶粒之間的第三重佈線結構以及將第三重佈線結構耦接至第二重佈線結構的一或多個通孔。
在再一實施例中，一種方法包含將第一元件貼附至載體基底。第一元件橫向地包封在第一包封體中，且第一元件的多個接觸焊墊自第一包封體暴露。第二元件貼附至多個接觸焊墊。第一重佈線結構形成於第一元件及第一包封體上方，其中第一重佈線結構將第二元件嵌入於第一重佈線結構的一或多個層中。製備基底經提供且相對於第二元件貼附至第一重佈線結構。在實施例中，所述方法更包含移除載體基底，以及使第一封裝件自第二封裝件單體化，第一封裝件包含第一元件及製備基底，其中製備基底的尺寸在單體化之前及之後相同。在實施例中，所述方法更包含將製備基底橫向地包封在第二包封體中，以及在製備基底上方形成多個連接件，其中在單體化之後第二包封體覆蓋製備基底的多個側壁。在實施例中，所述方法更包含第二元件在第一元件的橫向範圍內。
前文概述若干實施例的特徵，以使得所屬領域中具通常知識者可較好地理解本揭露的態樣。所屬領域中具通常知識者應 瞭解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的且/或達成相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且其可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:第一封裝組件
200:第二封裝組件
210:積體電壓調節器
300:半成品基底
400:封裝件
406:包封體
414:導電連接件
600:印刷電路板
601:電壓源元件
D5、D6:寬度

Claims (9)

  1. 一種形成半導體結構的方法，包括：將電壓調節器貼附至第一封裝件的第一重佈線結構；在所述電壓調節器上方形成第二重佈線結構，所述電壓調節器嵌入於所述第二重佈線結構中；以及將第一基底貼附至所述第二重佈線結構以形成包含所述第一封裝件的第二封裝件。
  2. 如申請專利範圍第1項所述的方法，更包括：形成包封體於所述第一基底上方且環繞所述第一基底；以及使所述第二封裝件單體化，其中在所述單體化之後，所述包封體保留在所述第一基底的多個側壁上。
  3. 如申請專利範圍第1項所述的方法，其中所述電壓調節器在所述第一重佈線結構的橫向範圍內。
  4. 如申請專利範圍第1項所述的方法，其中所述第二重佈線結構的橫向範圍大於所述第一基底的橫向範圍。
  5. 一種形成半導體結構的方法，包括：將第一元件貼附至載體基底；將所述第一元件橫向地包封在第一包封體中；將所述第一元件的多個接觸焊墊暴露於所述第一包封體；將第二元件貼附至所述多個接觸焊墊；在所述第一元件及所述第一包封體上方形成第一重佈線結構，所述第一重佈線結構將所述第二元件嵌入於所述第一重佈線結構的一或多個層中；提供製備基底；以及 將所述製備基底相對於所述第二元件貼附至所述第一重佈線結構。
  6. 如申請專利範圍第5項所述的方法，更包括：移除所述載體基底；以及使第一封裝件自第二封裝件單體化，所述第一封裝件包含所述第一元件及所述製備基底，其中所述製備基底的尺寸在單體化之前及之後相同。
  7. 一種半導體結構，包括：第一重佈線結構，設置於基底上方；電壓調節器，設置於所述第一重佈線結構上方，且所述電壓調節器嵌入於所述第一重佈線結構中，所述電壓調節器的多個連接件背對所述第一重佈線結構；第二重佈線結構，設置於所述電壓調節器上方，所述電壓調節器設置在所述第二重佈線結構的橫向範圍內；以及元件晶粒，設置於所述第二重佈線結構上方，其中所述第二重佈線結構將所述電壓調節器的輸出端電性耦接至所述元件晶粒的輸入端。
  8. 如申請專利範圍第7項所述的半導體結構，更包括：多個連接件，插入於所述基底與所述第一重佈線結構之間，所述多個連接件將所述基底耦接至所述第一重佈線結構。
  9. 如申請專利範圍第7項所述的半導體結構，其中所述第一重佈線結構的金屬化圖案為非對稱的。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11456353B2 (en) * 2020-07-16 2022-09-27 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
TWI768874B (zh) * 2020-10-06 2022-06-21 欣興電子股份有限公司 封裝結構及其製作方法
TWI730917B (zh) * 2020-10-27 2021-06-11 矽品精密工業股份有限公司 電子封裝件及其製法
CN113594153B (zh) * 2021-07-30 2024-04-05 东莞记忆存储科技有限公司 一种存储芯片封装结构及其加工工艺方法
CN117350240B (zh) * 2023-12-06 2024-03-12 飞腾信息技术有限公司 芯片

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170263518A1 (en) * 2016-03-11 2017-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Fan-Out Package Including Voltage Regulators and Methods Forming Same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252030B1 (en) * 2014-08-04 2016-02-02 Stmicroelectronics Pte Ltd System-in-packages and methods for forming same
US10529697B2 (en) * 2016-09-16 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
US10319683B2 (en) * 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170263518A1 (en) * 2016-03-11 2017-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Fan-Out Package Including Voltage Regulators and Methods Forming Same

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