KR20240006626A - 마이크로일렉트로닉스 패키지 어셈블리 및 제조 공정 - Google Patents

마이크로일렉트로닉스 패키지 어셈블리 및 제조 공정 Download PDF

Info

Publication number
KR20240006626A
KR20240006626A KR1020237042365A KR20237042365A KR20240006626A KR 20240006626 A KR20240006626 A KR 20240006626A KR 1020237042365 A KR1020237042365 A KR 1020237042365A KR 20237042365 A KR20237042365 A KR 20237042365A KR 20240006626 A KR20240006626 A KR 20240006626A
Authority
KR
South Korea
Prior art keywords
coating
insulator
flange
leads
thickness
Prior art date
Application number
KR1020237042365A
Other languages
English (en)
Inventor
라메쉬 코탄다파니
크리스토퍼 존슨
전웨이 티
레온 노엘 드
신리 탄
Original Assignee
마테리온 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마테리온 코포레이션 filed Critical 마테리온 코포레이션
Publication of KR20240006626A publication Critical patent/KR20240006626A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3732—Diamonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6683—High-frequency adaptations for monolithic microwave integrated circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Abstract

마이크로일렉트로닉스 패키지 어셈블리 및 이를 제조하는 공정이 개시된다. 플랜지는 상부 표면 및 플랜지의 상부 표면 상에 배치된 제1 코팅을 갖는다. 절연체는 플랜지 위에 장착하기 위한 하부 표면 및 하부 표면에 대향하는 상부 표면을 갖는다. 제2 코팅은 절연체의 하부 표면 상에 배치되며 제3 코팅은 절연체의 상부 표면 상에 배치된다. 제1 코팅, 제2 코팅, 및 제3 코팅은 각각 1 미크론 이하의 두께를 갖는다. 제1 코팅, 제2 코팅, 및 제3 코팅 중 적어도 하나는 물리적 기상 증착, 원자 증착, 또는 화학 증착 중 적어도 하나를 통해 적용된다.

Description

마이크로일렉트로닉스 패키지 어셈블리 및 제조 공정
우선권
본 출원은 2021년 5월 7일자로 출원된 미국 가특허 출원 제63/185,768호와 관련되어 있고 이에 대한 우선권을 주장하며, 이는 본원에서 참고로 포함된다.
기술분야
본 개시내용은 마이크로일렉트로닉스 패키지 어셈블리, 및 고주파수 무선 주파수 트랜지스터와 같은 고방열(high thermal dissipating) 응용분야용 패키지 어셈블리를 제조하기 위한 처리 방법에 관한 것이다.
다이 부착 재료와 호환되는 공기 캐비티(air cavity)를 갖는 무선 주파수 패키지 어셈블리는 Si LDMOS(Laterally Diffused Metal Oxide)(측면 확산 금속 산화물) 트랜지스터, 도허티 증폭기, GaAs FET, GaAs MMIC, GaN FET 및 GaN MMIC에 사용된다. 이러한 패키지는 리드를 통해 RF 신호를 전달할 수 있는 열 확산 또는 열 전도성 디바이스를 포함한다. 이러한 패키지는 통신 목적을 위한 라디오파(radio wave)용 RF 방출 트랜지스터 및 레지스터를 부착하는 데 사용될 수 있다.
반도체 다이(semiconductor die), 특히 질화갈륨(GaN)은 이전 트랜지스터 기술보다 훨씬 더 높은 전력 밀도로 발전하여 왔다. 전력 밀도가 높을수록 내부 소산(internal dissipation)으로 인해 더 작은 영역에서 더 많은 열이 발생한다. 소산 면적이 작을수록 열 소산 경로(heat dissipation path)의 단면적이 감소하며, 이로 인하여 접합 온도가 증가한다. 접합 온도는 전력 손실에 열 임피던스를 곱한 값에 의해 결정된다.
무선 주파수 집적 회로의 성능은 패키지 환경에 의해 크게 영향을 받을 수 있다. 고속 디지털 및 무선 주파수 애플리케이션에 대한 요구 사항이 끊임없이 변화하고 증가함에 따라 기계적 문제 이외에도 RF 성능을 고려한 다이 어태치먼트(die attachment)용 패키징(packaging)이 필요하다. 패키징은 안정적인 작동을 위해 최대 접합 작동 온도를 견딜 수 있어야 한다.
그러나, 생산된 기존의 패키지 어셈블리는 낮은 방열 특성(thermal dissipation property)과 제한된 RF 신호 강도 및 전력 출력을 가지고 있다. 또한, 기존 패키지 어셈블리는 더 많은 처리 단계를 포함하고 있고 도금 단계 중 가스 방출(outgassing)과 같은 처리 제한으로 인해 낮은 수율을 나타내며, 이로 인해 유기물이 도입되어 5G 애플리케이션과 같은 일부 애플리케이션에 필요한 것보다 낮은 RF 성능을 제공할 수 있다. 처리 공정 중 유기물은 구성요소 사이, 예를 들어 플랜지와 절연체 사이의 시어 강도(sheer strength)에 부정적인 영향을 미친다.
패키지 어셈블리를 제조하는 방법은 다양하지만, 높은 방열 특성 및 고주파 특성을 제공하는 동시에 시어 강도, RF 성능, 및 수율에 있어서의 개선을 제공하는 패키지 어셈블리 및 제조 공정에 대한 필요성이 존재한다.
일 실시형태에서, 본 개시내용은 마이크로일렉트로닉스 패키지 어셈블리에 관한 것이다. 어셈블리는 상부 표면을 갖는 플랜지 및 플랜지의 상부 표면 상에 배치된 제1 코팅을 포함한다. 어셈블리는, 플랜지 위에 장착하기 위한 하부 표면(bottom surface) 및 하부 표면에 대향하는 상부 표면(upper surface)을 갖는, 다이를 부분적으로 둘러싸고 있는 절연체, 절연체의 하부 표면 상에 배치되는 제2 코팅, 및 절연체의 상부 표면 상에 배치되는 제3 코팅을 포함한다. 제1 코팅, 제2 코팅, 및 제3 코팅은 각각 1 미크론 이하의 두께를 갖는다. 제1 코팅, 제2 코팅, 및 제3 코팅 중 적어도 하나는 물리적 기상 증착, 원자 증착, 또는 화학 증착 중 적어도 하나를 통해 적용된다. 일 실시형태에서, 마이크로일렉트로닉스 패키지 어셈블리는 2 GHz와 10 GHz 사이의 주파수에서 5W 이상을 전달하는 (GaN) RF 전력 트랜지스터에 유용하다. 본 출원의 마이크로일렉트로닉스 패키지 어셈블리는 매우 높은 주파수, 예를 들어 3 GHz 초과의 고주파수에서 작동하는 5G 무선 증폭기에 대해서도 또한 유용하다.
제1 코팅, 제2 코팅, 및 제3 코팅 중 적어도 하나는 티타늄, 구리, 이들의 합금, 이들의 서브층(sublayer), 또는 이들의 조합을 포함할 수 있다. 각각의 제1 코팅, 제2 코팅, 및 제3 코팅에는 니켈이 없을 수 있다.
절연체는 사파이어, 알루미나(Al2O3), 베릴리아(BeO), 질화알루미늄(AlN), 지르코니아 강화 알루미나(ZTA: zirconia toughened alumina), 탄화규소(SiC), 마그네슘 규소 탄화물(Mg-SiC), 질화규소(Si3N4), 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 절연체는 96% 이상의 순도를 갖는 알루미나(Al2O3)이다. 절연체는 절연체의 두께를 관통하는 복수의 관통 홀(through hole)(또는 비아)을 포함할 수 있다. 절연체의 상부 표면 위의 브레이즈 층(braze layer)은 관통 홀을 관통하여 절연체를 플랜지에 결합시킬 수 있다.
플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE: coefficient of thermal expansion)를 갖는 높은 열전도성 재료일 수 있다. 플랜지는 다이아몬드 기반 복합체, Cu-CuMo-Cu(CPC), 구리 텅스텐(CuW), Cu-Mo-Cu(CMC), Cu, 또는 이들의 조합을 포함할 수 있다.
마이크로일렉트로닉스 패키지 어셈블리는 절연체를 플랜지에 부착하는 제1 전도성 합금 프리폼(preform)을 추가로 포함할 수 있다. 제1 전도성 합금 프리폼은 제1 코팅 및 제2 코팅과 접촉한다. 마이크로일렉트로닉스 패키지 어셈블리는 하나 이상의 리드(lead)를 추가로 포함할 수 있으며, 여기서 하나 이상의 리드 중 적어도 하나는 0.35 미크론 이하의 폭을 갖는다. 마이크로일렉트로닉스 패키지 어셈블리는 하나 이상의 리드를 절연체에 부착하기 위한 제2 전도성 합금 프리폼을 추가로 포함할 수 있으며, 여기서 제2 전도성 합금 프리폼은 제3 코팅 및 하나 이상의 리드와 접촉한다. 제1 및 제2 전도성 합금 프리폼 중 적어도 하나는 은 구리(Ag-Cu) 합금 또는 금 주석(Au-Sn) 합금이다.
하나 이상의 리드는 30 중량% 내지 80 중량%의 니켈(Ni) 및 잔량의 철(Fe)을 갖는 화학 조성, 9.5 W/(mK) 내지 11.5 W/(mK) 범위의 열전도도, 및 0.35 미크론 이하의 하나 이상의 리드 중 적어도 2개의 리드 사이의 이격 거리를 갖는 합금 중 적어도 하나를 포함할 수 있다.
마이크로일렉트로닉스 패키지 어셈블리는 다이를 부분적으로 둘러싸기 위해 절연체와 함께 캐비티(cavity)를 형성하는 커버를 추가로 포함할 수 있다. 이러한 커버는 알루미나(Al2O3), 질화알루미늄(AlN), 액정 중합체(LCP), 또는 이들의 조합일 수 있다.
다른 실시형태에서, 마이크로일렉트로닉스 패키지 어셈블리를 제조하는 공정이 개시된다. 공정은 플랜지 및 절연체의 대향 표면 상에 1 미크론 이하의 두께를 갖는 제1 코팅을 증착하는 단계를 포함하며, 여기서 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료이다. 공정은 플랜지의 코팅된 표면과 절연체 사이에 제1 전도성 합금 프리폼을 위치시키는 단계를 포함한다. 공정은 제2 코팅을 절연체의 상부 표면의 적어도 일부분 상에 1 미크론 이하의 두께로 증착하여 적어도 부분적으로 코팅된 상부 표면을 형성하는 단계를 포함한다. 공정은 하나 이상의 리드가 0.35 미크론 이하의 좁은 폭을 가질 수 있도록 제2 전도성 합금 프리폼을 사용하여 하나 이상의 리드를 적어도 부분적으로 코팅된 상부 표면에 직접 결합하는 단계를 포함한다. 공정은 850℃ 이상의 온도에서 제1 전도성 프리폼을 절연체 및 플랜지에 부착하고, 제2 전도성 프리폼을 절연체 및 리드에 부착하는 단계를 포함한다. 제1 코팅 및 제2 코팅 중 적어도 하나를 증착하는 단계는 물리적 기상 증착, 원자 증착, 또는 화학 증착을 포함한다.
공정은 제1 코팅이 티타늄, 구리, 이들의 합금, 이들의 서브층, 또는 이들의 조합을 포함할 수 있고, 제2 코팅이 티타늄, 구리, 이들의 합금, 이들의 서브층을 포함할 수 있는 것을 포함한다.
제1 코팅 및 제2 코팅 중 적어도 하나를 증착하는 것은 2개 이상의 서브층을 증착하는 것을 포함할 수 있으며, 여기서 제1 서브층은 티타늄이고 제2 서브층은 구리이며, 제1 서브층은 총 코팅 두께의 15% 내지 35%이고 제2 서브층은 총 코팅 두께의 65% 내지 85%이다.
공정은 커버를 부착하여 다이용 캐비티를 형성하는 단계를 추가로 포함할 수 있으며, 여기서 커버는 액정 중합체를 포함하고, 커버는 알루미나(Al2O3), 질화알루미늄(AlN), 액정 중합체(LCP), 또는 이들의 조합이다.
공정은 코팅 이전에 절연체의 두께를 통해 복수의 관통 홀을 형성하는 단계를 추가로 포함할 수 있으며, 여기서 제2 코팅을 증착한 후, 공정은 절연체의 상부 표면 위에 층을 브레이징하여 관통 홀을 관통하여 절연체를 플랜지에 결합시키는 단계를 포함한다.
공정은 절연체의 상부 표면 전체에 증착하는 것을 포함하는 제2 코팅을 증착하는 단계를 추가로 포함할 수 있으며, 제2 코팅을 선택적으로 레이저 제거하여 회로를 형성하는 단계를 추가로 포함할 수 있다.
또 다른 실시형태에서, 본 개시내용은 마이크로일렉트로닉스 패키지 어셈블리에 관한 것이다. 패키지 어셈블리는 플랜지, 제1 코팅, 절연체, 제2 코팅, 및 전도성 합금 프리폼을 포함한다. 플랜지는 상부 표면을 가지며, 여기서 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료이다. 제1 코팅은 상부 표면 상에 배치되며, 1 미크론 이하의 두께를 갖는다. 절연체는 다이를 부분적으로 둘러싸서 장착되며, 절연체는 하부 표면을 갖는다. 제2 코팅은 절연체의 하부 표면 상에 배치된다. 전도성 합금 프리폼은 절연체를 플랜지에 부착한다. 전도성 합금 프리폼은 제1 코팅 및 제2 코팅과 접촉한다.
또 다른 실시형태에서, 마이크로일렉트로닉스 패키지 어셈블리는 그 위에 절연체가 장착되어 있는 플랜지를 포함한다. 절연체는 상부 표면을 갖는다. 제1 코팅은 절연체의 상부 표면 상에 배치되며, 1 미크론 이하의 두께를 갖는다. 패키지 어셈블리는 하나 이상의 리드를 추가로 포함하며, 여기서 하나 이상의 리드 중 적어도 하나는 0.35 미크론 이하의 폭을 갖는다. 전도성 합금 프리폼은 하나 이상의 리드를 절연체에 부착한다. 전도성 합금 프리폼은 제1 코팅 및 하나 이상의 리드와 접촉한다.
또 다른 실시형태에서, 본 개시내용은 마이크로일렉트로닉스 패키지 어셈블리에 관한 것이다. 패키지 어셈블리는 플랜지, 리드 프레임, 및 커버를 포함한다. 플랜지는 절연체 및 그 위에 장착된 다이를 포함한다. 절연체는 다이를 부분적으로 둘러쌀 수 있다. 리드 프레임은 플랜지와 대향하는 절연체의 표면 상의 다이를 둘러싸는 복수의 리드를 포함한다. 커버는 다이용 캐비티를 형성하기 위한 액정 중합체를 포함한다. 커버는 비전도성 접착제에 의해 리드 프레임에 부착된다.
또 다른 실시형태에서, 마이크로일렉트로닉스 패키지 어셈블리는 플랜지, 제1 코팅, 절연체, 제2 코팅, 제1 전도성 합금 프리폼, 제3 코팅, 리드 프레임, 제2 전도성 합금 프리폼, 및 커버를 포함한다. 플랜지는 상부 표면을 가지며, 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료이다. 제1 코팅은 플랜지의 상부 표면 상에 배치되며, 1 미크론 이하의 두께를 갖는다. 절연체는 다이를 부분적으로 둘러싸서 장착하기 위한 것일 수 있다. 절연체는 플랜지와 대향하는 하부 표면 및 상부 표면을 갖는다. 제2 코팅은 절연체의 하부 표면 상에 배치되며, 1 미크론 이하의 두께를 갖는다. 제1 전도성 합금 프리폼은 절연체를 플랜지에 부착한다. 전도성 합금 프리폼은 제1 코팅 및 제2 코팅과 접촉한다. 제3 코팅은 절연체의 상부 표면의 일부분 상에 배치되며, 1 미크론 이하의 두께를 갖는다. 제3 코팅은 제2 코팅과 동일할 수 있다. 리드 프레임은 절연체의 상부 표면 상의 다이를 둘러싸도록 구성된 복수의 리드를 포함한다. 제2 전도성 합금 프리폼은 리드 프레임을 절연체에 부착한다. 제2 전도성 합금 프리폼은 제3 코팅 및 복수의 리드와 접촉한다. 커버는 다이용 캐비티를 형성하기 위한 액정 중합체를 포함한다. 커버는 비전도성 접착제에 의해 리드 프레임에 부착된다.
일 양태에서, 본 개시내용은 마이크로일렉트로닉스 패키지 어셈블리를 제조하는 공정에 관한 것이다. 공정은 플랜지 및 절연체의 대향 표면 상에 1 미크론 이하의 두께를 갖는 코팅을 증착하는 단계; 플랜지 및 절연체의 코팅된 표면 사이에 전도성 합금 프리폼을 위치시키는 단계; 및 850℃ 이상의 온도에서 전도성 합금 프리폼을 플랜지 및 절연체에 부착하는 단계를 포함한다. 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료이다.
다른 양태에서, 리드를 마이크로일렉트로닉스 패키지 어셈블리에 부착하는 공정은 절연체를 플랜지 상에 장착하는 단계; 코팅을 절연체의 상부 표면의 일부분 상에 1 미크론 이하의 두께로 증착하는 단계; 및 하나 이상의 리드가 0.35 미크론 이하의 좁은 폭을 가질 수 있도록 전도성 합금 프리폼을 사용하여 하나 이상의 리드를 코팅된 상부 표면에 직접 결합하는 단계를 포함한다. 플랜지와 대향하는 표면은 절연체의 상부 표면이다.
또 다른 양태에서, 본 개시내용은 마이크로일렉트로닉스 패키지 어셈블리를 커버링(covering)하는 공정에 관한 것이다. 공정은 절연체를 플랜지 상에 장착하는 단계; 플랜지와 대향하는 절연체의 표면 상에 다이를 둘러싸도록 구성된 복수의 리드를 포함하는 리드 프레임을 형성하는 단계; 및 액정 중합체 커버를 비전도성 접착제를 사용하여 상기 리드 프레임에 부착시킴으로써 다이용 캐비티를 형성하는 단계를 포함한다. 다이는 플랜지 또는 절연체에 장착될 수 있다.
또 다른 양태에서, 마이크로일렉트로닉스 패키지 어셈블리를 제조하는 공정은 플랜지 및 절연체의 대향 표면 상에 1 미크론 이하의 두께를 갖는 제1 코팅을 증착하는 단계를 포함한다. 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료이다. 공정은 플랜지의 코팅된 표면과 절연체 사이에 제1 전도성 합금 프리폼을 위치시키는 단계를 포함한다. 공정은 제2 코팅을 절연체의 상부 표면의 일부분 상에 1 미크론 이하의 두께로 증착하여 부분적으로 코팅된 상부 표면을 형성하는 단계, 하나 이상의 리드가 0.35 미크론 이하의 좁은 폭을 가질 수 있도록 제2 전도성 합금 프리폼을 사용하여 하나 이상의 리드를 부분적으로 코팅된 상부 표면에 직접 결합하는 단계, 및 850℃ 이상의 온도에서 제1 전도성 프리폼을 절연체 및 플랜지에 부착하고 제2 전도성 프리폼을 절연체 및 리드에 부착하는 단계를 추가로 포함한다. 공정은 액정 중합체를 포함하는 커버를 부착하여 다이용 캐비티를 형성하는 단계를 포함할 수 있다. 커버는 비전도성 접착제에 의해 리드 프레임에 부착된다.
일부 실시형태에서, 플랜지는 실온에서 140 내지 650 W/(mK) 범위의 열전도도 및 5.5 ppm/K 내지 17.5 ppm/K 범위의 CTE를 갖는 높은 열전도성 재료이다. 플랜지는 실온에서 140 내지 400 W/(mK) 범위의 열전도도 및 5.5 ppm/K 내지 17.5 ppm/K 범위의 CTE를 갖는 높은 열전도성 재료일 수 있다. 플랜지는 실온에서 500 내지 600 W/(mK) 범위의 열전도도 및 6.0 ppm/K 내지 10.5 ppm/K 범위의 CTE를 갖는 높은 열전도성 재료일 수 있다.
일부 실시형태에서, 플랜지는 다이아몬드 기반 복합체, Cu-CuMo-Cu(CPC), 구리 텅스텐(CuW), Cu-Mo-Cu(CMC), Cu, 또는 이들의 조합을 포함한다. 플랜지는 Cu-CuMo-Cu(CPC), 구리 텅스텐(CuW), Cu-Mo-Cu(CMC), Cu, 또는 이들의 조합을 포함할 수 있다. 플랜지는 구리 다이아몬드 복합체 또는 은 다이아몬드 복합체를 포함할 수 있다.
일부 실시형태에서, 제1 코팅 및 제2 코팅 중 적어도 하나는 티타늄, 구리, 이들의 합금, 또는 이들의 조합을 포함한다. 제1 코팅 및 제2 코팅 중 적어도 하나는 물리적 기상 증착(PVD: physical vapor deposition)을 통해 적용될 수 있다. 제1 코팅 및 제2 코팅에는 니켈이 없을 수 있다.
일부 실시형태에서, 제1 및 제2 전도성 합금 프리폼 중 적어도 하나는 솔더 합금이다. 제1 및 제2 전도성 합금 프리폼 중 적어도 하나는 은 구리(Ag-Cu) 합금 또는 금 주석(Au-Sn) 합금일 수 있다.
일부 실시형태에서, 절연체는 사파이어, 알루미나(Al2O3), 베릴리아(BeO), 질화알루미늄(AlN), 지르코니아 강화 알루미나(ZTA), 탄화규소(SiC), 마그네슘 규소 탄화물(Mg-SiC), 질화규소(Si3N4), 또는 이들의 조합을 포함한다. 절연체는 사파이어, 알루미나(Al2O3), 질화알루미늄(AlN), 또는 이들의 조합을 포함할 수 있다. 절연체는 96% 이상의 순도를 갖는 알루미나(Al2O3)일 수 있다. 절연체는 절연체의 두께를 관통하는 복수의 관통 홀을 포함할 수 있다. 이러한 복수의 관통 홀은 절연체의 주변 영역을 따라 패턴으로 구성될 수 있다. 절연체는 코팅된 하부 및 상부 표면 위에 니켈 플레이트를 추가로 포함할 수 있다. 니켈 플레이트는 1.0 내지 3.5 미크론의 두께를 가질 수 있다.
일부 실시형태에서, 하나 이상의 리드는 철, 니켈, 또는 이들의 조합의 합금을 포함한다. 하나 이상의 리드는 30 중량% 내지 80 중량%의 니켈(Ni) 및 잔량의 철(Fe)의 화학 조성을 갖는 합금을 포함할 수 있다. 하나 이상의 리드는 9.5 W/(mK) 내지 11.5 W/(mK) 범위의 열전도도를 가질 수 있다. 하나 이상의 리드 중 적어도 2개는 0.35 미크론 이하의 이격 거리(spacing distance)를 가질 수 있다.
일부 실시형태에서, 어셈블리는 다이용 캐비티를 형성하기 위한 커버를 추가로 포함한다. 커버는 알루미나(Al2O3), 질화알루미늄(AlN), 액정 중합체(LCP), 또는 이들의 조합일 수 있다. 커버는 밀봉을 제공하도록 구성된 비전도성 접착제를 포함할 수 있다.
일부 실시형태에서, 어셈블리는 질화갈륨(GaN), 갈륨 비소(GaAs), 규소(Si), 또는 이들의 조합과 같은 다이를 추가로 포함한다.
일부 양태에서, 공정은 물리적 기상 증착, 원자 증착, 또는 화학 증착을 포함하는 코팅을 증착하는 단계를 포함한다. 코팅을 증착하는 단계는 물리적 기상 증착을 포함할 수 있다. 코팅을 증착하는 단계는 2개 이상의 서브층을 증착하는 단계를 포함할 수 있다. 제1 서브층은 티타늄일 수 있으며, 제2 서브층은 구리일 수 있다. 제1 서브층은 총 코팅 두께의 15% 내지 35%일 수 있으며, 제2 서브층은 총 코팅 두께의 65% 내지 85%일 수 있다. 공정은 다이를 장착하는 단계를 추가로 포함할 수 있다. 다이를 장착하는 단계는 다이를 금 및 주석의 합금으로 용접하는 것을 포함할 수 있다.
개시되는 기술의 특성 및 이점에 대한 추가적인 이해는 명세서 및 도면의 나머지 부분을 참조함으로써 실현될 수 있다.
도 1은 본원의 실시형태에 따른 마이크로일렉트로닉스 패키지 어셈블리의 사시도를 도시한다.
도 2는 도 1의 마이크로일렉트로닉스 패키지 어셈블리의 분해도를 도시한다.
도 3은 도 1의 라인 "A"를 따라 절취한 마이크로일렉트로닉스 패키지 어셈블리의 단면도를 도시한다.
도 4는 도 1의 마이크로일렉트로닉스 패키지 어셈블리의 플랜지의 상부 표면의 사시도를 도시한다.
도 5는 도 1의 마이크로일렉트로닉스 패키지 어셈블리의 플랜지의 단면도를 도시한다.
도 6은 도 1의 마이크로일렉트로닉스 패키지 어셈블리의 절연체의 사시도를 도시한다.
도 7은 도 1의 마이크로일렉트로닉스 패키지 어셈블리의 절연체의 저면도를 도시한다.
도 8은 도 1의 마이크로일렉트로닉스 패키지 어셈블리의 절연체의 단면도를 도시한다.
도 9는 본원의 실시형태에 따른 절연체의 두께를 통한 관통 홀을 보여주는 절연체의 다른 실시형태의 부분 평면도를 도시한다.
도 10은 본원의 실시형태에 따른 관통 홀을 포함하는 도 9와 같은 절연체의 사시도를 도시한다.
도 11은 본원의 실시형태에 따른 플랜지를 절연체에 부착하기 위한 전도성 합금 프리폼의 사시도를 도시한다.
도 12는 본원의 실시형태에 따른 절연체를 리드에 부착하기 위한 전도성 합금 프리폼의 사시도를 도시한다.
도 13은 본원의 실시형태에 따른 복수의 리드를 포함하는 리드 프레임의 사시도를 도시한다.
도 14는 본원의 실시형태에 따른 절연체를 커버에 부착하기 위한 비전도성 접착제의 사시도를 도시한다.
도 15는 본원의 실시형태에 따른 마이크로일렉트로닉스 패키지 어셈블리용 커버의 사시도를 도시한다.
도 16은 본원의 실시형태에 따른 리드 프레임의 평면도를 도시한다.
도 17은 본원의 실시형태에 따른 관통 홀을 포함하는 다른 절연체의 사시도를 도시한다.
도 18은 본원의 실시형태에 따른 도 17의 절연체의 평면도를 도시한다.
도 19는 본원의 실시형태에 따른, 추가로 금속화되고 금속화에 의해 적어도 부분적으로 제거되어 회로를 형성한 도 17의 절연체의 사시도를 도시한다.
도 20은 본원의 실시형태에 따른 KOVAR® 링 프레임의 상부 사시도를 도시한다.
도 21은 본원의 실시형태에 따른 도 20의 KOVAR® 링 프레임의 하부 사시도를 도시한다.
도 22는 본원의 실시형태에 따른 마이크로일렉트로닉스 패키지 어셈블리의 사시도를 도시한다.
도 23은 본원의 실시형태에 따른, 도 22에서와 같이 마이크로일렉트로닉스 패키지 어셈블리를 덮고 있는 것으로 도시된 에칭 덮개의 하부 사시도를 도시한다.
도 24는 본원의 실시형태에 따른 공정 흐름도를 도시한다.
서론
본원에서 기술되는 다양한 실시형태에 따르면, 마이크로일렉트로닉스 패키지 어셈블리는 무엇보다도 통신 응용분야에 대한 무선 주파수(RF: radio frequency) 성능, 접착력(높은 전단 강도), 및 수율(열 특성 불일치로 인한 균열이 없음)에 대한 요구 사항을 충족하도록 생산된다. 5G 무선 증폭기는 > 3 GHz의 주파수에서 작동한다. 시골 지역에 위치한 고전력 기지국의 경우, GaN RF 전력 트랜지스터는 2 내지 10 GHz의 주파수에서 > 5 W를 제공해야 한다. 기술된 바와 같은 패키지 어셈블리를 사용하는 RF 성능은 최대 10 GHz의 주파수에서의 낮은 손실로 이러한 요구 사항을 충족한다. 본원의 이러한 공정은 생산 시간을 단축하고 RF 성능에 해로운 영향을 미치는 가스 방출을 줄이는데 상당한 개선을 제공한다. 가스 방출 성능을 개선함으로써, 본원에서 기술되는 어셈블리는 또한 더 적은 공극과 개선된 접착력을 갖게 되어 최대 200℃와 같은 극한 온도에서도 성능 범위가 확장된다.
오늘에 이르러, 본 발명자들은 박막 필름을 사용하여 플랜지를 코팅하여 반복되는 도금조 및 소결 사이클을 대체함으로써 신뢰성을 개선하고 플랜지에 더 높은 소산 재료를 사용할 수 있다는 사실을 발견하였다. 또한, 박막 필름은 반복되는 도금조 및 소결 사이클을 대체하여 절연체를 코팅함으로써 절연체에서 및 절연체와 기타 부품의 계면에서 유기 함유물을 제거하는 데에도 사용된다. 또한, 박막 필름 코팅은 절연체를 선택적으로 금속화하여 보다 정밀하게 제어할 수 있고, 리드의 폭을 좁힐 수 있으며, 또한 리드 사이의 간극 거리를 최소화하여 RF 성능을 향상시킬 수 있다. 본 발명자들은 또한 (금속화의) 레이저 제거를 사용하여 더 얇은 RF 라인을 제공함으로써 더 우수한 RF 성능을 구현할 수 있다는 사실도 발견하였다. 금-주석 합금을 사용하여 다이를 부착할 때와 마찬가지로 연납(soft solder)을 사용하면 납 결합이 더욱 향상된다. 또한, 패키지 어셈블리는 관통 홀을 관통하는 납땜(braze)을 사용하여 부착력을 강화하여 추가 또는 대체 결합 수단을 제공할 수도 있다. 본원에서 개시되는 패키지 어셈블리는 또한 열가소성 커버, 특히 총 누출 안전 패키징(gross leak safe packaging)을 위한 액정 중합체 커버와도 호환 가능하다. 본원에서 개시되는 패키지 어셈블리는 또한 KOVAR® 링 프레임 및 에칭 덮개와도 호환되어 밀봉된 미세 누출 방지 패키징을 위한 세라믹 커버를 제공한다. KOVAR®은 철-니켈-코발트 합금이다.
용어
이하의 설명에서는 명확성을 위해 특정 용어가 사용되지만, 이러한 용어는 단지 도면에 예시하기 위해 선택되는 실시형태의 특정 구조를 지칭하려는 의도일 뿐이며, 개시내용의 범위를 정의하거나 제한하려는 의도는 아니다. 아래의 도면 및 하기 설명에서, 유사한 숫자 지정은 유사한 기능을 갖는 구성요소를 지칭하는 것으로 이해되어야 한다.
본원에서 단수형은 문맥상 명백하게 달리 지시하지 않는 한 복수형을 포함한다.
명세서 및 청구범위에서 사용되는 용어 "~을 포함하는(comprising)"은 "~으로 이루어진(consisting of)" 및 "~으로 본질적으로 이루어진(consisting essentially of)" 실시형태를 포함할 수 있다. 본원에서 사용되는 용어 "포함하다(comprise)", "포함하다(include)", "갖는(having)", "갖는다(has)", "할 수 있다(can)", "함유하다(contain)" 및 이들의 변형은 명명된 성분/구성요소/단계의 존재를 필요로 하고 다른 성분/구성요소/단계의 존재를 허용하는 개방형 전환 문구, 용어 또는 단어로 간주된다. 그러나, 이러한 설명은 조성물, 물품 또는 공정이 열거된 성분/구성요소/단계로 "이루어진" 및 "본질적으로 이루어진" 것을 기술하는 것으로서, 단지 열거된 성분/구성요소/단계만이 그로 인해 발생할 수 있는 임의의 불순물과 함께 존재할 수 있으며, 다른 성분/구성요소/단계는 배제되는 것으로 해석되어야 한다.
본 출원의 명세서 및 청구범위에 기재된 수치 값은 동일한 수의 유효 숫자로 환산하였을 경우에도 동일한 수치 값 및 값을 결정하기 위해 본 출원에 기재된 유형의 종래의 측정 기법의 실험 오차보다 적은 수치로 명시된 값과 다른 수치 값을 포함하는 것으로 이해되어야 한다.
본원에서 개시되는 모든 범위는 언급된 종점을 포함하고 독립적으로 조합 가능하다(예를 들어, "2.3 ppm/K 내지 17.5 ppm/K"의 범위는 종점인 2.3 ppm/K 또는 17.5 ppm/K, 및 그들 사이의 모든 중간 값을 포함한다).
본원에서 기술되는 공정 단계는 온도를 지칭하며, 별도로 제공되지 않는 한, 이는 가열원(예를 들어, 로, 오븐)이 설정하는 온도가 아니라 언급되는 재료에 의해 달성되는 온도를 지칭한다. 용어 "실온"은 20℃ 내지 25℃(68℉ 내지 77℉)의 범위를 지칭한다.
마이크로일렉트로닉스 패키지 어셈블리
본 개시내용은 전술한 이점을 갖는 마이크로일렉트로닉스 패키지 어셈블리 및 이를 제조하는 공정에 관한 것이다. 마이크로일렉트로닉스 패키지 어셈블리의 일례가 도 1 및 도 2에 도시되어 있다. 패키지 어셈블리(100)는 플랜지(120), 절연체(150), 및 플랜지(120)와 절연체(150) 사이에 배치된 전도성 합금 프리폼(130)을 포함한다. 절연체(150)는 코팅(155)으로 적어도 부분적으로 코팅된 상부 표면(152)을 추가로 포함한다. 응용분야에 따라, 절연체(150)는 반도체 다이를 부분적으로 둘러쌀 수 있고/있거나 다이를 장착하기 위해 사용될 수 있다. 본 발명의 범위에 영향을 미치지 않는 한 다수의 다이가 채용될 수 있다는 것을 이해해야 한다. 도 2는 코팅(155)으로 코팅된 절연체 상부 표면(152)의 일부분 상에 중앙에 위치된 다이(195)를 도시한다. 다이(195)를 플랜지 상에 교대로 위치시키는 것을 포함하여, 다이를 둘러싸거나 이를 장착하기 위한 다른 구성이 고려된다. 또한, 패키지 어셈블리(100)는 전도성 합금 프리폼(130)(도 11에 도시됨) 및, 도 1 및 도 2에 도시된 바와 같이, 복수의 리드(172), 비전도성 접착제(180), 및 커버(190)를 갖는 리드 프레임(170)을 포함한다.
도 3은 도 1의 라인 "A"를 따라 절취한 패키지 어셈블리(100)의 단면도를 도시한다. 플랜지(120)는 코팅(125)을 포함한다. 플랜지의 상부 표면 상의 코팅(125)은 또한 본원에서는 제1 코팅으로도 지칭된다. 전도성 합금 프리폼(130)은 코팅(125)과 접촉한다. 절연체(150)는 코팅(145) 및 코팅(155)을 포함한다. 절연체의 하부 표면 상의 코팅(145)은 본원에서 제2 코팅으로 지칭된다. 절연체의 상부 표면 상의 코팅(155)은 본원에서 제3 코팅으로 지칭된다. 일부의 경우, 플랜지 및 절연체의 대향 표면 상의 코팅(125, 145)이 각각 제1 코팅으로 지칭될 수 있으며, 이러한 경우, 절연체의 상부 표면 상의 코팅(155)은 제2 코팅으로 지칭된다. 전도성 합금 프리폼(130)은 코팅(125)과 접촉하는 것 이외에도, 전도성 합금 프리폼(130)은 또한 코팅(145)과도 접촉한다. 코팅(155)은 단지 리드, 인터커넥트, 및/또는 다이가 부착될 위치에서만 절연체(150)의 상부 표면을 부분적으로 코팅하도록 선택적으로 적용된다. 대안적으로는, 코팅(155)을 절연체 상부 표면 전체에 적용한 다음, 이어서 리드, 인터커넥트, 및/또는 다이가 위치할 위치에서 레이저를 통해 선택적으로 제거할 수 있다. 리드 및/또는 인터커넥트(172)는 코팅(155)과 접촉한다. 비전도성 접착제(180)는 도시된 바와 같이 리드(172)와 접촉하며, 코팅(155)이 선택적으로 적용됨으로 인하여 코팅(155)이 없는 경우에는 라인 "A"에서 이격된 부분에서 절연체(150)와 접촉한다. 커버(190)는 비전도성 접착제(180)와 접촉하고 또한 다이(195)가 내부에 위치하는 캐비티(185)를 한정한다. 다이(195)는 패키지 어셈블리(100)에 부착될 수 있다.
플랜지(120)는, 도 4의 사시도에 도시된 바와 같이, 패키징을 마이크로일렉트로닉스 애플리케이션에 부착하기 위한 관통 홀(115)을 가질 수 있다. 홀(115)은 특별히 제한되지 않으며, 슬롯 또는 홈이 플랜지 내에 형성될 수 있는 것으로 이해되어야 한다. 홀, 슬롯, 또는 홈은 플랜지를 기판 또는 히트 싱크 베이스(heat sink base)에 장착하는 데 사용될 수 있다. 일 실시형태에서, 홀, 슬롯, 또는 홈은 에칭, 밀링, 연삭, 스탬핑, 또는 기타 적합한 방법에 의해 형성된다. 도 4의 플랜지(120)의 단면도인 도 5에 도시된 바와 같이, 코팅(125), 바람직하게는 박막 코팅(tC)이 플랜지(120)의 상부 표면(122) 상에 배치된다. 또 다른 코팅(미도시)이 플랜지(120)의 하부 표면, 즉 대향 표면(122)에 적용될 수 있다. 플랜지의 두께(t F )는 상부 표면(122)과 하부 표면(118) 사이에서 정의된다.
절연체(150)가 도 6 내지 도 8에 도시되어 있다. 도 8은 도 6의 라인 "A"를 따라 절취한 단면을 도시한다. 일 실시형태에서, 코팅(145), 바람직하게는 박막 코팅(tC)이 도 7 및 도 8에 도시된 바와 같이 절연체(150)의 전체 하부 표면(148) 위에 배치된다. 절연체(150)의 하부 표면(148)을 상부 표면(152)에 연결하는 복수의 외면(146)에는 코팅이 적용되지 않는다. 절연체(150)는 부분적으로 금속화된다. 일 실시형태에서, 코팅(155)은 절연체(150)의 상부 표면(152)의 일부에 선택적으로 적용된다. 코팅(155)을 갖는 부분은 리드, 인터커넥트, 및/또는 다이의 후속 부착을 위한 것이다.
절연체의 두께(t I )는 상부 표면(152)과 하부 표면(148) 사이에서 정의된다. 일부 실시형태에서, 절연체는 도 9에서 절연체(250)의 부분 평면도에 도시된 바와 같이 두께를 관통하는 복수의 관통 홀(154)을 포함할 수 있다. 관통 홀(비아라고도 함)은 절연체(250)의 주변 영역(255)을 따라 패턴으로 구성될 수 있다. 애플리케이션 및 다이에 따라, 관통 홀(154)은 RF 신호를 향상시키기 위해 절연체에 드릴링될 수 있다. 관통 홀(154)은 0.01 mm 내지 0.7 mm 범위, 예를 들어, 0.10 mm 내지 0.7 mm, 0.10 mm 내지 0.25 mm, 또는 0.15 mm 내지 0.2 mm 범위의 직경을 가질 수 있다. 바람직한 실시형태에서, 관통 홀은 직경이 0.15 mm ± 10%이다. 절연체의 어느 한 표면에 적용된 코팅은 홀의 성능에 부정적인 영향을 미치지 않는다.
도 10은 도 9에 부분적으로 도시된 세라믹 절연체(250)의 사시도를 도시한다. 절연체(250)는 개구부(205)를 갖는다. 개구부(205)는 중앙의 빈 공간이며, 따라서 절연체는 또한 세라믹 링으로 지칭될 수도 있다. 절연체(250)는 절연체의 두께를 관통하는 복수의 관통 홀(154)을 포함한다. 관통 홀은 또한 비아로 지칭될 수도 있다. 도 10에서, 비아(154)는 크기가 작기 때문에 십자형으로 표시되어 있지만, 이들은 직경을 갖는 원형 관통 홀이다. 도 10에 도시된 실시형태에서, 관통 홀(154)의 직경은 0.15 mm이다. 절연체(250)는, 예를 들어, Al2O3일 수 있으며, RF 파동이 이동할 수 있도록 구조의 설계에 따라 50개 내지 300개의 비아를 포함할 수 있다. 도시된 예의 경우, 146개의 관통 홀이 있으며, 절연체(250)는 중앙에 11.7 mm x 13.5 mm 크기의 개구부(205) 또는 빈 공간을 가지고 있다. 관통 홀 또는 비아는 결합을 향상시키기 위해 활용될 수 있다. 후속 브레이징에서, 땜납 금속은 관통 홀을 관통하여 절연체와 절연체(250)가 인터페이스하는 프리폼 및/또는 플랜지와의 더 우수한 결합을 제공한다.
패키지 어셈블리(100)의 추가의 구성요소가 도 11 내지 도 15에 개별적으로 도시되어 있다. 도 11은 플랜지를 절연체에 부착하기 위한 전도성 합금 프리폼(130)의 사시도를 도시한다. 프리폼(130)은 플랜지 및/또는 절연체에 대한 결합을 강화하기 위해 Ni 도금될 수 있다. 리드 프레임(130)은 또한 본원에서 제1 전도성 합금 프리폼으로도 지칭된다. 도 12는 절연체를 리드에 부착하기 위한 또 다른 전도성 합금 프리폼(160)의 사시도를 도시한다. 프레임(160)은 또한 본원에서 제2 전도성 합금 프리폼으로도 지칭된다. 도 13은 복수의 리드(172)를 포함하는 리드 프레임(170)의 사시도를 도시한다. 도 14는 절연체를 커버에 부착하기 위한 비전도성 접착제(180)의 사시도를 도시한다. 도 15는 마이크로일렉트로닉스 패키지 어셈블리를 덮고, 보호하고, 밀봉하는 커버(190)의 사시도를 도시한다. 커버는 도시된 바와 같이 LCP일 수 있다. 대안적으로, 세라믹 커버가 사용될 수도 있다(도 23에 도시됨).
도 16은 본원의 실시형태에 따른 또 다른 리드 프레임(270)의 평면도를 도시한다. 리드 프레임은 약 2 mil 두께의 합금 시트, 예를 들어 니켈-철 합금 시트로부터 절단될 수 있다. 시트는 에칭되어 보이드 영역(205)을 생성한다. 이러한 설계는 최적의 성능을 위해 RF 라인과 접지가 이격되도록 배치할 수 있다. 도 16에 도시된 예에서, RF 라인은 0.012"(0.31 mm)의 폭(wRF)을 가지며, 접지는 0.020"(0.51 mm)의 폭(wground)을 갖는다.
다른 패키지 어셈블리 구성이 고려되며, 본원의 예는 제한적인 것으로 간주되어서는 안 된다. 예를 들어, 마이크로일렉트로닉스 패키지 어셈블리에 대한 또 다른 구성이 도 17 내지 도 23에 도시되어 있다.
도 17은 또 다른 세라믹 절연체(350)의 사시도를 도시한다. 절연체(350)는 절연체 하부 표면 상의 코팅(345) 및 절연체 상부 표면 상의 코팅(355)을 포함한다(절연체 코팅(145 및 155)에 대해 전술한 바과 유사함). 절연체는 관통 홀 또는 비아(354)를 포함한다. 절연체는 (후속 다이 배치에 다이를 수용하기 위해) 개구부(305)를 가질 수 있다. 대안적인 실시형태에서, 절연체는 절연체의 상부 표면의 평면 위에 페데스탈(pedestal)을 제공하기 위한 심(shim) 및/또는 라이저를 수용하도록 하나 이상의 개구부를 가질 수 있다. 심 및/또는 라이저는 CuW 또는 다른 적합한 재료, 예를 들어 Cu-CuMo-Cu, Cu-Mo-Cu, Cu, 또는 이들의 조합일 수 있다. 다이는 개구부 내부에 위치하거나 페데스탈 위에 위치할 수 있다.
관통 홀(354)은 절연체 하부 표면과 인터페이싱하는 구성요소(예를 들어, 플랜지 및/또는 프리폼)에 대한 결합을 향상시키기 위해 전술한 바와 같이 납땜으로 관통될 수 있다.
도 18은 도 17의 절연체의 평면도를 도시한 것으로, 여기서 절연체의 상부 표면은 코팅(345 및 355)(코팅(145 및 155)에 대해 전술한 바와 같음)으로 증착되어 있다. 이러한 코팅은 티타늄 및/또는 구리의 하나 이상의 증착 층을 포함할 수 있으며, 금 및/또는 니켈의 증착 층을 추가로 포함할 수 있다. 금속화의 상부 층(452)은 금이므로, 절연체(450)의 상부 표면은 회로 형성을 위해 금속화 층을 레이저 제거하기 전에 금으로 완전히 코팅된다.
도 19는 추가 처리한 후의 도 17 및 도 18의 절연체의 사시도를 도시한다. 금을 포함하는 도 18과 같은 금속화는 도 19에 도시된 바와 같은 RF 리드를 포함하는 회로를 형성하기 위해 적어도 부분적으로 제거된다. RF 세라믹 리드는 치수가 매우 미세(좁은 wRF)하며, 따라서 고온 열 응용분야에 적합하다. 이러한 예에서, Al2O3일 수 있는 절연체는 비아 홀이 레이저에 의해 형성된 후에 금속화된다. 이와 같이, 절연체의 상부 및 하부 표면은 모두 비아(관통 홀)의 내벽과 마찬가지로 금속화되어 땜납 재료가 침투하여 다른 구성요소와의 결합을 향상시킬 수 있다.
미세한 누출로부터 안전하고 완전히 밀봉된 패키지 어셈블리를 제공하기 위해, 도 20(평면도)에 도시된 바와 같은 KOVAR® 링 프레임(480)이 본원의 실시형태에 따른 패키지 어셈블리와 함께 사용될 수 있다. 도 21은 도 20의 KOVAR® 링 프레임(480)의 하부 사시도를 도시한다. 링 프레임(480)은 측면 주위의 Au-Sn 솔기 밀봉을 사용하여 밀봉될 수 있고/있거나 덮개(490)로 밀봉될 수 있다. 도 22는 본원에서 기술되는 바와 같은 플랜지(420), 절연체(450), 링(480), 및 덮개(490)를 갖는 마이크로일렉트로닉스 패키지 어셈블리(400)의 사시도를 도시한다. 도 23에 하부 사시도가 도시된 에칭 덮개(490)가 도 22에 도시된 마이크로일렉트로닉스 패키지 어셈블리(400)와 함께 사용될 수 있다. KOVAR® 링 프레임(480) 및 에칭 덮개(490)는 Ni/Au 도금된다. 일부 경우에, 산화의 영향을 줄이기 위해 Ni/Au/Ni/Au와 같은 다중 층이 형성된다. 다른 경우에는, 팔라듐 도금이 Ni/Au 도금과 함께 사용되거나 또는 그 대신에 사용된다. 패키지 어셈블리는 다이 없이 고객에게 제공될 수 있으므로, 절연체 개구부(305) 내에서의 다이의 배치(도 19에서와 같이)가 별도로 수행된다.
재료
패키징 어셈블리의 구성요소의 재료 선택 시에 고려해야 할 중요한 특성은, 예를 들어, 다른 많은 것들 중에서도, 열전도도, 열팽창계수(CTE), 방열 특성 및 유전 특성뿐만 아니라 기계적 특성을 포함한다. 구성요소 사이의 CTE 일치는 기계적 무결성을 위해, 예를 들어, 플랜지 및/또는 세라믹의 균열에 대한 가능성을 최소화하거나 제거하는 데 특히 중요하다.
플랜지는 열을 효율적으로 발산하는 열 확산 재료이다. 플랜지는 다이의 온도를 최대 작동 온도 아래로 유지하도록 구성되며, 일부 RF 애플리케이션의 경우 최대 작동 온도는 200℃ 이하일 수 있다. 플랜지에 적합한 방열 재료는 비자성 또는 비철계일 수 있다. 플랜지(120)는 실온에서 140 내지 2000 W/(mK), 예를 들어, 140 내지 600 W/(mK) 또는 175 내지 550 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K, 예를 들어, 2.3 ppm/K 내지 14.4 ppm/K 또는 4.6 ppm/K 내지 14.4 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료이다. 바람직한 실시형태에서, 플랜지 재료는 실온에서 140 내지 650 W/(mK) 범위의 열전도도 및 5.5 ppm/K 내지 17.5 ppm/K 범위의 CTE를 가질 수 있다. 적합한 플랜지 재료의 예는 다이아몬드 기반 복합체, Cu-CuMo-Cu(CPC), 구리 텅스텐(CuW), Cu-Mo-Cu(CMC), Cu, 또는 이들의 조합을 포함한다.
특정 양태에서, 플랜지는 실온에서 140 내지 400 W/(mK) 범위의 열전도도 및 5.5 ppm/K 내지 17.5 ppm/K 범위의 CTE를 갖는 높은 열전도성 재료이다. 적합한 예시적인 플랜지 재료는 Cu-CuMo-Cu(CPC), 구리 텅스텐(CuW), Cu-Mo-Cu(CMC), Cu, 또는 이들의 조합을 포함한다. 이러한 예는 플랜지 재료로 라미네이트를 포함할 수 있다.
다른 양태에서, 플랜지 고열전도도 재료는 실온에서 500 내지 600 W/(mK) 범위의 열전도도 및 6.0 ppm/K 내지 10.5 ppm/K 범위의 CTE를 갖는다. 적합한 예시적인 플랜지 재료는 DC60 또는 DC70과 같은 구리 다이아몬드 복합체, 또는 AD90과 같은 은 다이아몬드 복합체를 포함한다. 다이아몬드 복합체는 예를 들어 A.L.M.T. Corp. 또는 Sumitomo Electric Group으로부터 입수 가능하다. 일 실시형태에서, 플랜지는 절연체 재료와 실질적으로 유사한 CTE를 갖는 재료로 제조되는 것이 바람직하다.
플랜지 상부 표면(122)과 플랜지 베이스 표면(118) 사이에서 정의되는 플랜지 두께는 두께(tF)이다. 플랜지 두께(tF)는 0.5 mm 내지 5.0 mm, 예를 들어, 1.0 mm 내지 3.0 mm, 또는 1.5 mm 내지 2.5 mm의 범위이다.
구체적으로, 본 발명자들은 아래에서 기술되는 바와 같은 박막 필름 코팅이 다이아몬드 복합 플랜지 재료에 더 적합하다는 사실을 발견하였다. 본원에서 기술되는 공정은 특히 다이아몬드 복합체와 호환되며, 반복되는 도금조 및 소결 사이클이 갖고 있는 단점을 극복한다. 따라서, 일 실시형태에서, 코팅(125, 145 및/또는 155)의 박막 필름은 본원에서 개시되는 패키지 어셈블리에 많은 이점을 제공하는데 유용하다.
다시 도 3을 참조하여 보면, 코팅(125, 145 및 155)(플랜지(120)의 상부 표면 상의 제1 코팅(125), 절연체(150)의 하부 표면 상의 제2 코팅(145), 및 절연체(150)의 상부 표면 상의 제3 코팅(155))은 각각 티타늄, 구리, 또는 이들의 조합의 박막 필름을 포함할 수 있다. 바람직하게는, 박막 코팅은 제어되고 실질적으로 균일한 두께를 생성하는 방식으로 적용한다. 코팅(125, 145, 155)에 대한 코팅의 두께(tC)는 1 미크론 이하일 수 있다. 예를 들어, 두께(tC)는 0.1 μm 내지 1.0 μm, 예를 들어, 0.4 μm 내지 1.0 μm, 0.5 μm 내지 1.0 μm, 0.6 μm 내지 1.0 μm, 또는 0.7 μm 내지 0.9 μm일 수 있다. 하한의 관점에서, 두께(tC)는 0.1 μm 초과, 예를 들어, 0.2 μm 초과, 0.3 μm 초과, 0.4 μm 초과, 0.5 μm 초과, 0.6 μm 초과, 0.7 μm 초과, 또는 0.8 μm 초과일 수 있다. 전도성 합금 프리폼과의 접착을 위해서는 박막 필름 코팅을 위한 충분한 양의 재료가 필요하며, 두께가 너무 얇은 경우 접착 강도가 감소될 수 있다. 상한의 관점에서, 두께(tC)는 1.0 μm 미만, 예를 들어, 0.9 μm 미만, 0.8 μm 미만, 0.7 μm 미만, 또는 0.6 μm 미만일 수 있다. 본원에서 기술되는 공정은 박막 코팅에 충분한 양의 재료를 제공하며, 코팅이 너무 두꺼우면 감소된 생산 시간을 초래하여 공정이 비효율적일 수 있다. 따라서, 바람직한 실시형태에서, 두께(tC)는 0.5 μm 내지 1.0 μm이다. 일 실시형태에서, 두께(tC)는 약 0.8 μm ± 10%이다. 절연체(350)에 대해 도 17(또한 도 22에 도시된 실시형태 참조)에 도시된 바와 같은 절연체 코팅(345 및 355), 뿐만 아니라 플랜지 코팅(325)(도시되지 않음)도 또한 전술한 바와 같은 두께(tC)를 갖는다.
일부 실시형태에서, 본원에서 기술되는 임의의 코팅(125, 145, 및 155(또한 325, 345, 및 355))은 각각 2개 이상의 서브층을 포함할 수 있으며, 여기서 서브층의 총 두께도 또한 1 미크론 이하, 예를 들어, 서브층의 총 두께는 두께(tC)와 같다. 예를 들어, 0.05 μm 내지 0.35 μm의 두께, 또는 그 사이에서 0.05 μm씩 임의로 증가하는 두께를 갖는 티타늄의 제1 서브층이 적용되고, 구리의 제2 서브층이 제1 서브층 위에 적용된다. 구리 서브층은 0.45 μm 내지 0.75 μm, 또는 그 사이에서 0.05 μm씩 증가하는 두께를 갖는다. 제1 서브층 및 제2 서브층의 총 두께는 1 미크론 이하이다. 바람직한 실시형태에서, 티타늄 제1 서브층은 0.12 μm 내지 0.28 μm이고, 구리 제2 서브층은 0.52 μm 내지 0.68 μm이다. 일 실시형태에서, 티타늄 제1 서브층은 약 0.2 μm ± 10%이고, 구리 제2 서브층은 약 0.6 μm ± 10%이다. 임의의 또는 모든 코팅(125, 145, 및 155)(또한 325, 345, 및 355)은 물리적 기상 증착(PVD), 원자 증착, 화학 증착, 또는 다른 적합한 스퍼터링 기술을 통해 적용될 수 있다. 특정 양태에서, 플랜지 및 절연체에 대한 제1, 제2 및 제3 코팅(예를 들어, 각각 125, 145, 155 또는 325, 345, 355)은 PVD에 의해 증착된다. 일 실시형태에서, 코팅(125, 145, 및 155)에는 니켈이 없다. 다른 실시형태에서, 코팅(325, 345, 및 355)에는 니켈이 없다.
선택적으로, 코팅(125, 145, 및 155)은 그 위에 니켈 도금을 추가로 포함할 수 있다. 코팅(125, 145, 및 155) 위의 니켈 도금의 두께는 1.0 미크론 내지 5.0 미크론, 예를 들어, 1.0 μm 내지 4.0 μm, 1.0 μm 내지 3.5 μm, 또는 1.5 μm 내지 3.0 μm일 수 있다. 하한의 관점에서, 니켈 도금 두께는 1.0 μm 초과, 예를 들어, 1.5 μm 초과일 수 있다. 상한의 관점에서, 니켈 도금 두께는 5.0 μm 미만, 예를 들어, 4.5 μm 미만, 4.0 μm 미만, 또는 3.5 μm 미만일 수 있다. 바람직한 실시형태에서, 니켈 도금 두께는 약 1.5 μm 내지 약 3.0 μm의 양으로 포함된다.
절연체(150)를 플랜지(120)에 부착하기 위한 전도성 합금 프리폼(130)은 코팅(125, 145)과 접촉한다. 일 실시형태에서, 프리폼(130)은 니켈 도금된다. 프리폼 상의 Ni 도금은 산화를 감소시킴으로써 리드 결합 강도를 향상시킨다. 전도성 합금 프리폼(130) 상의 니켈 도금의 두께는 전술한 바와 같다. 복수의 리드(172)를 포함하는 리드 프레임(170)을 절연체(150)에 부착하기 위한 전도성 합금 프리폼(160)은 코팅(155)과 접촉한다. 전도성 합금 프리폼(130 및 160) 중 적어도 하나는 솔더 합금이다. 일부 실시형태에서, 전도성 합금 프리폼(130 및 160) 중 적어도 하나는 은 구리(Ag-Cu) 합금 또는 금 주석(Au-Sn) 합금이다. 일부 실시형태에서, 프리폼(130)은 Alloy 42와 같은 철/니켈 합금이고, 리드 프레임(170)은 Ag72Cu28과 같은 은/구리 합금이다.
일부 실시형태에서, 제1 및 제2 전도성 합금 프리폼(130, 160) 중 적어도 하나는 50 내지 90% 은 및 10 내지 50% 구리, 예를 들어 60 내지 80% 은 및 20 내지 40% 구리 또는 70 내지 80% 은 및 20 내지 30% 구리의 화학 조성을 갖는 합금이다. 제1 및 제2 전도성 합금 프리폼(130, 160)은 0.01 내지 0.10 밀리미터, 예를 들어 0.1 내지 5 mm 범위의 두께를 가질 수 있다. 전도성 합금 프리폼의 두께는 0.01 mm 내지 0.10 mm, 예를 들어, 0.01 mm 내지 0.08 mm, 0.01 mm 내지 0.05 mm, 0.01 mm 내지 0.04 mm, 또는 0.015 mm 내지 0.035 mm일 수 있다. 하한의 관점에서, 전도성 합금 프리폼의 두께는 0.01 mm 초과, 예를 들어, 0.015 mm 초과, 또는 0.02 mm 초과일 수 있다. 상한의 관점에서, 전도성 합금 프리폼의 두께는 0.10 mm 미만, 예를 들어, 0.08 mm 미만, 0.06 mm 미만, 또는 0.04 mm 미만일 수 있다. 바람직한 실시형태에서, 전도성 합금 프리폼의 두께는 약 0.025 mm ± 10%의 양으로 포함된다.
절연체는 비전도성인 유전 재료를 제공한다. 특정 양태에서, 절연체 재료는 실온에서 1 내지 200 W/(mK) 범위의 열전도도 및 4.5 ppm/K 내지 11.5 ppm/K 범위의 CTE를 갖는다. 적합한 예시적인 절연체 재료는 사파이어, 알루미나(Al2O3), 베릴리아(BeO), 질화알루미늄(AlN), 지르코니아 강화 알루미나(ZTA), 탄화규소(SiC), 마그네슘 규소 탄화물(Mg-SiC), 질화규소(Si3N4), 세라믹, 또는 이들의 조합을 포함한다. 일부 실시형태에서, 절연체는 사파이어, 알루미나, 질화알루미늄, 또는 이들의 조합을 포함한다. 바람직한 실시형태에서, 절연체는 96% 이상의 순도를 갖는 알루미나이다.
절연체 상부 표면(152)과 절연체 하부 표면(148) 사이에서 정의되는 절연체 두께는 두께(tI)이다. 절연체 두께(tI)는 0.05 mm 내지 1 mm, 예를 들어, 0.1 mm 내지 0.5 mm이다.
상부 표면(152) 상에 코팅(155)을 갖는 절연체는 그 위에 금-주석(Au-Sn) 합금과 같은 도금을 추가로 가질 수 있다. 이러한 도금은 도 2 및 도 3에 도시된 바와 같이 다이(195)를 장착하는데 특히 적합하다. 다이(195)는 본원에서 기술되는 실시형태에 의해 특별히 제한되지 않으며, 일부 실시형태에서 다이(195)는 GaN, GaAs, Si, 또는 다른 적합한 반도체 재료일 수 있다. 본원의 마이크로일렉트로닉스 어셈블리 패키지는 다이 자체를 포함하지 않을 수 있으며, 이는 소비자에 의해 추후에 배치될 수 있다.
도 12는 복수의 리드(172)를 갖는 리드 프레임(170)을 도시한다. 리드 프레임은 크기에 맞게 에칭될 수 있다. 복수의 리드(172)는 철, 니켈, 또는 이들의 조합의 합금을 포함한다. 적합한 합금은 철/니켈, 예를 들어 Alloy 42 및/또는 Alloy 52이다. 복수의 리드(172)는 30 내지 80 중량%, 예를 들어, 35 내지 80 중량%의 니켈, 1 중량% 미만의 미량의 구리, 망간, 크롬, 알루미늄, 규소, 및/또는 몰리브덴, 잔량의 철을 갖는 니켈-철 합금을 포함할 수 있다. 바람직한 실시형태에서, 복수의 리드는 39 내지 43% 니켈(Ni), 0 내지 2% 망간(Mn), 및 잔량의 철(Fe)의 화학 조성을 갖는 합금을 포함한다.
복수의 리드는 9.5 W/(mK) 내지 11.5 W/(mK), 예를 들어, 9.5 W/(mK) 내지 11 W/(mK) 또는 10 W/(mK) 내지 10.5 W/(mK) 범위의 열전도도를 가질 수 있다. 복수의 리드는 5.0 ppm/K 내지 9.0 ppm/K, 5.5 ppm/K 내지 9.0 ppm/K 또는 6.0 ppm/K 내지 9.0 ppm/K 범위의 CTE를 가질 수 있다.
하나 이상의 리드(172)는 0.35 미크론 이하, 예를 들어, 0.30 미크론 이하 또는 0.25 미크론 이하의 폭(wL)을 가질 수 있다. 일부 실시형태에서, 하나 이상의 리드 중 적어도 2개는 0.35 미크론 이하, 예를 들어, 0.30 미크론 이하 또는 0.25 미크론 이하의 이격 거리(dL)를 갖는다. 리드 폭(wL) 및 이격 거리(dL)가 도 9에 도시되어 있다.
도 15에서와 같은 커버(190), 또는 도 22 및 도 23에서와 같은 에칭 덮개 또는 커버(490)는 알루미나(Al2O3), 질화알루미늄(AlN), 액정 중합체(LCP), 또는 이들의 조합을 포함할 수 있다. LCP 커버는 중합체 특성을 유지하는 동시에 더 높은 열을 견딜 수 있는 유리 비드 보강재를 포함하는 열가소성 성형 가능한 중합체이다. LCP는 15% 내지 50%의 미립자, 예를 들어 유리 섬유, 유리 비드, 및/또는 무기 충전제, 0 내지 2%의 기타 첨가제, 및 잔량의 방향족 액정 중합체를 포함할 수 있다. 기타 첨가제는 예를 들어 2% 미만, 예를 들어 1.5% 미만, 또는 1.0% 미만의 카본 블랙을 포함할 수 있다. LCP 커버는 일부 세라믹 커버에서 나타나는 바와 같이 미세 균열/고장 없이 마이크로일렉트로닉스 패키지 어셈블리의 작동 온도에서 잘 작동한다. 바람직한 실시형태에서, 커버는 LCP이다. LCP는 Polyplastics Co., Ltd.의 Laperos® E471i와 같이 입수 가능하다. 일 실시형태에서, LCP는 63% 이상의 방향족 액정 중합체, 35% 유리 섬유/무기 충전제, 1% 미만의 카본 블랙 및 1% 미만의 다른 것을 포함한다. 일부 실시형태에서, 커버(190)(및/또는 490)는 미세 누출에 안전한 기밀 밀봉을 제공하도록 구성된 철-니켈-코발트 합금 에칭을 포함한다. 적합한 철-니켈-코발트 합금 에칭은 KOVAR®을 포함한다. 다른 실시형태에서, 커버는 에폭시와 같은 비전도성 접착제를 포함하며, 이는 총 누출에 안전한 밀봉을 제공하도록 구성된다. 커버(190)는 3 ppm/K 내지 10 ppm/K 범위의 CTE 및 0.2 mm 내지 10 mm, 예를 들어 0.5 mm 내지 5 mm, 또는 1 mm 내지 3 mm 범위의 커버 두께를 갖는다.
공정
재료 선택 고려 사항 이외에도, 고주파 RF 성능 및 우수한 접착력을 갖춘 마이크로일렉트로닉스 패키지 어셈블리를 제공하기 위해서는 다른 공정 고려 사항도 중요하다. 구체적으로, 본원에서 개시되는 코팅을 형성하는 공정은 유기물을 유리하게 제거한다. 전술한 바와 같이, 바람직하지 않게 도입된 유기물은 보이드와 같은 특징의 형성을 초래한다. 이러한 특징은 RF 성능, 접착력 및 시어 강도에 해로운 영향을 미친다.
구체적으로, 전술한 코팅(125, 145, 및 155)은 유리하게는 물리적 기상 증착, 원자 증착 또는 화학 증착과 같은 증착에 의해 적용된다. 물리적 기상 증착(PVD)는 박막 필름 및 표면 코팅 제조에 널리 사용되는 기술이며, 다양한 진공 증착 방법을 지칭할 수 있다. 스퍼터링 및/또는 증발은 타겟으로부터 공급되는 코팅 재료의 원자, 분자 또는 이온 형태의 증기를 생성한다. 그런 다음, 이러한 원자는 플랜지 또는 절연체와 같은 기판 표면으로 이동하고 증착되어 박막 코팅이 생성된다. 일 실시형태에서, PVD는 플랜지 및/또는 절연체 위에 박막 필름 코팅을 형성하는 데 사용된다.
PVD와 같은 증착은 종래의 니켈 도금 및 소결 사이클을 대체하여 플랜지와 절연체 표면에 코팅을 제공한다. 종래의 니켈 도금 및 소결 사이클에서는 도금 중에 수소를 포획하는 니켈과 같은 가스 방출 및 유기물이 플랜지 및 절연체 표면에 포획된 다음 후속 소결(들) 중에 공극을 형성한다. PVD 공정은 진공 상태에서 수행되며 유기물이 도입되지 않는다. 따라서, 플랜지 및 절연체 상의 PVD 박막 필름 코팅으로 처리된 생성된 패키지 어셈블리는 포획된 가스 및 공극 형성을 초래하는 유기물이 실질적으로 없다. 따라서, 통상적으로 종래의 소결 사이클 동안 연소되어 공극을 생성하는 유해한 포획된 유기물은 PVD에서는 존재하지 않으며, 본원에서 개시되는 패키지 어셈블리는 플랜지 및 절연체의 표면 및/또는 코팅, 예를 들어 플랜지 및 절연체의 각각의 표면에서 계면을 형성하는 코팅(125, 145, 155) 사이의 계면에 실질적으로 공극이 없다.
본원에서 마이크로일렉트로닉스 패키지 어셈블리를 제조하는 공정은 PVD를 통해 적용되는 코팅이 1 미크론 이하의 두께를 갖는 것을 포함하며, 그의 두께, 예를 들어 코팅(125, 145, 155)의 두께는 전술한 바와 같다. 코팅, 예를 들어, 코팅(125, 145, 155)은 1,000 g 내지 5,000 g의 테스트에서 종래의 도금/소결 반복 사이클에 의해 제공되는 코팅과 비교하여 개선된 전단 강도를 생성하는 접착력을 제공한다.
마이크로일렉트로닉스 패키지 어셈블리를 제조하는 다양한 공정이 본원에서 개시된다.
마이크로일렉트로닉스 패키지 어셈블리를 제조하는 공정은 플랜지 위에 코팅을 증착하는 단계를 포함하며, 여기서 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료이다. 플랜지는 Cu-CuMo-Cu(CPC), 구리 텅스텐(CuW), Cu-Mo-Cu(CMC), Cu, 또는 이들의 조합일 수 있다. 일부 실시형태에서, 플랜지는 CPC이다.
본원에서 기술되는 플랜지(120)(및 420에 대해서도 유사함)와 같은 플랜지는 도 5에 도시된 바와 같이 상부 표면(122)을 포함한다. 공정은 코팅이 1 미크론 이하의 두께를 갖도록 플랜지의 상부 표면 상에 코팅을 증착하는 단계를 포함한다. 플랜지를 코팅하는 단계는 하나 이상의 서브층, 다시 말해, 제1 서브층, 예를 들어, 티타늄, 및 제2 서브층, 예를 들어, 구리를 포함할 수 있다. 플랜지 위에 코팅을 증착하는 단계는 전술한 바와 같은 증착 기법, 예를 들어 PVD를 포함할 수 있다. 일부 실시형태에서, 공정은 플랜지 상부 표면 상에, 예를 들어, 전체 플랜지 (상부 표면) 코팅 두께의 15% 내지 35%인 티타늄의 제1 서브층, 및 티타늄의 제1 서브층의 상부 상에, 예를 들어, 전체 플랜지 (상부 표면) 코팅 두께의 65% 내지 85%인 구리의 제2 서브층을 갖는 코팅(즉, 제1 코팅(125 또는 325))을 증착하는 단계를 포함한다. 일 실시형태에서, 제1 코팅을 증착하는 단계는 2개(또는 그 이상)의 서브층을 증착하는 단계를 포함한다: 티타늄의 제1 서브층은 총 코팅 두께의 15% 내지 35%이며, 구리의 제2 서브층은 총 코팅 두께의 65% 내지 85%이다. 예를 들어, 코팅(예를 들어, 제1 코팅(125 또는 325))은 플랜지 코팅 두께의 25% ± 10%인 티타늄의 제1 서브층 및 제1 서브층의 상부에 플랜지 코팅 두께의 75% ± 10%인 구리의 제2 서브층을 포함할 수 있다.
공정은 코팅된 플랜지 상부 표면(122)에 대향하는 절연체 표면(예를 들어, 도 8에 도시된 바와 같이 절연체(150)의 하부 표면(148) 및 이와 유사하게 절연체(350)의 하부 표면) 상에 코팅을 증착하는 단계를 포함한다. 절연체는 사파이어, 알루미나(Al2O3), 베릴리아(BeO), 질화알루미늄(AlN), 지르코니아 강화 알루미나(ZTA), 탄화규소(SiC), 마그네슘 규소 탄화물(Mg-SiC), 질화규소(Si3N4), 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 절연체는 Al2O3 또는 AlN이다.
본원에서 기술되는 절연체(150)(또한 250, 350 또는 450)와 같은 절연체는 하부 표면을 갖는다. 공정은 코팅이 1 미크론 이하의 두께를 갖도록 절연체의 하부 표면(148) 전체 상에 코팅을 증착하는 단계를 포함한다. 절연체 하부 표면 위에 코팅(145)(또는 345)을 증착하는 단계는 하나 이상의 서브층, 다시 말해(위의 플랜지의 경우와 유사하게), 제1 서브층, 예를 들어, 티타늄, 및 제2 서브층, 예를 들어, 구리를 포함할 수 있다. 절연체 하부 표면 위에 코팅을 증착하는 단계는 전술한 바와 같은 증착 기법, 예를 들어 PVD를 포함할 수 있다. 일부 실시형태에서, 공정은 절연체 하부 표면(148) 상에, 예를 들어, 전체 절연체 (하부 표면) 코팅 두께의 15% 내지 35%인 티타늄의 제1 서브층, 및 티타늄의 제1 서브층의 상부 상에, 예를 들어, 전체 절연체 (하부 표면) 코팅 두께의 65% 내지 85%인 구리의 제2 서브층을 갖는 코팅(즉, 제2 코팅(145 또는 345))을 증착하는 단계를 포함한다. 일부 실시형태에서, 공정은 절연체 하부 표면을 절연체 코팅 두께의 25% ± 10%일 수 있는 티타늄의 제1 서브층 및 제1 서브층의 상부 상에 절연체 하부 표면 코팅 두께의 75% ± 10%인 구리의 제2 서브층으로 코팅하는 단계를 포함할 수 있다.
기술된 증착 기술로 코팅을 증착하는 것은 코팅/절연체 계면에 특히 중요하다. 이전에는, 반복되는 도금조 및 소결 사이클과 같은 기술 및/또는 몰리브덴 망간을 함유한 페이스트와 같은 페이스트로 금속화하는 기술은 절연체 위에 가열 후에 잔류하는 잔사를 생성하는 유기물 및 바인더를 도입하였다. 포획된 유기물 함량으로 인해 산화물 오염 물질 및/또는 공극이 도입되어 접착 특성 및 그에 따른 RF 성능에 악영향을 미쳤다.
공정은 또한 절연체 상부 표면(152) 상에, 예를 들어, 전체 절연체 (상부 표면) 코팅 두께의 15% 내지 35%인 티타늄의 제1 서브층, 및 티타늄의 제1 서브층의 상부 상에, 예를 들어, 전체 절연체 (상부 표면) 코팅 두께의 65% 내지 85%인 구리의 제2 서브층을 갖는 코팅(즉, 제2 코팅(155 또는 355))을 증착하는 단계를 포함한다. 일부 실시형태에서, 공정은 절연체 상부 표면 위에 절연체 상부 표면 코팅 두께의 25% ± 10%일 수 있는 티타늄의 제1 서브층 및 제1 서브층의 상부 상에 절연체 상부 표면 코팅 두께의 75% ± 10%인 구리의 제2 서브층을 갖는 코팅을 증착하는 단계를 포함할 수 있다. 일부 경우에, 절연체(150)는 (예를 들어, 본원에서 기술되는 증착 기술에 의해) 코팅되어 절연체의 하부 및 상부 표면을 완전히 코팅하며, 따라서 절연체 코팅은 집합적으로 (제2 및 제3 코팅이 아닌) 제2 코팅으로 지칭될 수 있다.
선택적으로, 회로는 코팅된 층을 레이저 제거함으로써 절연체 상에 직접 형성할 수 있으며, 따라서 유리하게는 인쇄 회로 기판(들)(PCB)에 대한 필요성을 제거할 수 있다. 공정은 그 위에(코팅(155 또는 355) 위에) 금-주석(Au-Sn) 합금과 같은 도금을 갖는 절연체를 추가로 포함할 수 있다. 공정은 절연체(150)(또는 250, 350, 또는 450)의 상부 표면을 노출시키는 데 필요한 영역에서 선택적으로 코팅 및/또는 금-주석 도금을 제거하기 위한 레이저 제거를 포함할 수 있다.
공정은 절연체를 플랜지에 부착하기 위해 본원에서 기술되는 전도성 합금 프리폼(130)과 같은 전도성 합금 프리폼을 위치시키는 단계를 포함한다. 위치시키는 단계는 전도성 합금 프리폼을 (플랜지의 상부 표면 상의) 플랜지 코팅 및 (절연체의 하부 표면 상의) 절연체 코팅에 접촉시키는 단계를 포함한다. 전도성 합금 프리폼을 플랜지 및 절연체에 부착하는 단계는 로 내에서 850℃ 이상, 예를 들어 875℃ 이상 또는 900℃ 이상의 온도에서 수행될 수 있다.
공정은 전도성 합금 프리폼을 원하는 크기 및 패턴으로 절단하는 단계를 포함할 수 있다. 프리폼은 0.01 내지 0.05 mm, 예를 들어 0.025 mm ± 10%의 두께를 가질 수 있다. 전도성 합금 프리폼은 본원에서 기술되는 니켈-철 합금(예를 들어, Alloy 42) 또는 은 구리(Ag-Cu) 합금일 수 있다. 또한 본원에서 땜납으로도 지칭되는 전도성 합금 프리폼은 플랜지 및/또는 절연체의 구성에 맞도록 절단된 시트 형태일 수 있다. 일부 실시형태에서, 프리폼은 이후에 절단하여 리드 프레임을 형성하는 시트 형태로 입수 가능한 재료인 Alloy 42로 제조된 리드 프레임이다. 일부 경우에, 프리폼(130)은 결합을 강화하기 위해 니켈 도금된다.
전술한 공정은 길게 반복되는 도금조 및 소결 사이클의 필요성을 제거하여 주는데, 이는 이러한 사이클이 각각의 구성요소 표면에 대한 단일 증착 코팅 공정으로 대체되기 때문이다. 또한, 중요하게는, 이러한 공정에 의해 형성된 어셈블리는 유리하게는 유기물, 포획된 가스, 및/또는 공극이 없으며; 이에 의해 우수한 접착 특성 및 RF 성능을 발휘한다. 이러한 공정을 통해 반도체에 유해한 가스 방출 및 유기물을 도입하는 기술 없이도 플랜지 및 절연체에 전도성 합금 프리폼을 브레이징할 수 있다.
이하, 마이크로일렉트로닉스 패키지 어셈블리에 리드를 부착하는 공정을 기술한다. 공정은 본원에서 기술되는 플랜지(120)와 같은 플랜지 상에 절연체를 장착하는 단계를 포함한다. 본원에서 기술되는 절연체(150)와 같은 절연체는 상부 표면을 포함한다. 공정은 절연체의 상부 표면의 일부분 상에 코팅을 1 미크론 이하의 두께로 증착하는 단계를 포함한다. 상부 표면 위에 코팅을 증착하는 단계는 후속적으로 리드, 인터커넥트, 또는 다이와 접촉하는 절연체의 상부 표면의 부분만을 정확하게 코팅하도록 선택적으로 수행된다. 선택적으로 코팅하는 단계는 코팅을 원하지 않는 절연체의 상부 표면의 부분(들)을 마스킹하는 단계를 포함할 수 있다. 도 8에서의 외면(146)과 같은 절연체의 측면도 또한 마스킹된다. 절연체의 상부 표면의 일부분 상에 코팅을 증착하는 단계는 전술한 바와 같은 하나 이상의 서브층, 다시 말해, 제1 서브층, 예를 들어, 티타늄, 및 제2 서브층, 예를 들어, 구리를 포함할 수 있다. 절연체 상부 표면의 일부분 상에 코팅을 증착하는 단계는 전술한 바와 같은 증착 기법, 예를 들어 PVD를 포함한다.
공정은 본원에서 기술되는 리드(172)와 같은 하나 이상의 리드를 절연체 코팅된 상부 표면 위에 직접 결합하는 단계를 포함한다. 증착된 코팅은 하나 이상의 리드 중 적어도 하나가 0.35 미크론 이하의 폭을 갖도록 할 수 있다. 이러한 공정을 통해 리드의 폭을 좁혀 R 값을 개선할 수 있다. 직접 결합 단계는 하나 이상의 리드를 절연체에 부착하기 위해 본원에서 기술되는 전도성 합금 프리폼(160)과 같은 전도성 합금 프리폼을 위치시키는 단계를 포함한다. 위치시키는 단계는 전도성 합금 프리폼을 절연체 코팅된 상부 표면 및 하나 이상의 리드에 접촉시키는 단계를 포함한다. 공정은 전도성 합금 프리폼을 원하는 크기 및 패턴으로 절단하는 단계를 포함할 수 있다. 프리폼은 0.01 내지 0.05 mm, 예를 들어 0.025 mm ± 10%의 두께를 가질 수 있다. 전도성 합금 프리폼은 본원에서 기술되는 은 구리(Ag-Cu) 합금일 수 있다.
전술한 공정을 통해 복잡한 회로 패턴을 절연체에 적용할 수 있다. 이는 기술된 단일 증착 공정을 통해 절연체 상부 표면을 코팅하면 반복되는 도금조 및 소결 사이클과 같은 이전 기술에 비해 코팅 패턴의 허용 오차를 더 엄격하게 할 수 있기 때문이다. 증착된 코팅은 원하는 폭으로 정확하게 적용될 수 있다. 이전 기술에서는 사용자가 반복되는 도금조 및 소결 사이클에서 소결하는 동안 수축을 고려해야 했다. 또한, 이전 기술에서는 전도성 합금 프리폼에 과도한 양의 전도성 합금 프리폼을 도입하여 리드 사이를 단락시킬 수 있는 원치 않는 수지상 돌기의 성장을 초래하였다. 본원에서 코팅을 증착하는 단계는 절연체 상부 표면 상의 패턴화된 코팅으로 원하는 영역을 선택적으로 그리고 최소한으로 금속화한다. 본 발명의 절연체의 상부 표면의 금속화된 부분은 소결 단계가 없기 때문에 패턴 정밀도에 영향을 미치는 수축이 발생하지 않으므로 무결성을 유지한다. 또한, 본원에서 기술되는 절연체 상부 표면의 코팅은 1 미크론 이하의 두께를 갖는다. 이전 기술에서는 더 두꺼운 코팅 두께가 필요하였으며, 따라서 0.35 미크론 이하의 폭을 갖는 리드를 쉽게 얻을 수 없었다. 반복되는 도금조 및 소결 사이클 또는 페이스트 적용과 같은 종래의 기술을 사용하여 리드를 더 좁게 만드는 것은 불가능하다. 본원의 공정에 따른 패키지는 높은 수율을 생성하는 동시에 더 좁은 리드를 수용한다.
본원의 공정은 전술한 바와 같이 절연체의 상부 표면의 부분(들)을 선택적으로 코팅 및/또는 마스킹하는 것에 대한 대안을 포함할 수 있다. 구체적으로, 예를 들어, PVD에 의해 증착된 코팅(들)은 절연체의 상부 표면 전체에 적용될 수 있다. 이러한 코팅은 그 위에 금 및/또는 니켈 및/또는 팔라듐 도금을 추가로 포함할 수 있다. 이어서, 레이저 제거를 활용하여, 회로 형성을 위해 코팅을 선택적으로 제거한다. 증착된 코팅을 레이저로 제거하면 고성능 애플리케이션, 예를 들어, 통신 5G 기술에 필요한 얇은 RF 라인을 매우 엄격한 허용 오차로 형성할 수 있다.
이하, 마이크로일렉트로닉스 패키지 어셈블리를 커버링하는 공정을 기술한다. 공정은 (본원에서 기술되는 플랜지(120)와 같은) 플랜지 상에 (본원에서 기술되는 절연체(150)와 같은) 절연체를 장착하는 단계를 포함한다. 본원에서 기술되는 다이(195)와 같은 다이는 플랜지 또는 절연체 상에 장착될 수 있으며, 절연체는 다이를 부분적으로 둘러쌀 수 있다. 다이를 절연체에(또는 대안적인 구성으로 플랜지 위에) 장착하는 단계는 다이, 예를 들어, GaN을 결합하거나, 또는 달리는 부착하는 단계를 포함할 수 있다. 예를 들어, 다이를 장착하는 단계는 Au-Sn 합금으로 용접하는 단계를 포함할 수 있다. 하기에서 기술되는 바와 같이, 다이를 장착하는 단계는 제1 및 제2 전도성 프리폼을 브레이징 처리로 부착한 후 또는 커버를 부착한 후 수행될 수 있다. 일부 실시형태에서, 제2 전도성 프리폼 및/또는 리드 프레임은 은-구리 합금, 예를 들어 Ag72Cu28(72 중량% Ag 및 28 중량% Cu)일 수 있다.
공정은 플랜지에 대향하는 절연체의 표면 상에 다이를 둘러싸도록 구성된 복수의 리드를 포함하는 리드 프레임을 형성하는 단계를 포함한다. 본원에서 기술되는 리드(172)와 같은 리드는 30 내지 80 중량%, 예를 들어, 35 내지 80 중량%의 니켈, 1 중량% 미만의 미량의 구리, 망간, 크롬, 알루미늄, 규소, 및/또는 몰리브덴, 잔량의 철을 갖는 니켈-철 합금을 포함할 수 있다. 유리하게는, 리드는 0.35 미크론 이하의 좁은 폭을 가질 수 있다.
공정은 액정 중합체 커버를 비전도성 접착제를 사용하여 리드 프레임에 부착시킴으로써 다이용 캐비티를 형성하는 단계를 포함한다. 전술한 공정은 유리하게는 LCP를 사용하여 마이크로일렉트로닉스 패키지 어셈블리를 커버링할 수 있다. 유리 미립자, 예를 들어, 섬유 또는 비드를 포함하면 LCP 내의 용융 온도가 상승하여 이러한 미립자의 첨가가 없는 중합체보다 더 높은 온도에서 LCP 커버를 사용할 수 있다. 따라서, LCP 커버는 세라믹 커버를 대체할 수 있으며, 따라서 열 및 열팽창으로 인해 미세 균열이 발생할 수 있고 심지어 고장이 발생할 수도 있는 세라믹 커버에 비해 이점을 제공한다. 또한, LCP 커버는 비전도성 접착제, 예를 들어, 에폭시와의 결합에 탁월한 호환성을 나타내어 더 강한 결합을 제공한다. LCP 커버의 유연성은 고장 분석을 성공적으로 분석하는 데 기여한다. 세라믹 커버와 달리, LCP 커버는 패키지 어셈블리 내의 반도체 칩, 예를 들어, 다이를 손상시키지 않고도 탈착 또는 부착이 가능하므로 정확한 고장 분석이 가능하다.
전술한 바와 같은 LCP 커버 대신에, 공정은 어셈블리를 미세 누출로부터 안전하게 밀폐 밀봉하기 위해 KOVAR® 링 엔클로저 및 세라믹 에칭 덮개를 포함할 수 있다. KOVAR® 링은 KOVAR® 시트로부터 형성될 수 있다. KOVAR® 링은 Ni/Au 도금 또는 Ni/Au/Ni/Au 도금 또는 팔라듐 도금될 수 있다.
공정은 또한 어셈블리 내에 심(shim) 또는 라이저(riser)를 포함할 수도 있으며, 예를 들어 심은 절연체 링의 개구 내에 위치될 수 있다. CuW일 수 있는 심 상에 코팅(들)을 증착하는 단계는 전술한 바와 같은 PVD 코팅을 포함할 수 있다. 심은 추가로 Ni/Au 도금 또는 Ni/Au/Ni/Au 도금 또는 팔라듐 도금될 수 있다. 심을 활용하여 다이를 어셈블리 내에 위치시킬 수 있는 페데스탈을 제공할 수 있다.
이하, 마이크로일렉트로닉스 패키지 어셈블리를 제조하는 또 다른 공정을 기술한다. 공정은 플랜지 및 본원에서 기술되는 절연체(150)와 같은 절연체의 대향 표면 상에 1 미크론 이하의 두께를 갖는 제1 코팅을 증착하는 단계를 포함한다. 본원에서 기술되는 플랜지(120)와 같은 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료이다. 플랜지 및 절연체 위에 코팅을 증착하는 단계는 전술한 바와 같은 증착 기법, 예를 들어 PVD를 포함할 수 있다. 플랜지의 상부 표면(예를 들어, 코팅(125)) 및 절연체의 하부 표면(예를 들어, 코팅(145)) 상의 각각의 코팅은 하나 이상의 서브층, 다시 말해, 제1 서브층, 예를 들어, 티타늄, 및 제2 서브층, 예를 들어, 구리를 포함할 수 있다. 일부 실시형태에서, 공정은 플랜지 상부 표면 및/또는 절연체 하부 표면 위에 플랜지 코팅 두께의 15% 내지 35%일 수 있는 티타늄의 제1 서브층을 갖는 코팅을 증착하는 단계, 및 제1 서브층의 상부 상에 플랜지 코팅 두께의 65% 내지 85%인 구리의 제2 서브층을 증착하는 단계를 포함할 수 있다. 공정은 플랜지를 절연체에 부착하기 위해 플랜지의 코팅된 표면과 절연체 사이에 제1 전도성 합금 프리폼을 위치시키는 단계를 포함한다. 기술된 프리폼(130)과 같은 제1 전도성 합금 프리폼은 절연체를 플랜지에 부착하기 위한 것이다. 제1 전도성 합금 프리폼은 코팅된 플랜지 상부 표면 및 코팅된 절연체 하부 표면과 접촉한다. 공정은 제1 전도성 합금 프리폼을 원하는 크기 및 패턴으로 절단하는 단계를 포함할 수 있다. 프리폼은 0.01 내지 0.05 mm, 예를 들어 0.025 mm ± 10%의 두께를 가질 수 있다.
공정은 절연체의 상부 표면의 일부분 상에 또 다른 코팅을 1 미크론 이하의 두께로 증착하여 부분적으로 코팅된 상부 표면(예를 들어, 코팅(155))을 형성하는 단계를 포함한다. 플랜지 상부 표면 및 절연체 하부 표면 위에 코팅을 증착하는 단계에 대해 전술한 바와 같이, 절연체의 상부 표면의 일부분 상에 코팅을 증착하는 단계는 전술한 바와 같은 증착 기법, 예를 들어 PVD를 포함할 수 있다. 절연체의 상부 표면의 일부분 상에 코팅을 증착하는 단계는 전술한 바와 유사하게 하나 이상의 서브층을 포함할 수 있다.
공정은 하나 이상의 리드가 0.35 미크론 이하의 좁은 폭을 가질 수 있도록 제2 전도성 합금 프리폼을 사용하여 하나 이상의 리드를 부분적으로 코팅된 상부 표면에 직접 결합하는 단계를 포함한다. 기술되는 리드(172)와 같은 리드는 리드 프레임의 일부일 수 있으며, 플랜지와 대향하는 절연체의 코팅된 표면 상의 다이를 둘러쌀 수 있다. 리드(172)는 30 내지 80 중량%, 예를 들어, 35 내지 80 중량%의 니켈, 1 중량% 미만의 미량의 구리, 망간, 크롬, 알루미늄, 규소, 및/또는 몰리브덴, 잔량의 철을 갖는 니켈-철 합금을 포함할 수 있다. 바람직한 실시형태에서, 리드는 크기에 맞게 에칭된 니켈-철 합금을 포함하며, 여기서 합금은 Alloy 42 및/또는 Alloy 52이다. 기술된 프리폼(160)과 같은 제2 전도성 합금 프리폼은 리드 프레임을 절연체에 부착하기 위한 것이다. 제2 전도성 합금 프리폼은 코팅된 절연체 상부 표면 및 복수의 리드와 접촉한다. 공정은 제2 전도성 합금 프리폼을 원하는 크기 및 패턴으로 절단하는 단계를 포함할 수 있다. 프리폼은 0.01 내지 0.05 mm, 예를 들어 0.025 mm ± 10%의 두께를 가질 수 있다.
공정은 850℃ 이상의 온도에서 제1 전도성 프리폼을 절연체 및 플랜지에 부착하고, 제2 전도성 프리폼을 절연체 및 리드에 부착하는 단계를 포함한다. 부착 단계는 브레이징 처리 단계를 포함할 수 있으며, 여기서 어셈블리는 로에서 가열되어 전도성 합금 프리폼에 접촉된 표면을 결합시킨다. 브레이징 처리는 절연체를 리드에 결합시키고 동시에 절연체를 플랜지에 결합시킨다. 브레이징 처리는 제조 효율성을 위해 벨트형 로에서 수행될 수 있거나, 또는 대안적으로 상자형 로에서 수행될 수 있다. 추가적으로, 브레이징 처리는 임의의 관통 홀 또는 비아를 관통할 수 있으며, 이들 중 다수는 절연체의 두께를 통해 레이저로 형성될 수 있다. 브레이징은 어셈블리 내의 다른 구성요소에 대한 절연체의 결합을 향상시킨다.
공정은 액정 중합체를 포함하는 커버를 부착하여 다이용 캐비티를 형성하는 단계를 포함한다. 대안적으로, 커버는 기술된 바와 같은 KOVAR® 링 및 세라믹 에칭 덮개 커버를 포함할 수 있다. 본원에서 기술되는 커버(190)(또는 490)와 같은 커버는 크기에 맞게 절단된 기술되는 비전도성 접착제(180)와 같은 비전도성 접착제에 의해, 또는 KOVAR® 링용 Au80Sn20 프레임, 예를 들어, 80 중량% 금 및 20 중량% 주석에 의해 리드 프레임에 부착된다. Au80Sn20은 또한 플랜지에 심을 부착하기 위한 프리폼으로도 사용될 수 있다. 비전도성 접착제로 커버를 부착하는 단계는 180℃ 이하의 온도에서 수행될 수 있으며, 따라서 다른 패키지 어셈블리 구성요소에는 어떠한 영향도 미치지 않는다. 공정은 다이를 절연체(또는 대안적인 구성에서는 플랜지)에 장착하는 단계를 추가로 포함할 수 있다. 특히, GaN 다이는 니켈 도금/소결 기술에 의존하는 기존의 패키징 방식에서는 부착이 어렵다. GaN은 니켈과 결합하지 않는다. 일 실시형태에서, 공정은 Ag-Sn 합금을 사용하여 GaN을 코팅된 절연체 상부 표면 위에 용접하는 단계를 포함한다.
도 24는 마이크로일렉트로닉스 패키지 어셈블리를 제조하는 예시적인 공정, 즉 공정(2400)에 따른 흐름도를 도시한다. 코팅(들)을 증착하는 단계(2410)는 플랜지의 적어도 하나의 표면 및 절연체의 적어도 하나의 표면 상에서 수행된다. 플랜지는 본원에서 기술되는 바와 같이 CPC 또는 다른 적합한 재료일 수 있으며, 절연체는 본원에서 기술되는 바와 같이 알루미나 또는 다른 적합한 재료일 수 있다. 코팅은 PVD에 의해 증착되어 플랜지의 상부 표면 및 절연체의 하부 표면을 금속화할 수 있다. 코팅은 본원에서 기술되는 바와 같이 티타늄 및/또는 구리일 수 있다.
플랜지 및 절연체의 코팅된 표면 사이에 제1 전도성 합금 프리폼, 예를 들어, Alloy 42의 리드 프레임을 위치시키는 단계(2420)가 수행되어 플랜지/절연체 서브어셈블리를 형성한다. 절연체의 상부 표면 상에 코팅(들)을 추가로 증착하는 단계(2430)는 절연체의 상부 표면 전체에 걸쳐 선택적으로 또는 대안적으로 이루어진다. 선택적으로, 금속화 부분을 레이저 제거하는 단계(2440)는 회로를 원하는 대로 형성한다. 하나 이상의 리드를 코팅된 절연체에 결합하는 단계(2450)는 제2 전도성 프리폼을 사용하여 수행한다. 선택적으로, 절연체는 레이저 형성된 관통 홀을 포함하며, 절연체를 브레이징하는 단계는 관통 홀을 관통하여 절연체를 플랜지에 결합하는 단계를 포함한다. 제1 및 제2 전도성 프리폼을 절연체/플랜지 어셈블리에 부착하는 단계(2560)는 850℃ 이상의 온도, 예를 들어, 850℃, 875℃, 또는 900℃에서 수행된다. 마이크로일렉트로닉스 패키지 어셈블리를 형성하기 위해 커버를 부착하는 단계(2570). 커버는 전술한 바와 같이 LCP 또는 KOVAR® 링 및 세라믹 에칭 덮개 커버일 수 있다. 공정은 선택적으로 어셈블리 내에 다이를 위치시키는 단계 및 어셈블리를 밀폐 밀봉하는 단계를 포함한다.
전술한 공정은 유리하게는 높은 RF 성능과 우수한 접착 특성을 보여주는 어셈블리를 포함하는 동시에, 복잡한 회로와 LCP 커버 또는 대안적으로는 KOVAR® 링 및 세라믹 덮개를 포함하는 커버를 통해 마이크로일렉트로닉스 패키지 어셈블리를 완성할 수 있다. 전술한 공정은 또한 GaN 다이를 장착하는 데 적합한 패키지 어셈블리를 제공하므로 Si 다이에 비해 성능이 2배에서 6배까지 개선한다. 공정은 패키징의 계속 감소하는 아키텍처 크기에 적합하며, 따라서 패키징의 부피 및/또는 무게는 줄이면서도 또한 더 높은 성능을 제공한다.
마이크로일렉트로닉스 패키지 어셈블리 구성
일 양태에서, 마이크로일렉트로닉스 패키지 어셈블리는 상부 표면을 갖는 플랜지로서, 상기 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료인, 플랜지; 상부 표면 상에 배치되고 1 미크론 이하의 두께를 갖는 제1 코팅; 다이를 부분적으로 둘러싸서 장착하기 위한 절연체로서, 하부 표면을 갖고 상기 절연체의 하부 표면 상에 배치된 제2 코팅을 갖는, 절연체; 및 상기 절연체를 상기 플랜지에 부착하기 위한 전도성 합금 프리폼으로서, 상기 전도성 합금 프리폼은 제1 및 제2 코팅과 접촉하는, 전도성 합금 프리폼을 포함한다. 이러한 구성은 마이크로일렉트로닉스 패키지 어셈블리에 유용한 플랜지/절연체 어셈블리를 제공한다. 이에 국한되는 것은 아니지만, 이러한 구성은, 예를 들어, 티타늄 및 구리의 제1 PVD 코팅(1 미크론 미만)으로 (상부 표면 상에) 증착되고 티타늄 및 구리의 유사한 제2 PVD 코팅(1 미크론 미만)으로 (하부 표면 상에) 증착된 알루미나 절연체와 조립된 CPC 플랜지를 포함할 수 있다. 니켈 도금된 Alloy 42의 (제1) 프리폼은 플랜지의 상부 표면과 절연체의 하부 표면 사이에 위치한다. 플랜지/절연체 어셈블리는 850℃ 이상의 온도에서 부착된다.
다른 양태에서, 마이크로일렉트로닉스 패키지 어셈블리로서: 그 위에 절연체가 장착된 플랜지로서, 상기 절연체는 상부 표면을 갖고, 상기 절연체의 상부 표면 상에 배치된 제1 코팅은 1 미크론 이하의 두께를 갖는, 플랜지; 하나 이상의 리드로서, 상기 하나 이상의 리드 중 적어도 하나는 0.35 미크론 이하의 폭을 갖는, 하나 이상의 리드; 및 상기 하나 이상의 리드를 상기 절연체에 부착하기 위한 전도성 합금 프리폼으로서, 상기 전도성 합금 프리폼은 상기 제1 코팅 및 상기 하나 이상의 리드와 접촉하는, 전도성 합금 프리폼을 포함하는, 마이크로일렉트로닉스 패키지 어셈블리. 이러한 구성은 마이크로일렉트로닉스 패키지 어셈블리에 유용한 플랜지/절연체/리드 어셈블리를 제공한다. 이에 국한되는 것은 아니지만, 이러한 구성은, 예를 들어 상기 구성과 조합으로, 절연체 상부 표면 위에 증착된 티타늄 및 구리의 (제3) PVD 코팅(1 미크론 미만)을 포함한다. 또 다른 (제2) 프리폼은 은-구리 프레임 및/또는 복수의 리드를 위한 프리폼을 포함하도록 절연체 표면 위에 위치한다. 유리하게는, 더 우수한 RF 성능을 위해 리드 사이의 거리는 최소화된다. 이해하는 바와 같이, 상기 구성은 다이의 후속 장착을 위해 그 자체 그대로 제공될 수 있다.
또 다른 양태에서, 마이크로일렉트로닉스 패키지 어셈블리로서: 절연체 및 그 위에 장착된 다이를 갖는 플랜지로서, 상기 절연체는 상기 다이를 부분적으로 둘러싸는, 플랜지; 상기 플랜지에 대향하는 상기 절연체의 표면 상에 상기 다이를 둘러싸는 복수의 리드를 포함하는 리드 프레임; 및 다이용 캐비티를 형성하도록 액정 중합체를 포함하는 커버로서, 상기 커버는 비전도성 접착제에 의해 상기 리드 프레임에 부착되는, 커버를 포함하는, 마이크로일렉트로닉스 패키지 어셈블리. 이러한 구성은 다이가 장착되어 덮여 있는 마이크로일렉트로닉스 패키지 어셈블리를 제공한다. 대안적으로, 다이의 후속 장착을 위해 어셈블리 및 커버가 제공될 수 있다. 고객 요구에 따라, 미세 누출 안전을 위해 커버를 기밀 밀봉할 수 있다. 대안적으로, 총 누출 안전 커버 및 밀봉을 사용할 수도 있다.
또 다른 양태에서, 마이크로일렉트로닉스 패키지 어셈블리로서: 상부 표면을 갖는 플랜지로서, 상기 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료인, 플랜지; 상기 플랜지의 상부 표면 상에 배치되고 1 미크론 이하의 두께를 갖는 제1 코팅; 다이를 부분적으로 둘러싸서 장착하기 위한 절연체로서, 상기 절연체는 상기 플랜지에 대향하는 하부 표면 및 상부 표면을 갖고, 상기 절연체의 하부 표면 상에 배치된 제2 코팅은 1 미크론 이하의 두께를 갖는, 절연체; 상기 절연체를 상기 플랜지에 부착하기 위한 제1 전도성 합금 프리폼으로서, 상기 전도성 합금 프리폼은 제1 코팅 및 제2 코팅과 접촉하고, 상기 절연체의 상부 표면의 일부분 상에 배치된 제3 코팅은 1 미크론 이하의 두께를 갖고, 상기 제3 코팅은 상기 제2 코팅과 동일한, 제1 전도성 합금 프리폼; 상기 절연체의 상부 표면 상에 상기 다이를 둘러싸도록 구성된 복수의 리드를 포함하는 리드 프레임; 상기 리드 프레임을 상기 절연체에 부착하기 위한 제2 전도성 합금 프리폼으로서, 상기 제2 전도성 합금 프리폼은 상기 제3 코팅 및 상기 복수의 리드와 접촉하는, 제2 전도성 합금 프리폼; 및 다이용 캐비티를 형성하도록 액정 중합체를 포함하는 커버로서, 상기 커버는 비전도성 접착제에 의해 상기 리드 프레임에 부착되는, 커버를 포함하는, 마이크로일렉트로닉스 패키지 어셈블리.
바람직한 양태에서, 마이크로일렉트로닉스 패키지 어셈블리로서: 상부 표면을 갖는 플랜지; 상기 플랜지의 상부 표면 상에 배치된 제1 코팅; 다이를 부분적으로 둘러싸는 절연체로서, 상기 플랜지 위에 장착하기 위한 하부 표면 및 상기 하부 표면에 대향하는 상부 표면을 갖는, 절연체; 상기 절연체의 하부 표면 상에 배치된 제2 코팅 및 상기 절연체의 상부 표면 상에 배치된 제3 코팅을 포함하며, 상기 제1 코팅, 상기 제2 코팅, 및 상기 제3 코팅은 각각 1 미크론 이하의 두께를 갖고, 상기 제1 코팅, 상기 제2 코팅, 및 상기 제3 코팅 중 적어도 하나는 물리적 기상 증착, 원자 증착, 또는 화학 증착 중 적어도 하나를 통해 적용되는, 마이크로일렉트로닉스 패키지 어셈블리. 이러한 구성은 다이의 후속 장착을 위한 마이크로일렉트로닉스 패키지 어셈블리에 유용한 완전한 어셈블리를 제공한다. 이에 국한되는 것은 아니지만, 이러한 구성은 티타늄 및 구리의 제1 PVD 코팅(1 미크론 미만)으로 (상부 표면 상에) 증착되고 티타늄 및 구리의 유사한 제2 PVD 코팅(1 미크론 미만)으로 (하부 표면 상에) 증착된 알루미나 절연체와 조립된 CPC 플랜지를 포함할 수 있다. 니켈 도금된 Alloy 42의 (제1) 프리폼은 플랜지의 상부 표면과 절연체의 하부 표면 사이에 위치한다. 플랜지/절연체 어셈블리는 850℃ 이상의 온도에서 부착된다. 이러한 구성은 절연체 상부 표면 위에 증착된 티타늄 및 구리의 (제3) PVD 코팅(1 미크론 미만)을 포함한다. 제3 코팅을 절연체의 전체 상부 표면 위에 증착한 다음, 선택적으로 레이저를 사용하여 제3 코팅을 제거한다. 또 다른 (제2) 프리폼은 은-구리 프레임 및/또는 복수의 리드를 위한 프리폼을 포함하도록 절연체 표면 위에 위치한다. 유리하게는, 더 우수한 RF 성능을 위해 리드 사이의 거리는 최소화된다. 절연체는 개구부를 갖는 세라믹 링일 수 있으며, 개구부는 심의 상부 표면 위에 증착된 티타늄 및 구리의 (제4) PVD 코팅(1 미크론 미만)을 갖는 선택적인 CuW 심을 수용한다. KOVAR® 링은 제3 코팅을 갖는 절연체 세라믹 링의 상부 표면 위에 위치한다. 어셈블리는 니켈 도금되고 KOVAR® 링을 위한 금-주석(Au80Sn20) 프레임 및 CuW 심 Au80Sn20을 위한 금-주석(Au80Sn20) 프리폼을 사용하여 밀봉된다. Ni/Au 도금된 세라믹 에칭 덮개로 어셈블리를 덮는다. 레이저 제거를 추가로 사용하여 임의의 초과분(도금 및/또는 코팅)을 클리닝한 다음, 선택적으로 내부에 장착된 다이를 사용하여 기밀 밀봉한다.
상기 구성 중 임의의 구성은 플랜지가 실온에서 140 내지 650 W/(mK) 범위의 열전도도 및 5.5 ppm/K 내지 17.5 ppm/K 범위의 CTE를 갖는 높은 열전도성 재료인 것을 포함할 수 있다. 일부 실시형태에서, 플랜지는 실온에서 140 내지 400 W/(mK) 범위의 열전도도 및 5.5 ppm/K 내지 17.5 ppm/K 범위의 CTE를 갖는 높은 열전도성 재료이거나, 또는 실온에서 500 내지 600 W/(mK) 범위의 열전도도 및 6.0 ppm/K 내지 10.5 ppm/K 범위의 CTE를 갖는 높은 열전도성 재료이다. 적합한 플랜지 재료는 다이아몬드 기반 복합체, Cu-CuMo-Cu(CPC), 구리 텅스텐(CuW), Cu-Mo-Cu(CMC), Cu, 또는 이들의 조합을 포함한다. 상기 예시 중 일부 예에서와 같이, 플랜지는 Cu-CuMo-Cu(CPC)이다. 다른 예에서, 플랜지는 구리 다이아몬드 복합체 또는 은 다이아몬드 복합체를 포함한다.
상기 구성 중 임의의 구성은 제1 코팅 및 제2 코팅 중 적어도 하나가 티타늄, 구리, 이들의 합금, 또는 이들의 조합을 포함하는 것을 포함할 수 있다. 제1 코팅 및 제2 코팅 중 적어도 하나는 물리적 기상 증착(PVD)을 통해 적용된다. 제1 및 제2 증착 코팅에는 니켈이 없다.
상기 구성 중 임의의 구성은 제1 및 제2 전도성 합금 프리폼 중 적어도 하나가 솔더 합금인 것을 포함할 수 있다. 제1 및 제2 전도성 합금 프리폼 중 적어도 하나는 은 구리(Ag-Cu) 합금 또는 금 주석(Au-Sn) 합금이다.
상기 구성 중 임의의 구성은 절연체가 사파이어, 알루미나(Al2O3), 베릴리아(BeO), 질화알루미늄(AlN), 지르코니아 강화 알루미나(ZTA), 탄화규소(SiC), 마그네슘 규소 탄화물(Mg-SiC), 질화규소(Si3N4), 또는 이들의 조합을 포함하는 것을 포함할 수 있다. 상기 예시 중 일부 예에서와 같이, 절연체는 96% 이상의 순도를 갖는 알루미나(Al2O3)이다.
상기 구성 중 임의의 구성은 절연체가 절연체의 두께를 관통하는 복수의 관통 홀을 포함하는 것을 포함할 수 있다. 이러한 복수의 관통 홀은 절연체의 주변 영역을 따라 패턴으로 구성될 수 있다.
선택적으로, 상기 구성 중 임의의 구성에서와 같은 절연체는 코팅된 하부 및 상부 표면 위에 1.0 내지 3.5 미크론의 두께를 갖는 니켈 플레이트를 추가로 포함한다.
상기 구성 중 임의의 구성에서와 같은 하나 이상의 리드는 철, 니켈, 또는 이들의 조합의 합금을 포함한다. 상기 일부 예에서, 하나 이상의 리드는 30 중량% 내지 80 중량%의 니켈(Ni) 및 잔량의 철(Fe)의 화학 조성을 갖는 합금을 포함한다. 하나 이상의 리드는 9.5 W/(mK) 내지 11.5 W/(mK) 범위의 열전도도를 갖는다. 상기 구성 중 임의의 구성은 하나 이상의 리드 중 적어도 2개가 0.35 미크론 이하의 이격 거리를 갖는 것을 포함할 수 있다.
상기 구성 중 임의의 구성은 다이용 캐비티를 형성하기 위한 커버를 포함할 수 있다. 커버는 알루미나(Al2O3), 질화알루미늄(AlN), 액정 중합체(LCP), 또는 이들의 조합일 수 있다. 커버는 밀봉을 제공하도록 구성된 비전도성 접착제를 포함할 수 있다. 기밀 밀봉의 경우, 커버는 세라믹, 예를 들어, 알루미나(Al2O3) 또는 질화알루미늄(AlN)이며, KOVAR® 링을 가진 금 주석 프레임을 사용하여 밀봉한다.
상기 구성 중 임의의 구성은 내부에 장착되거나 다이의 후속 장착을 위해 구성된 다이를 포함할 수 있다. 다이는 질화갈륨(GaN), 갈륨 비소(GaAs), 규소(Si), 또는 이들의 조합을 포함할 수 있다.
실시예
상기 공정(2400)에 따라 제조된 마이크로일렉트로닉스 패키지 어셈블리에 대해 치수 테스트를 수행하였으며, 그 결과는 표 1에 요약되어 있다.
표 1에 나타낸 바와 같이, 모든 구성요소는 조립 전에 확인한 치수 테스트에 합격하였다. 테스트에는 도금 두께 확인을 위해 주사 전자 현미경을 에너지 분산형 X-선 분광기(SEM/EDX) 및 X-선 형광기(XRF)와 함께 사용하는 것을 포함하였다.
패키지 어셈블리에 대해 기능 테스트를 수행하였다. 기능 테스트에는 교차 누출 테스트 범위에 대한 누출 테스트, 1,000 g 내지 5,000 g의 전단 테스트를 위한 납 박리 테스트, 단락 또는 불연속 연결부를 테스트하기 위한 오옴 미터(Ohm meter)를 사용한 전도도 테스트, 및 납땜 포트에 침지시켜 습윤성을 확인하는 납땜성 테스트를 포함하였다.
표 2에 나타낸 바와 같이, 패키지 어셈블리는 모든 기능 테스트에 합격하였다.
실시형태
다음의 실시형태가 고려된다. 특징 및 실시형태의 모든 조합이 고려된다.
실시형태 1: 마이크로일렉트로닉스 패키지 어셈블리로서: 상부 표면을 갖는 플랜지; 상기 플랜지의 상부 표면 상에 배치된 제1 코팅; 다이를 부분적으로 둘러싸는 절연체로서, 상기 플랜지 위에 장착하기 위한 하부 표면 및 상기 하부 표면에 대향하는 상부 표면을 갖는, 절연체; 상기 절연체의 하부 표면 상에 배치된 제2 코팅 및 상기 절연체의 상부 표면 상에 배치된 제3 코팅을 포함하며, 상기 제1 코팅, 상기 제2 코팅, 및 상기 제3 코팅은 각각 1 미크론 이하의 두께를 갖고, 상기 제1 코팅, 상기 제2 코팅, 및 상기 제3 코팅 중 적어도 하나는 물리적 기상 증착, 원자 증착, 또는 화학 증착 중 적어도 하나를 통해 적용되는, 마이크로일렉트로닉스 패키지 어셈블리.
실시형태 2: 임의의 이전 또는 후속 실시형태에 있어서, 상기 제1 코팅, 상기 제2 코팅, 및 상기 제3 코팅 중 적어도 하나는 티타늄, 구리, 이들의 합금, 이들의 서브층(sublayer), 또는 이들의 조합을 포함하는, 어셈블리.
실시형태 3: 임의의 이전 또는 후속 실시형태에 있어서, 각각의 상기 제1 코팅, 상기 제2 코팅, 및 상기 제3 코팅에는 니켈이 없는, 어셈블리.
실시형태 4: 임의의 이전 또는 후속 실시형태에 있어서, 상기 절연체는 사파이어, 알루미나(Al2O3), 베릴리아(BeO), 질화알루미늄(AlN), 지르코니아 강화 알루미나(ZTA), 탄화규소(SiC), 마그네슘 규소 탄화물(Mg-SiC), 질화규소(Si3N4), 또는 이들의 조합을 포함하는, 어셈블리.
실시형태 5: 임의의 이전 또는 후속 실시형태에 있어서, 상기 절연체는 96% 이상의 순도를 갖는 알루미나(Al2O3)인, 어셈블리.
실시형태 6: 임의의 이전 또는 후속 실시형태에 있어서, 상기 절연체는 상기 절연체의 두께를 관통하는 복수의 관통 홀(through hole)을 포함하고, 상기 절연체의 상부 표면 위의 브레이즈 층(braze layer)은 상기 관통 홀을 관통하여 상기 절연체를 상기 플랜지에 결합시키는, 어셈블리.
실시형태 7: 임의의 이전 또는 후속 실시형태에 있어서, 상기 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE: coefficient of thermal expansion)를 갖는 높은 열전도성 재료인, 어셈블리.
실시형태 8: 임의의 이전 또는 후속 실시형태에 있어서, 상기 플랜지는 다이아몬드 기반 복합체, Cu-CuMo-Cu(CPC), 구리 텅스텐(CuW), Cu-Mo-Cu(CMC), Cu, 또는 이들의 조합을 포함하는, 어셈블리.
실시형태 9: 임의의 이전 또는 후속 실시형태에 있어서, 상기 절연체를 상기 플랜지에 부착하기 위한 제1 전도성 합금 프리폼(preform)을 추가로 포함하고, 상기 제1 전도성 합금 프리폼은 상기 제1 코팅 및 상기 제2 코팅과 접촉하는, 어셈블리.
실시형태 10: 임의의 이전 또는 후속 실시형태에 있어서, 하나 이상의 리드로서, 상기 하나 이상의 리드 중 적어도 하나는 0.35 미크론 이하의 폭을 갖는, 하나 이상의 리드, 및 상기 하나 이상의 리드를 상기 절연체에 부착하기 위한 제2 전도성 합금 프리폼을 추가로 포함하며, 상기 제2 전도성 합금 프리폼은 상기 제3 코팅 및 상기 하나 이상의 리드와 접촉하는, 어셈블리.
실시형태 11: 임의의 이전 또는 후속 실시형태에 있어서, 상기 제1 및 제2 전도성 합금 프리폼 중 적어도 하나는 은 구리(Ag-Cu) 합금 또는 금 주석(Au-Sn) 합금인, 어셈블리.
실시형태 12: 임의의 이전 또는 후속 실시형태에 있어서, 상기 하나 이상의 리드는 30 내지 80 중량%의 니켈(Ni) 및 잔량의 철(Fe)의 화학 조성을 갖는 합금, 9.5 W/(mK) 내지 11.5 W/(mK) 범위의 열전도도, 및 0.35 미크론 이하의 하나 이상의 리드 중 적어도 2개의 리드 사이의 이격 거리(spacing distance) 중 적어도 하나를 포함하는, 어셈블리.
실시형태 13: 임의의 이전 또는 후속 실시형태에 있어서, 상기 다이를 부분적으로 둘러싸기 위해 상기 절연체와 함께 캐비티(cavity)를 형성하는 커버를 추가로 포함하는, 어셈블리.
실시형태 14: 임의의 이전 또는 후속 실시형태에 있어서, 상기 커버는 알루미나(Al2O3), 질화알루미늄(AlN), 액정 중합체(LCP), 또는 이들의 조합인, 어셈블리.
실시형태 15: 마이크로일렉트로닉스 패키지 어셈블리를 제조하는 공정으로서, 플랜지 및 절연체의 대향 표면 상에 1 미크론 이하의 두께를 갖는 제1 코팅을 증착하는 단계로서, 상기 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료인, 단계; 상기 플랜지의 코팅된 표면과 상기 절연체 사이에 제1 전도성 합금 프리폼을 위치시키는 단계; 제2 코팅을 상기 절연체의 상부 표면의 적어도 일부분 상에 1 미크론 이하의 두께로 증착하여 적어도 부분적으로 코팅된 상부 표면을 형성하는 단계; 하나 이상의 리드가 0.35 미크론 이하의 좁은 폭을 갖도록 제2 전도성 합금 프리폼을 사용하여 상기 하나 이상의 리드를 적어도 부분적으로 코팅된 상부 표면에 직접 결합하는 단계; 850℃ 이상의 온도에서 상기 제1 전도성 프리폼을 상기 절연체 및 상기 플랜지에 부착하고, 상기 제2 전도성 프리폼을 상기 절연체 및 상기 리드에 부착하는 단계를 포함하며; 상기 제1 코팅 및 상기 제2 코팅 중 적어도 하나를 증착하는 단계는 물리적 기상 증착, 원자 증착, 또는 화학 증착을 포함하는, 마이크로일렉트로닉스 패키지 어셈블리를 제조하는 공정.
실시형태 16: 임의의 이전 또는 후속 실시형태에 있어서, 상기 제1 코팅은 티타늄, 구리, 이들의 합금, 이들의 서브층, 또는 이들의 조합을 포함하고, 상기 제2 코팅은 티타늄, 구리, 이들의 합금, 이들의 서브층을 포함하는, 공정.
실시형태 17: 임의의 이전 또는 후속 실시형태에 있어서, 상기 제1 코팅 및 상기 제2 코팅 중 적어도 하나를 증착하는 단계는 2개 이상의 서브층을 증착하는 단계를 포함하고, 상기 제1 서브층은 티타늄이고 상기 제2 서브층은 구리이며, 상기 제1 서브층은 총 코팅 두께의 15% 내지 35%이고 상기 제2 서브층은 총 코팅 두께의 65% 내지 85%인, 공정.
실시형태 18: 임의의 이전 또는 후속 실시형태에 있어서, 커버를 부착하여 다이용 캐비티를 형성하는 단계를 추가로 포함하고, 상기 커버는 액정 중합체를 포함하고, 상기 커버는 알루미나(Al2O3), 질화알루미늄(AlN), 액정 중합체(LCP), 또는 이들의 조합인, 공정.
실시형태 19: 임의의 이전 또는 후속 실시형태에 있어서, 상기 코팅 단계 이전에 상기 절연체의 두께를 통해 복수의 관통 홀을 형성하는 단계를 추가로 포함하고, 제2 코팅을 증착한 후, 공정은 상기 절연체의 상부 표면 위에 층을 브레이징하여 상기 관통 홀을 관통하여 상기 절연체를 상기 플랜지에 결합시키는 단계를 포함하는, 공정.
실시형태 20: 임의의 이전 또는 후속 실시형태에 있어서, 상기 제2 코팅을 증착하는 단계는 상기 절연체의 상부 표면 전체에 증착하는 단계를 포함하고, 상기 제2 코팅을 선택적으로 레이저 제거하여 회로를 형성하는 단계를 추가로 포함하는, 공정.
실시형태 21: 마이크로일렉트로닉스 패키지 어셈블리로서: 상부 표면을 갖는 플랜지로서, 상기 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료인, 플랜지; 상부 표면 상에 배치되고 1 미크론 이하의 두께를 갖는 제1 코팅; 다이를 부분적으로 둘러싸서 장착하기 위한 절연체로서, 하부 표면을 갖고 상기 절연체의 하부 표면 상에 배치된 제2 코팅을 갖는, 절연체; 및 상기 절연체를 상기 플랜지에 부착하기 위한 전도성 합금 프리폼으로서, 상기 전도성 합금 프리폼은 제1 및 제2 코팅과 접촉하는, 전도성 합금 프리폼을 포함하는, 마이크로일렉트로닉스 패키지 어셈블리.
실시형태 22: 마이크로일렉트로닉스 패키지 어셈블리로서: 그 위에 절연체가 장착된 플랜지로서, 상기 절연체는 상부 표면을 갖고, 상기 절연체의 상부 표면 상에 배치된 제1 코팅은 1 미크론 이하의 두께를 갖는, 플랜지; 하나 이상의 리드로서, 상기 하나 이상의 리드 중 적어도 하나는 0.35 미크론 이하의 폭을 갖는, 하나 이상의 리드; 및 상기 하나 이상의 리드를 상기 절연체에 부착하기 위한 전도성 합금 프리폼으로서, 상기 전도성 합금 프리폼은 상기 제1 코팅 및 상기 하나 이상의 리드와 접촉하는, 전도성 합금 프리폼을 포함하는, 마이크로일렉트로닉스 패키지 어셈블리.
실시형태 23: 마이크로일렉트로닉스 패키지 어셈블리로서: 절연체 및 그 위에 장착된 다이를 갖는 플랜지로서, 상기 절연체는 상기 다이를 부분적으로 둘러싸는, 플랜지; 상기 플랜지에 대향하는 상기 절연체의 표면 상에 상기 다이를 둘러싸는 복수의 리드를 포함하는 리드 프레임; 및 다이용 캐비티를 형성하도록 액정 중합체를 포함하는 커버로서, 상기 커버는 비전도성 접착제에 의해 상기 리드 프레임에 부착되는, 커버를 포함하는, 마이크로일렉트로닉스 패키지 어셈블리.
실시형태 24: 마이크로일렉트로닉스 패키지 어셈블리로서: 상부 표면을 갖는 플랜지로서, 상기 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료인, 플랜지; 상기 플랜지의 상부 표면 상에 배치되고 1 미크론 이하의 두께를 갖는 제1 코팅; 다이를 부분적으로 둘러싸서 장착하기 위한 절연체로서, 상기 절연체는 상기 플랜지에 대향하는 하부 표면 및 상부 표면을 갖고, 상기 절연체의 하부 표면 상에 배치된 제2 코팅은 1 미크론 이하의 두께를 갖는, 절연체; 상기 절연체를 상기 플랜지에 부착하기 위한 제1 전도성 합금 프리폼으로서, 상기 전도성 합금 프리폼은 제1 코팅 및 제2 코팅과 접촉하고, 상기 절연체의 상부 표면의 일부분 상에 배치된 제3 코팅은 1 미크론 이하의 두께를 갖고, 상기 제3 코팅은 상기 제2 코팅과 동일한, 제1 전도성 합금 프리폼; 상기 절연체의 상부 표면 상에 상기 다이를 둘러싸도록 구성된 복수의 리드를 포함하는 리드 프레임; 상기 리드 프레임을 상기 절연체에 부착하기 위한 제2 전도성 합금 프리폼으로서, 상기 제2 전도성 합금 프리폼은 상기 제3 코팅 및 상기 복수의 리드와 접촉하는, 제2 전도성 합금 프리폼; 및 다이용 캐비티를 형성하도록 액정 중합체를 포함하는 커버로서, 상기 커버는 비전도성 접착제에 의해 상기 리드 프레임에 부착되는, 커버를 포함하는, 마이크로일렉트로닉스 패키지 어셈블리.
실시형태 25: 마이크로일렉트로닉스 패키지 어셈블리를 제조하는 공정으로서: 플랜지 및 절연체의 대향 표면 상에 1 미크론 이하의 두께를 갖는 코팅을 증착하는 단계로서, 상기 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료인, 단계; 상기 플랜지의 코팅된 표면과 상기 절연체 사이에 전도성 합금 프리폼을 위치시키는 단계; 및 850℃ 이상의 온도에서 상기 전도성 합금 프리폼을 상기 플랜지 및 상기 절연체에 부착하는 단계를 포함하는, 마이크로일렉트로닉스 패키지 어셈블리를 제조하는 공정.
실시형태 26: 마이크로일렉트로닉스 패키지 어셈블리에 리드를 부착하는 공정으로서: 플랜지 상에 절연체를 장착하는 단계로서, 상기 플랜지와 대향하는 표면은 상기 절연체의 상부 표면인, 단계; 상기 절연체의 상부 표면의 일부분 상에 코팅을 1 미크론 이하의 두께로 증착하는 단계; 및 하나 이상의 리드가 0.35 미크론 이하의 좁은 폭을 갖도록 전도성 합금 프리폼을 사용하여 상기 하나 이상의 리드를 코팅된 상부 표면에 직접 결합하는 단계를 포함하는, 마이크로일렉트로닉스 패키지 어셈블리에 리드를 부착하는 공정.
실시형태 27: 마이크로일렉트로닉스 패키지 어셈블리를 커버링(covering)하는 공정으로서: 플랜지 상에 절연체를 장착하는 단계로서, 다이는 상기 플랜지 또는 상기 절연체에 장착되는, 단계; 상기 플랜지에 대향하는 상기 절연체의 표면 상에 다이를 둘러싸도록 구성된 복수의 리드를 포함하는 리드 프레임을 형성하는 단계; 및 액정 중합체 커버를 비전도성 접착제를 사용하여 상기 리드 프레임에 부착시킴으로써 다이용 캐비티를 형성하는 단계를 포함하는, 마이크로일렉트로닉스 패키지 어셈블리를 커버링하는 공정.
실시형태 28: 마이크로일렉트로닉스 패키지 어셈블리를 제조하는 공정으로서: 플랜지 및 절연체의 대향 표면 상에 1 미크론 이하의 두께를 갖는 제1 코팅을 증착하는 단계로서, 상기 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료인, 단계; 상기 플랜지의 코팅된 표면과 상기 절연체 사이에 제1 전도성 합금 프리폼을 위치시키는 단계; 제2 코팅을 상기 절연체의 상부 표면의 일부분 상에 1 미크론 이하의 두께로 증착하여 부분적으로 코팅된 상부 표면을 형성하는 단계; 하나 이상의 리드가 0.35 미크론 이하의 좁은 폭을 갖도록 제2 전도성 합금 프리폼을 사용하여 상기 하나 이상의 리드를 상기 부분적으로 코팅된 상부 표면에 직접 결합하는 단계; 850℃ 이상의 온도에서 상기 제1 전도성 프리폼을 상기 절연체 및 상기 플랜지에 부착하고, 상기 제2 전도성 프리폼을 상기 절연체 및 상기 리드에 부착하는 단계; 및 액정 중합체를 포함하는 커버를 부착하여 다이용 캐비티를 형성하는 단계로서, 상기 커버는 비전도성 접착제에 의해 상기 리드 프레임에 부착되는, 단계를 포함하는, 마이크로일렉트로닉스 패키지 어셈블리를 제조하는 공정.
실시형태 29: 임의의 이전 또는 후속 실시형태에 있어서, 상기 플랜지는 실온에서 140 내지 650 W/(mK) 범위의 열전도도 및 5.5 ppm/K 내지 17.5 ppm/K 범위의 CTE를 갖는 높은 열전도성 재료인, 어셈블리.
실시형태 30: 임의의 이전 또는 후속 실시형태에 있어서, 상기 플랜지는 실온에서 140 내지 400 W/(mK) 범위의 열전도도 및 5.5 ppm/K 내지 17.5 ppm/K 범위의 CTE를 갖는 높은 열전도성 재료인, 어셈블리.
실시형태 31: 임의의 이전 또는 후속 실시형태에 있어서, 상기 플랜지는 실온에서 500 내지 600 W/(mK) 범위의 열전도도 및 6.0 ppm/K 내지 10.5 ppm/K 범위의 CTE를 갖는 높은 열전도성 재료인, 어셈블리.
실시형태 32: 임의의 이전 또는 후속 실시형태에 있어서, 상기 플랜지는 다이아몬드 기반 복합체, Cu-CuMo-Cu(CPC), 구리 텅스텐(CuW), Cu-Mo-Cu(CMC), Cu, 또는 이들의 조합을 포함하는, 어셈블리.
실시형태 33: 임의의 이전 또는 후속 실시형태에 있어서, 상기 플랜지는 Cu-CuMo-Cu(CPC), 구리 텅스텐(CuW), Cu-Mo-Cu(CMC), Cu, 또는 이들의 조합을 포함하는, 어셈블리.
실시형태 34: 임의의 이전 또는 후속 실시형태에 있어서, 상기 플랜지는 구리 다이아몬드 복합체 또는 은 다이아몬드 복합체를 포함하는, 어셈블리.
실시형태 35: 임의의 이전 또는 후속 실시형태에 있어서, 상기 제1 및 제2 코팅 중 적어도 하나는 티타늄, 구리, 이들의 합금, 또는 이들의 조합을 포함하는, 어셈블리.
실시형태 36: 임의의 이전 또는 후속 실시형태에 있어서, 상기 제1 및 제2 코팅 중 적어도 하나는 물리적 기상 증착(PVD)을 통해 적용되는, 어셈블리.
실시형태 37: 임의의 이전 또는 후속 실시형태에 있어서, 상기 제1 및 제2 코팅에는 니켈이 없는, 어셈블리.
실시형태 38: 임의의 이전 또는 후속 실시형태에 있어서, 상기 제1 및 제2 전도성 합금 프리폼 중 적어도 하나는 솔더 합금인, 어셈블리.
실시형태 39: 임의의 이전 또는 후속 실시형태에 있어서, 상기 제1 및 제2 전도성 합금 프리폼 중 적어도 하나는 은 구리(Ag-Cu) 합금 또는 금 주석(Au-Sn) 합금인, 어셈블리.
실시형태 40: 임의의 이전 또는 후속 실시형태에 있어서, 상기 절연체는 사파이어, 알루미나(Al2O3), 베릴리아(BeO), 질화알루미늄(AlN), 지르코니아 강화 알루미나(ZTA), 탄화규소(SiC), 마그네슘 규소 탄화물(Mg-SiC), 질화규소(Si3N4), 또는 이들의 조합을 포함하는, 어셈블리.
실시형태 41: 임의의 이전 또는 후속 실시형태에 있어서, 상기 절연체는 사파이어, 알루미나(Al2O3), 질화알루미늄(AlN), 또는 이들의 조합을 포함하는, 어셈블리.
실시형태 42: 임의의 이전 또는 후속 실시형태에 있어서, 상기 절연체는 96% 이상의 순도를 갖는 알루미나(Al2O3)인, 어셈블리.
실시형태 43: 임의의 이전 또는 후속 실시형태에 있어서, 상기 절연체는 상기 절연체의 두께를 관통하는 복수의 관통 홀을 포함하는, 어셈블리.
실시형태 44: 임의의 이전 또는 후속 실시형태에 있어서, 상기 복수의 관통 홀은 상기 절연체의 주변 영역을 따라 패턴으로 구성되는, 어셈블리.
실시형태 45: 임의의 이전 또는 후속 실시형태에 있어서, 상기 절연체는 코팅된 하부 및 상부 표면 위에 1.0 내지 3.5 미크론의 두께를 갖는 니켈 플레이트를 추가로 포함하는, 어셈블리.
실시형태 46: 임의의 이전 또는 후속 실시형태에 있어서, 상기 하나 이상의 리드는 철, 니켈, 또는 이들의 조합의 합금을 포함하는, 어셈블리.
실시형태 47: 임의의 이전 또는 후속 실시형태에 있어서, 상기 하나 이상의 리드는 30 내지 80 중량%의 니켈(Ni) 및 잔량의 철(Fe)의 화학 조성을 갖는 합금을 포함하는, 어셈블리.
실시형태 48: 임의의 이전 또는 후속 실시형태에 있어서, 상기 하나 이상의 리드는 9.5 W/(mK) 내지 11.5 W/(mK) 범위의 열전도도를 갖는, 어셈블리.
실시형태 49: 임의의 이전 또는 후속 실시형태에 있어서, 상기 하나 이상의 리드 중 적어도 2개는 0.35 미크론 이하의 이격 거리를 갖는, 어셈블리.
실시형태 50: 임의의 이전 또는 후속 실시형태에 있어서, 다이용 캐비티를 형성하기 위한 커버를 추가로 포함하는, 어셈블리.
실시형태 51: 임의의 이전 또는 후속 실시형태에 있어서, 상기 커버는 알루미나(Al2O3), 질화알루미늄(AlN), 액정 중합체(LCP), 또는 이들의 조합인, 어셈블리.
실시형태 52: 임의의 이전 또는 후속 실시형태에 있어서, 상기 커버는 밀봉을 제공하도록 구성된 비전도성 접착제를 포함하는, 어셈블리.
실시형태 53: 임의의 이전 또는 후속 실시형태에 있어서, 상기 다이는 질화갈륨(GaN), 갈륨 비소(GaAs), 규소(Si), 또는 이들의 조합을 포함하는, 어셈블리.
실시형태 54: 임의의 이전 또는 후속 실시형태에 있어서, 코팅을 증착하는 단계는 물리적 기상 증착, 원자 증착, 또는 화학 증착을 포함하는, 공정.
실시형태 55: 임의의 이전 또는 후속 실시형태에 있어서, 코팅을 증착하는 단계는 물리적 기상 증착을 포함하는, 공정.
실시형태 56: 임의의 이전 또는 후속 실시형태에 있어서, 코팅을 증착하는 단계는 2개 이상의 서브층을 증착하는 단계를 포함하는, 공정.
실시형태 57: 임의의 이전 또는 후속 실시형태에 있어서, 제1 서브층은 티타늄이고 제2 서브층은 구리인, 공정.
실시형태 58: 임의의 이전 또는 후속 실시형태에 있어서, 제1 서브층은 총 코팅 두께의 25% ± 10%이고, 제2 서브층은 총 코팅 두께의 75% ± 10%인, 공정.
실시형태 59: 임의의 이전 또는 후속 실시형태에 있어서, 상기 다이를 장착하는 단계는 상기 다이를 금 및 주석의 합금으로 용접하는 것을 포함하는, 공정.
본 발명이 상세하게 설명되었지만, 당업자는 본 발명의 사상 및 범위 내에서의 변형을 쉽게 알 수 있을 것이다. 전술한 논의, 관련 기술 분야의 지식 및 배경기술 및 상세한 설명과 관련하여 상기에서 논의된 참고 문헌을 고려할 때, 그 개시내용은 모두 본원에 참고로 포함된다. 또한, 본 발명의 양태 및 아래에서 및/또는 첨부된 청구범위에서 인용되는 다양한 실시형태 및 다양한 특징의 일부는 전체적으로 또는 부분적으로 조합되거나 상호 교환될 수 있다는 사실을 이해해야 한다. 다양한 실시형태에 대한 전술한 설명에서, 또 다른 실시형태를 참조하는 실시형태는 당업자가 이해할 수 있는 바와 같이 다른 실시형태와 적절하게 조합될 수 있다. 또한, 당업자는 전술한 설명이 단지 예시적일 뿐이며 제한하려는 의도가 아니라는 사실을 이해할 수 있을 것이다.

Claims (15)

  1. 마이크로일렉트로닉스 패키지 어셈블리로서,
    상부(upper) 표면을 갖는 플랜지(flange);
    상기 플랜지의 상부 표면 상에 배치된 제1 코팅;
    다이(die)를 부분적으로 둘러싸는 절연체(insulator)로서, 상기 플랜지 위에 장착하기 위한 하부 표면 및 상기 하부 표면에 대향하는 상부 표면을 갖는, 절연체;
    상기 절연체의 하부(bottom) 표면 상에 배치된 제2 코팅 및 상기 절연체의 상부 표면 상에 배치된 제3 코팅
    을 포함하며,
    상기 제1 코팅, 상기 제2 코팅, 및 상기 제3 코팅은 각각 1 미크론 이하의 두께를 갖고, 상기 제1 코팅, 상기 제2 코팅, 및 상기 제3 코팅 중 적어도 하나는 물리적 기상 증착, 원자 증착, 또는 화학 증착 중 적어도 하나를 통해 적용되는,
    마이크로일렉트로닉스 패키지 어셈블리.
  2. 제1항에 있어서,
    상기 제1 코팅, 상기 제2 코팅, 및 상기 제3 코팅 중 적어도 하나는 티타늄, 구리, 이들의 합금, 이들의 서브층(sublayer), 또는 이들의 조합을 포함하거나, 또는 각각의 상기 제1 코팅, 상기 제2 코팅, 및 상기 제3 코팅에는 니켈이 없는, 마이크로일렉트로닉스 패키지 어셈블리.
  3. 제1항 또는 제2항에 있어서,
    상기 절연체는 사파이어, 알루미나(Al2O3), 베릴리아(BeO), 질화알루미늄(AlN), 지르코니아 강화 알루미나(ZTA), 탄화규소(SiC), 마그네슘 규소 탄화물(Mg-SiC), 질화규소(Si3N4), 또는 이들의 조합을 포함하는, 마이크로일렉트로닉스 패키지 어셈블리.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 절연체는 96% 이상의 순도를 갖는 알루미나(Al2O3)인, 마이크로일렉트로닉스 패키지 어셈블리.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 절연체는 상기 절연체의 두께를 관통하는 복수의 관통 홀(through hole)을 포함하고, 상기 절연체의 상부 표면 위의 브레이즈 층(braze layer)은 상기 관통 홀을 관통하여 상기 절연체를 상기 플랜지에 결합시키는, 마이크로일렉트로닉스 패키지 어셈블리.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE: coefficient of thermal expansion)를 갖는 높은 열전도성 재료이거나, 또는 상기 플랜지는 다이아몬드 기반 복합체, Cu-CuMo-Cu(CPC), 구리 텅스텐(CuW), Cu-Mo-Cu(CMC), Cu, 또는 이들의 조합을 포함하는, 마이크로일렉트로닉스 패키지 어셈블리.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 절연체를 상기 플랜지에 부착하기 위한 제1 전도성 합금 프리폼(preform)으로서, 상기 제1 코팅 및 상기 제2 코팅과 접촉하는 제1 전도성 합금 프리폼;
    하나 이상의 리드로서, 상기 하나 이상의 리드 중 적어도 하나는 0.35 미크론 이하의 폭을 갖는, 하나 이상의 리드; 및
    상기 하나 이상의 리드를 상기 절연체에 부착하기 위한 제2 전도성 합금 프리폼으로서, 상기 제3 코팅 및 상기 하나 이상의 리드와 접촉하는 제2 전도성 합금 프리폼
    을 추가로 포함하는, 마이크로일렉트로닉스 패키지 어셈블리.
  8. 제7항에 있어서,
    상기 제1 및 제2 전도성 합금 프리폼 중 적어도 하나는 은 구리(Ag-Cu) 합금 또는 금 주석(Au-Sn) 합금인, 마이크로일렉트로닉스 패키지 어셈블리.
  9. 제7항에 있어서,
    상기 하나 이상의 리드는
    30 내지 80 중량%의 니켈(Ni) 및 잔량의 철(Fe)의 화학 조성을 갖는 합금,
    9.5 W/(mK) 내지 11.5 W/(mK) 범위의 열전도도, 및
    0.35 미크론 이하의 하나 이상의 리드 중 적어도 2개의 리드 사이의 이격 거리(spacing distance)
    중 적어도 하나를 포함하는, 마이크로일렉트로닉스 패키지 어셈블리.
  10. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 다이를 부분적으로 둘러싸기 위해 상기 절연체와 함께 캐비티(cavity)를 형성하는 커버(cover)를 추가로 포함하고, 상기 커버는 알루미나(Al2O3), 질화알루미늄(AlN), 액정 중합체(LCP), 또는 이들의 조합인, 마이크로일렉트로닉스 패키지 어셈블리.
  11. 마이크로일렉트로닉스 패키지 어셈블리를 제조하는 공정으로서,
    플랜지 및 절연체의 대향 표면 상에 1 미크론 이하의 두께를 갖는 제1 코팅을 증착(depositing)하는 단계로서, 상기 플랜지는 실온에서 140 내지 2000 W/(mK) 범위의 열전도도 및 2.3 ppm/K 내지 17.5 ppm/K 범위의 열팽창계수(CTE)를 갖는 높은 열전도성 재료인, 단계;
    상기 플랜지의 코팅된 표면과 상기 절연체 사이에 제1 전도성 합금 프리폼을 위치시키는 단계;
    상기 절연체의 상부 표면의 적어도 일부분 상에 제2 코팅을 1 미크론 이하의 두께로 증착하여 적어도 부분적으로 코팅된 상부 표면을 형성하는 단계;
    하나 이상의 리드가 0.35 미크론 이하의 좁은 폭을 갖도록 제2 전도성 합금 프리폼을 사용하여 상기 하나 이상의 리드를 상기 적어도 부분적으로 코팅된 상부 표면에 직접 결합하는 단계;
    850℃ 이상의 온도에서 상기 제1 전도성 프리폼을 상기 절연체 및 상기 플랜지에 부착하고, 상기 제2 전도성 프리폼을 상기 절연체 및 상기 리드에 부착하는 단계
    를 포함하며; 이때 제1 코팅 및 제2 코팅 중 적어도 하나를 증착하는 단계는 물리적 기상 증착, 원자 증착, 또는 화학 증착을 포함하는,
    마이크로일렉트로닉스 패키지 어셈블리를 제조하는 공정.
  12. 제11항에 있어서,
    상기 제1 코팅은 티타늄, 구리, 이들의 합금, 이들의 서브층, 또는 이들의 조합을 포함하고, 상기 제2 코팅은 티타늄, 구리, 이들의 합금, 이들의 서브층을 포함하거나, 또는
    상기 제1 코팅 및 상기 제2 코팅 중 적어도 하나를 증착하는 단계는 2개 이상의 서브층을 증착하는 단계를 포함하고, 상기 제1 서브층은 티타늄이고 상기 제2 서브층은 구리이며, 상기 제1 서브층은 총 코팅 두께의 15% 내지 35%이고 상기 제2 서브층은 총 코팅 두께의 65% 내지 85%인,
    공정.
  13. 제11항 또는 제12항에 있어서,
    상기 공정은 커버를 부착하여 다이용 캐비티를 형성하는 단계를 추가로 포함하고, 상기 커버는 액정 중합체를 포함하고, 상기 커버는 알루미나(Al2O3), 질화알루미늄(AlN), 액정 중합체(LCP), 또는 이들의 조합인, 공정.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 공정은 코팅 단계 이전에 상기 절연체의 두께를 통해 복수의 관통 홀을 형성하는 단계를 추가로 포함하고, 제2 코팅을 증착한 후, 상기 공정은 상기 절연체의 상부 표면 위에 층을 브레이징하여 상기 관통 홀을 관통하여 상기 절연체를 상기 플랜지에 결합시키는 단계를 포함하는, 공정.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 제2 코팅을 증착하는 단계는 상기 절연체의 상부 표면 전체에 증착하는 단계를 포함하고, 상기 제2 코팅을 레이저 제거하여 회로를 형성하는 단계를 추가로 포함하는, 공정.
KR1020237042365A 2021-05-07 2022-05-05 마이크로일렉트로닉스 패키지 어셈블리 및 제조 공정 KR20240006626A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202163185768P 2021-05-07 2021-05-07
US63/185,768 2021-05-07
PCT/US2022/027846 WO2022235914A1 (en) 2021-05-07 2022-05-05 Microelectronics package assemblies and processes for making

Publications (1)

Publication Number Publication Date
KR20240006626A true KR20240006626A (ko) 2024-01-15

Family

ID=81927461

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237042365A KR20240006626A (ko) 2021-05-07 2022-05-05 마이크로일렉트로닉스 패키지 어셈블리 및 제조 공정

Country Status (6)

Country Link
US (1) US12074099B2 (ko)
JP (1) JP2024516742A (ko)
KR (1) KR20240006626A (ko)
CN (1) CN117280457A (ko)
TW (1) TW202249583A (ko)
WO (1) WO2022235914A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230260861A1 (en) * 2022-02-11 2023-08-17 Wolfspeed, Inc. Semiconductor packages with increased power handling

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6903013B2 (en) 2003-05-16 2005-06-07 Chartered Semiconductor Manufacturing Ltd. Method to fill a trench and tunnel by using ALD seed layer and electroless plating
US8617926B2 (en) * 2010-09-09 2013-12-31 Advanced Micro Devices, Inc. Semiconductor chip device with polymeric filler trench
WO2014150643A1 (en) 2013-03-15 2014-09-25 Materion Corporation Gold containing die bond sheet preform spot-welded to a semiconductor bond site on a semiconductor package and corresponding manufacturing method
US10211115B2 (en) 2014-05-21 2019-02-19 Materion Corporation Method of making a ceramic combo lid with selective and edge metallizations
EP3146560A4 (en) 2014-05-23 2018-04-18 Materion Corporation Air cavity package
US10163743B2 (en) * 2016-05-20 2018-12-25 Materion Corporation Copper flanged air cavity packages for high frequency devices
US11646255B2 (en) * 2021-03-18 2023-05-09 Taiwan Semiconductor Manufacturing Company Limited Chip package structure including a silicon substrate interposer and methods for forming the same

Also Published As

Publication number Publication date
JP2024516742A (ja) 2024-04-16
US20220359351A1 (en) 2022-11-10
CN117280457A (zh) 2023-12-22
WO2022235914A1 (en) 2022-11-10
US12074099B2 (en) 2024-08-27
TW202249583A (zh) 2022-12-16

Similar Documents

Publication Publication Date Title
US20050093116A1 (en) Surface mount package for a high power light emitting diode
US20010038140A1 (en) High rigidity, multi-layered semiconductor package and method of making the same
US5814880A (en) Thick film copper metallization for microwave power transistor packages
EP1430007B1 (en) Brazeable matallizations for diamond components
US11257740B2 (en) Device carrier configured for interconnects, a package implementing a device carrier having interconnects, and processes of making the same
KR20240006626A (ko) 마이크로일렉트로닉스 패키지 어셈블리 및 제조 공정
US20170236769A1 (en) High thermal conductive hermetic rf packaging
JP2970723B2 (ja) 半導体パッケージおよびその製造方法
Occhionero et al. Aluminum silicon carbide (AlSiC) for advanced microelectronic packages
CN113140465A (zh) 使用银烧结制造的直接接合铜衬底
CN115280492A (zh) 电子模块和用于制造电子模块的方法
US20230197698A1 (en) Multi-typed integrated passive device (ipd) components and devices and processes implementing the same
US11935879B2 (en) Integrated passive device (IPD) components and a package and processes implementing the same
JP2017126648A (ja) 電子モジュール
US20230197597A1 (en) Configurable metal - insulator - metal capacitor and devices and processes implementing the same
JP2005252121A (ja) 半導体素子収納用パッケージ及びその製造方法
JP2014086581A (ja) 半導体素子収納用パッケージ
JP6112722B2 (ja) 半導体素子収納用基板
JPH0465544B2 (ko)
JP3850312B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JPH03266457A (ja) 半導体装置
JP2000349098A (ja) セラミック基板と半導体素子の接合体及びその製造方法
JP2013016597A (ja) 高放熱型半導体素子収納用基板
JPS63122253A (ja) 半導体パツケ−ジ
JP2011258618A (ja) 高放熱型電子部品収納用パッケージの製造方法