JP6112722B2 - 半導体素子収納用基板 - Google Patents

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本発明は半導体素子からの発熱を放熱させるためのベースメタルと、電気信号用のリードメタルをセラミックス枠体の表裏に接合して形成される高周波用高放熱型半導体素子収納用基板に関する。
携帯電話の基地局等に使用される半導体素子収納用基板では発熱量が大きく、かつ熱膨張率の低い化合物半導体素子が実装される。このためこれらの半導体素子は熱膨張率が10−5/℃以下で放熱性にすぐれた特性を有するCu―W、Cu―Mo、Cu―Crなどの複合金属体で構成されたベースメタル上に実装される。一方、半導体素子からの信号線はリードメタルに接続されるが、リードメタルとベースメタルを電気的に絶縁するためベースメタルとリードメタルはセラミックス枠体上に接合される。上記半導体素子は実装時に400℃以上の高温の熱処理を要するためリードメタルおよびベースメタル表面は熱処理時の酸化や下地金属の拡散を防止するため、一般に厚付けの電解ニッケル/金めっき処理が行われる。セラミックス枠体により電気的に絶縁されたリードメタルとベースメタルにそれぞれ電解めっき処理を行うため、電解めっき処理時にはリードメタルとベースメタルに夫々別々の給電用めっき電極を接続して電解めっき処理を行っている。
電気的に絶縁されたリードメタルとベースメタルに電解めっき処理するためには1つの製品に対して2つの給電用電極を必要とする。 従来技術にて製造される高周波用高放熱型半導体素子収納用基板を図5に示す。リードメタル51はリードフレーム部53と一体構造となっているため、リードメタル51への電解メッキ処理はリードフレーム部53に給電用めっき電極(図示せず)を接続することで容易にめっき処理が可能である。しかしながらベースメタル56は図6に示すようにリードメタル51、リードフレーム部53とは電気的な接続がないため、ベースメタル56とリードフレーム部53間を接続する新たな給電用めっき電極の追加が必要となる。リードメタル51についてはリードフレーム部53と同一材料で一体形成可能であるが、ベースメタル56はリードフレーム部53と材質が異なるため、一体形成できない。したがってリードフレーム部53とベースメタル56間を接続する給電用めっき電極を別途、設けなければならない。通常、リードフレーム部53とベースメタル56を電気的に接続するめっき用のジグ(図示せず)を別途、取り付けてベースメタル56へのめっき給電を行っている。
特許文献1では電極リードと電気的な接触のない金属部分の間を導体ペーストを塗布して電気的導通を図り、さらに導体ペーストの表面を絶縁体で絶縁し、電気めっきを行い、最後に導体ペーストと絶縁体を除去する方法が記載されている。特許文献2では電解めっき用の外部端子と電気的に接続していない導体パターンBを外部端子と接続している導体パターンAとあらかじめ接続しておき、電気めっき処理後に導体パターンAと導体パターンB間の電気的接続を切断する半導体素子収納用セラミック基板が記載されている。特許文献3では絶縁体にスルーホールを形成して導体ペーストを充填し、これを導体ペーストによって形成した導体パターンによって金属メタライズ電極部と接続し、めっき処理後に導体パターンをレーザー等によって切断する方法が記載されている。
特開昭60−170247号公報 特開平6−196588号公報 特開2013−16597号公報
しかしながらめっき用のジグを別途、取り付ける方法では各製品へめっき用のジグを取り付ける作業が煩雑であり、めっき処理の生産性を著しく低下させる。さらにめっき用のジグとベースメタル56は電気的に接触しているだけであるため、接触状態のバラツキが大きい。このためリードメタル51とベースメタル56のめっき厚の相違による品質ばらつきや接触不良によるベースメタル56の不めっき等の品質不良を引き起こしやすいと言う問題があった。
特許文献1の方法では、導体ペーストや絶縁体が十分に除去できず製品が不良品となること、導体ペーストや絶縁体により電解めっき液が汚染されること等が問題となる。また特許文献2の方法ではセラミック基板内の孤立した浮きパターンに電気めっき処理することは可能であるが、セラミック基板の表面、裏面に電気的に独立した異種金属材料間の電気的接続に応用することはできない。特許文献3の方法ではめっき接続用の導体パターンをレーザー等で切断する際の切断カスによる製品汚染、切断残りによる電気的不良の発生が問題となっていた。
本発明は上述した課題を解決するために考案されたもので、その目的はセラミックス枠体の表裏に接合され、電気的に絶縁された異種金属材料のリードメタルと放熱用ベースメタルに簡便、且つ高品質なめっき処理を施した高周波用高放熱型半導体素子収納用基板を提供することある。
本発明に係る高周波用高放熱型半導体素子収納用基板は絶縁用のセラミックス枠体の一方の表面にリードフレーム部と一体化した電気信号用のリードメタル、他方の表面に半導体素子の発熱を放熱させるベースメタルを接合した後、ニッケル/金めっき処理することにより作製される。
ここでリードメタルとベースメタルはセラミックス枠体に形成した導体を充填したスルーホールとリードメタルを延長して形成された接続用タブによって接続された状態でニッケル/金めっき処理され、めっき処理後に接続用タブを除去することを特徴とする。接続用タブを除去しやすいようにリードメタルと接続用タブの境界部にはV溝が形成されている。
請求項1によれば以上よりセラミックス枠体にリードメタルおよびベースメタルが接合された状態でニッケル/金めっき処理を行う場合、リードフレーム部に給電用めっき電極を接続するだけでリードメタル、ベースメタルの両方を安定にニッケル/金めっき処理することができる。ベースメタルへのめっき用のジグの取り付けが不要のため、めっき処理が簡便となるのみならず、めっき用のジグの接触ばらつきによるめっき膜厚ばらつきを低減することができる。ニッケル/金めっき後に接続用タブをV溝より除去することによって、リードメタルとベースメタル間は電気的に絶縁され、高品質の高周波用高放熱型半導体素子収納用基板が得られる。
請求項2によれば上記発明に適した材料としてはセラミックス枠体についてはアルミナが一般的であるが、低温焼成可能なガラスセラミックスや高熱伝導率の窒化アルミニウムなど使用目的に応じて随時選択することができる。リードメタル材料としては打ち抜き加工性に優れた金属、合金材料が選択されるが、通常、リードフレーム部に使用される42アロイ、コバール等が使用される。 ベースメタル材料としてはGaAs、GaNなどの化合物半導体と熱膨脹率がマッチングし、且つ放熱板に適した高熱伝導率を有する金属材料が適する。これらの特性を満足する材料としては高熱伝導金属と低熱膨脹金属からなる複合体が使用される。代表的な例としては粉末WやMo焼結体にCuを溶融含浸させたCu−W、Cu−Mo材がある。また低コスト化にはCr−Cu材が有効である。含侵法の他にCuとW、Mo、Cr等の低熱膨脹金属板を交互に3層以上積層したクラッド板も使用することができる。この場合、表面層、裏面層はCu板となる。
本発明による高周波用高放熱型半導体素子収納用基板 本発明による高周波用高放熱型半導体素子収納用基板(接続用タブ、リードフレーム部切断後) 図1の破線CDに沿った断面構造 本発明の高周波用高放熱型半導体素子収納用基板の製造フロー 従来構造の高周波用高放熱型半導体素子収納用基板 図5の破線ABに沿った断面構造
本発明による高周波用高放熱型半導体素子収納用基板の構造を図1、図2および図3に示す。リードメタル1とベースメタル6をセラミックス枠体4に形成したスルーホール9と接続用タブ8によって電気的に接続し、リードフレーム部3より給電して電気めっき処理を行い、めっき処理後にリードフレーム部3を切断し、更に接続用タブ8を除去する。
セラミックス枠体材料としてはセラミックス回路基板に使用される一般的なアルミナ、窒化アルミ、ガラスセラミックス等いずれも使用可能である。セラミックス枠体に形成する導通用パターン、スルーホール導通に用いる金属導体材料は使用するセラミックス材料によって適時選定される。通常、アルミナ、窒化アルミ材料に対してはタングステンやモリブデンといった高融点金属が選定される。低温焼成タイプのガラスセラミックスでは銅、銀が導体材料として使用される。
リードメタルおよびリードフレーム部材にはコバーや42アロイといった鉄合金材料が一般的に使用される。一方、ベースメタル材料としてはヒートシンクとしての放熱性と高周波用の化合物半導体の熱膨脹率とのマッチングを両立できるCu−W、Cu−Mo、Cu−Cr複合材料が使用される。
リードメタル1およびベースメタル6を接合するセラミックス枠体4表面はタングステン等の導体ペーストを印刷、焼成したメタライズ層10形成されており、さらにメタライズ層10表面はニッケルめっき11処理されている。ニッケルめっき11処理されたメタライズ層10表面へのリードメタル1およびベースメタル6の接合には一般的に銀ろう材(Ag−Cu合金)12が使用される。銀ろう接続後、リードメタル1、ベースメタル6表面は半導体素子の実装のため、めっき処理されるが、実装温度が高温であることから通常、厚付けの電解ニッケル/金めっきが適用される。めっき後にリードメタル1とベースメタル6間を接続する接続用タブ8を除去する。接続用タブ8はめっき後除去しやすいように切断部にV溝7があらかじめ形成されており、専用工具によって機械的に除去可能である。最後にリードフレーム部3とリードメタル1の切断は通常の打ち抜きによって切断され、高周波用高放熱型半導体素子収納用基板が完成する。
ついで図4を参照して本発明の実施の形態に係る高周波用高放熱型半導体素子収納用基板の製造方法について説明する。
はじめにセラミックス枠体4となるグリーンシートを作製し、パンチ加工にてキャビティ5およびスルーホール9を形成する。次にタングステン(W)ペースト印刷にてスルーホール9内を穴埋め充填するとともに、金属メタライズ電極層2をスクリーン印刷にて形成する。これを水素還元雰囲気ガス中にて焼成してセラミックス枠体4のシートを得る。焼成後のセラミックス枠体4のシートの金属メタライズ層2に5−10um程度の電解ニッケルめっき処理を行う。ニッケルめっき処理後のセラミックス枠体4のシートを個片切断し、セラミックス枠体4を得る。
ニッケルめっき処理された金属メタライズ電極層2に42アロイ製のリードフレーム部3と一体化したリードメタル1およびモリブデン粉末焼結体に銅を含浸させたCu―Mo複合体製のベースメタル6(表面はあらかじめニッケルめっき処理済み)を銀ろう材とともに配置し、ろう付け用の冶具で固定した後、水素還元雰囲気にて加熱して銀ろうを溶融させ、リードメタル1とベースメタル6をセラミックス枠体4に接合する。こうしてリードメタル1とベースメタル6はスルーホール9と接続用タブ8を介して電気的に接続される。
リードフレーム部3より給電し電解ニッケル/金めっき処理を行う。この時、セラミックス枠体4に形成したスルーホール9、接続用タブ8を介してベースメタル6へもめっき処理がなされる。接続用タブ8を除去、リードフレームを切断し、リードフレームと製品を分離する。以上の工程をへて高周波用高放熱型半導体素子収納用基板が製造される。
次に図3にて本発明の要点を断面構造から説明する。図3は図1の破線CDに沿った断面構造を表している。 (1)スルーホール9内およびセラミックス枠体4の金属メタライズ電極部2にはタングステン導体ペーストを印刷、焼成したメタライズ層10が形成されており、さらにニッケルめっき11形成後に銀ろう材を形成することより、接続用タブ8を含むリードメタル1、セラミックス枠体4、ベースメタル6が一体接合される。これによってセラミックス枠体4の表面のリードメタル1とベースメタル6が電気的に接続される。(2)このためセラミックス枠体4表面に接合したリードフレーム部3からの給電によりベースメタル6も同時に電解ニッケル/金めっき処理することが可能となる。通常、めっき厚としてニッケル10um、金2um程度を形成する。(3)めっき後に接続用タブ8をV溝7より除去し、さらにリードメタル1とリードフレーム部3を切断する。これにより表面のリードメタル1と裏面のベースメタル6は電気的に分離された高周波用高放熱型半導体素子収納用基板が得られる。
本発明の高周波用高放熱型半導体素子収納用基板は消費電力が大きく、熱応力に弱いガリウム砒素、窒化ガリウムなどの化合物半導体素子の実装に使用され、例えば携帯基地局等のパワーアンプ用の電子装置に用いることができる。
1:リードメタル、2:金属メタライズ電極層、3:リードフレーム部
4:セラミックス枠体、5:キャビティ部、6:ベースメタル
7:V溝、8:リードメタルの接続用タブ、9:スルーホール
10:メタライズ層、11:ニッケルめっき、12:銀ろう材

Claims (2)

  1. セラミックス枠体の一方の面にリードメタルを含むリードフレーム部を、他方の面に放熱用のベースメタルを接合した半導体素子収納用基板において、前記リードフレーム部と前記ベースメタルを電気的に接続するため前記セラミックス枠体のスルーホールと前記リードメタルに形成されためっき導通用の接続用タブが少なくとも夫々1つ形成されており、めっき処理後に前記スルーホールに接続した前記接続用タブを除去して前記リードメタルと前記ベースメタルを電気的に分離し、さらにリードフレーム部とリードメタル間を切断して作製された高周波用高放熱型半導体素子収納用基板。
  2. 前記セラミックス枠体に形成された導通用パターンがW、Mo金属の少なくとも1種類の金属で構成され、前記リードフレーム部が鉄―ニッケル合金、前記ベースメタルがCu−W、Cu−Mo、Cr−Cu複合部材のいずれか、前記セラミックス枠体の成分中のアルミナ含有率が70wt%以上、であることを特徴とした請求項1の高周波用高放熱型半導体素子収納用基板。
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JP3787232B2 (ja) * 1998-02-12 2006-06-21 株式会社住友金属エレクトロデバイス 半導体パッケージの製造方法
JP2005150133A (ja) * 2003-11-11 2005-06-09 Sumitomo Metal Electronics Devices Inc 半導体素子収納用容器
JP2005243843A (ja) * 2004-02-25 2005-09-08 Ngk Spark Plug Co Ltd 部品実装済み冷却装置付き配線基板及びその製造方法
JP4969522B2 (ja) * 2008-06-26 2012-07-04 京セラ株式会社 電子素子キャリア
JP2013016597A (ja) * 2011-07-01 2013-01-24 Nippon Steel & Sumikin Electronics Devices Inc 高放熱型半導体素子収納用基板

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