CN117280457A - 微电子封装组件和制造方法 - Google Patents

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R·科汉达帕尼
C·约翰逊
郑振纬
N·德莱昂
S·陈
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Materion UK Ltd
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Abstract

公开了微电子封装组件及其制造方法。法兰具有上表面，和布置在法兰的上表面上的第一涂层。绝缘体具有用于安装到法兰上的底面和与底面相对的上表面。第二涂层布置在绝缘体的底面上，并且第三涂层布置在绝缘体的上表面上。第一涂层、第二涂层和第三涂层分别具有小于或等于1微米的厚度。第一涂层、第二涂层和第三涂层中的至少一个经由物理气相沉积、原子沉积或化学沉积中的至少一个来涂覆。

Description

微电子封装组件和制造方法
优先权
本申请涉及并主张于2021年5月7日提交的美国临时专利申请第63/185,768号的优先权，该美国临时专利申请以引用的方式并入本文。
技术领域
本公开涉及微电子封装组件以及用于制造用于高散热应用(例如高频射频晶体管)的封装组件的加工方法。
背景技术
具有与晶粒附接材料(die attach material)兼容的气腔的射频封装组件用于SiLDMOS(横向扩散金属氧化物)晶体管、多赫蒂(Doherty)放大器、GaAs FET、GaAs MMIC、GaNFET和GaN MMIC。这些封装包括可以经由引线传送RF信号的热扩散或热传导器件。这种封装可用于附接用于无线电波的RF发射晶体管和电阻器，以用于电信目的。
半导体晶粒、特别是氮化镓(GaN)已经发展为具有比先前的晶体管技术高得多的功率密度。由于内部耗散，较高的功率密度在较小的面积中生成更多的热量。较小的耗散面积减小了散热路径的横截面积，这升高了结温。结温由功率耗散乘以热阻抗确定。
射频集成电路的性能可能受到封装环境的显著影响。对于高速数字和射频应用的不断变化和不断增加的需求要求对晶粒附接的封装除了机械考虑之外还考虑RF性能。封装必须能够承受最大结工作温度以便可靠工作。
然而，所生产的常规封装组件具有较低的散热特性以及有限的RF信号强度和功率输出。另外，常规的封装组件包括更多的加工步骤，并且由于加工限制(例如电镀步骤期间的除气)而表现出较低的良率，这引入了有机物并且可能导致比一些应用(例如5G应用)所需的RF性能低的RF性能。加工期间的有机物负面地影响部件之间(例如法兰与绝缘体之间)的剪切强度。
虽然可以获得用于制造封装组件的方法，但是需要提供在剪切强度、RF性能和良率方面的改进同时提供高散热和高频率的封装组件及其制造方法。
发明内容
在一个实施方案中，本公开涉及一种微电子封装组件。该组件包括：法兰，其具有上表面；和第一涂层，其布置在法兰的上表面上。该组件包括：绝缘体，其用于部分地围封晶粒，该绝缘体具有用于安装到法兰上的底面和与底面相对的上表面；第二涂层，其布置在绝缘体的底面上；以及第三涂层，其布置在绝缘体的上表面上。第一涂层、第二涂层和第三涂层分别具有小于或等于1微米的厚度。第一涂层、第二涂层和第三涂层中的至少一个经由物理气相沉积、原子沉积或化学沉积中的至少一个来涂覆。在一个实施方案中，微电子封装组件可用于在2GHz至10GHz之间的频率下输送超过5W的(GaN)RF功率晶体管。本文中的微电子封装组件也可用于在非常高的频率(例如大于3GHz)下工作的5G无线放大器。
第一涂层、第二涂层和第三涂层中的至少一个可以包括钛、铜、其合金、其子层或其组合。第一涂层、第二涂层和第三涂层中的每一个可以不含镍。
绝缘体可包括蓝宝石、氧化铝(Al2O3)、氧化铍(BeO)、氮化铝(AlN)、氧化锆增韧氧化铝(ZTA)、碳化硅(SiC)、镁碳化硅(Mg-SiC)、氮化硅(Si3N4)或其组合。在一些实施方案中，绝缘体是纯度大于或等于96％的氧化铝(Al2O3)。绝缘体可以包括穿过绝缘体的厚度的多个通孔(或过孔)。绝缘体的上表面上的钎焊层可以穿透通孔以将绝缘体粘结到法兰。
法兰可以是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)。法兰可以包括基于金刚石的复合物、Cu-CuMo-Cu(CPC)、铜钨(CuW)、Cu-Mo-Cu(CMC)、Cu或其组合。
微电子封装组件还可以包括：第一导电合金预制件，其将绝缘体粘附到法兰。第一导电合金预制件接触第一涂层和第二涂层。微电子封装组件还可以包括一个或多个引线，其中一个或多个引线中的至少一个具有小于或等于0.35微米的宽度。微电子封装组件还可以包括：第二导电合金预制件，其用于将一个或多个引线粘附到绝缘体，其中第二导电合金预制件接触第三涂层和一个或多个引线。第一导电合金预制件和第二导电合金预制件中的至少一个是银铜(Ag-Cu)合金或金锡(Au-Sn)合金。
一个或多个引线可以包括以下中的至少一个：具有30重量％至80重量％的镍(Ni)和余量的铁(Fe)的化学组成的合金、从9.5W/(mK)至11.5W/(mK)的范围的热导率、以及小于或等于0.35微米的一个或多个引线中的至少两个引线之间的间隔距离。
微电子封装组件还可以包括盖子，以与用于部分地围封晶粒的绝缘体一起形成空腔。盖子可以是氧化铝(Al2O3)、氮化铝(AlN)、液晶聚合物(LCP)或其组合。
在另一实施方案中，公开了一种用于制造微电子封装组件的方法。该方法包括：在法兰和绝缘体的相对表面上沉积厚度小于或等于1微米的第一涂层，其中法兰是高导热材料，该高导热材料具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)。该方法包括：将第一导电合金预制件定位在法兰和绝缘体的涂布表面之间。该方法包括：在绝缘体上表面的至少一部分上将第二涂层沉积到小于或等于1微米的厚度，以形成至少部分涂布的上表面。该方法包括：使用第二导电合金预制件将一个或多个引线直接粘结到至少部分涂布的上表面，以允许一个或多个引线具有小于或等于0.35微米的窄宽度。该方法包括：在大于或等于850℃的温度下将第一导电预制件粘附到绝缘体和法兰并且将第二导电预制件粘附到绝缘体和引线。沉积第一涂层和第二涂层中的至少一个包括物理气相沉积、原子沉积或化学沉积。
该方法包括：第一涂层可包括钛、铜、其合金、其子层、或其组合，并且第二涂层包括钛、铜、其合金、其子层。
沉积第一涂层和第二涂层中的至少一个可包括沉积两个或更多个子层，其中第一子层是钛，第二子层是铜，并且其中第一子层是总涂层厚度的15％至35％，第二子层是总涂层厚度的65％至85％。
该方法还可包括：附接盖子以形成用于晶粒的空腔，其中盖子包括液晶聚合物，其中盖子是氧化铝(Al2O3)、氮化铝(AlN)、液晶聚合物(LCP)或其组合。
该方法还可包括：在涂布之前形成穿过绝缘体的厚度的多个通孔，并且其中在沉积第二涂层之后，该方法包括：将层钎焊到绝缘体的上表面上以穿透通孔，从而将绝缘体粘结到法兰。
该方法还可包括：沉积第二涂层包括沉积到绝缘体的整个上表面上，并且还包括选择性地激光去除第二涂层以形成电路。
在另一实施方案中，本公开涉及一种微电子封装组件。该封装组件包括法兰、第一涂层、绝缘体、第二涂层和导电合金预制件。该法兰具有上表面，其中法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)。第一涂层布置在上表面上并且具有小于或等于1微米的厚度。绝缘体部分地围封并安装晶粒，并且绝缘体具有底面。第二涂层布置在绝缘体的底面上。导电合金预制件将绝缘体粘附到法兰。导电合金预制件接触第一涂层和第二涂层。
在另一实施方案中，一种微电子封装组件包括：法兰，其上安装有绝缘体。绝缘体具有上表面。第一涂层布置在绝缘体的上表面上，并且具有小于或等于1微米的厚度。封装组件还包括一个或多个引线，其中一个或多个引线中的至少一个具有小于或等于0.35微米的宽度。导电合金预制件将一个或多个引线粘附到绝缘体。导电合金预制件接触第一涂层和一个或多个引线。
在另一实施方案中，本公开涉及一种微电子封装组件。该封装组件包括法兰、引线框架和盖子。法兰包括绝缘体和安装在其上的晶粒。绝缘体可以部分地围封晶粒。引线框架包括围绕在绝缘体的与法兰相对的表面上的晶粒的多个引线。盖子包括形成用于晶粒的空腔的液晶聚合物。盖子通过非导电粘合剂粘附到引线框架。
在又一实施方案中，一种微电子封装组件包括法兰、第一涂层、绝缘体、第二涂层、第一导电合金预制件、第三涂层、引线框架、第二导电合金预制件和盖子。该法兰具有上表面，并且法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)。第一涂层布置在法兰的上表面上，并且具有小于或等于1微米的厚度。绝缘体可以用于部分地围封和安装晶粒。绝缘体具有与法兰相对的底面和上表面。第二涂层布置在绝缘体的底面上并且具有小于或等于1微米的厚度。第一导电合金预制件将绝缘体粘附到法兰。导电合金预制件接触第一涂层和第二涂层。第三涂层布置在绝缘体的上表面的一部分上，并且具有小于或等于1微米的厚度。第三涂层可以与第二涂层相同。引线框架包括多个引线，其被构造为围绕在绝缘体的上表面上的晶粒。第二导电合金预制件将引线框架粘附到绝缘体。第二导电合金预制件接触第三涂层和多个引线。盖子包括形成用于晶粒的空腔的液晶聚合物。盖子通过非导电粘合剂粘附到引线框架。
在一个方面，本公开涉及一种用于制造微电子封装组件的方法。该方法包括：在法兰和绝缘体的相对表面上沉积厚度小于或等于1微米的涂层；将导电合金预制件定位在法兰和绝缘体的涂布表面之间；以及在大于或等于850℃的温度下将导电合金预制件粘附到法兰和绝缘体。法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)。
在另一方面，一种用于将引线附接到微电子封装组件的方法包括：将绝缘体安装在法兰上；在绝缘体上表面的一部分上将涂层沉积到小于或等于1微米的厚度；以及使用导电合金预制件将一个或多个引线直接粘结到涂布的上表面，以允许一个或多个引线具有小于或等于0.35微米的窄宽度。与法兰相对的表面是绝缘体的上表面。
在另一方面，本公开涉及一种用于覆盖微电子封装组件的方法。该方法包括：将绝缘体安装在法兰上；形成包括多个引线的引线框架，多个引线被构造为围绕在绝缘体的与法兰相对的表面上的晶粒；以及通过非导电粘合剂将液晶聚合物盖子粘附到引线框架来形成用于晶粒的空腔。晶粒可以安装到法兰或绝缘体。
在又一方面，一种用于制造微电子封装组件的方法包括：在法兰和绝缘体的相对表面上沉积厚度小于或等于1微米的第一涂层。法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)。该方法包括：将第一导电合金预制件定位在法兰和绝缘体的涂布表面之间。该方法还包括：在绝缘体上表面的一部分上将第二涂层沉积到小于或等于1微米的厚度，以形成部分涂布的上表面；使用第二导电合金预制件将一个或多个引线直接粘结到部分涂布的上表面，以允许一个或多个引线具有小于或等于0.35微米的窄宽度；以及在大于或等于850℃的温度下将第一导电预制件粘附到绝缘体和法兰并将第二导电预制件粘附到绝缘体和引线。该方法可以包括：附接包括液晶聚合物的盖子以形成用于晶粒的空腔。盖子通过非导电粘合剂粘附到引线框架。
在一些实施方案中，法兰是高导热材料，其具有在室温下从140W/(mK)到650W/(mK)的范围的热导率，并且具有从5.5ppm/K到17.5ppm/K的范围的CTE。法兰可以是高导热材料，其具有在室温下从140W/(mK)到400W/(mK)的范围的热导率，并且具有从5.5ppm/K到17.5ppm/K的范围的CTE。法兰可以是高导热材料，其具有在室温下从500W/(mK)到600W/(mK)的范围的热导率，并且具有从6.0ppm/K到10.5ppm/K的范围的CTE。
在一些实施方案中，法兰包括基于金刚石的复合物、Cu-CuMo-Cu(CPC)、铜钨(CuW)、Cu-Mo-Cu(CMC)、Cu或其组合。法兰可以包括Cu-CuMo-Cu(CPC)、铜钨(CuW)、Cu-Mo-Cu(CMC)、Cu或其组合。法兰可以包括铜金刚石复合物或银金刚石复合物。
在一些实施方案中，第一涂层和第二涂层中的至少一个包括钛、铜、其合金或其组合。第一涂层和第二涂层中的至少一个可以经由物理气相沉积(PVD)来涂覆。第一涂层和第二涂层可以不含镍。
在一些实施方案中，第一导电合金预制件和第二导电合金预制件中的至少一个是焊料合金。第一导电合金预制件和第二导电合金预制件中的至少一个可以是银铜(Ag-Cu)合金或金锡(Au-Sn)合金。
在一些实施方案中，绝缘体包括蓝宝石、氧化铝(Al2O3)、氧化铍(BeO)、氮化铝(AlN)、氧化锆增韧氧化铝(ZTA)、碳化硅(SiC)、镁碳化硅(Mg-SiC)、氮化硅(Si3N4)或其组合。绝缘体可以包括蓝宝石、氧化铝(Al2O3)、氮化铝(AlN)或其组合。绝缘体可以是纯度大于或等于96％的氧化铝(Al2O3)。绝缘体可以包括穿过绝缘体的厚度的多个通孔。多个通孔可以沿着绝缘体的外围区域以图案构造。绝缘体还可以包括在涂布的底面和上表面之上的镍板。镍板可具有1.0微米至3.5微米的厚度。
在一些实施方案中，一个或多个引线包括铁、镍或其组合的合金。一个或多个引线可包括具有30重量％至80重量％的镍(Ni)和余量的铁(Fe)的化学组成的合金。一个或多个引线可具有从9.5W/(mK)至11.5W/(mK)的范围的热导率。一个或多个引线中的至少两个引线可以具有小于或等于0.35微米的间隔距离。
在一些实施方案中，组件还包括盖子，以形成用于晶粒的空腔。盖子可以是氧化铝(Al2O3)、氮化铝(AlN)、液晶聚合物(LCP)或其组合。盖子可以包括被构造为提供密封的非导电粘合剂。
在一些实施方案中，组件还包括晶粒，例如氮化镓(GaN)、砷化镓(GaAs)、硅(Si)或其组合。
在一些方面，方法包括：沉积涂层包括物理气相沉积、原子沉积或化学沉积。沉积涂层可以包括物理气相沉积。沉积涂层可以包括沉积两个或更多个子层。第一子层可以是钛，第二子层可以是铜。第一子层可为总涂层厚度的15％至35％，第二子层可为总涂层厚度的65％至85％。该方法还可以包括：安装晶粒。安装晶粒可以包括：用金和锡的合金焊接晶粒。
附图简单说明
通过参考说明书的其余部分和附图，可以实现对所公开的技术的性质和优点的进一步理解。
图1例示了根据本文实施方案的微电子封装组件的透视图。
图2例示了图1的微电子封装组件的分解图。
图3例示了沿着图1的线“A”截取的微电子封装组件的剖视图。
图4例示了图1的微电子封装组件的法兰的上表面的透视图。
图5例示了图1的微电子封装组件的法兰的剖视图。
图6例示了图1的微电子封装组件的绝缘体的透视图。
图7例示了图1的微电子封装组件的绝缘体的底面视图。
图8例示了图1的微电子封装组件的绝缘体的剖视图。
图9例示了根据本文实施方案的绝缘体的另一实施方案的部分俯视图，其演示了穿过绝缘体厚度的通孔。
图10例示了根据本文实施方案的包括通孔的如图9中的绝缘体的透视图。
图11例示了根据本文实施方案的用于将法兰粘附到绝缘体的导电合金预制件的透视图。
图12例示了根据本文实施方案的用于将绝缘体附接到引线的导电合金预制件的透视图。
图13例示了根据本文实施方案的包括多个引线的引线框架的透视图。
图14例示了根据本文实施方案的用于将绝缘体粘附到盖子的非导电粘合剂的透视图。
图15例示了根据本文实施方案的用于微电子封装组件的盖子的透视图。
图16例示了根据本文实施方案的引线框架的俯视图。
图17例示了根据本文实施方案的包括通孔的另一绝缘体的透视图。
图18例示了根据本文实施方案的图17的绝缘体的俯视图。
图19例示了根据本文实施方案的已经被进一步金属化的图17的绝缘体的透视图，其中金属化至少部分地被去除以形成电路。
图20例示了根据本文实施方案的环形框架的俯视透视图。
图21例示了根据本文实施方案的图20的环形框架的仰视透视图。
图22例示了根据本文的实施方案的微电子封装组件的透视图。
图23例示了根据本文实施方案的如图所示的覆盖如图22中的微电子封装组件的蚀刻盖的仰视透视图。
图24例示了根据本文实施方案的方法流程图。
具体实施方式
引言
根据本文所述的各种实施方案，微电子封装组件被生产为满足用于电信应用等的射频(RF)性能、粘附性(高剪切强度)和良率(yield)(没有由于热特性不匹配而导致的破裂)的需求。5G无线放大器工作在＞3GHz的频率下。对于位于农村地区的高功率基站，GaNRF功率晶体管需要在2GHz至10GHz之间的频率下输送＞5W。使用所述封装组件的RF性能满足这些需要，在高达10GHz的频率下具有低损耗。本文中的该方法提供显著改进以减少生产时间且减少对RF性能具有有害影响的除气。通过改善除气性能，本文所述的组件还具有较少的空隙和改善的粘附性，这扩大了在极端温度(例如高达200℃)下的性能范围。
本发明人现在已经发现，通过采用薄膜来涂布法兰以代替重复的镀浴和烧结循环提高了可靠性，并且允许采用更高耗散的材料用于法兰。进一步地，还采用薄膜来代替重复的镀浴和烧结循环以涂布绝缘体，从而去除绝缘体中以及绝缘体与其它部件的接口处的有机内容物。薄膜涂层还使得绝缘体能够被选择性地金属化以便更精确地控制，从而允许更窄的引线的宽度，并且使引线之间的间隔距离最小化，这也导致更高的RF性能。发明人还发现，采用(金属化的)激光去除以提供细RF线，可以实现更高的RF性能。引线粘结使用软焊料进一步增强，用金-锡合金的晶粒附接也使用软焊料进一步增强。封装组件还可以具有使用穿透通孔的钎焊料增强的附接，以提供额外的或替代的粘结手段。本文所公开的封装组件也与热塑性盖子兼容，特别是与液晶聚合物盖子兼容，用于防粗漏(gross leak safe)封装。本文所公开的封装组件还与环形框架和蚀刻盖兼容，以提供用于气密密封的防细漏(fine leak safe)封装的陶瓷盖子。是铁-镍-钴合金。
术语
尽管为了清楚起见，在以下描述中使用了特定术语，但是这些术语仅旨在指代为了在附图中进行说明而选择的实施方案的特定结构，并且不旨在限定或限制本公开的范围。在附图和以下描述中，应当理解，同样的附图标记指代具有同样功能的部件。
单数形式“一”、“一个”和“该”包括复数指代，除非上下文另外清楚地指示。
如说明书和权利要求书所用，术语“包括”可包括“由……构成”和“基本上由……构成”的实施方案。如本文所用，术语“包括”、“包含”、“具有”、“有”、“可以”、“含有”及其变体旨在为开放式过渡短语、术语或词语，其需要存在指定成分/组分/步骤并允许存在其它成分/组分/步骤。然而，这样的描述应当被解释为还将组合物、制品或方法描述为“由所列举的成分/组分/步骤构成”和“基本上由所列举的成分/组分/步骤构成”，这允许仅存在指定成分/组分/步骤连同可能由其产生的任何杂质，并且排除其他成分/组分/步骤。
本申请的说明书和申请专利范围中的数值应理解成包括当减少至相同数量的有效数字时相同的数值和与所述值的差异小于本申请中描述以确定值的类型的常规测量技术的实验误差的数值。
本文公开的所有范围包括所述端点并且可独立地组合(例如，“2.3ppm/K至17.5ppm/K”的范围包括端点2.3ppm/K或17.5ppm/K以及所有中间值)。
本文所述的方法步骤提及温度，并且除非另有规定，这是指由所提及的材料获得的温度，而不是热源(例如熔炉、烘箱)设定的温度。术语“室温”是指20℃至25℃(68℉至77℉)的范围。
微电子封装组件
本公开涉及具有上述优点的微电子封装组件及其制造方法。图1和图2中例示了微电子封装组件的一个示例。封装组件100包括法兰120、绝缘体150和布置在法兰120与绝缘体150之间的导电合金预制件130。绝缘体150还包括至少部分地涂布有涂层155的上表面152。取决于应用，绝缘体150可部分地围封半导体晶粒和/或可用于安装晶粒。应该理解，可以采用多个晶粒而不影响本发明的范围。图2示出了定位于绝缘体上表面152的涂布有涂层155的部分上的中心的晶粒195。可以设想用于围封和/或安装晶粒的其它构造，包括将晶粒195替代地定位到法兰上。进一步地，封装组件100包括导电合金预制件130(图11中示出)以及如图1至图2所示的具有多个引线172的引线框架170、非导电粘合剂180和盖子190。
图3示出了沿着图1的线“A”观察的封装组件100的剖视图。法兰120包括涂层125。法兰的上表面上的涂层125在本文中也称为第一涂层。导电合金预制件130与涂层125接触。绝缘体150包括涂层145和涂层155。绝缘体的底面上的涂层145在本文中被称为第二涂层。绝缘体上表面上的涂层155在本文中被称为第三涂层。在一些情况下，分别在法兰和绝缘体的相对表面上的涂层125和145可被称为第一涂层，并且在该情况下，在绝缘体的上表面上的涂层155被称为第二涂层。除了导电合金预制件130与涂层125接触之外，导电合金预制件130还与涂层145接触。涂层155被选择性地涂覆以仅部分地涂布绝缘体150的将附接引线、互连和/或晶粒的上表面。替代性地，涂层155可涂覆在整个绝缘体上表面之上，然后在要定位引线、互连和/或晶粒的地方经由激光选择性地去除。引线和/或互连172与涂层155接触。非导电粘合剂180与引线172接触，如图所示，并且在远离线“A”的部分中与绝缘体150接触，在该部分中由于选择性地涂覆涂层155而不存在涂层155。盖子190与非导电粘合剂180接触，并且还限定了晶粒195位于其中的空腔185。晶粒195可以附接到封装组件100。
如图4的透视图所示，法兰120可以具有通孔115，其用于将封装附接到微电子应用。应当理解，孔115不是特别限制的，并且狭槽或凹槽可以形成在法兰中。孔、狭槽或凹槽可用于将法兰安装到基板或散热器基座。在一个实施方案中，孔、狭槽或凹槽通过蚀刻、铣削、磨削、冲压或其它合适的方法形成。涂层125(优选为薄涂层tC)布置在法兰120的上表面122上，如图5中看到的，图5为图4的法兰120的剖视图。另一涂层(未示出)可涂覆到法兰120的与表面122相对的底面。法兰的厚度tF被限定在上表面122与底面118之间。
图6至图8中示出了绝缘体150。图8示出了沿着图6的线“A”截取的横截面。在一个实施方案中，涂层145(优选为薄涂层tC)布置到绝缘体150的整个底面148上，如图7和图8所示。没有涂层涂覆到将绝缘体150的底面148连接到上表面152的多个面146。绝缘体150被部分金属化。在一个实施方案中，涂层155被选择性地涂覆到绝缘体150的上表面152的一部分。具有涂层155的部分用于随后的引线、互连和/或晶粒的附接。
绝缘体的厚度tI被限定在上表面152与底面148之间。在一些实施方案中，绝缘体可包括穿过厚度的多个通孔154，如图9中绝缘体250的局部俯视图所示。通孔(也称为过孔)可以沿着绝缘体250的外围区域255以图案构造。根据应用和晶粒，通孔154可以钻入绝缘体中以增强RF信号。通孔154可具有0.01mm至0.7mm，例如0.10mm至0.7mm、0.10mm至0.25mm、或0.15mm至0.2mm的范围的直径。在优选实施方案中，通孔的直径为0.15mm±10％。涂覆到绝缘体的任一表面的涂层不会对孔的性能产生不利影响。
图10例示了图9中部分示出的陶瓷绝缘体250的透视图。绝缘体250具有开口205。开口205是中间的空隙空间，由此可见，绝缘体也可以称为陶瓷环。绝缘体250包括穿过绝缘体厚度的多个通孔154。通孔也可称为过孔。在图10中，由于尺寸小，过孔154由十字线表示，但是它们是具有直径的圆形通孔。在如图所示的图10的实施方案中，通孔154的直径为0.15mm。绝缘体250可以是例如Al2O3，并且可以包括50至300个过孔，这取决于允许RF波行进的构造设计。对于如图所示的示例，存在146个通孔，并且绝缘体250在中间具有尺寸为11.7mm×13.5mm的开口205或空隙。通孔或过孔可以用于增强粘结。在随后的钎焊中，钎焊金属穿透通孔以提供绝缘体与绝缘体250所接合到的预制件和/或法兰的更强的粘结。
图11至图15中单独示出了封装组件100的额外部件。图11例示了用于将法兰粘附到绝缘体的导电合金预制件130的透视图。预制件130可被镀Ni以增强与法兰和/或绝缘体的粘结。引线框架130在本文中也被称为第一导电合金预制件。图12例示了用于将绝缘体附接到引线的另一导电合金预制件160的透视图。预制件160在本文中也被称为第二导电合金预制件。图13例示了包括多个引线172的引线框架170的透视图。图14例示了用于将绝缘体粘附到盖子的非导电粘合剂180的透视图。图15例示了覆盖、保护和密封微电子封装组件的盖子190的透视图。盖子可以是如图所示的LCP。替代性地，可以使用陶瓷盖子(如图23所示)。
图16例示了根据本文实施方案的另一引线框架270的俯视图。引线框架可以从大约2密耳厚的合金片切割，例如从镍-铁合金片切割。蚀刻掉该片以产生空隙区域205。该设计允许RF线和地线间隔开以获得最佳性能。在图16所示的示例中，RF线具有0.012”(0.31mm)的宽度wRF，地线具有0.020”(0.51mm)的宽度wground。
可以设想其它封装组件构造，并且本文的示例不应被认为是限制性的。例如，图17至图23中示出了微电子封装组件的另一构造。
图17例示了另一陶瓷绝缘体350的透视图。绝缘体350包括绝缘体底面上的涂层345和绝缘体上表面上的涂层355(与前面对绝缘体涂层145和155的描述类似)。绝缘体包括通孔或过孔354。绝缘体可具有开口305(以容纳随后的晶粒放置)。在替代实施方案中，绝缘体可具有一个或多个开口以容纳垫片和/或竖板，以便在绝缘体的上表面的平面上方提供支脚。垫片和/或竖板可以是CuW或其它合适的材料，例如Cu-CuMo-Cu、Cu-Mo-Cu、Cu或其组合。晶粒可以定位于开口内或支脚的顶部。
通孔354可以如前所述地用钎焊料穿透，以增强到与绝缘体底面接合的部件(例如法兰和/或预制件)的粘结。
图18例示了图17的绝缘体的俯视图，其中绝缘体的上表面已经沉积有涂层345和355(例如前面针对涂层145和155所述的)。这种涂层可以包括一个或多个钛和/或铜的沉积层，并且还可以包括金和/或镍的沉积层。金属化的顶层452是金，使得在激光去除金属化层以形成电路之前，绝缘体450的上表面完全被金涂布。
图19例示了图17和图18的绝缘体在进一步加工后的透视图。如图18中的包括金的金属化至少部分地被去除，以形成如图19所示的包括RF引线的电路。RF陶瓷引线在尺寸上非常细(窄wRF)，因此适合于高温热应用。在该示例中，在通过激光形成过孔之后，对绝缘体(其可以是Al2O3)进行金属化。由此可见，绝缘体的上表面和下表面都被金属化，过孔(通孔)的内壁也被金属化，以允许钎焊材料穿透，从而增强与其它部件的粘结。
为了提供防细漏的气密密封的封装组件，如图20(俯视图)所示的环形框架480可以与根据本文实施方案的封装组件一起使用。图21例示了图20的环形框架480的仰视透视图。环形框架480可以使用Au-Sn接缝密封件围绕侧面和/或与盖490密封进行密封。图22例示了本文所述的具有法兰420、绝缘体450、环480和盖490的微电子封装组件400的透视图。如图23例示的仰视透视图的蚀刻盖490可与如图22中的微电子封装组件400一起使用。环形框架480和蚀刻盖490镀有Ni/Au。在一些情况下，形成多个层，例如Ni/Au/Ni/Au，以便减少氧化的影响。在其它情况下，钯镀层与Ni/Au镀层结合使用或代替Ni/Au镀层使用。可在没有晶粒的情况下将封装组件提供给客户，使得单独执行将晶粒放置在绝缘体开口305内(如图19中)。
材料
在封装组件的部件的材料选择中考虑的重要特性包括例如热导率、热膨胀系数(CTE)、热耗散和介电特性、以及机械特性等等。部件之间CTE的匹配对于机械完整性尤其重要，例如以最小化或消除法兰和/或陶瓷破裂的可能性。
法兰是高效地散热的热扩散材料。法兰被构造为将晶粒的温度维持在最高工作温度以下，对于一些RF应用，最高工作温度可以小于或等于200℃。用于法兰的合适的散热材料可以是非磁性的或非铁的。法兰120是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)(例如从140W/(mK)到600W/(mK)或从175W/(mK)到550W/(mK))的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K(例如从2.3ppm/K到14.4ppm/K或从4.6ppm/K到14.4ppm/K)的范围的热膨胀系数(CTE)。在优选实施方案中，法兰材料可以具有在室温下从140W/(mK)到650W/(mK)的范围的热导率，并且具有从5.5ppm/K到17.5ppm/K的范围的CTE。合适的法兰材料的示例包括基于金刚石的复合物、Cu-CuMo-Cu(CPC)、铜钨(CuW)、Cu-Mo-Cu(CMC)、Cu或其组合。
在某些方面，法兰是高导热材料，其具有在室温下从140W/(mK)到400W/(mK)的范围的热导率，并且具有从5.5ppm/K到17.5ppm/K的范围的CTE。合适的示例法兰材料包括Cu-CuMo-Cu(CPC)、铜钨(CuW)、Cu-Mo-Cu(CMC)、Cu或其组合。这些示例可以包括作为法兰材料的层压材料。
在其他方面，法兰高导热材料具有在室温下从500W/(mK)到600W/(mK)的范围的热导率，并且具有从6.0ppm/K到10.5ppm/K的范围的CTE。合适的示例法兰材料包括铜金刚石复合物(例如DC60或DC 70)或者银金刚石复合物(例如AD90)。金刚石复合物可从例如A.L.M.T.公司或住友电工集团购得。在一个实施方案中，期望法兰由具有与绝缘体材料大致类似的CTE的材料制成。
如在法兰上表面122与法兰基面118之间限定的法兰厚度是厚度tF。法兰厚度tF在0.5mm至5.0mm之间(例如从1.0mm至3.0mm或从1.5mm至2.5mm)的范围内。
具体地，本发明人已经发现，如下所述的薄膜涂层更适合于金刚石复合物法兰材料。本文所述的方法特别与金刚石复合物兼容，并且克服了重复镀浴和烧结循环的缺点。因此，在一个实施方案中，涂层125、145和/或155的薄膜可用于为本文所公开的封装组件提供许多优点。
返回参考图3，涂层包括涂层125、145和155(在法兰120的上表面上的第一涂层125、在绝缘体150的底面上的第二涂层145和在绝缘体150的上表面上的第三涂层155)，每个涂层可以包括钛、铜或其组合的薄膜。优选地，薄涂层以导致受控的和大致均匀的厚度的方式涂覆。涂层125、145和155的涂层厚度tC可小于或等于1微米。例如，厚度tC可为0.1μm至1.0μm，例如0.4μm至1.0μm、0.5μm至1.0μm、0.6μm至1.0μm或0.7μm至0.9μm。在下限方面，厚度tC可大于0.1μm，例如大于0.2μm、大于0.3μm、大于0.4μm、大于0.5μm、大于0.6μm、大于0.7μm或大于0.8μm。为了与导电合金预制件粘附，需要足够量的薄膜涂层材料，并且当厚度太低时，粘附强度可能降低。在上限方面，厚度tC可小于1.0μm，例如小于0.9μm、小于0.8μm、小于0.7μm或小于0.6μm。本文所述的方法在薄涂层中提供足够量的材料，并且具有过厚的涂层可能导致生产时间减少和低效的方法。因此，在优选实施方案中，厚度tC为0.5μm至1.0μm。在一个实施方案中，厚度tC为约0.8μm±10％。如图17所示的绝缘体350(也参见图22所示的实施方案)的绝缘体涂层345和355以及法兰涂层325(未示出)也具有厚度tC，如上所述。
在一些实施方案中，本文所述的涂层125、145和155(也是325、345和355)中的任一者均可包括两个或更多个子层，其中子层的总厚度也小于或等于1微米，例如子层的总厚度等于厚度tC。例如，涂覆厚度为0.05μm至0.35μm或其间任意增量为0.05μm的钛的第一子层，并在第一子层的顶部涂覆铜的第二子层。铜子层具有0.45μm至0.75μm或其间任意增量为0.05μm的厚度。第一子层和第二子层的总厚度小于或等于1微米。在优选实施方案中，钛第一子层为0.12μm至0.28μm，铜第二子层为0.52μm至0.68μm。在一个实施方案中，钛第一子层为约0.2μm±10％，铜第二子层为约0.6μm±10％。涂层125、145和155(也是325、345和355)中的任一者或全部可经由物理气相沉积(PVD)、原子沉积、化学沉积或其它合适的溅射技术来涂覆。在某些方面，用于法兰和绝缘体的第一涂层、第二涂层和第三涂层(例如分别为125、145、155或325、345、355)通过PVD沉积。在一个实施方案中，涂层125、145和155不含镍。在另一实施方案中，涂层325、345和355不含镍。
可选地，涂层125、145和155上还可包括镍镀层。在涂层125、145和155上的镍镀层的厚度可以是1.0微米至5.0微米，例如1.0μm至4.0μm、1.0μm至3.5μm、或1.5μm至3.0μm。在下限方面，镍镀层厚度可大于1.0μm，例如大于1.5μm。在上限方面，镍镀层厚度可以小于5.0μm，例如小于4.5μm、小于4.0μm或小于3.5μm。在优选实施方案中，镍镀层厚度为约1.5μm至约3.0μm。
用于将绝缘体150粘附到法兰120的导电合金预制件130接触涂层125和145。在一个实施方案中，预制件130是镀镍的。在预制件上的Ni镀层通过减少氧化而增强引线粘结强度。导电合金预制件130上的镍镀层的厚度如上所述。用于将包括多个引线172的引线框架170粘附到绝缘体150的导电合金预制件160接触涂层155。导电合金预制件130和160中的至少一个是焊料合金。在一些实施方案中，导电合金预制件130和160中的至少一个是银铜(Ag-Cu)合金或金锡(Au-Sn)合金。在一些实施方案中，预制件130是铁/镍合金(例如合金42)，引线框架170是银/铜合金(例如Ag72Cu28)。
在一些实施方案中，第一导电合金预制件和第二导电合金预制件(130、160)中的至少一个是具有50％到90％的银和10％到50％的铜(例如60％到80％的银和20％到40％的铜或70％到80％的银和20％到30％的铜)的化学组成的合金。第一导电合金预制件和第二导电合金预制件(130、160)可具有从0.01毫米至0.10毫米(例如从0.1mm至5mm)的范围的厚度。导电合金预制件的厚度可为0.01mm至0.10mm，例如0.01mm至0.08mm、0.01mm至0.05mm、0.01mm至0.04mm、或0.015mm至0.035mm。在下限方面，导电合金预制件的厚度可大于0.01mm，例如大于0.015mm或大于0.02mm。在上限方面，导电合金预制件的厚度可小于0.10mm，例如小于0.08mm、小于0.06mm或小于0.04mm。在优选实施方案中，导电合金预制件的厚度为约0.025mm±10％。
绝缘体提供不导电的介电材料。在某些方面，绝缘体材料具有在室温下从1W/(mK)到200W/(mK)的范围的热导率，并且具有从4.5ppm/K到11.5ppm/K的范围的CTE。合适的示例绝缘体材料包括蓝宝石、氧化铝(Al2O3)、氧化铍(BeO)、氮化铝(AlN)、氧化锆增韧氧化铝(ZTA)、碳化硅(SiC)、镁碳化硅(Mg-SiC)、氮化硅(Si3N4)、陶瓷或其组合。在一些实施方案中，绝缘体包括蓝宝石、氧化铝、氮化铝或其组合。在优选实施方案中，绝缘体是纯度大于或等于96％的氧化铝。
如在绝缘体上表面152与绝缘体底面148之间限定的绝缘体厚度是厚度tI。绝缘体厚度tI在0.05mm至1mm之间(例如从0.1mm至0.5mm)的范围内。
在上表面152上具有涂层155的绝缘体可另外在其上具有镀层，例如金-锡(Au-Sn)合金。这种镀层特别适合于安装晶粒195，如图2和图3所示。晶粒195不受本文所述的实施方案的特别限制，并且在一些实施方案中，晶粒195可以是GaN、GaAs、Si或其他合适的半导体材料。本文中的微电子组件封装可以不包括晶粒本身，其可以由消费者随后定位。
图12例示了具有多个引线172的引线框架170。引线框架可以被蚀刻到一定尺寸。多个引线172包括铁、镍或其组合的合金。合适的合金是铁/镍，例如合金42和/或合金52。多个引线172可包括镍-铁合金，其具有30重量％至80重量％的镍(例如35重量％至80重量％的镍)以及小于1重量％的少量的铜、锰、铬、铝、硅和/或钼，余量为铁。在优选实施方案中，多个引线包括合金，其具有39％至43％的镍(Ni)、0％至2％的锰(Mn)和余量的铁(Fe)的化学组成。
多个引线可以具有从9.5W/(mK)到11.5W/(mK)(例如从9.5W/(mK)到11W/(mK)或从10W/(mK)到10.5W/(mK))的范围的热导率。多个引线可具有从5.0ppm/K至9.0ppm/K、从5.5ppm/K至9.0ppm/K或从6.0ppm/K至9.0ppm/K的范围的CTE。
一个或多个引线172可具有小于或等于0.35微米(例如小于或等于0.30微米或小于或等于0.25微米)的宽度wL。在一些实施方案中，一个或多个引线中的至少两个引线具有小于或等于0.35微米(例如小于或等于0.30微米或者小于或等于0.25微米)的间隔距离dL。图9中例示了引线宽度wL和间隔距离dL。
如图15中的盖子190或如图22和图23中的蚀刻盖或盖子490可以包括氧化铝(Al2O3)、氮化铝(AlN)、液晶聚合物(LCP)或其组合。LCP盖子是热塑性、可模制的聚合物，其包括用于在维持聚合物特性的同时耐受更高的热的玻璃珠增强材料。LCP可包括15％至50％的颗粒(例如玻璃纤维、玻璃珠和/或无机填料)、0％至2％的其它添加剂以及余量的芳族液晶聚合物。其它添加剂可以包括炭黑，例如小于2％，例如小于1.5％，或小于1.0％。LCP盖子在微电子封装组件的工作温度下表现良好，而没有在一些陶瓷盖子中表现出的微裂纹/故障。在优选实施方案中，盖子是LCP。LCP是可以购得的，例如来自宝理有限责任公司(Polyplastics Co.,Ltd)的E471i。在一个实施方案中，LCP包括大于或等于63％的芳族液晶聚合物、35％的玻璃纤维/无机填料、小于1％的炭黑、以及小于1％的其它物质。在一些实施方案中，盖子190(和/或490)包括铁-镍-钴合金蚀刻剂，其被构造为提供防细漏的气密密封。合适的铁-镍-钴合金蚀刻剂包括在其它实施方案中，盖子包括非导电粘合剂(例如环氧树脂)，其被构造为提供防粗漏的密封。盖子190具有从3ppm/K到10ppm/K的范围的CTE和从0.2mm到10mm(例如从0.5mm到5mm或从1mm到3mm)的范围的盖子厚度。
方法
除了材料选择考虑之外，其它加工考虑对于提供具有高频RF性能和优良粘附性的微电子封装组件也是重要的。具体地，本文公开的形成涂层的方法有利地消除有机物。如前所述，引入的有机物不希望地导致形成例如空隙的特征。这些特征对RF性能、粘附性和剪切强度有不利的影响。
具体地，上述涂层125、145和155有利地通过沉积(例如物理气相沉积、原子沉积或化学沉积)来涂覆。物理气相沉积(PVD)是一种广泛使用的用于制造薄膜和表面涂层的技术，并且可以指各种真空沉积方法。溅射和/或蒸发生成从靶供应的涂层材料的原子、分子或离子形式的蒸汽。然后，这些原子被传输并沉积在基板表面(法兰或绝缘体)上，从而产生薄涂层。在一个实施方案中，PVD用于在法兰和/或绝缘体上形成薄膜涂层。
例如PVD的沉积代替了常规的镀镍和烧结循环，以在法兰和绝缘体的表面提供涂层。常规的镀镍和烧结循环导致排气和有机物(例如在电镀期间镍捕获氢)被捕获在法兰和绝缘体的表面处，然后在随后的一个或多个烧结期间形成空隙。PVD方法在真空中执行，并且不引入有机物。因此，在法兰和绝缘体上用PVD薄膜涂层加工的所得封装组件大致不含导致捕获气体和空隙形成的有机物。因此，在PVD中不存在通常在常规烧结循环期间会烧尽从而导致空隙的有害捕获有机物，并且本文公开的封装组件在法兰和绝缘体的表面处和/或在涂层(例如涂层125、145、155)之间的接口处大致不含空隙，从而在法兰和/或绝缘体的相应表面处形成界面。
本文的用于制造微电子封装组件的方法包括经由PVD涂覆的涂层达到小于或等于1微米的厚度，其厚度(例如涂层125、145、155)已在前面描述。在1000g至5000g的测试中，与通过常规电镀/烧结重复循环提供的涂层相比，涂层(例如涂层125、145、155)提供了导致改善的剪切强度的粘附性。
本文公开了用于制造微电子封装组件的各种方法。
一种用于制造微电子封装组件的方法包括：将涂层沉积到法兰上，其中法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)。法兰可以是Cu-CuMo-Cu(CPC)、铜钨(CuW)、Cu-Mo-Cu(CMC)、Cu或其组合。在一些实施方案中，法兰是CPC。
法兰(例如本文所述的法兰120(对于420类似))包括如图5例示的上表面122。该方法包括：在法兰的上表面上沉积涂层，使得涂层具有小于或等于1微米的厚度。涂布法兰可以包括一个或多个子层，换言之，第一子层(例如钛)以及第二子层(例如铜)。将涂层沉积到法兰上可以包括所述的沉积技术，例如PVD。在一些实施方案中，该方法包括：在法兰上表面上沉积涂层(即第一涂层125或325)，其具有例如为法兰(上表面)总涂层厚度的15％至35％的钛的第一子层，以及在钛的第一子层的顶部上，例如为法兰(上表面)总涂层厚度的65％至85％的，铜的第二子层。在一个实施方案中，沉积第一涂层包括沉积两个(或更多个)子层：钛的第一子层为总涂层厚度的15％至35％，铜的第二子层为总涂层厚度的65％至85％。例如，涂层(例如第一涂层125或325)可以包括钛的第一子层以及在第一子层顶部上的铜的第二子层，钛的第一子层是法兰涂层厚度的25％±10％，铜的子层是法兰涂层厚度的75％±10％。
该方法包括：在与涂布的法兰上表面122相对的绝缘体表面(例如如图8例示的绝缘体150的底面148以及类似地绝缘体350的底面)上沉积涂层。绝缘体可包括蓝宝石、氧化铝(Al2O3)、氧化铍(BeO)、氮化铝(AlN)、氧化锆增韧氧化铝(ZTA)、碳化硅(SiC)、镁碳化硅(magnesium silicon carbide)(Mg-SiC)、氮化硅(Si3N4)或其组合。在一些实施方案中，绝缘体是Al2O3或AlN。
绝缘体(例如本文所述的绝缘体150(也是250、350或450))具有底面。该方法包括：在绝缘体的整个底面148上沉积涂层，使得涂层具有小于或等于1微米的厚度。将涂层145(或345)沉积到绝缘体底面上可以包括一个或多个子层，换言之(并且类似于上面的法兰)，第一子层(例如钛)以及第二子层(例如铜)。将涂层沉积到绝缘体底面上可以包括所述的沉积技术，例如PVD。在一些实施方案中，该方法包括：在绝缘体底面148上沉积涂层(即第二涂层145或345)，其具有例如为绝缘体(底面)总涂层厚度的15％至35％的钛的第一子层，以及在钛的第一子层的顶部上，例如为绝缘体(底面)总涂层厚度的65％至85％的，铜的第二子层。在一些实施方案中，方法包括：用钛的第一子层和在第一子层顶部上的铜的第二子层涂布绝缘体底面，钛的第一子层可以是绝缘体涂层厚度的25％±10％，其中铜的子层是绝缘体底面涂层厚度的75％±10％。
通过所述的沉积技术沉积涂层对于涂层/绝缘体接口尤其重要。先前，例如重复的镀浴和烧结循环和/或通过用浆料(例如含有钼锰的浆料)金属化的技术引入有机物和粘结剂，其在加热到绝缘体上之后产生剩余的残余物。所捕获的有机内容物引入氧化物污染物和/或空隙，其不利地影响粘附特性并因此影响RF性能。
该方法还包括：在绝缘体上表面152上沉积涂层(即第三涂层155或355)，其具有例如为绝缘体(上表面)总涂层厚度的15％至35％的钛的第一子层，以及在钛的第一子层的顶部上，例如为绝缘体(上表面)总涂层厚度的65％至85％的，铜的第二子层。在一些实施方案中，该方法包括：将涂层沉积到绝缘体上表面上，该涂层具有钛的第一子层和在第一子层顶部上的铜的第二子层，钛的第一子层可以是绝缘体上表面涂层厚度的25％±10％，其中铜的子层是绝缘体上表面涂层厚度的75％±10％。在一些情况下，绝缘体150被涂布(例如通过本文所述的沉积技术)以完全涂布绝缘体的底面和上表面，并且因此绝缘体涂层可被统称为第二涂层(而不是第二涂层和第三涂层)。
可选地，通过激光去除涂布的层，可以直接在绝缘体上形成电路，从而有利地消除对印刷电路板(PCB)的需要。该方法还可包括绝缘体，其上(在涂层155或355上)具有例如金-锡(Au-Sn)合金的镀层。该方法可以包括：激光去除，以根据需要选择性地去除区域中的涂层和/或金-锡镀层，以暴露绝缘体150(或250、350或450)的上表面。
该方法包括：定位导电合金预制件(例如如本文所述的导电合金预制件130)，以便将绝缘体粘附到法兰。定位包括：使导电合金预制件与法兰涂层(在法兰的上表面上)和绝缘体涂层(在绝缘体的底面上)接触。将导电合金预制件粘附到法兰和绝缘体可以在炉中在大于或等于850℃(例如大于或等于875℃或大于或等于900℃)的温度下执行。
方法可包括：将导电合金预制件切割成期望的尺寸和图案。预制件可以具有0.01mm至0.05mm(例如0.025mm±10％)的厚度。导电合金预制件可以是如本文所述的镍-铁合金(例如合金42)或银铜(Ag-Cu)合金。导电合金预制件(本文中也称为钎焊料)可以是被切割以配合法兰和/或绝缘体的构造的片形式。在一些实施方案中，预制件是由合金42制成的引线框架，该合金是可以以片形式购得的材料，然后切割该材料以形成引线框架。在一些情况下，预制件130被镀镍以增强粘结。
上述方法消除了对冗长的重复镀浴和烧结循环的需要，因为这些循环被用于各个部件表面的单一沉积涂布方法代替。并且，重要的是，通过该方法形成的组件有利地不含有机物、捕获气体和/或空隙；从而表现出优异的粘附特性和RF性能。该方法允许将导电合金预制件钎焊到法兰和绝缘体上，而不需要引入对半导体有害的脱气和有机物的技术。
描述了一种用于将引线附接到微电子封装组件的方法。该方法包括：将绝缘体安装在法兰上，例如本文所述的法兰120。绝缘体(例如本文所述的绝缘体150)包括上表面。该方法包括：在绝缘体上表面的一部分上将涂层沉积到小于或等于1微米的厚度。选择性地执行将涂层沉积到上表面上，以仅且精确地涂布绝缘体的上表面的随后将接触引线、互连或晶粒的部分。选择性地涂布可以包括：掩蔽绝缘体上表面的不期望被涂布的一个或多个部分。绝缘体的侧表面(例如图8中的面146)也被掩蔽。在绝缘体的上表面的一部分上沉积涂层可以包括如上所述的一个或多个子层，换言之，第一子层(例如钛)以及第二子层(例如铜)。在绝缘体上表面的一部分上沉积涂层包括如前所述的沉积技术，例如PVD。
该方法包括：将一个或多个引线(例如本文所述的引线172)直接粘结到绝缘体涂布的上表面上。沉积的涂层允许一个或多个引线中的至少一个具有小于或等于0.35微米的宽度。该方法重要的是允许引线宽度的变窄，这提高了R值。直接粘结包括：定位导电合金预制件(例如本文所述的导电合金预制件160)，以便将一个或多个引线粘附到绝缘体。定位包括：使导电合金预制件与绝缘体涂布的上表面以及一个或多个引线接触。方法可包括：将导电合金预制件切割成期望的尺寸和图案。预制件可以具有0.01mm至0.05mm(例如0.025mm±10％)的厚度。导电合金预制件可以是如本文所述的银铜(Ag-Cu)合金。
上述方法使得复杂的电路图案能够被应用到绝缘体。这是因为与先前的技术(例如重复的镀浴和烧结循环)相比，经由所述的单一沉积方法涂布绝缘体上表面允许涂层图案中更严格的公差。沉积的涂层可以被涂覆到期望的精确宽度。先前的技术要求用户考虑在重复的镀浴和烧结循环中的烧结期间的收缩。先前的技术还引入了过量的导电合金预制件，从而导致了可能在引线之间短路的不期望的枝晶生长。本文的涂层的沉积选择性地且最低限度地金属化绝缘体上表面上具有图案化涂层的期望区域。本绝缘体上表面的金属化部分维持完整性，因为由于没有烧结步骤，不会发生影响图案精度的收缩。另外，如本文所述的绝缘体上表面的涂层具有小于或等于1微米的厚度。先前的技术需要更大的涂层厚度，因此具有小于或等于0.35微米宽度的引线是完全不可获得的。使用常规技术(例如重复的镀浴和烧结循环或浆料涂覆)，较窄的引线是不可能的。根据本文的方法的封装容纳较窄的引线，同时产生高良率。
本文的方法可以包括如上所述选择性地涂布和/或掩蔽绝缘体上表面的一个或多个部分的替代方案。具体地，例如通过PVD沉积的一个或多个涂层可涂覆在绝缘体的整个上表面上。这些涂层还可以包括其上的金和/或镍和/或钯镀层。然后，利用激光去除，选择性地去除一个或多个涂层以便形成电路。沉积涂层的激光去除允许非常严格的公差，以形成高性能应用(例如电信5G技术)所需的细RF线。
描述了一种用于覆盖微电子封装组件的方法。该方法包括：将绝缘体(例如本文所述的绝缘体150)安装在法兰(例如本文所述的法兰120)上。晶粒(例如本文所述的晶粒195)可以安装在法兰或绝缘体上，并且绝缘体可以部分地围封晶粒。将晶粒安装到绝缘体(或在替代构造中安装到法兰上)可包括：粘结或以其它方式附接晶粒，例如GaN。例如，安装晶粒可以包括：用Au-Sn合金焊接。如下所述，安装晶粒可以在钎焊处理中粘附第一导电预制件和第二导电预制件之后或者在附接盖子之后执行。在一些实施方案中，第二导电预制件和/或引线框架可以是银-铜合金，例如Ag72Cu28(72重量％的Ag和28重量％的Cu)。
该方法包括：形成包括多个引线的引线框架，多个引线被构造为围绕在绝缘体的与法兰相对的表面上的晶粒。引线(例如本文所述的引线172)可包括镍-铁合金，其具有30重量％至80重量％的镍(例如35重量％至80重量％的镍)以及小于1重量％的少量的铜、锰、铬、铝、硅和/或钼，余量为铁。有利地，引线可以具有小于或等于0.35微米的窄宽度。
该方法包括：通过用非导电粘合剂将液晶聚合物盖子粘附到引线框架来形成用于晶粒的空腔。上述方法有利地使得能够使用LCP来覆盖微电子封装组件。包括玻璃颗粒(例如纤维或珠子)提高了LCP内的熔融温度，从而允许LCP盖子在比没有这种添加剂的聚合物高的温度下使用。因此，LCP盖子代替了陶瓷盖子，从而提供了优于可能因热量和热膨胀而经历微裂纹甚至故障的陶瓷盖子的优点。另外，LCP盖子表现出与非导电粘合剂(例如环氧树脂)粘结的优异兼容性，从而导致更强的粘结。LCP盖子的灵活性有助于成功分析故障分析。与陶瓷盖子不同，LCP盖子是可移除的或可拆卸的，而不损坏封装组件内的半导体芯片(例如晶粒)，从而允许准确的故障分析。
作为如上所述的LCP盖子的替代方案，该方法可以包括用于组件的防细漏气密密封的环形外壳和陶瓷蚀刻盖。环可由片形成。环可以是镀Ni/Au的或镀Ni/Au/Ni/Au的或镀钯的。
该方法还可包括在组件内的垫片或竖板，例如垫片可定位在绝缘体环的开口内。将一个或多个涂层沉积到可以是CuW的垫片上可以包括例如如上所述的PVD涂层。该垫片还可以是镀Ni/Au的或镀Ni/Au/Ni/Au的或镀钯的。垫片可用于为晶粒定位在组件内提供支脚。
描述了另一种用于制造微电子封装组件的方法。该方法包括：在法兰和绝缘体(例如所述的绝缘体150)的相对表面上沉积厚度小于或等于1微米的第一涂层。法兰(例如所述的法兰120)是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)。将涂层沉积到法兰和绝缘体上可包括所述的沉积技术，例如PVD。法兰的上表面(例如涂层125)和绝缘体的底面(例如涂层145)中的每一个上的涂层可以包括一个或多个子层，换言之，第一子层(例如钛)以及第二子层(例如铜)。在一些实施方案中，该方法包括：将涂层沉积到法兰上表面和/或绝缘体底面上，该涂层具有钛的第一子层，其可以是法兰涂层厚度的15％至35％；以及在第一子层的顶部上沉积铜的第二子层，其中铜的子层是法兰涂层厚度的65％至85％。该方法包括：将第一导电合金预制件定位在法兰和绝缘体的涂布表面之间，以便将法兰粘附到绝缘体。第一导电合金预制件(例如所述的预制件130)用于将绝缘体粘附到法兰。第一导电合金预制件接触涂布的法兰上表面和涂布的绝缘体底面。方法可包括：将第一导电合金预制件切割成期望的尺寸和图案。预制件可以具有0.01mm至0.05mm(例如0.025mm±10％)的厚度。
该方法包括：在绝缘体上表面的一部分上将另一涂层沉积到小于或等于1微米的厚度，以形成部分涂布的上表面(例如涂层155)。如上所述，为了将涂层沉积到法兰上表面和绝缘体底面上，在绝缘体上表面的一部分上沉积涂层可以包括所述的沉积技术，例如PVD。在绝缘体上表面的一部分上沉积涂层可以包括一个或多个子层，类似于上文所述。
该方法包括：使用第二导电合金预制件将一个或多个引线直接粘结到部分涂布的上表面，以允许一个或多个引线具有小于或等于0.35微米的窄宽度。引线(例如所述的引线172)可以是引线框架的一部分，并且可以围绕在绝缘体的与法兰相对的涂布表面上的晶粒。引线172可包括镍-铁合金，其具有30重量％至80重量％的镍(例如35重量％至80重量％的镍)以及小于1重量％的少量的铜、锰、铬、铝、硅和/或钼，余量为铁。在优选实施方案中，引线包括蚀刻到一定尺寸的镍-铁合金，其中合金是合金42和/或合金52。第二导电合金预制件(例如所述的预制件160)用于将引线框架粘附到绝缘体。第二导电合金预制件接触涂布的绝缘体上表面和多个引线。方法可包括：将第二导电合金预制件切割成期望的尺寸和图案。预制件可以具有0.01mm至0.05mm(例如0.025mm±10％)的厚度。
该方法包括：在大于或等于850℃的温度下将第一导电预制件粘附到绝缘体和法兰并且将第二导电预制件粘附到绝缘体和引线。粘附可以包括钎焊处理，其中在炉中加热组件以将接触的表面粘结到导电合金预制件。钎焊处理同时将绝缘体粘结到引线并且将绝缘体粘结到法兰。为了制造效率，钎焊处理可以在带式炉中执行，或者替代性地在箱式炉中执行。另外，钎焊处理可以穿透任何通孔或过孔，可以用激光穿过绝缘体的厚度形成多个通孔或过孔。钎焊增强了绝缘体与组件内的其它部件的粘结。
该方法包括：附接包括液晶聚合物的盖子以形成用于晶粒的空腔。替代性地，盖子可以包括所述的环和陶瓷蚀刻盖。盖子(例如本文所述的盖子190(或490))通过切割成一定尺寸的非导电粘合剂(例如所述的非导电粘合剂180)粘附到引线框架，或通过用于环的Au80Sn20框架(例如80重量％的金和20重量％的锡)粘附到引线框架。Au80Sn20也可以用作垫片附接到法兰的预制件。用非导电粘合剂附接盖子可以在小于或等于180℃的温度下执行，因此不影响任何其它封装组件部件。该方法还可以包括：将晶粒安装到绝缘体(或者在替代构造中安装到法兰)。具体地，GaN晶粒在依赖于镀镍/烧结技术的现有封装方法中是抗附接的。GaN不与镍粘结。在一个实施方案中，该方法包括：用Ag-Sn合金将GaN焊接到涂布的绝缘体上表面上。
图24例示了根据制造微电子封装组件的示例性方法(方法2400)的流程图。在法兰的至少一个表面和绝缘体的至少一个表面上执行沉积一个或多个涂层2410。法兰可以是CPC或如本文所述的其它合适的材料，并且绝缘体可以是氧化铝或如本文所述的其它合适的材料。可以通过PVD沉积涂层，以金属化法兰的上表面和绝缘体的底面。涂层可以是如本文所述的钛和/或铜。
执行在法兰和绝缘体的涂布表面之间定位2420第一导电合金预制件(例如合金42的引线框架)，以形成法兰/绝缘体子组件。在绝缘体的上表面上进一步沉积一个或多个涂层2430选择性地或替代地在绝缘体的整个上表面上进行。可选地，激光去除2440金属化根据期望形成电路。使用第二导电预制件执行将一个或多个引线粘结2450到涂布的绝缘体。可选地，绝缘体包括激光形成的通孔，并且钎焊绝缘体包括穿透通孔以将绝缘体粘结到法兰。在大于或等于850℃(例如850℃、875℃或900℃)的温度下执行将第一导电预制件和第二导电预制件粘附2560到绝缘体/法兰组件。附接2570盖子以形成微电子封装组件。盖子可以是如上所述的LCP或环和陶瓷蚀刻盖。该方法可选地包括：将晶粒定位在组件内并气密密封组件。
上述方法有利地包括组件，其表现出高RF性能和优异的粘附特性，同时使得能够实现复杂的电路和LCP盖子或替代性地包括环和陶瓷盖的盖子以完成微电子封装组件。上述方法还提供了适于安装GaN晶粒的封装组件，因此将性能提高至比Si晶粒高两倍至六倍。该方法适合于封装中不断减小的架构尺寸，因此也以较小的封装体积和/或重量提供较高的性能。
微电子封装组件构造
在一个方面，一种微电子封装组件包括：法兰，其具有上表面，其中法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)；第一涂层，其布置在上表面上，具有小于或等于1微米的厚度；绝缘体，其用于部分地围封和安装晶粒，该绝缘体具有底面；第二涂层，其布置在绝缘体的底面上；以及导电合金预制件，其用于将绝缘体粘附到法兰，其中导电合金预制件接触第一涂层和第二涂层。这种构造提供了一种可用于微电子封装组件的法兰/绝缘体组件。虽然不限于此，但是该构造例如可以包括CPC法兰，其(在上表面上)沉积有钛和铜的第一PVD涂层(小于1微米)并且与(在底面上)沉积有钛和铜的类似的第二PVD涂层(小于1微米)的氧化铝绝缘体组装。已经镀镍的合金42的(第一)预制件定位于法兰的上表面与绝缘体的底面之间。在大于或等于850℃的温度下粘附法兰/绝缘体组件。
在另一方面，一种微电子封装组件包括：法兰，其上安装有绝缘体，该绝缘体具有上表面；第一涂层，其布置在绝缘体的上表面上，具有小于或等于1微米的厚度；一个或多个引线，其中一个或多个引线中的至少一个具有小于或等于0.35微米的宽度；以及导电合金预制件，其用于将一个或多个引线粘附到绝缘体，其中导电合金预制件接触第一涂层和一个或多个引线。这种构造提供了一种可用于微电子封装组件的法兰/绝缘体/引线组件。虽然不限于此，但是该构造(例如与上述构造结合)包括沉积到绝缘体上表面上的钛和铜的(第三)PVD涂层(小于1微米)。另一(第二)预制件定位在绝缘体表面的顶部，以包括用于多个引线的银-铜框架和/或预制件。有利地，引线之间的距离被最小化以便获得更高的RF性能。如所理解的，可以如此提供上述构造用于晶粒的随后安装。
在另一方面，一种微电子封装组件包括：法兰，其具有绝缘体和安装在其上的晶粒，其中绝缘体部分地围封晶粒；引线框架，其包括围绕在绝缘体的与法兰相对的表面上的晶粒的多个引线；以及盖子，其包括液晶聚合物以形成用于晶粒的空腔，其中盖子通过非导电粘合剂粘附到引线框架。这种构造提供了一种其中安装并覆盖晶粒的微电子封装组件。替代性地，组件和盖子可被提供用于晶粒的随后安装。适应客户需要，盖子可以被气密密封以实现防细漏。替代性地，可以采用防粗漏盖子和密封。
在又一方面，一种微电子封装组件包括：法兰，其具有上表面，其中法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)；第一涂层，其布置在法兰的上表面上，具有小于或等于1微米的厚度；绝缘体，其用于部分地围封和安装晶粒，绝缘体具有与法兰相对的底面和上表面；第二涂层，其布置在绝缘体的底面上，具有小于或等于1微米的厚度；第一导电合金预制件，其用于将绝缘体粘附到法兰，其中导电合金预制件接触第一涂层和第二涂层；第三涂层，其布置在绝缘体的上表面的一部分上，具有小于或等于1微米的厚度，其中第三涂层与第二涂层相同；引线框架，其包括多个引线，多个引线被构造为围绕在绝缘体的上表面上的晶粒；第二导电合金预制件，其用于将引线框架粘附到绝缘体，其中第二导电合金预制件接触第三涂层和多个引线；以及盖子，其包括液晶聚合物以形成用于晶粒的空腔，其中盖子通过非导电粘合剂粘附到引线框架。
在优选方面，一种微电子封装组件包括：法兰，其具有上表面；第一涂层，其布置在法兰的上表面上；绝缘体，其用于部分地围封晶粒，绝缘体具有用于安装到法兰上的底面和与底面相对的上表面；第二涂层，其布置在绝缘体的底面上；以及第三涂层，其布置在绝缘体的上表面上，其中第一涂层、第二涂层和第三涂层分别具有小于或等于1微米的厚度，并且其中第一涂层、第二涂层和第三涂层中的至少一个经由物理气相沉积、原子沉积或化学沉积中的至少一个来涂覆。这种构造提供了一种可用于随后安装晶粒的微电子封装组件的完整组件。虽然不限于此，但是该构造可以包括CPC法兰，其(在上表面上)沉积有钛和铜的第一PVD涂层(小于1微米)并且与(在底面上)沉积有钛和铜的类似的第二PVD涂层(小于1微米)的氧化铝绝缘体组装。已经镀镍的合金42的(第一)预制件定位于法兰的上表面与绝缘体的底面之间。在大于或等于850℃的温度下粘附法兰/绝缘体组件。该构造包括沉积到绝缘体上表面上的钛和铜的(第三)PVD涂层(小于1微米)。第三涂层沉积在绝缘体的整个上表面上，然后使用激光选择性地去除第三涂层。另一(第二)预制件定位在绝缘体表面的顶部，以包括用于多个引线的银-铜框架和/或预制件。有利地，引线之间的距离被最小化以便获得更高的RF性能。绝缘体可以是具有开口的陶瓷环，并且开口容纳可选的CuW垫片，该CuW垫片具有沉积到垫片的上表面上的钛和铜的(第四)PVD涂层(小于1微米)。环定位在具有第三涂层的绝缘体陶瓷环的上表面的顶部。该组件是镀镍的，并且使用用于环的金-锡(Au80Sn20)框架以及用于CuW垫片Au80Sn20的金-锡(Au80Sn20)预制件来密封。镀Ni/Au的陶瓷蚀刻盖覆盖组件。在可选地用安装在其中的晶粒气密密封之前，还使用激光去除来清除任何多余物(镀层和/或涂层)。
上述任何构造可以包括，法兰是高导热材料，其具有在室温下从140W/(mK)到650W/(mK)的范围的热导率，并且具有从5.5ppm/K到17.5ppm/K的范围的CTE。在一些实施方案中，法兰是：高导热材料，其具有在室温下从140W/(mK)到400W/(mK)的范围的热导率并且具有从5.5ppm/K到17.5ppm/K的范围的CTE；或者高导热材料，其具有在室温下从500W/(mK)到600W/(mK)的范围的热导率并且具有从6.0ppm/K到10.5ppm/K的范围的CTE。合适的法兰材料包括基于金刚石的复合物、Cu-CuMo-Cu(CPC)、铜钨(CuW)、Cu-Mo-Cu(CMC)、Cu或其组合。如在以上的一些示例中，法兰是Cu-CuMo-Cu(CPC)。在其他示例中，法兰包括铜金刚石复合物或银金刚石复合物。
上述任何构造可以包括，第一涂层和第二涂层中的至少一个包括钛、铜、其合金或其组合。第一涂层和第二涂层中的至少一个经由物理气相沉积(PVD)来涂覆。第一沉积涂层和第二沉积涂层不含镍。
上述任何构造可以包括，第一导电合金预制件和第二导电合金预制件中的至少一个是焊料合金。第一导电合金预制件和第二导电合金预制件中的至少一个是银铜(Ag-Cu)合金或金锡(Au-Sn)合金。
上述任何构造可以包括，绝缘体包括蓝宝石、氧化铝(Al2O3)、氧化铍(BeO)、氮化铝(AlN)、氧化锆增韧氧化铝(ZTA)、碳化硅(SiC)、镁碳化硅(Mg-SiC)、氮化硅(Si3N4)或其组合。如在以上的一些示例中，绝缘体是纯度大于或等于96％的氧化铝(Al2O3)。
上述任何构造可以包括，绝缘体包括穿过绝缘体的厚度的多个通孔。多个通孔可以沿着绝缘体的外围区域以图案构造。
可选地，上述任何构造中的绝缘体还包括在涂布的底面和上表面之上的镍板，镍板具有1.0微米至3.5微米的厚度。
上述任何构造中的一个或多个引线包括铁、镍或其组合的合金。在以上的一些示例中，一个或多个引线包括具有30重量％至80重量％的镍(Ni)和余量的铁(Fe)的化学组成的合金。一个或多个引线可具有从9.5W/(mK)至11.5W/(mK)的范围的热导率。上述任何构造可以包括，一个或多个引线中的至少两个引线具有小于或等于0.35微米的间隔距离。
上述任何构造可以包括盖子，以形成用于晶粒的空腔。盖子可以是氧化铝(Al2O3)、氮化铝(AlN)、液晶聚合物(LCP)或其组合。盖子可以包括被构造为提供密封的非导电粘合剂。对于气密密封，盖子是陶瓷的，例如氧化铝(Al2O3)或氮化铝(AlN)，并且使用具有环的金锡框架密封。
上述任何构造可以包括安装在其中的晶粒或被构造用于晶粒的随后安装。晶粒可以包括氮化镓(GaN)、砷化镓(GaAs)、硅(Si)或其组合。
示例
对根据上述方法2400制造的微电子封装组件执行尺寸测试，结果总结在表1中。
如表1所示，所有部件都通过了尺寸测试，该尺寸测试是在组装之前的检查。测试包括利用扫描电子显微镜与能量色散X射线光谱(SEM/EDX)和X射线荧光(XRF)进行镀层厚度检查。
对封装组件执行功能测试。功能测试包括交叉泄漏测试范围的泄漏测试、1000g至5000g的剪切测试的引线剥离测试、使用奥姆计测试短路或不连续连接的导电性测试、以及通过浸入焊锡炉(solder pot)以检查湿度的可焊性测试。
如表2所示，封装组件通过所有功能测试。
实施方案
设想了以下实施方案。设想特征和实施方案的所有组合。
实施方案1：一种微电子封装组件，包括：法兰，其具有上表面；第一涂层，其布置在法兰的上表面上；绝缘体，其用于部分地围封晶粒，绝缘体具有用于安装到法兰上的底面和与底面相对的上表面；第二涂层，其布置在绝缘体的底面上；以及第三涂层，其布置在绝缘体的上表面上，其中第一涂层、第二涂层和第三涂层分别具有小于或等于1微米的厚度，并且其中第一涂层、第二涂层和第三涂层中的至少一个经由物理气相沉积、原子沉积或化学沉积中的至少一个来涂覆。
实施方案2：根据任何前述或后续实施方案的组件，其中第一涂层、第二涂层和第三涂层中的至少一个包括钛、铜、其合金、其子层或其组合。
实施方案3：根据任何前述或后续实施方案的组件，其中第一涂层、第二涂层和第三涂层中的每一个都不含镍。
实施方案4：根据任何前述或后续实施方案的组件，其中绝缘体包括蓝宝石、氧化铝(Al2O3)、氧化铍(BeO)、氮化铝(AlN)、氧化锆增韧氧化铝(ZTA)、碳化硅(SiC)、镁碳化硅(Mg-SiC)、氮化硅(Si3N4)或其组合。
实施方案5：根据任何前述或后续实施方案的组件，其中绝缘体是纯度大于或等于96％的氧化铝(Al2O3)。
实施方案6：根据任何前述或后续实施方案的组件，其中绝缘体包括穿过绝缘体的厚度的多个通孔，并且其中绝缘体的上表面上的钎焊层穿透通孔以将绝缘体粘结到法兰。
实施方案7：根据任何前述或后续实施方案的组件，其中法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)。
实施方案8：根据任何前述或后续实施方案的组件，其中法兰包括基于金刚石的复合物、Cu-CuMo-Cu(CPC)、铜钨(CuW)、Cu-Mo-Cu(CMC)、Cu或其组合。
实施方案9：根据任何前述或后续实施方案的组件，还包括：第一导电合金预制件，其用于将绝缘体粘附到法兰，其中第一导电合金预制件接触第一涂层和第二涂层。
实施方案10：根据任何前述或后续实施方案的组件，还包括：一个或多个引线，其中一个或多个引线中的至少一个具有小于或等于0.35微米的宽度；以及第二导电合金预制件，其用于将一个或多个引线粘附到绝缘体，其中第二导电合金预制件接触第三涂层和一个或多个引线。
实施方案11：根据任何前述或后续实施方案的组件，其中第一导电合金预制件和第二导电合金预制件中的至少一个是银铜(Ag-Cu)合金或金锡(Au-Sn)合金。
实施方案12：根据任何前述或后续实施方案的组件，其中一个或多个引线包括以下中的至少一个：具有30重量％至80重量％的镍(Ni)和余量的铁(Fe)的化学组成的合金、从9.5W/(mK)至11.5W/(mK)的范围的热导率、以及小于或等于0.35微米的一个或多个引线中的至少两个引线之间的间隔距离。
实施方案13：根据任何前述或后续实施方案的组件，还包括盖子，以与用于部分地围封晶粒的绝缘体一起形成空腔。
实施方案14：根据任何前述或后续实施方案的组件，其中盖子为氧化铝(Al2O3)、氮化铝(AlN)、液晶聚合物(LCP)、或其组合。
实施方案15：一种用于制造微电子封装组件的方法，该方法包括：在法兰和绝缘体的相对表面上沉积厚度小于或等于1微米的第一涂层，其中法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)；将第一导电合金预制件定位在法兰和绝缘体的涂布表面之间；在绝缘体上表面的至少一部分上将第二涂层沉积到小于或等于1微米的厚度，以形成至少部分涂布的上表面；使用第二导电合金预制件将一个或多个引线直接粘结到至少部分涂布的上表面，以允许一个或多个引线具有小于或等于0.35微米的窄宽度；在大于或等于850℃的温度下将第一导电预制件粘附到绝缘体和法兰并且将第二导电预制件粘附到绝缘体和引线，其中沉积第一涂层和第二涂层中的至少一个包括物理气相沉积、原子沉积或化学沉积。
实施方案16：根据任何前述或后续实施方案的方法，其中第一涂层包括钛、铜、其合金、其子层、或其组合，并且第二涂层包括钛、铜、其合金、其子层。
实施方案17：根据任何前述或后续实施方案的方法，其中沉积第一涂层和第二涂层中的至少一个包括沉积两个或更多个子层，其中第一子层是钛，第二子层是铜，并且其中第一子层是总涂层厚度的15％至35％，第二子层是总涂层厚度的65％至85％。
实施方案18：根据任何前述或后续实施方案的方法，还包括：附接盖子以形成用于晶粒的空腔，其中盖子包括液晶聚合物，其中盖子是氧化铝(Al2O3)、氮化铝(AlN)、液晶聚合物(LCP)或其组合。
实施方案19：根据任何前述或后续实施方案的方法，还包括：在涂布之前形成穿过绝缘体的厚度的多个通孔，并且其中在沉积第二涂层之后，该方法包括：将层钎焊到绝缘体的上表面上以穿透通孔，从而将绝缘体粘结到法兰。
实施方案20：根据任何前述或后续实施方案的方法，其中沉积第二涂层包括沉积到绝缘体的整个上表面上，并且还包括选择性地激光去除第二涂层以形成电路。
实施方案21：一种微电子封装组件，包括：法兰，其具有上表面，其中法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)；第一涂层，其布置在上表面上，具有小于或等于1微米的厚度；绝缘体，其用于部分地围封和安装晶粒，该绝缘体具有底面；第二涂层，其布置在绝缘体的底面上；以及导电合金预制件，其用于将绝缘体粘附到法兰，其中导电合金预制件接触第一涂层和第二涂层。
实施方案22：一种微电子封装组件，包括：法兰，其上安装有绝缘体，该绝缘体具有上表面；第一涂层，其布置在绝缘体的上表面上，具有小于或等于1微米的厚度；一个或多个引线，其中一个或多个引线中的至少一个具有小于或等于0.35微米的宽度；以及导电合金预制件，其用于将一个或多个引线粘附到绝缘体，其中导电合金预制件接触第一涂层和一个或多个引线。
实施方案23：一种微电子封装组件，包括：法兰，其具有绝缘体和安装在其上的晶粒，其中绝缘体部分地围封晶粒；引线框架，其包括围绕在绝缘体的与法兰相对的表面上的晶粒的多个引线；以及盖子，其包括液晶聚合物以形成用于晶粒的空腔，其中盖子通过非导电粘合剂粘附到引线框架。
实施方案24：一种微电子封装组件，包括：法兰，其具有上表面，其中法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)；第一涂层，其布置在法兰的上表面上，具有小于或等于1微米的厚度；绝缘体，其用于部分地围封和安装晶粒，绝缘体具有与法兰相对的底面和上表面；第二涂层，其布置在绝缘体的底面上，具有小于或等于1微米的厚度；第一导电合金预制件，其用于将绝缘体粘附到法兰，其中导电合金预制件接触第一涂层和第二涂层；第三涂层，其布置在绝缘体的上表面的一部分上，具有小于或等于1微米的厚度，其中第三涂层与第二涂层相同；引线框架，其包括多个引线，多个引线被构造为围绕在绝缘体的上表面上的晶粒；第二导电合金预制件，其用于将引线框架粘附到绝缘体，其中第二导电合金预制件接触第三涂层和多个引线；以及盖子，其包括液晶聚合物以形成用于晶粒的空腔，其中盖子通过非导电粘合剂粘附到引线框架。
实施方案25：一种用于制造微电子封装组件的方法，该方法包括：在法兰和绝缘体的相对表面上沉积厚度小于或等于1微米的涂层，其中法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)；将导电合金预制件定位在法兰和绝缘体的涂布表面之间；以及在大于或等于850℃的温度下将导电合金预制件粘附到法兰和绝缘体。
实施方案26：一种用于将引线附接到微电子封装组件的方法，该方法包括：将绝缘体安装在法兰上，其中与法兰相对的表面是绝缘体的上表面；在绝缘体上表面的一部分上将涂层沉积到小于或等于1微米的厚度；以及使用导电合金预制件将一个或多个引线直接粘结到涂布的上表面，以允许一个或多个引线具有小于或等于0.35微米的窄宽度。
实施方案27：一种用于覆盖微电子封装组件的方法，该方法包括：将绝缘体安装在法兰上，其中晶粒安装到法兰或绝缘体；形成包括多个引线的引线框架，多个引线被构造为围绕在绝缘体的与法兰相对的表面上的晶粒；以及通过用非导电粘合剂将液晶聚合物盖子粘附到引线框架来形成用于晶粒的空腔。
实施方案28：一种用于制造微电子封装组件的方法，该方法包括：在法兰和绝缘体的相对表面上沉积厚度小于或等于1微米的第一涂层，其中法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)；将第一导电合金预制件定位在法兰和绝缘体的涂布表面之间；在绝缘体的上表面的一部分上将第二涂层沉积到小于或等于1微米的厚度，以形成部分涂布的上表面；使用第二导电合金预制件将一个或多个引线直接粘结到部分涂布的上表面，以允许一个或多个引线具有小于或等于0.35微米的窄宽度；在大于或等于850℃的温度下将第一导电预制件粘附到绝缘体和法兰并且将第二导电预制件粘附到绝缘体和引线；以及附接包括液晶聚合物的盖子以形成用于晶粒的空腔，其中盖子通过非导电粘合剂粘附到引线框架。
实施方案29：根据任何前述或后续实施方案的组件，其中法兰是高导热材料，其具有在室温下从140W/(mK)到650W/(mK)的范围的热导率，并且具有从5.5ppm/K到17.5ppm/K的范围的CTE。
实施方案30：根据任何前述或后续实施方案的组件，其中法兰是高导热材料，其具有在室温下从140W/(mK)到400W/(mK)的范围的热导率，并且具有从5.5ppm/K到17.5ppm/K的范围的CTE。
实施方案31：根据任何前述或后续实施方案的组件，其中法兰是高导热材料，其具有在室温下从500W/(mK)到600W/(mK)的范围的热导率，并且具有从6.0ppm/K到10.5ppm/K的范围的CTE。
实施方案32：根据任何前述或后续实施方案的组件，其中法兰包括基于金刚石的复合物、Cu-CuMo-Cu(CPC)、铜钨(CuW)、Cu-Mo-Cu(CMC)、Cu或其组合。
实施方案33：根据任何前述或后续实施方案的组件，其中法兰包括Cu-CuMo-Cu(CPC)、铜钨(CuW)、Cu-Mo-Cu(CMC)、Cu或其组合。
实施方案34：根据任何前述或后续实施方案的组件，其中法兰包括铜金刚石复合物或银金刚石复合物。
实施方案35：根据任何前述或后续实施方案的组件，其中第一涂层和第二涂层中的至少一个包括钛、铜、其合金或其组合。
实施方案36：根据任何前述或后续实施方案的组件，其中第一涂层和第二涂层中的至少一个经由物理气相沉积(PVD)涂覆。
实施方案37：根据任何前述或后续实施方案的组件，其中第一涂层和第二涂层不含镍。
实施方案38：根据任何前述或后续实施方案的组件，其中第一导电合金预制件和第二导电合金预制件中的至少一个是焊料合金。
实施方案39：根据任何前述或后续实施方案的组件，其中第一导电合金预制件和第二导电合金预制件中的至少一个是银铜(Ag-Cu)合金或金锡(Au-Sn)合金。
实施方案40：根据任何前述或后续实施方案的组件，其中绝缘体包括蓝宝石、氧化铝(Al2O3)、氧化铍(BeO)、氮化铝(AlN)、氧化锆增韧氧化铝(ZTA)、碳化硅(SiC)、镁碳化硅(Mg-SiC)、氮化硅(Si3N4)或其组合。
实施方案41：根据任何前述或后续实施方案的组件，其中绝缘体包括蓝宝石、氧化铝(Al2O3)、氮化铝(AlN)或其组合。
实施方案42：根据任何前述或后续实施方案的组件，其中绝缘体是纯度大于或等于96％的氧化铝(Al2O3)。
实施方案43：根据任何前述或后续实施方案的组件，其中绝缘体包括穿过绝缘体的厚度的多个通孔。
实施方案44：根据任何前述或后续实施方案的组件，其中多个通孔沿着绝缘体的外围区域以图案构造。
实施方案45：根据任何前述或后续实施方案的组件，其中绝缘体还包括在涂布的底面和上表面上的镍板，镍板具有1.0微米至3.5微米的厚度。
实施方案46：根据任何前述或后续实施方案的组件，其中一个或多个引线包括铁、镍或其组合的合金。
实施方案47：根据任何前述或后续实施方案的组件，其中一个或多个引线包括具有30重量％至80重量％的镍(Ni)和余量的铁(Fe)的化学组成的合金。
实施方案48：根据任何前述或后续实施方案的组件，其中一个或多个引线具有从9.5W/(mK)至11.5W/(mK)的范围的热导率。
实施方案49：根据任何前述或后续实施方案的组件，其中一个或多个引线中的至少两个引线具有小于或等于0.35微米的间隔距离。
实施方案50：根据任何前述或后续实施方案的组件，还包括盖子，以形成用于晶粒的空腔。
实施方案51：根据任何前述或后续实施方案的组件，其中盖子为氧化铝(Al2O3)、氮化铝(AlN)、液晶聚合物(LCP)、或其组合。
实施方案52：根据任何前述或后续实施方案的组件，其中盖子包括被构造为提供密封的非导电粘合剂。
实施方案53：根据任何前述或后续实施方案的组件，其中晶粒包括氮化镓(GaN)、砷化镓(GaAs)、硅(Si)或其组合。
实施方案54：根据任何前述或后续实施方案的方法，其中沉积涂层包括物理气相沉积、原子沉积或化学沉积。
实施方案55：根据任何前述或后续实施方案的方法，其中沉积涂层包括物理气相沉积。
实施方案56：根据任何前述或后续实施方案的方法，其中沉积涂层包括沉积两个或更多个子层。
实施方案57：根据任何前述或后续实施方案的方法，其中第一子层是钛，第二子层是铜。
实施方案58：根据任何前述或后续实施方案的方法，其中第一子层是总涂层厚度的25％±10％，并且第二子层是总涂层厚度的75％±10％。
实施方案59：根据任何前述或后续实施方案的方法，其中安装包括用金和锡的合金焊接晶粒。
虽然已经详细描述了本发明，但是在本发明的精神和范围内的修改对于本领域技术人员来说是显而易见的。鉴于以上结合背景技术和具体实施方式讨论的上述讨论、本领域的相关知识和参考文献，其公开内容全部以引用的方式并入本文。另外，应当理解，本发明的方面和各种实施方案的部分以及下面和/或所附权利要求中叙述的各种特征可以整体或部分地组合或互换。在各种实施方案的前述描述中，如本领域技术人员将理解的，涉及另一实施方案的那些实施方案可以与其它实施方案适当地组合。此外，本领域普通技术人员将理解，前述描述仅是示例性的，而不是限制性的。

Claims (15)

1.一种微电子封装组件，包括：
法兰，其具有上表面；
第一涂层，其布置在所述法兰的所述上表面上；
绝缘体，其用于部分地围封晶粒，所述绝缘体具有用于安装到所述法兰上的底面和与所述底面相对的上表面；
第二涂层，其布置在所述绝缘体的所述底面上；以及第三涂层，其布置在所述绝缘体的所述上表面上，
其中所述第一涂层、所述第二涂层和所述第三涂层分别具有小于或等于1微米的厚度，并且其中所述第一涂层、所述第二涂层和所述第三涂层中的至少一个经由物理气相沉积、原子沉积或化学沉积中的至少一个来涂覆。
2.根据权利要求1所述的微电子封装组件，其中所述第一涂层、所述第二涂层和所述第三涂层中的至少一个包括钛、铜、其合金、其子层或其组合，或者其中所述第一涂层、所述第二涂层和所述第三涂层中的每一个不含镍。
3.根据权利要求1至2中任一项所述的微电子封装组件，其中所述绝缘体包括蓝宝石、氧化铝(Al2O3)、氧化铍(BeO)、氮化铝(AlN)、氧化锆增韧氧化铝(ZTA)、碳化硅(SiC)、镁碳化硅(Mg-SiC)、氮化硅(Si3N4)或其组合。
4.根据权利要求1至3中任一项所述的微电子封装组件，其中所述绝缘体是纯度大于或等于96％的氧化铝(Al2O3)。
5.根据权利要求1至4中任一项所述的微电子封装组件，其中所述绝缘体包括穿过所述绝缘体的厚度的多个通孔，并且其中所述绝缘体的所述上表面上的钎焊层穿透所述通孔以将所述绝缘体粘结到所述法兰。
6.根据权利要求1至5中任一项所述的微电子封装组件，其中所述法兰是高导热材料，其具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)，或者其中所述法兰包括基于金刚石的复合物、Cu-CuMo-Cu(CPC)、铜钨(CuW)、Cu-Mo-Cu(CMC)、Cu或其组合。
7.根据权利要求1至6中任一项所述的微电子封装组件，还包括：第一导电合金预制件，其用于将所述绝缘体粘附到所述法兰，其中所述第一导电合金预制件接触所述第一涂层和所述第二涂层；
一个或多个引线，其中所述一个或多个引线中的至少一个具有小于或等于0.35微米的宽度；以及
第二导电合金预制件，其用于将所述一个或多个引线粘附到所述绝缘体，其中所述第二导电合金预制件接触所述第三涂层和所述一个或多个引线。
8.根据权利要求7所述的微电子封装组件，其中所述第一导电合金预制件和所述第二导电合金预制件中的至少一个是银铜(Ag-Cu)合金或金锡(Au-Sn)合金。
9.根据权利要求7所述的微电子封装组件，其中所述一个或多个引线包括以下中的至少一个：
具有30重量％至80重量％的镍(Ni)和余量的铁(Fe)的化学组成的合金、
从9.5W/(mK)至11.5W/(mK)的范围的热导率、以及
小于或等于0.35微米的所述一个或多个引线中的至少两个引线之间的间隔距离。
10.根据权利要求1至6中任一项所述的微电子封装组件，还包括：盖子，以与用于部分地围封所述晶粒的所述绝缘体一起形成空腔，其中所述盖子是氧化铝(Al2O3)、氮化铝(AlN)、液晶聚合物(LCP)或其组合。
11.一种用于制造微电子封装组件的方法，所述方法包括：
在法兰和绝缘体的相对表面上沉积厚度小于或等于1微米的第一涂层，其中所述法兰是高导热材料，所述高导热材料具有在室温下从140W/(mK)到2000W/(mK)的范围的热导率，并且具有从2.3ppm/K到17.5ppm/K的范围的热膨胀系数(CTE)；
将第一导电合金预制件定位在所述法兰和所述绝缘体的所涂布表面之间；
在所述绝缘体的上表面的至少一部分上将第二涂层沉积到小于或等于1微米的厚度，以形成至少部分涂布的上表面；
使用第二导电合金预制件将一个或多个引线直接粘结到所述至少部分涂布的上表面，以允许所述一个或多个引线具有小于或等于0.35微米的窄宽度；以及
在大于或等于850℃的温度下将所述第一导电预制件粘附到所述绝缘体和所述法兰并且将所述第二导电预制件粘附到所述绝缘体和所述引线；
其中沉积第一涂层和第二涂层中的至少一个包括物理气相沉积、原子沉积或化学沉积。
12.根据权利要求11所述的方法，
其中所述第一涂层包括钛、铜、其合金、其子层、或其组合，并且所述第二涂层包括钛、铜、其合金、其子层；或者
其中沉积所述第一涂层和所述第二涂层中的至少一个包括沉积两个或更多个子层，其中第一子层是钛并且第二子层是铜，并且其中所述第一子层是总涂层厚度的15％至35％并且所述第二子层是所述总涂层厚度的65％至85％。
13.根据权利要求11至12中任一项所述的方法，还包括：附接盖子以形成用于晶粒的空腔，其中所述盖子包括液晶聚合物，其中所述盖子是氧化铝(Al2O3)、氮化铝(AlN)、液晶聚合物(LCP)或其组合。
14.根据权利要求11至13中任一项所述的方法，还包括：在涂布之前形成穿过所述绝缘体的厚度的多个通孔，并且其中在沉积第二涂层之后，所述方法包括：将层钎焊到所述绝缘体的所述上表面上以穿透所述通孔，从而将所述绝缘体粘结到所述法兰。
15.根据权利要求11至14中任一项所述的方法，其中沉积第二涂层包括沉积到所述绝缘体的整个所述上表面上，并且还包括激光去除所述第二涂层以形成电路。
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