TW202249583A - 微電子封裝組件和製造製程 - Google Patents

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克里斯托弗 約翰遜
振緯 鄭
萊昂 諾埃爾 德
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Abstract

揭露了微電子封裝元件及其製造製程方法。法蘭具有上表面，和佈置在法蘭的上表面上的第一塗層。絕緣體具有用於安裝到法蘭上的底面和與底面相對的上表面。第二塗層佈置在絕緣體的底面上，並且第三塗層佈置在絕緣體的上表面上。第一塗層、第二塗層和第三塗層分別具有小於或等於1微米的厚度。第一塗層、第二塗層和第三塗層中的至少一者經由物理氣相沉積、原子沉積或化學沉積中的至少一者來塗敷。

Description

微電子封裝組件和製造製程
[ 優先權 ]
本申請有關於並主張於2021年5月7日提交的美國臨時專利申請第63/185,768號的優先權，該美國臨時專利申請以引用的方式併入本文。
本揭露有關於微電子封裝元件以及用於製造用於高散熱應用（例如高頻射頻電晶體）的封裝元件的加工方法。
具有與晶粒附接材料（die attach material）相容的氣腔的射頻封裝組件用於Si LDMOS（橫向擴散金屬氧化物）電晶體、多赫蒂（Doherty）放大器、GaAs FET、GaAs MMIC、GaN FET和GaN MMIC。這些封裝包括可以經由引線傳送RF信號的熱擴散或熱傳導器件。這種封裝可用於附接用於無線電波的RF發射電晶體和電阻器，以用於電信目的。
半導體晶粒、特別是氮化鎵（GaN）已經發展為具有比先前的電晶體技術高得多的功率密度。由於內部耗散，較高的功率密度在較小的面積中生成更多的熱量。較小的耗散面積減小了散熱路徑的橫截面積，這升高了結溫。結溫由功率耗散乘以熱阻抗確定。
射頻積體電路的性能可能受到封裝環境的顯著影響。對於高速數字和射頻應用的不斷變化和不斷增加的需求要求對晶粒附接的封裝除了機械考慮之外還考慮RF性能。封裝必須能夠承受最大結工作溫度以便可靠工作。
然而，所生產的常規封裝元件具有較低的散熱特性以及有限的RF信號強度和功率輸出。另外，常規的封裝元件包括更多的加工步驟，並且由於加工限制（例如電鍍步驟期間的除氣）而表現出較低的良率，這引入了有機物並且可能導致比一些應用（例如5G應用）所需的RF性能低的RF性能。加工期間的有機物負面地影響部件之間（例如法蘭與絕緣體）之間的剪切強度。
雖然可以獲得用於製造封裝元件的方法，但是需要提供在剪切強度、RF性能和良率方面的改進同時提供高散熱和高頻率的封裝元件及其製造製程方法。
在一個實施例中，本揭露有關於一種微電子封裝元件。該組件包括：法蘭，其具有上表面；和第一塗層，其佈置在法蘭的上表面上。該組件包括：絕緣體，其用於部分地圍封晶粒，該絕緣體具有用於安裝到法蘭上的底面和與底面相對的上表面；第二塗層，其佈置在絕緣體的底面上；以及第三塗層，其佈置在絕緣體的上表面上。第一塗層、第二塗層和第三塗層分別具有小於或等於1微米的厚度。第一塗層、第二塗層和第三塗層中的至少一者經由物理氣相沉積、原子沉積或化學沉積中的至少一者來塗敷。在一個實施例中，微電子封裝元件可用於在2 GHz至10 GHz之間的頻率下輸送超過5 W的（GaN） RF功率電晶體。本文中的微電子封裝元件也可用於在非常高的頻率（例如大於3 GHz）下工作的5G無線放大器。
第一塗層、第二塗層和第三塗層中的至少一者可以包括鈦、銅、其合金、其子層或其組合。第一塗層、第二塗層和第三塗層中的每一者可以不含鎳。
絕緣體可包括藍寶石、氧化鋁（Al 2O 3）、氧化鈹（BeO）、氮化鋁（AlN）、氧化鋯增韌氧化鋁（ZTA）、碳化矽（SiC）、鎂碳化矽（Mg-SiC）、氮化矽（Si 3N 4）或其組合。在一些實施例中，絕緣體是純度大於或等於96%的氧化鋁（Al 2O 3）。絕緣體可以包括穿過絕緣體的厚度的多個通孔（或過孔）。絕緣體的上表面上的釺焊層可以穿透通孔以將絕緣體黏結到法蘭。
法蘭可以是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）。法蘭可以包括基於金剛石的複合物、Cu-CuMo-Cu（CPC）、銅鎢（CuW）、Cu-Mo-Cu（CMC）、Cu或其組合。
微電子封裝元件還可以包括：第一導電合金預製件，其將絕緣體黏附到法蘭。第一導電合金預製件接觸第一塗層和第二塗層。微電子封裝元件還可以包括一個或多個引線，其中，一個或多個引線中的至少一者具有小於或等於0.35微米的寬度。微電子封裝元件還可以包括：第二導電合金預製件，其用於將一個或多個引線黏附到絕緣體，其中，第二導電合金預製件接觸第三塗層和一個或多個引線。第一導電合金預製件和第二導電合金預製件中的至少一者是銀銅（Ag-Cu）合金或金錫（Au-Sn）合金。
一個或多個引線可以包括以下中的至少一者：具有30重量%至80重量%的鎳（Ni）和餘量的鐵（Fe）的化學組成的合金、從9.5 W/(mK)至11.5 W/(mK)的範圍的熱導率、以及小於或等於0.35微米的一個或多個引線中的至少兩個引線之間的間隔距離。
微電子封裝元件還可以包括蓋子，以與用於部分地圍封晶粒的絕緣體一起形成空腔。蓋子可以是氧化鋁（Al 2O 3）、氮化鋁（AlN）、液晶聚合物（LCP）或其組合。
在另一實施例中，揭露了一種用於製造微電子封裝元件的製程方法。該製程方法包括：在法蘭和絕緣體的相對表面上沉積厚度小於或等於1微米的第一塗層，其中，法蘭是高導熱材料，該高導熱材料具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）。該製程方法包括：將第一導電合金預製件定位在法蘭和絕緣體的塗布表面之間。該製程方法包括：在絕緣體上表面的至少一部分上將第二塗層沉積到小於或等於1微米的厚度，以形成至少部分塗布的上表面。該製程方法包括：使用第二導電合金預製件將一個或多個引線直接黏結到至少部分塗布的上表面，以允許一個或多個引線具有小於或等於0.35微米的窄寬度。該製程方法包括：在大於或等於850℃的溫度下將第一導電預製件黏附到絕緣體和法蘭並且將第二導電預製件黏附到絕緣體和引線。沉積第一塗層和第二塗層中的至少一者包括物理氣相沉積、原子沉積或化學沉積。
該製程方法包括：第一塗層可包括鈦、銅、其合金、其子層、或其組合，並且第二塗層包括鈦、銅、其合金、其子層。
沉積第一塗層和第二塗層中的至少一者可包括沉積兩個或更多個子層，其中，第一子層是鈦，第二子層是銅，並且其中，第一子層是總塗層厚度的15%至35%，第二子層是總塗層厚度的65%至85%。
該製程方法更可包括：附接蓋子以形成用於晶粒的空腔，其中，蓋子包括液晶聚合物，其中，蓋子是氧化鋁（Al 2O 3）、氮化鋁（AlN）、液晶聚合物（LCP）或其組合。
該製程方法更可包括：在塗布之前形成穿過絕緣體的厚度的多個通孔，並且其中，在沉積第二塗層之後，該製程方法包括：將層釺焊到絕緣體的上表面上以穿透通孔，從而將絕緣體黏結到法蘭。
該製程方法更可包括：沉積第二塗層包括沉積到絕緣體的整個上表面上，並且更包括選擇性地雷射去除第二塗層以形成電路。
在另一實施例中，本揭露有關於一種微電子封裝元件。該封裝元件包括法蘭、第一塗層、絕緣體、第二塗層和導電合金預製件。該法蘭具有上表面，其中，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）。第一塗層佈置在上表面上並且具有小於或等於1微米的厚度。絕緣體部分地圍封並安裝晶粒，並且絕緣體具有底面。第二塗層佈置在絕緣體的底面上。導電合金預製件將絕緣體黏附到法蘭。導電合金預製件接觸第一塗層和第二塗層。
在另一實施例中，一種微電子封裝元件包括：法蘭，其上安裝有絕緣體。絕緣體具有上表面。第一塗層佈置在絕緣體的上表面上，並且具有小於或等於1微米的厚度。封裝元件更包括一個或多個引線，其中，一個或多個引線中的至少一者具有小於或等於0.35微米的寬度。導電合金預製件將一個或多個引線黏附到絕緣體。導電合金預製件接觸第一塗層和一個或多個引線。
在另一實施例中，本揭露有關於一種微電子封裝元件。該封裝組件包括法蘭、引線框架和蓋子。法蘭包括絕緣體和安裝在其上的晶粒。絕緣體可以部分地圍封晶粒。引線框架包括圍繞在絕緣體的與法蘭相對的表面上的晶粒的多個引線。蓋子包括形成用於晶粒的空腔的液晶聚合物。蓋子通過非導電黏合劑黏附到引線框架。
在又一實施例中，一種微電子封裝元件包括法蘭、第一塗層、絕緣體、第二塗層、第一導電合金預製件、第三塗層、引線框架、第二導電合金預製件和蓋子。該法蘭具有上表面，並且法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）。第一塗層佈置在法蘭的上表面上，並且具有小於或等於1微米的厚度。絕緣體可以用於部分地圍封和安裝晶粒。絕緣體具有與法蘭相對的底面和上表面。第二塗層佈置在絕緣體的底面上並且具有小於或等於1微米的厚度。第一導電合金預製件將絕緣體黏附到法蘭。導電合金預製件接觸第一塗層和第二塗層。第三塗層佈置在絕緣體的上表面的一部分上，並且具有小於或等於1微米的厚度。第三塗層可以與第二塗層相同。引線框架包括多個引線，其被構造為圍繞在絕緣體的上表面上的晶粒。第二導電合金預製件將引線框架黏附到絕緣體。第二導電合金預製件接觸第三塗層和多個引線。蓋子包括形成用於晶粒的空腔的液晶聚合物。蓋子通過非導電黏合劑黏附到引線框架。
在一個方面，本揭露有關於一種用於製造微電子封裝元件的製程方法。該製程方法包括：在法蘭和絕緣體的相對表面上沉積厚度小於或等於1微米的塗層；將導電合金預製件定位在法蘭和絕緣體的塗布表面之間；以及在大於或等於850℃的溫度下將導電合金預製件黏附到法蘭和絕緣體。法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）。
在另一方面，一種用於將引線附接到微電子封裝元件的製程方法包括：將絕緣體安裝在法蘭上；在絕緣體上表面的一部分上將塗層沉積到小於或等於1微米的厚度；以及使用導電合金預製件將一個或多個引線直接黏結到塗布的上表面，以允許一個或多個引線具有小於或等於0.35微米的窄寬度。與法蘭相對的表面是絕緣體的上表面。
在另一方面，本揭露有關於一種用於覆蓋微電子封裝元件的製程方法。該製程方法包括：將絕緣體安裝在法蘭上；形成包括多個引線的引線框架，多個引線被構造為圍繞在絕緣體的與法蘭相對的表面上的晶粒；以及通過非導電黏合劑將液晶聚合物蓋子黏附到引線框架來形成用於晶粒的空腔。晶粒可以安裝到法蘭或絕緣體。
在又一方面，一種用於製造微電子封裝元件的製程方法包括：在法蘭和絕緣體的相對表面上沉積厚度小於或等於1微米的第一塗層。法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）。該製程方法包括：將第一導電合金預製件定位在法蘭和絕緣體的塗布表面之間。該製程方法更包括：在絕緣體上表面的一部分上將第二塗層沉積到小於或等於1微米的厚度，以形成部分塗布的上表面；使用第二導電合金預製件將一個或多個引線直接黏結到部分塗布的上表面，以允許一個或多個引線具有小於或等於0.35微米的窄寬度；以及在大於或等於850℃的溫度下將第一導電預製件黏附到絕緣體和法蘭並將第二導電預製件黏附到絕緣體和引線。該製程方法可以包括：附接包括液晶聚合物的蓋子以形成用於晶粒的空腔。蓋子通過非導電黏合劑黏附到引線框架。
在一些實施例中，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到650 W/(mK)的範圍的熱導率，並且具有從5.5 ppm/K到17.5 ppm/K的範圍的CTE。法蘭可以是高導熱材料，其具有在室溫下從140 W/(mK)到400 W/(mK)的範圍的熱導率，並且具有從5.5 ppm/K到17.5 ppm/K的範圍的CTE。法蘭可以是高導熱材料，其具有在室溫下從500 W/(mK)到600 W/(mK)的範圍的熱導率，並且具有從6.0 ppm/K到10.5 ppm/K的範圍的CTE。
在一些實施例中，法蘭包括基於金剛石的複合物、Cu-CuMo-Cu（CPC）、銅鎢（CuW）、Cu-Mo-Cu（CMC）、Cu或其組合。法蘭可以包括Cu-CuMo-Cu（CPC）、銅鎢（CuW）、Cu-Mo-Cu（CMC）、Cu或其組合。法蘭可以包括銅金剛石複合物或銀金剛石複合物。
在一些實施例中，第一塗層和第二塗層中的至少一者包括鈦、銅、其合金或其組合。第一塗層和第二塗層中的至少一者可以經由物理氣相沉積（PVD）來塗敷。第一塗層和第二塗層可以不含鎳。
在一些實施例中，第一導電合金預製件和第二導電合金預製件中的至少一者是焊料合金。第一導電合金預製件和第二導電合金預製件中的至少一者可以是銀銅（Ag-Cu）合金或金錫（Au-Sn）合金。
在一些實施例中，絕緣體包括藍寶石、氧化鋁（Al 2O 3）、氧化鈹（BeO）、氮化鋁（AlN）、氧化鋯增韌氧化鋁（ZTA）、碳化矽（SiC）、鎂碳化矽（Mg-SiC）、氮化矽（Si 3N 4）或其組合。絕緣體可以包括藍寶石、氧化鋁（Al 2O 3）、氮化鋁（AlN）或其組合。絕緣體可以是純度大於或等於96%的氧化鋁（Al 2O 3）。絕緣體可以包括穿過絕緣體的厚度的多個通孔。多個通孔可以沿著絕緣體的週邊區域以圖案構造。絕緣體還可以包括在塗布的底面和上表面之上的鎳板。鎳板可具有1.0微米至3.5微米的厚度。
在一些實施例中，一個或多個引線包括鐵、鎳或其組合的合金。一個或多個引線可包括具有30重量%至80重量%的鎳（Ni）和餘量的鐵（Fe）的化學組成的合金。一個或多個引線可具有從9.5 W/(mK)至11.5 W/(mK)的範圍的熱導率。一個或多個引線中的至少兩個引線可以具有小於或等於0.35微米的間隔距離。
在一些實施例中，組件更包括蓋子，以形成用於晶粒的空腔。蓋子可以是氧化鋁（Al 2O 3）、氮化鋁（AlN）、液晶聚合物（LCP）或其組合。蓋子可以包括被構造為提供密封的非導電黏合劑。
在一些實施例中，元件更包括晶粒，例如氮化鎵（GaN）、砷化鎵（GaAs）、矽（Si）或其組合。
在一些方面，製程方法包括：沉積塗層包括物理氣相沉積、原子沉積或化學沉積。沉積塗層可以包括物理氣相沉積。沉積塗層可以包括沉積兩個或更多個子層。第一子層可以是鈦，第二子層可以是銅。第一子層可為總塗層厚度的15%至35%，第二子層可為總塗層厚度的65%至85%。該製程方法還可以包括：安裝晶粒。安裝晶粒可以包括：用金和錫的合金焊接晶粒。
引言
根據本文所述的各種實施例，微電子封裝元件被生產為滿足用於電信應用等的射頻（RF）性能、黏附性（高剪切強度）和良率（yield）（沒有由於熱特性不匹配而導致的破裂）的需求。5G無線放大器工作在＞3 GHz的頻率下。對於位於農村地區的高功率基站，GaN RF功率電晶體需要在2 GHz至10 GHz之間的頻率下輸送＞5 W。使用所述封裝元件的RF性能滿足這些需要，在高達10 GHz的頻率下具有低損耗。本文中的該製程方法提供顯著改進以減少生產時間且減少對RF性能具有有害影響的除氣。通過改善除氣性能，本文所述的元件還具有較少的空隙和改善的黏附性，這擴大了在極端溫度（例如高達200℃）下的性能範圍。
本發明人現在已經發現，通過採用薄膜來塗布法蘭以代替重複的鍍浴和燒結循環提高了可靠性，並且允許採用更高耗散的材料用於法蘭。進一步地，還採用薄膜來代替重複的鍍浴和燒結循環以塗布絕緣體，從而去除絕緣體中以及絕緣體與其它部件的介面處的有機內容物。薄膜塗層還使得絕緣體能夠被選擇性地金屬化以便更精確地控制，從而允許更窄的引線的寬度，並且使引線之間的間隔距離最小化，這也導致更高的RF性能。發明人還發現，採用（金屬化的）雷射去除以提供細RF線，可以實現更高的RF性能。引線黏結使用軟焊料進一步增強，用金-錫合金的晶粒附接也使用軟焊料進一步增強。封裝元件還可以具有使用穿透通孔的釺焊料增強的附接，以提供額外的或替代的黏結手段。本文所揭露的封裝組件也與熱塑性蓋子相容，特別是與液晶聚合物蓋子相容，用於防粗漏（gross leak safe）封裝。本文所揭露的封裝元件還與KOVAR®環形框架和蝕刻蓋相容，以提供用於氣密密封的防細漏（fine leak safe）封裝的陶瓷蓋子。KOVAR®是鐵-鎳-鈷合金。
術語
儘管為了清楚起見，在以下描述中使用了特定術語，但是這些術語僅旨在指代為了在附圖中進行說明而選擇的實施例的特定結構，並且不旨在限定或限制本揭露的範圍。在附圖和以下描述中，應當理解，同樣的附圖標記指代具有同樣功能的部件。
單數形式“一”、“一個”和“該”包括複數指代，除非上下文另外清楚地指示。
如說明書和權利要求書所用，術語“包括”可包括“由……構成”和“基本上由……構成”的實施例。如本文所用，術語“包括”、“包含”、“具有”、“有”、“可以”、“含有”及其變體旨在為開放式過渡短語、術語或詞語，其需要存在指定成分/組分/步驟並允許存在其它成分/組分/步驟。然而，這樣的描述應當被解釋為還將組合物、製品或製程方法描述為“由所列舉的成分/組分/步驟構成”和“基本上由所列舉的成分/組分/步驟構成”，這允許僅存在指定成分/組分/步驟連同可能由其產生的任何雜質，並且排除其他成分/組分/步驟。
本申請的說明書和申請專利範圍中的數值應理解成包括當減少至相同數量的有效數字時相同的數值和與所述值的差異小於本申請中描述以確定值的類型的常規測量技術的實驗誤差的數值。
本文揭露的所有範圍包括所述端點並且可獨立地組合（例如，“2.3 ppm/K至17.5 ppm/K”的範圍包括端點2.3 ppm/K或17.5 ppm/K以及所有中間值）。
本文所述的製程方法步驟提及溫度，並且除非另有規定，這是指由所提及的材料獲得的溫度，而不是熱源（例如熔爐、烘箱）設定的溫度。術語“室溫”是指20℃至25℃（68℉至77℉）的範圍。
微電子封裝組件
本揭露有關於具有上述優點的微電子封裝元件及其製造製程方法。圖1和圖2中例示了微電子封裝元件的一個示例。封裝元件100包括法蘭120、絕緣體150和佈置在法蘭120與絕緣體150之間的導電合金預製件130。絕緣體150更包括至少部分地塗布有塗層155的上表面152。取決於應用，絕緣體150可部分地圍封半導體晶粒及/或可用於安裝晶粒。應該理解，可以採用多個晶粒而不影響本發明的範圍。圖2示出了定位於絕緣體上表面152的塗布有塗層155的部分上的中心的晶粒195。可以設想用於圍封及/或安裝晶粒的其它構造，包括將晶粒195替代地定位到法蘭上。進一步地，封裝組件100包括導電合金預製件130（圖11中示出）以及如圖1至圖2所示的具有多個引線172的引線框架170、非導電黏合劑180和蓋子190。
圖3示出了沿著圖1的線“A”觀察的封裝元件100的剖視圖。法蘭120包括塗層125。法蘭的上表面上的塗層125在本文中也稱為第一塗層。導電合金預製件130與塗層125接觸。絕緣體150包括塗層145和塗層155。絕緣體的底面上的塗層145在本文中被稱為第二塗層。絕緣體上表面上的塗層155在本文中被稱為第三塗層。在一些情況下，分別在法蘭和絕緣體的相對表面上的塗層125和145可被稱為第一塗層，並且在該情況下，在絕緣體的上表面上的塗層155被稱為第二塗層。除了導電合金預製件130與塗層125接觸之外，導電合金預製件130還與塗層145接觸。塗層155被選擇性地塗敷以僅部分地塗布絕緣體150的將附接引線、互連及/或晶粒的上表面。替代性地，塗層155可塗敷在整個絕緣體上表面之上，然後在要定位引線、互連及/或晶粒的地方經由雷射選擇性地去除。引線及/或互連172與塗層155接觸。非導電黏合劑180與引線172接觸，如圖所示，並且在遠離線“A”的部分中與絕緣體150接觸，在該部分中由於選擇性地塗敷塗層155而不存在塗層155。蓋子190與非導電黏合劑180接觸，並且還限定了晶粒195位於其中的空腔185。晶粒195可以附接到封裝元件100。
如圖4的透視圖所示，法蘭120可以具有通孔115，其用於將封裝附接到微電子應用。應當理解，孔115不是特別限制的，並且狹槽或凹槽可以形成在法蘭中。孔、狹槽或凹槽可用於將法蘭安裝到基板或散熱器基座。在一個實施例中，孔、狹槽或凹槽通過蝕刻、銑削、磨削、衝壓或其它合適的方法形成。塗層125（優選為薄塗層t C）佈置在法蘭120的上表面122上，如圖5中看到的，圖5為圖4的法蘭120的剖視圖。另一塗層（未示出）可塗敷到法蘭120的與表面122相對的底面。法蘭的厚度t F被限定在上表面122與底面118之間。
圖6至圖8中示出了絕緣體150。圖8示出了沿著圖6的線“A”截取的橫截面。在一個實施例中，塗層145（優選為薄塗層t C）佈置到絕緣體150的整個底面148上，如圖7和圖8所示。沒有塗層塗敷到將絕緣體150的底面148連接到上表面152的多個面146。絕緣體150被部分金屬化。在一個實施例中，塗層155被選擇性地塗敷到絕緣體150的上表面152的一部分。具有塗層155的部分用於隨後的引線、互連及/或晶粒的附接。
絕緣體的厚度t I被限定在上表面152與底面148之間。在一些實施例中，絕緣體可包括穿過厚度的多個通孔154，如圖9中絕緣體250的局部俯視圖所示。通孔（也稱為過孔）可以沿著絕緣體250的週邊區域255以圖案構造。根據應用和晶粒，通孔154可以鑽入絕緣體中以增強RF信號。通孔154可具有0.01 mm至0.7 mm，例如0.10 mm至0.7 mm、0.10 mm至0.25 mm、或0.15 mm至0.2 mm的範圍的直徑。在優選實施例中，通孔的直徑為0.15 mm±10%。塗敷到絕緣體的任一表面的塗層不會對孔的性能產生不利影響。
圖10例示了圖9中部分示出的陶瓷絕緣體250的透視圖。絕緣體250具有開口205。開口205是中間的空隙空間，由此可見，絕緣體也可以稱為陶瓷環。絕緣體250包括穿過絕緣體厚度的多個通孔154。通孔也可稱為過孔。在圖10中，由於尺寸小，過孔154由十字線表示，但是它們是具有直徑的圓形通孔。在如圖所示的圖10的實施例中，通孔154的直徑為0.15 mm。絕緣體250可以是例如Al 2O 3，並且可以包括50至300個過孔，這取決於允許RF波行進的構造設計。對於如圖所示的示例，存在146個通孔，並且絕緣體250在中間具有尺寸為11.7 mm×13.5 mm的開口205或空隙。通孔或過孔可以用於增強黏結。在隨後的釺焊中，釺焊金屬穿透通孔以提供絕緣體與絕緣體250所接合到的預製件及/或法蘭的更強的黏結。
圖11至圖15中單獨示出了封裝元件100的額外部件。圖11例示了用於將法蘭黏附到絕緣體的導電合金預製件130的透視圖。預製件130可被鍍Ni以增強與法蘭及/或絕緣體的黏結。引線框架130在本文中也被稱為第一導電合金預製件。圖12例示了用於將絕緣體附接到引線的另一導電合金預製件160的透視圖。預製件160在本文中也被稱為第二導電合金預製件。圖13例示了包括多個引線172的引線框架170的透視圖。圖14例示了用於將絕緣體黏附到蓋子的非導電黏合劑180的透視圖。圖15例示了覆蓋、保護和密封微電子封裝元件的蓋子190的透視圖。蓋子可以是如圖所示的LCP。替代性地，可以使用陶瓷蓋子（如圖23所示）。
圖16例示了根據本文實施例的另一引線框架270的俯視圖。引線框架可以從大約2密耳厚的合金片切割，例如從鎳-鐵合金片切割。蝕刻掉該片以產生空隙區域205。該設計允許RF線和地線間隔開以獲得最佳性能。在圖16所示的示例中，RF線具有0.012”（0.31 mm）的寬度w RF，地線具有0.020”（0.51 mm）的寬度w ground。
可以設想其它封裝元件構造，並且本文的示例不應被認為是限制性的。例如，圖17至圖23中示出了微電子封裝組件的另一構造。
圖17例示了另一陶瓷絕緣體350的透視圖。絕緣體350包括絕緣體底面上的塗層345和絕緣體上表面上的塗層355（與前面對絕緣體塗層145和155的描述類似）。絕緣體包括通孔或過孔354。絕緣體可具有開口305（以容納隨後的晶粒放置）。在替代實施例中，絕緣體可具有一個或多個開口以容納墊片及/或豎板，以便在絕緣體的上表面的平面上方提供支腳。墊片及/或豎板可以是CuW或其它合適的材料，例如Cu-CuMo-Cu、Cu-Mo-Cu、Cu或其組合。晶粒可以定位於開口內或支腳的頂部。
通孔354可以如前所述地用釺焊料穿透，以增強到與絕緣體底面接合的部件（例如法蘭及/或預製件）的黏結。
圖18例示了圖17的絕緣體的俯視圖，其中，絕緣體的上表面已經沉積有塗層345和355（例如前面針對塗層145和155所述的）。這種塗層可以包括一個或多個鈦及/或銅的沉積層，並且還可以包括金及/或鎳的沉積層。金屬化的頂層452是金，使得在雷射去除金屬化層以形成電路之前，絕緣體450的上表面完全被金塗布。
圖19例示了圖17和圖18的絕緣體在進一步加工後的透視圖。如圖18中的包括金的金屬化至少部分地被去除，以形成如圖19所示的包括RF引線的電路。RF陶瓷引線在尺寸上非常細（窄w RF），因此適合於高溫熱應用。在該示例中，在通過雷射形成過孔之後，對絕緣體（其可以是Al 2O 3）進行金屬化。由此可見，絕緣體的上表面和下表面都被金屬化，過孔（通孔）的內壁也被金屬化，以允許釺焊材料穿透，從而增強與其它部件的黏結。
為了提供防細漏的氣密密封的封裝組件，如圖20（俯視圖）所示的KOVAR®環形框架480可以與根據本文實施例的封裝元件一起使用。圖21例示了圖20的KOVAR®環形框架480的仰視透視圖。環形框架480可以使用Au-Sn接縫密封件圍繞側面及/或與蓋490密封進行密封。圖22例示了本文所述的具有法蘭420、絕緣體450、環480和蓋490的微電子封裝組件400的透視圖。如圖23例示的仰視透視圖的蝕刻蓋490可與如圖22中的微電子封裝元件400一起使用。KOVAR®環形框架480和蝕刻蓋490鍍有Ni/Au。在一些情況下，形成多個層，例如Ni/Au/Ni/Au，以便減少氧化的影響。在其它情況下，鈀鍍層與Ni/Au鍍層結合使用或代替Ni/Au鍍層使用。可在沒有晶粒的情況下將封裝元件提供給客戶，使得單獨執行將晶粒放置在絕緣體開口305內（如圖19中）。
材料
在封裝元件的部件的材料選擇中考慮的重要特性包括例如熱導率、熱膨脹係數（CTE）、熱耗散和介電特性、以及機械特性等等。部件之間CTE的匹配對於機械完整性尤其重要，例如以最小化或消除法蘭及/或陶瓷破裂的可能性。
法蘭是高效地散熱的熱擴散材料。法蘭被構造為將晶粒的溫度維持在最高工作溫度以下，對於一些RF應用，最高工作溫度可以小於或等於200℃。用於法蘭的合適的散熱材料可以是非磁性的或非鐵的。法蘭120是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)（例如從140 W/(mK)到600 W/(mK)或從175 W/(mK)到550 W/(mK)）的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K（例如從2.3 ppm/K到14.4 ppm/K或從4.6 ppm/K到14.4 ppm/K）的範圍的熱膨脹係數（CTE）。在優選實施例中，法蘭材料可以具有在室溫下從140 W/(mK)到650 W/(mK)的範圍的熱導率，並且具有從5.5 ppm/K到17.5 ppm/K的範圍的CTE。合適的法蘭材料的示例包括基於金剛石的複合物、Cu-CuMo-Cu（CPC）、銅鎢（CuW）、Cu-Mo-Cu（CMC）、Cu或其組合。
在某些方面，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到400 W/(mK)的範圍的熱導率，並且具有從5.5 ppm/K到17.5 ppm/K的範圍的CTE。合適的示例法蘭材料包括Cu-CuMo-Cu（CPC）、銅鎢（CuW）、Cu-Mo-Cu（CMC）、Cu或其組合。這些示例可以包括作為法蘭材料的層壓材料。
在其他方面，法蘭高導熱材料具有在室溫下從500 W/(mK)到600 W/(mK)的範圍的熱導率，並且具有從6.0 ppm/K到10.5 ppm/K的範圍的CTE。合適的示例法蘭材料包括銅金剛石複合物（例如DC60或DC 70）或者銀金剛石複合物（例如AD90）。金剛石複合物可從例如A.L.M.T.公司或住友電工集團購得。在一個實施例中，期望法蘭由具有與絕緣體材料大致類似的CTE的材料製成。
如在法蘭上表面122與法蘭基面118之間限定的法蘭厚度是厚度t F。法蘭厚度t F在0.5 mm至5.0 mm之間（例如從1.0 mm至3.0 mm或從1.5 mm至2.5 mm）的範圍內。
具體地，本發明人已經發現，如下所述的薄膜塗層更適合於金剛石複合物法蘭材料。本文所述的製程方法特別與金剛石複合物相容，並且克服了重複鍍浴和燒結循環的缺點。因此，在一個實施例中，塗層125、145及/或155的薄膜可用於為本文所揭露的封裝元件提供許多優點。
返回參考圖3，塗層包括塗層125、145和155（在法蘭120的上表面上的第一塗層125、在絕緣體150的底面上的第二塗層145和在絕緣體150的上表面上的第三塗層155），每個塗層可以包括鈦、銅或其組合的薄膜。優選地，薄塗層以導致受控的和大致均勻的厚度的方式塗敷。塗層125、145和155的塗層厚度t C可小於或等於1微米。例如，厚度t C可為0.1 μm至1.0 μm，例如0.4 μm至1.0 μm、0.5 μm至1.0 μm、0.6 μm至1.0 μm或0.7 μm至0.9 μm。在下限方面，厚度t C可大於0.1 μm，例如大於0.2 μm、大於0.3 μm、大於0.4 μm、大於0.5 μm、大於0.6 μm、大於0.7 μm或大於0.8 μm。為了與導電合金預製件黏附，需要足夠量的薄膜塗層材料，並且當厚度太低時，黏附強度可能降低。在上限方面，厚度t C可小於1.0 μm，例如小於0.9 μm、小於0.8 μm、小於0.7 μm或小於0.6 μm。本文所述的製程方法在薄塗層中提供足夠量的材料，並且具有過厚的塗層可能導致生產時間減少和低效的製程方法。因此，在優選實施例中，厚度t C為0.5 μm至1.0 μm。在一個實施例中，厚度t C為約0.8 μm±10%。如圖17所示的絕緣體350（也參見圖22所示的實施例）的絕緣體塗層345和355以及法蘭塗層325（未示出）也具有厚度t C，如上所述。
在一些實施例中，本文所述的塗層125、145和155（也是325、345和355）中的任一者均可包括兩個或更多個子層，其中，子層的總厚度也小於或等於1微米，例如子層的總厚度等於厚度t C。例如，塗敷厚度為0.05 μm至0.35 μm或其間任意增量為0.05 μm的鈦的第一子層，並在第一子層的頂部塗敷銅的第二子層。銅子層具有0.45 μm至0.75 μm或其間任意增量為0.05 μm的厚度。第一子層和第二子層的總厚度小於或等於1微米。在優選實施例中，鈦第一子層為0.12 μm至0.28 μm，銅第二子層為0.52 μm至0.68 μm。在一個實施例中，鈦第一子層為約0.2 μm±10%，銅第二子層為約0.6 μm±10%。塗層125、145和155（也是325、345和355）中的任一者或全部可經由物理氣相沉積（PVD）、原子沉積、化學沉積或其它合適的濺射技術來塗敷。在某些方面，用於法蘭和絕緣體的第一塗層、第二塗層和第三塗層（例如分別為125、145、155或325、345、355）通過PVD沉積。在一個實施例中，塗層125、145和155不含鎳。在另一實施例中，塗層325、345和355不含鎳。
可選地，塗層125、145和155上更可包括鎳鍍層。在塗層125、145和155上的鎳鍍層的厚度可以是1.0微米至5.0微米，例如1.0 μm至4.0 μm、1.0 μm至3.5 μm、或1.5 μm至3.0 μm。在下限方面，鎳鍍層厚度可大於1.0 µm，例如大於1.5 µm。在上限方面，鎳鍍層厚度可以小於5.0 μm，例如小於4.5 μm、小於4.0 μm或小於3.5 μm。在優選實施例中，鎳鍍層厚度為約1.5 µm至約3.0 µm。
用於將絕緣體150黏附到法蘭120的導電合金預製件130接觸塗層125和145。在一個實施例中，預製件130是鍍鎳的。在預製件上的Ni鍍層通過減少氧化而增強引線黏結強度。導電合金預製件130上的鎳鍍層的厚度如上所述。用於將包括多個引線172的引線框架170黏附到絕緣體150的導電合金預製件160接觸塗層155。導電合金預製件130和160中的至少一者是焊料合金。在一些實施例中，導電合金預製件130和160中的至少一者是銀銅（Ag-Cu）合金或金錫（Au-Sn）合金。在一些實施例中，預製件130是鐵/鎳合金（例如合金42），引線框架170是銀/銅合金（例如Ag72Cu28）。
在一些實施例中，第一導電合金預製件和第二導電合金預製件（130、160）中的至少一者是具有50%到90%的銀和10%到50%的銅（例如60%到80%的銀和20%到40%的銅或70%到80%的銀和20%到30%的銅）的化學組成的合金。第一導電合金預製件和第二導電合金預製件（130、160）可具有從0.01毫米至0.10毫米（例如從0.1 mm至5 mm）的範圍的厚度。導電合金預製件的厚度可為0.01 mm至0.10 mm，例如0.01 mm至0.08 mm、0.01 mm至0.05 mm、0.01 mm至0.04 mm、或0.015 mm至0.035 mm。在下限方面，導電合金預製件的厚度可大於0.01 mm，例如大於0.015 mm或大於0.02 mm。在上限方面，導電合金預製件的厚度可小於0.10 mm，例如小於0.08 mm、小於0.06 mm或小於0.04 mm。在優選實施例中，導電合金預製件的厚度為約0.025 mm±10%。
絕緣體提供不導電的介電材料。在某些方面，絕緣體材料具有在室溫下從1 W/(mK)到200 W/(mK)的範圍的熱導率，並且具有從4.5 ppm/K到11.5 ppm/K的範圍的CTE。合適的示例絕緣體材料包括藍寶石、氧化鋁（Al 2O 3）、氧化鈹（BeO）、氮化鋁（AlN）、氧化鋯增韌氧化鋁（ZTA）、碳化矽（SiC）、鎂碳化矽（Mg-SiC）、氮化矽（Si 3N 4）、陶瓷或其組合。在一些實施例中，絕緣體包括藍寶石、氧化鋁、氮化鋁或其組合。在優選實施例中，絕緣體是純度大於或等於96%的氧化鋁。
如在絕緣體上表面152與絕緣體底面148之間限定的絕緣體厚度是厚度t I。絕緣體厚度t I在0.05 mm至1 mm之間（例如從0.1 mm至0.5 mm）的範圍內。
在上表面152上具有塗層155的絕緣體可另外在其上具有鍍層，例如金-錫（Au-Sn）合金。這種鍍層特別適合於安裝晶粒195，如圖2和圖3所示。晶粒195不受本文所述的實施例的特別限制，並且在一些實施例中，晶粒195可以是GaN、GaAs、Si或其他合適的半導體材料。本文中的微電子元件封裝可以不包括晶粒本身，其可以由消費者隨後定位。
圖12例示了具有多個引線172的引線框架170。引線框架可以被蝕刻到一定尺寸。多個引線172包括鐵、鎳或其組合的合金。合適的合金是鐵/鎳，例如合金42及/或合金52。多個引線172可包括鎳-鐵合金，其具有30重量%至80重量%的鎳（例如35重量%至80重量%的鎳）以及小於1重量%的少量的銅、錳、鉻、鋁、矽及/或鉬，餘量為鐵。在優選實施例中，多個引線包括合金，其具有39%至43%的鎳（Ni）、0%至2%的錳（Mn）和餘量的鐵（Fe）的化學組成。
多個引線可以具有從9.5 W/(mK)到11.5 W/(mK)（例如從9.5 W/(mK)到11W/(mK)或從10W/(mK)到10.5 W/(mK)）的範圍的熱導率。多個引線可具有從5.0 ppm/K至9.0 ppm/K、從5.5 ppm/K至9.0 ppm/K或從6.0 ppm/K至9.0 ppm/K的範圍的CTE。
一個或多個引線172可具有小於或等於0.35微米（例如小於或等於0.30微米或小於或等於0.25微米）的寬度w L。在一些實施例中，一個或多個引線中的至少兩個引線具有小於或等於0.35微米（例如小於或等於0.30微米或者小於或等於0.25微米）的間隔距離d L。圖9中例示了引線寬度w L和間隔距離d L。
如圖15中的蓋子190或如圖22和圖23中的蝕刻蓋或蓋子490可以包括氧化鋁（Al 2O 3）、氮化鋁（AlN）、液晶聚合物（LCP）或其組合。LCP蓋子是熱塑性、可模制的聚合物，其包括用於在維持聚合物特性的同時耐受更高的熱的玻璃珠增強材料。LCP可包括15%至50%的顆粒（例如玻璃纖維、玻璃珠及/或無機填料）、0%至2%的其它添加劑以及餘量的芳族液晶聚合物。其它添加劑可以包括炭黑，例如小於2%，例如小於1.5%，或小於1.0%。LCP蓋子在微電子封裝元件的工作溫度下表現良好，而沒有在一些陶瓷蓋子中表現出的微裂紋/故障。在優選實施例中，蓋子是LCP。LCP是可以購得的，例如來自寶理有限責任公司（Polyplastics Co., Ltd）的Laperos® E471i。在一個實施例中，LCP包括大於或等於63%的芳族液晶聚合物、35%的玻璃纖維/無機填料、小於1%的炭黑、以及小於1%的其它物質。在一些實施例中，蓋子190（及/或490）包括鐵-鎳-鈷合金蝕刻劑，其被構造為提供防細漏的氣密密封。合適的鐵-鎳-鈷合金蝕刻劑包括KOVAR®。在其它實施例中，蓋子包括非導電黏合劑（例如環氧樹脂），其被構造為提供防粗漏的密封。蓋子190具有從3 ppm/K到10 ppm/K的範圍的CTE和從0.2 mm到10 mm（例如從0.5 mm到5 mm或從1 mm到3 mm）的範圍的蓋子厚度。
製程方法
除了材料選擇考慮之外，其它加工考慮對於提供具有高頻RF性能和優良黏附性的微電子封裝元件也是重要的。具體地，本文揭露的形成塗層的製程方法有利地消除有機物。如前所述，引入的有機物不希望地導致形成例如空隙的特徵。這些特徵對RF性能、黏附性和剪切強度有不利的影響。
具體地，上述塗層125、145和155有利地通過沉積（例如物理氣相沉積、原子沉積或化學沉積）來塗敷。物理氣相沉積（PVD）是一種廣泛使用的用於製造薄膜和表面塗層的技術，並且可以指各種真空沉積方法。濺射及/或蒸發生成從靶供應的塗層材料的原子、分子或離子形式的蒸汽。然後，這些原子被傳輸並沉積在基板表面（法蘭或絕緣體）上，從而產生薄塗層。在一個實施例中，PVD用於在法蘭及/或絕緣體上形成薄膜塗層。
例如PVD的沉積代替了常規的鍍鎳和燒結循環，以在法蘭和絕緣體的表面提供塗層。常規的鍍鎳和燒結循環導致排氣和有機物（例如在電鍍期間鎳捕獲氫）被捕獲在法蘭和絕緣體的表面處，然後在隨後的一個或多個燒結期間形成空隙。PVD製程方法在真空中執行，並且不引入有機物。因此，在法蘭和絕緣體上用PVD薄膜塗層加工的所得封裝組件大致不含導致捕獲氣體和空隙形成的有機物。因此，在PVD中不存在通常在常規燒結循環期間會燒盡從而導致空隙的有害捕獲有機物，並且本文揭露的封裝元件在法蘭和絕緣體的表面處及/或在塗層（例如塗層125、145、155）之間的介面處大致不含空隙，從而在法蘭及/或絕緣體的相應表面處形成介面。
本文的用於製造微電子封裝元件的製程方法包括經由PVD塗敷的塗層達到小於或等於1微米的厚度，其厚度（例如塗層125、145、155）已在前面描述。在1000 g至5000 g的測試中，與通過常規電鍍/燒結重複循環提供的塗層相比，塗層（例如塗層125、145、155）提供了導致改善的剪切強度的黏附性。
本文揭露了用於製造微電子封裝元件的各種製程方法。
一種用於製造微電子封裝元件的製程方法包括：將塗層沉積到法蘭上，其中，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）。法蘭可以是Cu-CuMo-Cu（CPC）、銅鎢（CuW）、Cu-Mo-Cu（CMC）、Cu或其組合。在一些實施例中，法蘭是CPC。
法蘭（例如本文所述的法蘭120（對於420類似））包括如圖5例示的上表面122。該製程方法包括：在法蘭的上表面上沉積塗層，使得塗層具有小於或等於1微米的厚度。塗布法蘭可以包括一個或多個子層，換言之，第一子層（例如鈦）以及第二子層（例如銅）。將塗層沉積到法蘭上可以包括所述的沉積技術，例如PVD。在一些實施例中，該製程方法包括：在法蘭上表面上沉積塗層（即第一塗層125或325），其具有例如為法蘭（上表面）總塗層厚度的15%至35%的鈦的第一子層，以及在鈦的第一子層的頂部上，例如為法蘭（上表面）總塗層厚度的65%至85%的，銅的第二子層。在一個實施例中，沉積第一塗層包括沉積兩個（或更多個）子層：鈦的第一子層為總塗層厚度的15%至35%，銅的第二子層為總塗層厚度的65%至85%。例如，塗層（例如第一塗層125或325）可以包括鈦的第一子層以及在第一子層頂部上的銅的第二子層，鈦的第一子層是法蘭塗層厚度的25%±10%，銅的子層是法蘭塗層厚度的75%±10%。
該製程方法包括：在與塗布的法蘭上表面122相對的絕緣體表面（例如如圖8例示的絕緣體150的底面148以及類似地絕緣體350的底面）上沉積塗層。絕緣體可包括藍寶石、氧化鋁（Al 2O 3）、氧化鈹（BeO）、氮化鋁（AlN）、氧化鋯增韌氧化鋁（ZTA）、碳化矽（SiC）、鎂碳化矽（magnesium silicon carbide）（Mg-SiC）、氮化矽（Si 3N 4）或其組合。在一些實施例中，絕緣體是Al 2O 3或AlN。
絕緣體（例如本文所述的絕緣體150（也是250、350或450））具有底面。該製程方法包括：在絕緣體的整個底面148上沉積塗層，使得塗層具有小於或等於1微米的厚度。將塗層145（或345）沉積到絕緣體底面上可以包括一個或多個子層，換言之（並且類似於上面的法蘭），第一子層（例如鈦）以及第二子層（例如銅）。將塗層沉積到絕緣體底面上可以包括所述的沉積技術，例如PVD。在一些實施例中，該製程方法包括：在絕緣體底面148上沉積塗層（即第二塗層145或345），其具有例如為絕緣體（底面）總塗層厚度的15%至35%的鈦的第一子層，以及在鈦的第一子層的頂部上，例如為絕緣體（底面）總塗層厚度的65%至85%的，銅的第二子層。在一些實施例中，製程方法包括：用鈦的第一子層和在第一子層頂部上的銅的第二子層塗布絕緣體底面，鈦的第一子層可以是絕緣體塗層厚度的25%±10%，其中銅的子層是絕緣體底面塗層厚度的75%±10%。
通過所述的沉積技術沉積塗層對於塗層/絕緣體介面尤其重要。先前，例如重複的鍍浴和燒結循環及/或通過用漿料（例如含有鉬錳的漿料）金屬化的技術引入有機物和黏結劑，其在加熱到絕緣體上之後產生剩餘的殘餘物。所捕獲的有機內容物引入氧化物污染物及/或空隙，其不利地影響黏附特性並因此影響RF性能。
該製程方法更包括：在絕緣體上表面152上沉積塗層（即第三塗層155或355），其具有例如為絕緣體（上表面）總塗層厚度的15%至35%的鈦的第一子層，以及在鈦的第一子層的頂部上，例如為絕緣體（上表面）總塗層厚度的65%至85%的，銅的第二子層。在一些實施例中，該製程方法包括：將塗層沉積到絕緣體上表面上，該塗層具有鈦的第一子層和在第一子層頂部上的銅的第二子層，鈦的第一子層可以是絕緣體上表面塗層厚度的25%±10%，其中銅的子層是絕緣體上表面塗層厚度的75%±10%。在一些情況下，絕緣體150被塗布（例如通過本文所述的沉積技術）以完全塗布絕緣體的底面和上表面，並且因此絕緣體塗層可被統稱為第二塗層（而不是第二塗層和第三塗層）。
可選地，通過雷射去除塗布的層，可以直接在絕緣體上形成電路，從而有利地消除對印刷電路板（PCB）的需要。該製程方法更可包括絕緣體，其上（在塗層155或355上）具有例如金-錫（Au-Sn）合金的鍍層。該製程方法可以包括：雷射去除，以根據需要選擇性地去除區域中的塗層及/或金-錫鍍層，以暴露絕緣體150（或250、350或450）的上表面。
該製程方法包括：定位導電合金預製件（例如如本文所述的導電合金預製件130），以便將絕緣體黏附到法蘭。定位包括：使導電合金預製件與法蘭塗層（在法蘭的上表面上）和絕緣體塗層（在絕緣體的底面上）接觸。將導電合金預製件黏附到法蘭和絕緣體可以在爐中在大於或等於850℃（例如大於或等於875℃或大於或等於900℃）的溫度下執行。
製程方法可包括：將導電合金預製件切割成期望的尺寸和圖案。預製件可以具有0.01 mm至0.05 mm（例如0.025 mm±10%）的厚度。導電合金預製件可以是如本文所述的鎳-鐵合金（例如合金42）或銀銅（Ag-Cu）合金。導電合金預製件（本文中也稱為釺焊料）可以是被切割以配合法蘭及/或絕緣體的構造的片形式。在一些實施例中，預製件是由合金42製成的引線框架，該合金是可以以片形式購得的材料，然後切割該材料以形成引線框架。在一些情況下，預製件130被鍍鎳以增強黏結。
上述製程方法消除了對冗長的重複鍍浴和燒結循環的需要，因為這些循環被用於各個部件表面的單一沉積塗布製程方法代替。並且，重要的是，通過該製程方法形成的元件有利地不含有機物、捕獲氣體及/或空隙；從而表現出優異的黏附特性和RF性能。該製程方法允許將導電合金預製件釺焊到法蘭和絕緣體上，而不需要引入對半導體有害的脫氣和有機物的技術。
描述了一種用於將引線附接到微電子封裝元件的製程方法。該製程方法包括：將絕緣體安裝在法蘭上，例如本文所述的法蘭120。絕緣體（例如本文所述的絕緣體150）包括上表面。該製程方法包括：在絕緣體上表面的一部分上將塗層沉積到小於或等於1微米的厚度。選擇性地執行將塗層沉積到上表面上，以僅且精確地塗布絕緣體的上表面的隨後將接觸引線、互連或晶粒的部分。選擇性地塗布可以包括：掩蔽絕緣體上表面的不期望被塗布的一個或多個部分。絕緣體的側表面（例如圖8中的面146）也被掩蔽。在絕緣體的上表面的一部分上沉積塗層可以包括如上所述的一個或多個子層，換言之，第一子層（例如鈦）以及第二子層（例如銅）。在絕緣體上表面的一部分上沉積塗層包括如前所述的沉積技術，例如PVD。
該製程方法包括：將一個或多個引線（例如本文所述的引線172）直接黏結到絕緣體塗布的上表面上。沉積的塗層允許一個或多個引線中的至少一者具有小於或等於0.35微米的寬度。該製程方法重要的是允許引線寬度的變窄，這提高了R值。直接黏結包括：定位導電合金預製件（例如本文所述的導電合金預製件160），以便將一個或多個引線黏附到絕緣體。定位包括：使導電合金預製件與絕緣體塗布的上表面以及一個或多個引線接觸。製程方法可包括：將導電合金預製件切割成期望的尺寸和圖案。預製件可以具有0.01 mm至0.05 mm（例如0.025 mm±10%）的厚度。導電合金預製件可以是如本文所述的銀銅（Ag-Cu）合金。
上述製程方法使得複雜的電路圖案能夠被應用到絕緣體。這是因為與先前的技術（例如重複的鍍浴和燒結循環）相比，經由所述的單一沉積製程方法塗布絕緣體上表面允許塗層圖案中更嚴格的公差。沉積的塗層可以被塗敷到期望的精確寬度。先前的技術要求用戶考慮在重複的鍍浴和燒結循環中的燒結期間的收縮。先前的技術還引入了過量的導電合金預製件，從而導致了可能在引線之間短路的不期望的枝晶生長。本文的塗層的沉積選擇性地且最低限度地金屬化絕緣體上表面上具有圖案化塗層的期望區域。本絕緣體上表面的金屬化部分維持完整性，因為由於沒有燒結步驟，不會發生影響圖案精度的收縮。另外，如本文所述的絕緣體上表面的塗層具有小於或等於1微米的厚度。先前的技術需要更大的塗層厚度，因此具有小於或等於0.35微米寬度的引線是完全不可獲得的。使用常規技術（例如重複的鍍浴和燒結循環或漿料塗敷），較窄的引線是不可能的。根據本文的製程方法的封裝容納較窄的引線，同時產生高良率。
本文的製程方法可以包括如上所述選擇性地塗布及/或掩蔽絕緣體上表面的一個或多個部分的替代方案。具體地，例如通過PVD沉積的一個或多個塗層可塗敷在絕緣體的整個上表面上。這些塗層還可以包括其上的金及/或鎳及/或鈀鍍層。然後，利用雷射去除，選擇性地去除一個或多個塗層以便形成電路。沉積塗層的雷射去除允許非常嚴格的公差，以形成高性能應用（例如電信5G技術）所需的細RF線。
描述了一種用於覆蓋微電子封裝元件的製程方法。該製程方法包括：將絕緣體（例如本文所述的絕緣體150）安裝在法蘭（例如本文所述的法蘭120）上。晶粒（例如本文所述的晶粒195）可以安裝在法蘭或絕緣體上，並且絕緣體可以部分地圍封晶粒。將晶粒安裝到絕緣體（或在替代構造中安裝到法蘭上）可包括：黏結或以其它方式附接晶粒，例如GaN。例如，安裝晶粒可以包括：用Au-Sn合金焊接。如下所述，安裝晶粒可以在釺焊處理中黏附第一導電預製件和第二導電預製件之後或者在附接蓋子之後執行。在一些實施例中，第二導電預製件及/或引線框架可以是銀-銅合金，例如Ag72Cu28（72重量%的Ag和28重量%的Cu）。
該製程方法包括：形成包括多個引線的引線框架，多個引線被構造為圍繞在絕緣體的與法蘭相對的表面上的晶粒。引線（例如本文所述的引線172）可包括鎳-鐵合金，其具有30重量%至80重量%的鎳（例如35重量%至80重量%的鎳）以及小於1重量%的少量的銅、錳、鉻、鋁、矽及/或鉬，餘量為鐵。有利地，引線可以具有小於或等於0.35微米的窄寬度。
該製程方法包括：通過用非導電黏合劑將液晶聚合物蓋子黏附到引線框架來形成用於晶粒的空腔。上述製程方法有利地使得能夠使用LCP來覆蓋微電子封裝元件。包括玻璃顆粒（例如纖維或珠子）提高了LCP內的熔融溫度，從而允許LCP蓋子在比沒有這種添加劑的聚合物高的溫度下使用。因此，LCP蓋子代替了陶瓷蓋子，從而提供了優於可能因熱量和熱膨脹而經歷微裂紋甚至故障的陶瓷蓋子的優點。另外，LCP蓋子表現出與非導電黏合劑（例如環氧樹脂）黏結的優異相容性，從而導致更強的黏結。LCP蓋子的靈活性有助於成功分析故障分析。與陶瓷蓋子不同，LCP蓋子是可移除的或可拆卸的，而不損壞封裝元件內的半導體晶片（例如晶粒），從而允許準確的故障分析。
作為如上所述的LCP蓋子的替代方案，該製程方法可以包括用於元件的防細漏氣密密封的KOVAR®環形外殼和陶瓷蝕刻蓋。KOVAR®環可由KOVAR®片形成。KOVAR®環可以是鍍Ni/Au的或鍍Ni/Au/Ni/Au的或鍍鈀的。
該製程方法更可包括在元件內的墊片或豎板，例如墊片可定位在絕緣體環的開口內。將一個或多個塗層沉積到可以是CuW的墊片上可以包括例如如上所述的PVD塗層。該墊片還可以是鍍Ni/Au的或鍍Ni/Au/Ni/Au的或鍍鈀的。墊片可用於為晶粒定位在元件內提供支腳。
描述了另一種用於製造微電子封裝元件的製程方法。該製程方法包括：在法蘭和絕緣體（例如所述的絕緣體150）的相對表面上沉積厚度小於或等於1微米的第一塗層。法蘭（例如所述的法蘭120）是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）。將塗層沉積到法蘭和絕緣體上可包括所述的沉積技術，例如PVD。法蘭的上表面（例如塗層125）和絕緣體的底面（例如塗層145）中的每一者上的塗層可以包括一個或多個子層，換言之，第一子層（例如鈦）以及第二子層（例如銅）。在一些實施例中，該製程方法包括：將塗層沉積到法蘭上表面及/或絕緣體底面上，該塗層具有鈦的第一子層，其可以是法蘭塗層厚度的15%至35%；以及在第一子層的頂部上沉積銅的第二子層，其中，銅的子層是法蘭塗層厚度的65%至85%。該製程方法包括：將第一導電合金預製件定位在法蘭和絕緣體的塗布表面之間，以便將法蘭黏附到絕緣體。第一導電合金預製件（例如所述的預製件130）用於將絕緣體黏附到法蘭。第一導電合金預製件接觸塗布的法蘭上表面和塗布的絕緣體底面。製程方法可包括：將第一導電合金預製件切割成期望的尺寸和圖案。預製件可以具有0.01 mm至0.05 mm（例如0.025 mm±10%）的厚度。
該製程方法包括：在絕緣體上表面的一部分上將另一塗層沉積到小於或等於1微米的厚度，以形成部分塗布的上表面（例如塗層155）。如上所述，為了將塗層沉積到法蘭上表面和絕緣體底面上，在絕緣體上表面的一部分上沉積塗層可以包括所述的沉積技術，例如PVD。在絕緣體上表面的一部分上沉積塗層可以包括一個或多個子層，類似於上文所述。
該製程方法包括：使用第二導電合金預製件將一個或多個引線直接黏結到部分塗布的上表面，以允許一個或多個引線具有小於或等於0.35微米的窄寬度。引線（例如所述的引線172）可以是引線框架的一部分，並且可以圍繞在絕緣體的與法蘭相對的塗布表面上的晶粒。引線172可包括鎳-鐵合金，其具有30重量%至80重量%的鎳（例如35重量%至80重量%的鎳）以及小於1重量%的少量的銅、錳、鉻、鋁、矽及/或鉬，餘量為鐵。在優選實施例中，引線包括蝕刻到一定尺寸的鎳-鐵合金，其中，合金是合金42及/或合金52。第二導電合金預製件（例如所述的預製件160）用於將引線框架黏附到絕緣體。第二導電合金預製件接觸塗布的絕緣體上表面和多個引線。製程方法可包括：將第二導電合金預製件切割成期望的尺寸和圖案。預製件可以具有0.01 mm至0.05 mm（例如0.025 mm±10%）的厚度。
該製程方法包括：在大於或等於850℃的溫度下將第一導電預製件黏附到絕緣體和法蘭並且將第二導電預製件黏附到絕緣體和引線。黏附可以包括釺焊處理，其中，在爐中加熱元件以將接觸的表面黏結到導電合金預製件。釺焊處理同時將絕緣體黏結到引線並且將絕緣體黏結到法蘭。為了製造效率，釺焊處理可以在帶式爐中執行，或者替代性地在箱式爐中執行。另外，釺焊處理可以穿透任何通孔或過孔，可以用雷射穿過絕緣體的厚度形成多個通孔或過孔。釺焊增強了絕緣體與元件內的其它部件的黏結。
該製程方法包括：附接包括液晶聚合物的蓋子以形成用於晶粒的空腔。替代性地，蓋子可以包括所述的KOVAR®環和陶瓷蝕刻蓋。蓋子（例如本文所述的蓋子190（或490））通過切割成一定尺寸的非導電黏合劑（例如所述的非導電黏合劑180）黏附到引線框架，或通過用於KOVAR®環的Au80Sn20框架（例如80重量%的金和20重量%的錫）黏附到引線框架。Au80Sn20也可以用作墊片附接到法蘭的預製件。用非導電黏合劑附接蓋子可以在小於或等於180℃的溫度下執行，因此不影響任何其它封裝元件部件。該製程方法還可以包括：將晶粒安裝到絕緣體（或者在替代構造中安裝到法蘭）。具體地，GaN晶粒在依賴於鍍鎳/燒結技術的現有封裝方法中是抗附接的。GaN不與鎳黏結。在一個實施例中，該製程方法包括：用Ag-Sn合金將GaN焊接到塗布的絕緣體上表面上。
圖24例示了根據製造微電子封裝元件的示例性製程方法（製程方法2400）的流程圖。在法蘭的至少一個表面和絕緣體的至少一個表面上執行沉積一個或多個塗層2410。法蘭可以是CPC或如本文所述的其它合適的材料，並且絕緣體可以是氧化鋁或如本文所述的其它合適的材料。可以通過PVD沉積塗層，以金屬化法蘭的上表面和絕緣體的底面。塗層可以是如本文所述的鈦及/或銅。
執行在法蘭和絕緣體的塗布表面之間定位2420第一導電合金預製件（例如合金42的引線框架），以形成法蘭/絕緣體子組件。在絕緣體的上表面上進一步沉積一個或多個塗層2430選擇性地或替代地在絕緣體的整個上表面上進行。可選地，雷射去除2440金屬化根據期望形成電路。使用第二導電預製件執行將一個或多個引線黏結2450到塗布的絕緣體。可選地，絕緣體包括雷射形成的通孔，並且釺焊絕緣體包括穿透通孔以將絕緣體黏結到法蘭。在大於或等於850℃（例如850℃、875℃或900℃）的溫度下執行將第一導電預製件和第二導電預製件黏附2560到絕緣體/法蘭組件。附接2570蓋子以形成微電子封裝組件。蓋子可以是如上所述的LCP或KOVAR®環和陶瓷蝕刻蓋。該製程方法可選地包括：將晶粒定位在元件內並氣密密封組件。
上述製程方法有利地包括元件，其表現出高RF性能和優異的黏附特性，同時使得能夠實現複雜的電路和LCP蓋子或替代性地包括KOVAR®環和陶瓷蓋的蓋子以完成微電子封裝組件。上述製程方法還提供了適於安裝GaN晶粒的封裝元件，因此將性能提高至比Si晶粒高兩倍至六倍。該製程方法適合於封裝中不斷減小的架構尺寸，因此也以較小的封裝體積及/或重量提供較高的性能。
微電子封裝組件構造
在一個方面，一種微電子封裝元件包括：法蘭，其具有上表面，其中，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）；第一塗層，其佈置在上表面上，具有小於或等於1微米的厚度；絕緣體，其用於部分地圍封和安裝晶粒，該絕緣體具有底面；第二塗層，其佈置在絕緣體的底面上；以及導電合金預製件，其用於將絕緣體黏附到法蘭，其中，導電合金預製件接觸第一塗層和第二塗層。這種構造提供了一種可用於微電子封裝元件的法蘭/絕緣體組件。雖然不限於此，但是該構造例如可以包括CPC法蘭，其（在上表面上）沉積有鈦和銅的第一PVD塗層（小於1微米）並且與（在底面上）沉積有鈦和銅的類似的第二PVD塗層（小於1微米）的氧化鋁絕緣體組裝。已經鍍鎳的合金42的（第一）預製件定位於法蘭的上表面與絕緣體的底面之間。在大於或等於850℃的溫度下黏附法蘭/絕緣體元件。
在另一方面，一種微電子封裝元件包括：法蘭，其上安裝有絕緣體，該絕緣體具有上表面；第一塗層，其佈置在絕緣體的上表面上，具有小於或等於1微米的厚度；一個或多個引線，其中，一個或多個引線中的至少一者具有小於或等於0.35微米的寬度；以及導電合金預製件，其用於將一個或多個引線黏附到絕緣體，其中，導電合金預製件接觸第一塗層和一個或多個引線。這種構造提供了一種可用於微電子封裝元件的法蘭/絕緣體/引線組件。雖然不限於此，但是該構造（例如與上述構造結合）包括沉積到絕緣體上表面上的鈦和銅的（第三）PVD塗層（小於1微米）。另一（第二）預製件定位在絕緣體表面的頂部，以包括用於多個引線的銀-銅框架及/或預製件。有利地，引線之間的距離被最小化以便獲得更高的RF性能。如所理解的，可以如此提供上述構造用於晶粒的隨後安裝。
在另一方面，一種微電子封裝元件包括：法蘭，其具有絕緣體和安裝在其上的晶粒，其中，絕緣體部分地圍封晶粒；引線框架，其包括圍繞在絕緣體的與法蘭相對的表面上的晶粒的多個引線；以及蓋子，其包括液晶聚合物以形成用於晶粒的空腔，其中，蓋子通過非導電黏合劑黏附到引線框架。這種構造提供了一種其中安裝並覆蓋晶粒的微電子封裝元件。替代性地，元件和蓋子可被提供用於晶粒的隨後安裝。適應客戶需要，蓋子可以被氣密密封以實現防細漏。替代性地，可以採用防粗漏蓋子和密封。
在又一方面，一種微電子封裝元件包括：法蘭，其具有上表面，其中，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）；第一塗層，其佈置在法蘭的上表面上，具有小於或等於1微米的厚度；絕緣體，其用於部分地圍封和安裝晶粒，絕緣體具有與法蘭相對的底面和上表面；第二塗層，其佈置在絕緣體的底面上，具有小於或等於1微米的厚度；第一導電合金預製件，其用於將絕緣體黏附到法蘭，其中，導電合金預製件接觸第一塗層和第二塗層；第三塗層，其佈置在絕緣體的上表面的一部分上，具有小於或等於1微米的厚度，其中，第三塗層與第二塗層相同；引線框架，其包括多個引線，多個引線被構造為圍繞在絕緣體的上表面上的晶粒；第二導電合金預製件，其用於將引線框架黏附到絕緣體，其中，第二導電合金預製件接觸第三塗層和多個引線；以及蓋子，其包括液晶聚合物以形成用於晶粒的空腔，其中，蓋子通過非導電黏合劑黏附到引線框架。
在優選方面，一種微電子封裝元件包括：法蘭，其具有上表面；第一塗層，其佈置在法蘭的上表面上；絕緣體，其用於部分地圍封晶粒，絕緣體具有用於安裝到法蘭上的底面和與底面相對的上表面；第二塗層，其佈置在絕緣體的底面上；以及第三塗層，其佈置在絕緣體的上表面上，其中，第一塗層、第二塗層和第三塗層分別具有小於或等於1微米的厚度，並且其中，第一塗層、第二塗層和第三塗層中的至少一者經由物理氣相沉積、原子沉積或化學沉積中的至少一者來塗敷。這種構造提供了一種可用於隨後安裝晶粒的微電子封裝元件的完整元件。雖然不限於此，但是該構造可以包括CPC法蘭，其（在上表面上）沉積有鈦和銅的第一PVD塗層（小於1微米）並且與（在底面上）沉積有鈦和銅的類似的第二PVD塗層（小於1微米）的氧化鋁絕緣體組裝。已經鍍鎳的合金42的（第一）預製件定位於法蘭的上表面與絕緣體的底面之間。在大於或等於850℃的溫度下黏附法蘭/絕緣體元件。該構造包括沉積到絕緣體上表面上的鈦和銅的（第三）PVD塗層（小於1微米）。第三塗層沉積在絕緣體的整個上表面上，然後使用雷射選擇性地去除第三塗層。另一（第二）預製件定位在絕緣體表面的頂部，以包括用於多個引線的銀-銅框架及/或預製件。有利地，引線之間的距離被最小化以便獲得更高的RF性能。絕緣體可以是具有開口的陶瓷環，並且開口容納可選的CuW墊片，該CuW墊片具有沉積到墊片的上表面上的鈦和銅的（第四）PVD塗層（小於1微米）。KOVAR®環定位在具有第三塗層的絕緣體陶瓷環的上表面的頂部。該元件是鍍鎳的，並且使用用於KOVAR®環的金-錫（Au80Sn20）框架以及用於CuW墊片Au80Sn20的金-錫（Au80Sn20）預製件來密封。鍍Ni/Au的陶瓷蝕刻蓋覆蓋組件。在可選地用安裝在其中的晶粒氣密密封之前，還使用雷射去除來清除任何多餘物（鍍層及/或塗層）。
上述任何構造可以包括，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到650 W/(mK)的範圍的熱導率，並且具有從5.5 ppm/K到17.5 ppm/K的範圍的CTE。在一些實施例中，法蘭是：高導熱材料，其具有在室溫下從140 W/(mK)到400 W/(mK)的範圍的熱導率並且具有從5.5 ppm/K到17.5 ppm/K的範圍的CTE；或者高導熱材料，其具有在室溫下從500 W/(mK)到600 W/(mK)的範圍的熱導率並且具有從6.0 ppm/K到10.5 ppm/K的範圍的CTE。合適的法蘭材料包括基於金剛石的複合物、Cu-CuMo-Cu（CPC）、銅鎢（CuW）、Cu-Mo-Cu（CMC）、Cu或其組合。如在以上的一些示例中，法蘭是Cu-CuMo-Cu（CPC）。在其他示例中，法蘭包括銅金剛石複合物或銀金剛石複合物。
上述任何構造可以包括，第一塗層和第二塗層中的至少一者包括鈦、銅、其合金或其組合。第一塗層和第二塗層中的至少一者經由物理氣相沉積（PVD）來塗敷。第一沉積塗層和第二沉積塗層不含鎳。
上述任何構造可以包括，第一導電合金預製件和第二導電合金預製件中的至少一者是焊料合金。第一導電合金預製件和第二導電合金預製件中的至少一者是銀銅（Ag-Cu）合金或金錫（Au-Sn）合金。
上述任何構造可以包括，絕緣體包括藍寶石、氧化鋁（Al 2O 3）、氧化鈹（BeO）、氮化鋁（AlN）、氧化鋯增韌氧化鋁（ZTA）、碳化矽（SiC）、鎂碳化矽（Mg-SiC）、氮化矽（Si 3N 4）或其組合。如在以上的一些示例中，絕緣體是純度大於或等於96%的氧化鋁（Al 2O 3）。
上述任何構造可以包括，絕緣體包括穿過絕緣體的厚度的多個通孔。多個通孔可以沿著絕緣體的週邊區域以圖案構造。
可選地，上述任何構造中的絕緣體更包括在塗布的底面和上表面之上的鎳板，鎳板具有1.0微米至3.5微米的厚度。
上述任何構造中的一個或多個引線包括鐵、鎳或其組合的合金。在以上的一些示例中，一個或多個引線包括具有30重量%至80重量%的鎳（Ni）和餘量的鐵（Fe）的化學組成的合金。一個或多個引線可具有從9.5 W/(mK)至11.5 W/(mK)的範圍的熱導率。上述任何構造可以包括，一個或多個引線中的至少兩個引線具有小於或等於0.35微米的間隔距離。
上述任何構造可以包括蓋子，以形成用於晶粒的空腔。蓋子可以是氧化鋁（Al 2O 3）、氮化鋁（AlN）、液晶聚合物（LCP）或其組合。蓋子可以包括被構造為提供密封的非導電黏合劑。對於氣密密封，蓋子是陶瓷的，例如氧化鋁（Al 2O 3）或氮化鋁（AlN），並且使用具有KOVAR®環的金錫框架密封。
上述任何構造可以包括安裝在其中的晶粒或被構造用於晶粒的隨後安裝。晶粒可以包括氮化鎵（GaN）、砷化鎵（GaAs）、矽（Si）或其組合。
示例
對根據上述製程方法2400製造的微電子封裝元件執行尺寸測試，結果總結在表1中。
表1：部件的尺寸測試
部件 組成 尺寸檢查
CPC法蘭 Cu-CuMo-Cu: 1:4:1 通過
陶瓷環 96% Al 2O 3 通過
引線框架 合金42 通過
墊片 Cu15W85 通過
KOVAR®環 KOVAR® 通過
AuGe框架 Au88Ge12 通過
蝕刻蓋 KOVAR® 通過
鎳鍍層厚度 4.23 μm  
金鍍層厚度 3.23 μm  
如表1所示，所有部件都通過了尺寸測試，該尺寸測試是在組裝之前的檢查。測試包括利用掃描電子顯微鏡與能量色散X射線光譜（SEM/EDX）和X射線螢光（XRF）進行鍍層厚度檢查。
對封裝組件執行功能測試。功能測試包括交叉洩漏測試範圍的洩漏測試、1000 g至5000 g的剪切測試的引線剝離測試、使用歐姆計測試短路或不連續連接的導電性測試、以及通過浸入焊錫爐（solder pot）以檢查濕度的可焊性測試。
表2：功能測試
烘烤測試 通過 在420 ℃下5分鐘
洩漏測試 通過 僅適用於附接到CPC法蘭的陶瓷
引線剝離 通過  
導電性測試 通過  
可焊性測試 通過  
如表2所示，封裝元件通過所有功能測試。
實施例
設想了以下實施例。設想特徵和實施例的所有組合。
實施例1：一種微電子封裝元件，包括：法蘭，其具有上表面；第一塗層，其佈置在法蘭的上表面上；絕緣體，其用於部分地圍封晶粒，絕緣體具有用於安裝到法蘭上的底面和與底面相對的上表面；第二塗層，其佈置在絕緣體的底面上；以及第三塗層，其佈置在絕緣體的上表面上，其中，第一塗層、第二塗層和第三塗層分別具有小於或等於1微米的厚度，並且其中，第一塗層、第二塗層和第三塗層中的至少一者經由物理氣相沉積、原子沉積或化學沉積中的至少一者來塗敷。
實施例2：根據任何前述或後續實施例的元件，其中，第一塗層、第二塗層和第三塗層中的至少一者包括鈦、銅、其合金、其子層或其組合。
實施例3：根據任何前述或後續實施例的元件，其中，第一塗層、第二塗層和第三塗層中的每一者都不含鎳。
實施例4：根據任何前述或後續實施例的元件，其中，絕緣體包括藍寶石、氧化鋁（Al 2O 3）、氧化鈹（BeO）、氮化鋁（AlN）、氧化鋯增韌氧化鋁（ZTA）、碳化矽（SiC）、鎂碳化矽（Mg-SiC）、氮化矽（Si 3N 4）或其組合。
實施例5：根據任何前述或後續實施例的元件，其中，絕緣體是純度大於或等於96%的氧化鋁（Al 2O 3）。
實施例6：根據任何前述或後續實施例的元件，其中，絕緣體包括穿過絕緣體的厚度的多個通孔，並且其中，絕緣體的上表面上的釺焊層穿透通孔以將絕緣體黏結到法蘭。
實施例7：根據任何前述或後續實施例的元件，其中，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）。
實施例8：根據任何前述或後續實施例的元件，其中，法蘭包括基於金剛石的複合物、Cu-CuMo-Cu（CPC）、銅鎢（CuW）、Cu-Mo-Cu（CMC）、Cu或其組合。
實施例9：根據任何前述或後續實施例的元件，更包括：第一導電合金預製件，其用於將絕緣體黏附到法蘭，其中，第一導電合金預製件接觸第一塗層和第二塗層。
實施例10：根據任何前述或後續實施例的元件，更包括：一個或多個引線，其中，一個或多個引線中的至少一者具有小於或等於0.35微米的寬度；以及第二導電合金預製件，其用於將一個或多個引線黏附到絕緣體，其中，第二導電合金預製件接觸第三塗層和一個或多個引線。
實施例11：根據任何前述或後續實施例的元件，其中，第一導電合金預製件和第二導電合金預製件中的至少一者是銀銅（Ag-Cu）合金或金錫（Au-Sn）合金。
實施例12：根據任何前述或後續實施例的元件，其中，一個或多個引線包括以下中的至少一者：具有30重量%至80重量%的鎳（Ni）和餘量的鐵（Fe）的化學組成的合金、從9.5 W/(mK)至11.5 W/(mK)的範圍的熱導率、以及小於或等於0.35微米的一個或多個引線中的至少兩個引線之間的間隔距離。
實施例13：根據任何前述或後續實施例的元件，更包括蓋子，以與用於部分地圍封晶粒的絕緣體一起形成空腔。
實施例14：根據任何前述或後續實施例的元件，其中，蓋子為氧化鋁（Al 2O 3）、氮化鋁（AlN）、液晶聚合物（LCP）、或其組合。
實施例15：一種用於製造微電子封裝元件的製程方法，該製程方法包括：在法蘭和絕緣體的相對表面上沉積厚度小於或等於1微米的第一塗層，其中，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）；將第一導電合金預製件定位在法蘭和絕緣體的塗布表面之間；在絕緣體上表面的至少一部分上將第二塗層沉積到小於或等於1微米的厚度，以形成至少部分塗布的上表面；使用第二導電合金預製件將一個或多個引線直接黏結到至少部分塗布的上表面，以允許一個或多個引線具有小於或等於0.35微米的窄寬度；在大於或等於850℃的溫度下將第一導電預製件黏附到絕緣體和法蘭並且將第二導電預製件黏附到絕緣體和引線，其中，沉積第一塗層和第二塗層中的至少一者包括物理氣相沉積、原子沉積或化學沉積。
實施例16：根據任何前述或後續實施例的製程方法，其中，第一塗層包括鈦、銅、其合金、其子層、或其組合，並且第二塗層包括鈦、銅、其合金、其子層。
實施例17：根據任何前述或後續實施例的製程方法，其中，沉積第一塗層和第二塗層中的至少一者包括沉積兩個或更多個子層，其中，第一子層是鈦，第二子層是銅，並且其中，第一子層是總塗層厚度的15%至35%，第二子層是總塗層厚度的65%至85%。
實施例18：根據任何前述或後續實施例的製程方法，更包括：附接蓋子以形成用於晶粒的空腔，其中，蓋子包括液晶聚合物，其中，蓋子是氧化鋁（Al 2O 3）、氮化鋁（AlN）、液晶聚合物（LCP）或其組合。
實施例19：根據任何前述或後續實施例的製程方法，更包括：在塗布之前形成穿過絕緣體的厚度的多個通孔，並且其中，在沉積第二塗層之後，該製程方法包括：將層釺焊到絕緣體的上表面上以穿透通孔，從而將絕緣體黏結到法蘭。
實施例20：根據任何前述或後續實施例的製程方法，其中，沉積第二塗層包括沉積到絕緣體的整個上表面上，並且更包括選擇性地雷射去除第二塗層以形成電路。
實施例21：一種微電子封裝元件，包括：法蘭，其具有上表面，其中，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）；第一塗層，其佈置在上表面上，具有小於或等於1微米的厚度；絕緣體，其用於部分地圍封和安裝晶粒，該絕緣體具有底面；第二塗層，其佈置在絕緣體的底面上；以及導電合金預製件，其用於將絕緣體黏附到法蘭，其中，導電合金預製件接觸第一塗層和第二塗層。
實施例22：一種微電子封裝元件，包括：法蘭，其上安裝有絕緣體，該絕緣體具有上表面；第一塗層，其佈置在絕緣體的上表面上，具有小於或等於1微米的厚度；一個或多個引線，其中，一個或多個引線中的至少一者具有小於或等於0.35微米的寬度；以及導電合金預製件，其用於將一個或多個引線黏附到絕緣體，其中，導電合金預製件接觸第一塗層和一個或多個引線。
實施例23：一種微電子封裝元件，包括：法蘭，其具有絕緣體和安裝在其上的晶粒，其中，絕緣體部分地圍封晶粒；引線框架，其包括圍繞在絕緣體的與法蘭相對的表面上的晶粒的多個引線；以及蓋子，其包括液晶聚合物以形成用於晶粒的空腔，其中，蓋子通過非導電黏合劑黏附到引線框架。
實施例24：一種微電子封裝元件，包括：法蘭，其具有上表面，其中，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）；第一塗層，其佈置在法蘭的上表面上，具有小於或等於1微米的厚度；絕緣體，其用於部分地圍封和安裝晶粒，絕緣體具有與法蘭相對的底面和上表面；第二塗層，其佈置在絕緣體的底面上，具有小於或等於1微米的厚度；第一導電合金預製件，其用於將絕緣體黏附到法蘭，其中，導電合金預製件接觸第一塗層和第二塗層；第三塗層，其佈置在絕緣體的上表面的一部分上，具有小於或等於1微米的厚度，其中，第三塗層與第二塗層相同；引線框架，其包括多個引線，多個引線被構造為圍繞在絕緣體的上表面上的晶粒；第二導電合金預製件，其用於將引線框架黏附到絕緣體，其中，第二導電合金預製件接觸第三塗層和多個引線；以及蓋子，其包括液晶聚合物以形成用於晶粒的空腔，其中，蓋子通過非導電黏合劑黏附到引線框架。
實施例25：一種用於製造微電子封裝元件的製程方法，該製程方法包括：在法蘭和絕緣體的相對表面上沉積厚度小於或等於1微米的塗層，其中，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）；將導電合金預製件定位在法蘭和絕緣體的塗布表面之間；以及在大於或等於850℃的溫度下將導電合金預製件黏附到法蘭和絕緣體。
實施例26：一種用於將引線附接到微電子封裝元件的製程方法，該製程方法包括：將絕緣體安裝在法蘭上，其中，與法蘭相對的表面是絕緣體的上表面；在絕緣體上表面的一部分上將塗層沉積到小於或等於1微米的厚度；以及使用導電合金預製件將一個或多個引線直接黏結到塗布的上表面，以允許一個或多個引線具有小於或等於0.35微米的窄寬度。
實施例27：一種用於覆蓋微電子封裝元件的製程方法，該製程方法包括：將絕緣體安裝在法蘭上，其中，晶粒安裝到法蘭或絕緣體；形成包括多個引線的引線框架，多個引線被構造為圍繞在絕緣體的與法蘭相對的表面上的晶粒；以及通過用非導電黏合劑將液晶聚合物蓋子黏附到引線框架來形成用於晶粒的空腔。
實施例28：一種用於製造微電子封裝元件的製程方法，該製程方法包括：在法蘭和絕緣體的相對表面上沉積厚度小於或等於1微米的第一塗層，其中，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）；將第一導電合金預製件定位在法蘭和絕緣體的塗布表面之間；在絕緣體的上表面的一部分上將第二塗層沉積到小於或等於1微米的厚度，以形成部分塗布的上表面；使用第二導電合金預製件將一個或多個引線直接黏結到部分塗布的上表面，以允許一個或多個引線具有小於或等於0.35微米的窄寬度；在大於或等於850℃的溫度下將第一導電預製件黏附到絕緣體和法蘭並且將第二導電預製件黏附到絕緣體和引線；以及附接包括液晶聚合物的蓋子以形成用於晶粒的空腔，其中，蓋子通過非導電黏合劑黏附到引線框架。
實施例29：根據任何前述或後續實施例的元件，其中，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到650 W/(mK)的範圍的熱導率，並且具有從5.5 ppm/K到17.5 ppm/K的範圍的CTE。
實施例30：根據任何前述或後續實施例的元件，其中，法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到400 W/(mK)的範圍的熱導率，並且具有從5.5 ppm/K到17.5 ppm/K的範圍的CTE。
實施例31：根據任何前述或後續實施例的元件，其中，法蘭是高導熱材料，其具有在室溫下從500 W/(mK)到600 W/(mK)的範圍的熱導率，並且具有從6.0 ppm/K到10.5 ppm/K的範圍的CTE。
實施例32：根據任何前述或後續實施例的元件，其中，法蘭包括基於金剛石的複合物、Cu-CuMo-Cu（CPC）、銅鎢（CuW）、Cu-Mo-Cu（CMC）、Cu或其組合。
實施例33：根據任何前述或後續實施例的元件，其中，法蘭包括Cu-CuMo-Cu（CPC）、銅鎢（CuW）、Cu-Mo-Cu（CMC）、Cu或其組合。
實施例34：根據任何前述或後續實施例的元件，其中，法蘭包括銅金剛石複合物或銀金剛石複合物。
實施例35：根據任何前述或後續實施例的元件，其中，第一塗層和第二塗層中的至少一者包括鈦、銅、其合金或其組合。
實施例36：根據任何前述或後續實施例的元件，其中，第一塗層和第二塗層中的至少一者經由物理氣相沉積（PVD）塗敷。
實施例37：根據任何前述或後續實施例的元件，其中，第一塗層和第二塗層不含鎳。
實施例38：根據任何前述或後續實施例的元件，其中，第一導電合金預製件和第二導電合金預製件中的至少一者是焊料合金。
實施例39：根據任何前述或後續實施例的元件，其中，第一導電合金預製件和第二導電合金預製件中的至少一者是銀銅（Ag-Cu）合金或金錫（Au-Sn）合金。
實施例40：根據任何前述或後續實施例的元件，其中，絕緣體包括藍寶石、氧化鋁（Al 2O 3）、氧化鈹（BeO）、氮化鋁（AlN）、氧化鋯增韌氧化鋁（ZTA）、碳化矽（SiC）、鎂碳化矽（Mg-SiC）、氮化矽（Si 3N 4）或其組合。
實施例41：根據任何前述或後續實施例的元件，其中，絕緣體包括藍寶石、氧化鋁（Al 2O 3）、氮化鋁（AlN）或其組合。
實施例42：根據任何前述或後續實施例的元件，其中，絕緣體是純度大於或等於96%的氧化鋁（Al 2O 3）。
實施例43：根據任何前述或後續實施例的元件，其中，絕緣體包括穿過絕緣體的厚度的多個通孔。
實施例44：根據任何前述或後續實施例的元件，其中，多個通孔沿著絕緣體的週邊區域以圖案構造。
實施例45：根據任何前述或後續實施例的元件，其中，絕緣體更包括在塗布的底面和上表面上的鎳板，鎳板具有1.0微米至3.5微米的厚度。
實施例46：根據任何前述或後續實施例的元件，其中，一個或多個引線包括鐵、鎳或其組合的合金。
實施例47：根據任何前述或後續實施例的元件，其中，一個或多個引線包括具有30重量%至80重量%的鎳（Ni）和餘量的鐵（Fe）的化學組成的合金。
實施例48：根據任何前述或後續實施例的元件，其中，一個或多個引線具有從9.5 W/(mK)至11.5 W/(mK)的範圍的熱導率。
實施例49：根據任何前述或後續實施例的元件，其中，一個或多個引線中的至少兩個引線具有小於或等於0.35微米的間隔距離。
實施例50：根據任何前述或後續實施例的元件，更包括蓋子，以形成用於晶粒的空腔。
實施例51：根據任何前述或後續實施例的元件，其中，蓋子為氧化鋁（Al 2O 3）、氮化鋁（AlN）、液晶聚合物（LCP）、或其組合。
實施例52：根據任何前述或後續實施例的元件，其中，蓋子包括被構造為提供密封的非導電黏合劑。
實施例53：根據任何前述或後續實施例的元件，其中，晶粒包括氮化鎵（GaN）、砷化鎵（GaAs）、矽（Si）或其組合。
實施例54：根據任何前述或後續實施例的製程方法，其中，沉積塗層包括物理氣相沉積、原子沉積或化學沉積。
實施例55：根據任何前述或後續實施例的製程方法，其中，沉積塗層包括物理氣相沉積。
實施例56：根據任何前述或後續實施例的製程方法，其中，沉積塗層包括沉積兩個或更多個子層。
實施例57：根據任何前述或後續實施例的製程方法，其中，第一子層是鈦，第二子層是銅。
實施例58：根據任何前述或後續實施例的製程方法，其中，第一子層是總塗層厚度的25%±10%，並且第二子層是總塗層厚度的75%±10%。
實施例59：根據任何前述或後續實施例的製程方法，其中，安裝包括用金和錫的合金焊接晶粒。
雖然已經詳細描述了本發明，但是在本發明的精神和範圍內的修改對於本領域技術人員來說是顯而易見的。鑒於以上結合背景技術和具體實施方式討論的上述討論、本領域的相關知識和參考文獻，其揭露內容全部以引用的方式併入本文。另外，應當理解，本發明的方面和各種實施例的部分以及下面及/或所附權利要求中敘述的各種特徵可以整體或部分地組合或互換。在各種實施例的前述描述中，如本領域技術人員將理解的，有關於另一實施例的那些實施例可以與其它實施例適當地組合。此外，本領域普通技術人員將理解，前述描述僅是示例性的，而不是限制性的。
100:封裝組件 115:通孔/孔 118:底面/法蘭基面 120:法蘭 122:上表面 125:塗層 130:預製件 145:塗層 146:面 148:底面 150:絕緣體 152:上表面 154:通孔/過孔 155:塗層 160:預製件 170:引線框架 172:引線/互連 180:非導電黏合劑 185:空腔 190:蓋子 195:晶粒 205:開口/空隙區域 250:絕緣體 255:週邊區域 270:引線框架 305:開口 325、345、355:塗層 350:陶瓷絕緣體 354:通孔/過孔 400:微電子封裝組件 420:法蘭 450:絕緣體 452:頂層 480:環形框架/環 490:蓋 2400:製程方法 2410:沉積一個或多個塗層 2420:定位 2430:沉積一個或多個塗層 2440:雷射去除 2450:黏結 2560:黏附 2570:附接 A:線 d L:間隔距離 RF:引線 t C:薄塗層 t F:厚度 t I:厚度 w ground:寬度 w L:寬度 w RF:寬度
通過參考說明書的其餘部分和附圖，可以實現對所揭露的技術的性質和優點的進一步理解。 圖1例示了根據本文實施例的微電子封裝元件的透視圖。 圖2例示了圖1的微電子封裝元件的分解圖。 圖3例示了沿著圖1的線“A”截取的微電子封裝組件的剖視圖。 圖4例示了圖1的微電子封裝元件的法蘭的上表面的透視圖。 圖5例示了圖1的微電子封裝組件的法蘭的剖視圖。 圖6例示了圖1的微電子封裝組件的絕緣體的透視圖。 圖7例示了圖1的微電子封裝組件的絕緣體的底面視圖。 圖8例示了圖1的微電子封裝組件的絕緣體的剖視圖。 圖9例示了根據本文實施例的絕緣體的另一實施例的部分俯視圖，其演示了穿過絕緣體厚度的通孔。 圖10例示了根據本文實施例的包括通孔的如圖9中的絕緣體的透視圖。 圖11例示了根據本文實施例的用於將法蘭黏附到絕緣體的導電合金預製件的透視圖。 圖12例示了根據本文實施例的用於將絕緣體附接到引線的導電合金預製件的透視圖。 圖13例示了根據本文實施例的包括多個引線的引線框架的透視圖。 圖14例示了根據本文實施例的用於將絕緣體黏附到蓋子的非導電黏合劑的透視圖。 圖15例示了根據本文實施例的用於微電子封裝元件的蓋子的透視圖。 圖16例示了根據本文實施例的引線框架的俯視圖。 圖17例示了根據本文實施例的包括通孔的另一絕緣體的透視圖。 圖18例示了根據本文實施例的圖17的絕緣體的俯視圖。 圖19例示了根據本文實施例的已經被進一步金屬化的圖17的絕緣體的透視圖，其中金屬化至少部分地被去除以形成電路。 圖20例示了根據本文實施例的KOVAR®環形框架的俯視透視圖。 圖21例示了根據本文實施例的圖20的KOVAR®環形框架的仰視透視圖。 圖22例示了根據本文的實施例的微電子封裝元件的透視圖。 圖23例示了根據本文實施例的如圖所示的覆蓋如圖22中的微電子封裝組件的蝕刻蓋的仰視透視圖。 圖24例示了根據本文實施例的製程方法流程圖。
100:封裝組件
120:法蘭
150:絕緣體
172:引線/互連
180:非導電黏合劑
190:蓋子
A:線

Claims (15)

  1. 一種微電子封裝元件，包括： 法蘭，其具有上表面； 第一塗層，其佈置在所述法蘭的所述上表面上； 絕緣體，其用於部分地圍封晶粒，所述絕緣體具有用於安裝到所述法蘭上的底面和與所述底面相對的上表面； 第二塗層，其佈置在所述絕緣體的所述底面上；以及第三塗層，其佈置在所述絕緣體的所述上表面上， 其中，所述第一塗層、所述第二塗層和所述第三塗層分別具有小於或等於1微米的厚度，並且其中，所述第一塗層、所述第二塗層和所述第三塗層中的至少一者經由物理氣相沉積、原子沉積或化學沉積中的至少一者來塗敷。
  2. 如請求項1所述的微電子封裝元件，其中，所述第一塗層、所述第二塗層和所述第三塗層中的至少一者包括鈦、銅、其合金、其子層或其組合，或者其中，所述第一塗層、所述第二塗層和所述第三塗層中的每一者不含鎳。
  3. 如請求項1至2中任一項所述的微電子封裝組件，其中，所述絕緣體包括藍寶石、氧化鋁（Al 2O 3）、氧化鈹（BeO）、氮化鋁（AlN）、氧化鋯增韌氧化鋁（ZTA）、碳化矽（SiC）、鎂碳化矽（Mg-SiC）、氮化矽（Si 3N 4）或其組合。
  4. 如請求項1至3中任一項所述的微電子封裝組件，其中，所述絕緣體是純度大於或等於96%的氧化鋁（Al 2O 3）。
  5. 如請求項1至4中任一項所述的微電子封裝組件，其中，所述絕緣體包括穿過所述絕緣體的厚度的多個通孔，並且其中，所述絕緣體的所述上表面上的釺焊層穿透所述通孔以將所述絕緣體黏結到所述法蘭。
  6. 如請求項1至5中任一項所述的微電子封裝組件，其中，所述法蘭是高導熱材料，其具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE），或者其中，所述法蘭包括基於金剛石的複合物、Cu-CuMo-Cu（CPC）、銅鎢（CuW）、Cu-Mo-Cu（CMC）、Cu或其組合。
  7. 如請求項1至6中任一項所述的微電子封裝組件，更包括： 第一導電合金預製件，其用於將所述絕緣體黏附到所述法蘭，其中，所述第一導電合金預製件接觸所述第一塗層和所述第二塗層； 一個或多個引線，其中，所述一個或多個引線中的至少一者具有小於或等於0.35微米的寬度；以及 第二導電合金預製件，其用於將所述一個或多個引線黏附到所述絕緣體，其中，所述第二導電合金預製件接觸所述第三塗層和所述一個或多個引線。
  8. 如請求項7所述的微電子封裝元件，其中，所述第一導電合金預製件和所述第二導電合金預製件中的至少一者是銀銅（Ag-Cu）合金或金錫（Au-Sn）合金。
  9. 如請求項7所述的微電子封裝元件，其中，所述一個或多個引線包括以下中的至少一者： 具有30重量%至80重量%的鎳（Ni）和餘量的鐵（Fe）的化學組成的合金、 從9.5 W/(mK)至11.5 W/(mK)的範圍的熱導率、以及 小於或等於0.35微米的所述一個或多個引線中的至少兩個引線之間的間隔距離。
  10. 如請求項1至6中任一項所述的微電子封裝組件，更包括：蓋子，以與用於部分地圍封所述晶粒的所述絕緣體一起形成空腔，其中，所述蓋子是氧化鋁（Al 2O 3）、氮化鋁（AlN）、液晶聚合物（LCP）或其組合。
  11. 一種用於製造微電子封裝元件的製程方法，所述製程方法包括： 在法蘭和絕緣體的相對表面上沉積厚度小於或等於1微米的第一塗層，其中，所述法蘭是高導熱材料，所述高導熱材料具有在室溫下從140 W/(mK)到2000 W/(mK)的範圍的熱導率，並且具有從2.3 ppm/K到17.5 ppm/K的範圍的熱膨脹係數（CTE）； 將第一導電合金預製件定位在所述法蘭和所述絕緣體的所塗布表面之間； 在所述絕緣體的上表面的至少一部分上將第二塗層沉積到小於或等於1微米的厚度，以形成至少部分塗布的上表面； 使用第二導電合金預製件將一個或多個引線直接黏結到所述至少部分塗布的上表面，以允許所述一個或多個引線具有小於或等於0.35微米的窄寬度；以及 在大於或等於850℃的溫度下將所述第一導電預製件黏附到所述絕緣體和所述法蘭並且將所述第二導電預製件黏附到所述絕緣體和所述引線； 其中，沉積第一塗層和第二塗層中的至少一者包括物理氣相沉積、原子沉積或化學沉積。
  12. 如請求項11所述的製程方法， 其中，所述第一塗層包括鈦、銅、其合金、其子層、或其組合，並且所述第二塗層包括鈦、銅、其合金、其子層；或者 其中，沉積所述第一塗層和所述第二塗層中的至少一者包括沉積兩個或更多個子層，其中，第一子層是鈦並且第二子層是銅，並且其中，所述第一子層是總塗層厚度的15%至35%並且所述第二子層是所述總塗層厚度的65%至85%。
  13. 如請求項11至12中任一項所述的製程方法，更包括：附接蓋子以形成用於晶粒的空腔，其中，所述蓋子包括液晶聚合物，其中，所述蓋子是氧化鋁（Al 2O 3）、氮化鋁（AlN）、液晶聚合物（LCP）或其組合。
  14. 如請求項11至13中任一項所述的製程方法，更包括：在塗布之前形成穿過所述絕緣體的厚度的多個通孔，並且其中，在沉積第二塗層之後，所述製程方法包括：將層釺焊到所述絕緣體的所述上表面上以穿透所述通孔，從而將所述絕緣體黏結到所述法蘭。
  15. 如請求項11至14中任一項所述的製程方法，其中，沉積第二塗層包括沉積到所述絕緣體的整個所述上表面上，並且更包括雷射去除所述第二塗層以形成電路。
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* Cited by examiner, † Cited by third party
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Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6903013B2 (en) 2003-05-16 2005-06-07 Chartered Semiconductor Manufacturing Ltd. Method to fill a trench and tunnel by using ALD seed layer and electroless plating
US8617926B2 (en) * 2010-09-09 2013-12-31 Advanced Micro Devices, Inc. Semiconductor chip device with polymeric filler trench
WO2014150643A1 (en) 2013-03-15 2014-09-25 Materion Corporation Gold containing die bond sheet preform spot-welded to a semiconductor bond site on a semiconductor package and corresponding manufacturing method
US10211115B2 (en) 2014-05-21 2019-02-19 Materion Corporation Method of making a ceramic combo lid with selective and edge metallizations
JP2017518640A (ja) 2014-05-23 2017-07-06 マテリオン コーポレイション エアキャビティパッケージ
US10163743B2 (en) * 2016-05-20 2018-12-25 Materion Corporation Copper flanged air cavity packages for high frequency devices
US11646255B2 (en) * 2021-03-18 2023-05-09 Taiwan Semiconductor Manufacturing Company Limited Chip package structure including a silicon substrate interposer and methods for forming the same

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