JP2005252121A - 半導体素子収納用パッケージ及びその製造方法 - Google Patents
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Abstract
【解決手段】少なくとも半導体素子11と電気的に接続するためのワイヤボンドパッド18、18aを有し、ワイヤボンドパッド18、18aの表面が第1のNiめっき被膜20と第2のNiめっき被膜25とAuめっき被膜23で被覆されてなる、又は第2のNiめっき被膜25とAuめっき被膜23で被覆されてなる半導体素子収納用パッケージにおいて、ワイヤボンドパッド18、18aの第1のNiめっき被膜20と第2のNiめっき被膜25が還元雰囲気中で、又は第2のNiめっき被膜25が還元雰囲気中で加熱して形成されるNiシンター処理めっき被膜22を有し、Niシンター処理めっき被膜22上にAuめっき被膜23を有する。
【選択図】図1
Description
半導体素子収納用パッケージは、外気環境からの保護や、実装性の問題から、通常、半導体素子収納用パッケージの表面に露出する第1のNiめっき被膜が被覆された、又は第1のNiめっき被膜が被覆されていない全ての金属部分に第2のNiめっき被膜、及びAuめっき被膜が形成されているが、半導体素子収納用パッケージに半導体素子が実装され、デバイスとして組みたてられて行く過程で幾つかの加熱が繰り返されるので、Auめっき被膜に下地の第2のNiめっき被膜のNiが拡散する。このNiの拡散量が多くなると、Auめっき被膜は、表面にNi酸化物を形成し、半導体素子収納用パッケージには、ワイヤボンドパッドでのボンディングワイヤの接合不良や、外部接続端子等では半田濡れ性の低下等が発生する。これを防止するために、半導体素子収納用パッケージは、Auめっき被膜の厚さを厚くすることでAuめっき被膜への第2のNiめっき被膜のNi拡散量を低減している。従って、半導体素子収納用パッケージは、Auめっき被膜の厚さを厚くすることでパッケージがコストアップとなっていると同時に、半田接合部では半田のSnと多量のAuで合金が作られ接合強度の低下となっている。
本発明は、かかる事情に鑑みてなされたものであって、Auめっき被膜の厚さを薄くでき、半田接合部での良好な半田濡れ性と接合強度を併せ持つ、安価な半導体素子収納用パッケージ及びその製造方法を提供することを目的とする。
ここで、半導体素子収納用パッケージは、Auめっき被膜の厚さが1μm以下であるのがよい。
ここで、半導体素子収納用パッケージの製造方法は、Auめっき被膜の厚さを1μm以下に形成するのがよい。
特に、請求項2記載の半導体素子収納用パッケージは、Auめっき被膜の厚さが1μm以下であるので、安価で半田接合部で良好な半田濡れ性と強固な接合強度を併せ持つパッケージを提供できる。
特に、請求項4記載の半導体素子収納用パッケージの製造方法は、Auめっき被膜の厚さを1μm以下に形成するので、半田接合部での良好な半田濡れ性と強固な接合強度を併せ持たせることができ、安価にできる半導体素子収納用パッケージの製造方法を提供できる。
ここに、図1(A)、(B)はそれぞれ本発明の一実施の形態に係る半導体素子収納用パッケージの説明図、図2(A)、(B)はそれぞれ同他の半導体素子収納用パッケージの説明図、図3(A)〜(D)はそれぞれ同半導体素子収納用パッケージの製造方法の一部の説明図、図4(A)〜(D)はそれぞれ同他の半導体素子収納用パッケージの製造方法の一部の説明図である。
図2(A)、(B)に示すように、本発明の一実施の形態に係る他の半導体素子収納用パッケージ10aは、枠体や、平板からなるセラミック板の1又は複数枚を積層して形成されたセラミック基板13aの枠体上面に、金属枠体24をろう付け接合して有している。また、この半導体素子収納用パッケージ10aは、セラミック板からなる枠体、金属枠体24、及びセラミック板からなる平板で形成される半導体素子11を搭載するためのキャビティ部14を有している。更に、この半導体素子収納用パッケージ10aは、セラミック基板13aの階段状の枠体に、半導体素子11とボンディングワイヤ17で接続して外部と電気的に導通状態とするための接続用パッドであるワイヤボンドパッド18aを有している。
先ず、本発明の一実施の形態に係る半導体素子収納用パッケージ10を形成するために用いられる各部材について説明する。ヒートシンク板12は、熱膨張係数をセラミックの熱膨張係数と近似させ、熱伝導率の高い高放熱特性を有する、例えば、ポーラス状のタングステン(W)に銅(Cu)を含浸させたりして作製されるCu−W系の複合金属板や、Cuとモリブデン(Mo)からなるCu−Mo系の合金金属板や、Cu−Mo系複合金属板の両面にCu板をクラッドしたCu/Cu−Mo/Cuの接合板等から形成されている。ヒートシンク板11の選定には、放熱特性を向上させるために、熱伝導性のよいCuの比率を高めたものを用いることが有効であるが、Cuは熱膨張係数が高いので、セラミックとの熱膨張係数の整合性を図るためのCu以外の材料選定や、Cuと他の金属との板材としての構造が重要となる。そして、ヒートシンク板11は、切削加工や、粉末冶金等の手法を用いて台板にねじ止め固定するための取付部16を設けて、実質的に長方形状に形成され、表面にNiや、Ni合金、又はCu等からなるめっき被膜を形成している。
本発明の一実施の形態に係る他の半導体素子収納用パッケージ10aを形成するためのセラミック基板13aは、前記の半導体素子収納用パッケージ10を形成するために用いられるのと同様のセラミックグリーンシートが用いられている。そして、実質的には同様な方法で作製された接合体には、セラミック基板13aの表面上にワイヤボンドパッド18aを形成している。
Claims (4)
- 少なくとも半導体素子と電気的に接続するためのワイヤボンドパッドを有し、該ワイヤボンドパッドの表面が第1のNiめっき被膜と第2のNiめっき被膜とAuめっき被膜で被覆されてなる、又は前記第2のNiめっき被膜と前記Auめっき被膜で被覆されてなる半導体素子収納用パッケージにおいて、
前記ワイヤボンドパッドの前記第1のNiめっき被膜と前記第2のNiめっき被膜が還元雰囲気中で、又は前記第2のNiめっき被膜が還元雰囲気中で加熱して形成されるNiシンター処理めっき被膜を有し、該Niシンター処理めっき被膜上に前記Auめっき被膜を有することを特徴とする半導体素子収納用パッケージ。 - 請求項1記載の半導体素子収納用パッケージにおいて、前記Auめっき被膜の厚さが1μm以下であることを特徴とする半導体素子収納用パッケージ。
- 少なくとも半導体素子と電気的に接続するためのワイヤボンドパッドを、金属板表面に第2のNiめっき被膜とAuめっき被膜を被覆して設ける、又はセラミック基板に形成されたメタライズ膜表面に第1のNiめっき被膜と前記第2のNiめっき被膜及び前記Auめっき被膜を被覆して設ける半導体素子収納用パッケージの製造方法において、
前記第2のNiめっき被膜を形成後、還元雰囲気中の600℃以上の温度で加熱するシンター処理してNiシンター処理めっき被膜を形成する工程と、
前記Niシンター処理めっき被膜表面に前記Auめっき被膜を形成する工程を有することを特徴とする半導体素子収納用パッケージの製造方法。 - 請求項3記載の半導体素子収納用パッケージの製造方法において、前記Auめっき被膜の厚さを1μm以下に形成することを特徴とする半導体素子収納用パッケージの製造方法。
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JP2004063418A JP2005252121A (ja) | 2004-03-08 | 2004-03-08 | 半導体素子収納用パッケージ及びその製造方法 |
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JP2007088190A (ja) * | 2005-09-22 | 2007-04-05 | Sumitomo Metal Electronics Devices Inc | 高放熱型電子部品収納用パッケージ |
JP2007243145A (ja) * | 2006-02-07 | 2007-09-20 | Sumitomo Metal Electronics Devices Inc | 高放熱型電子部品収納用パッケージ及びその製造方法 |
US9549481B2 (en) | 2012-07-02 | 2017-01-17 | Seiko Epson Corporation | Method for producing base substrate, method for producing electronic device, base substrate, and electronic apparatus |
JP7022297B2 (ja) | 2017-01-06 | 2022-02-18 | 日立金属株式会社 | 気密封止用キャップおよび電子部品収納パッケージ |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2007243145A (ja) * | 2006-02-07 | 2007-09-20 | Sumitomo Metal Electronics Devices Inc | 高放熱型電子部品収納用パッケージ及びその製造方法 |
US9549481B2 (en) | 2012-07-02 | 2017-01-17 | Seiko Epson Corporation | Method for producing base substrate, method for producing electronic device, base substrate, and electronic apparatus |
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