JP2013537365A - ポリマー充填剤溝を有する半導体チップデバイス - Google Patents

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Abstract

絶縁層（１８５）を有する第１の半導体チップ（１０５）を提供するステップを含む製造方法が提供される。前記絶縁層は溝（１９０）を有している。第２の半導体チップ（１１０）は、隙間を残すように第１の半導体チップ上に積層される。ポリマー充填剤（１８７）が隙間内に配置されると、当該ポリマー充填剤の一部が溝の内部に吸い込まれる。
【選択図】図１

Description

本発明は、概して半導体の加工に関し、より詳しくは、ポリマー充填剤を有する積層半導体チップデバイスおよびその組立方法に関する。
積層された半導体チップデバイスは、パッケージ統合に対し多くのチャレンジを提示する。これらの技術的なチャレンジの多くは、ベースチップとその上に積層される一つ以上のチップとの間におけるトポグラフィーの相違に関連している。積層チップデバイスに関連する１つの特定の技術的なチャレンジは熱管理である。従来の単一チップ半導体チップパッケージの多くは、熱インターフェース材料により半導体チップの後側に熱接触するように配置される熱分散部材若しくは蓋を組み入れている。従来の熱インターフェース材料のいくつかは、熱グリースのようなポリマーから構成される。より高度な熱放散デバイスのために、パッケージデザイナーは、インジウムのような半田タイプの熱インターフェース材料に転換してきた。
インジウムを熱インターフェース材料として用いる場合は、積層半導体チップのフットプリントがベース半導体チップより小さい設計において、インジウムがベース半導体チップおよびその上にある熱分散部材の両方と冶金学的に接合することを保証することが望ましい。しかしながら、インジウムは多くのタイプの材料に対し容易に濡れない。したがって、インジウムとの冶金学的な接合が求められる表面上には、濡れフィルムが典型的に形成される。
従来の濡れフィルムがインジウムとうまく接合するためには、熱リフロープロセスの間に接合を妨げる汚染物質があってはならない。多くの半導体チップパッケージデザインの重要な特徴である１つの可能性がある汚染物質はアンダーフィルであり、それは２つの基板の間の熱膨張係数の相違による影響を少なくするべく２つの基板の間に配置される。これにより、冶金学的接合のために被せられた濡れフィルムの一部をアンダーフィルが汚染しないようにすることが好ましい。
本発明は、前述した一つ以上の短所の影響を克服しあるいは減少させるものを提供することを目的とする。
本発明の一実施形態の１つの態様によると、絶縁層を有した半導体チップを提供することを含む製造方法が提供される。絶縁層は溝を含む。第２の半導体チップは隙間を残すように第１の半導体チップ上に積層される。ポリマー充填剤が隙間内に配置され、ポリマー充填剤の一部が溝の内側に吸い込まれる。
本発明の一実施形態の別の態様によると、第１の半導体チップに絶縁層を付加すると共に、絶縁層に溝を形成することを含む製造方法が提供される。溝は、ポリマー充填剤を受け入れるように適合されている。第１の半導体チップは、ポリマーの充填剤の一部がその内部に配置される隙間を残すように、その上に第２の半導体チップを積層させるように、適合されている。
本発明の一実施形態の別の態様によると、第１の半導体チップと、第１の半導体チップ上の絶縁層とを含む装置が提供される。絶縁層は、溝を含んでいる。第２の半導体チップは、隙間を残すように第１の半導体チップ上に積層される。ポリマー充填剤は隙間の内部に配置され、ポリマー充填剤の一部は溝の内部にある。
本発明の上記のおよび他の優位点は、以下の詳細な説明を読み、図面を参照することによって明らかとなるであろう。
１つの半導体チップとその上に積層された３つの半導体チップの配置を含む半導体チップデバイスの例示的な実施形態の断面図である。 半導体チップの積層配置を絵で表した図である。 絶縁層の付加を描く１つの半導体チップの断面図である。 絶縁層内の溝の形成を描いた半導体チップの断面図である。 一つ以上の追加の半導体チップの積層を描いた半導体チップの断面図である。 ポリマー充填剤の付加を描いた半導体チップの積層配置の断面図である。 ポリマー充填剤の代わりの例示的な付加を描いた半導体チップの積層配置の断面である。 ポリマー充填剤の代わりの例示的な第２の付加を描いた半導体チップの積層配置の断面図である。 代わりの例示的な溝を絶縁層内に形成することを描いた半導体チップの断面図である。 代わりの例示的なポリマー充填剤の堆積および加工を描いた半導体チップの断面図である。
様々な積層された半導体チップ配置が開示される。開示された実施形態は、不動態化構造の役割を果たす絶縁フィルムを組み入れている。この絶縁フィルムは溝を含む。この溝は、半田濡れフィルムの汚染を回避するべく、ポリマー充填剤の付加および硬化の間にポリマー充填剤を引き込むように設計されている。本質的に、この溝は、さもなければ濡れフィルムをコーティングするかもしれないポリマーの充填剤の側方への移動を抑制する。追加の詳細について、ここで説明する。
以下に説明する図面において、同一の要素が二つ以上の図面に現れるところでは参照符号は一般的に繰り返される。ここで図面に戻ると、特に図１には、半導体チップ１０５とその上に積層された３つの半導体チップ１１０、１１５および１２０の配置を含む半導体チップデバイス１００の、例示的な実施形態の断面図が示されている。半導体チップ１０５は、以下に詳細に説明する複数の層を含んでもよい。ここで理解されるべきことは、半導体チップ１０５およびチップ１１０、１１５および１２０が、所望に応じて無数の異なるタイプの回路基板または担体基板のいずれかに実装されてもよいことである。本願明細書において、説明する実装構造および技術は、いかなる特定のタイプの半導体装置にも限定されない。したがって、半導体チップ１０５、１１０、１１５および１２０は、マイクロプロセッサ、図形プロセッサ、組み合わせたマイクロプロセッサ／図形プロセッサ、特定用途向け集積回路、記憶装置、レーザのようなアクティブな光学的デバイス、その他の電子部品に用いられる無数の異なるタイプの回路デバイスのいずれであってもよく、シングルもしくはマルチコア、または追加のダイスを横方向に積層したものであってもよい。さらにまた、半導体チップ１０５、１１０、１１５および１２０の一つ以上は、なんらかの論理回路有り又は無しのインターポーザとして構成される可能性がある。これにより「チップ」という用語にはインターポーザが含まれ、その逆もまた同様である。半導体チップ１０５、１１０、１１５および１２０は、ケイ素またはゲルマニウムのようなバルク半導体、シリコン−オン−インシュレータ材料のような絶縁体上の半導体材料、または、二酸化ケイ素、オルトケイ酸テトラエチル、その他の絶縁材料などの他のタイプの材料から構成されてもよい。チップの数は変更されてもよいことは理解されるべきである。
この実例となる実施形態において、半導体チップ１０５、１１０、１１５および１２０は基板１２５に実装されてもよい。基板１２５は、様々な構成を取る場合がある。実施例は、半導体チップパッケージ基板、回路カードまたは実質的に任意の他のタイプのプリント基板ボードを含む。モノリシック構造を基板１２５に用いることができるが、より典型的な構成はビルドアップ設計を利用する。この点に関しては、基板１２５は、一つ以上のビルドアップ層がその上に形成されるとともに、一つ以上の追加のビルドアップ層がその下に形成されるセントラルコアから成ってもよい。コア自体は、一つ以上の層の積層から構成されてもよい。半導体チップパッケージを基板として実施する場合、回路基板１２５の層の数は、４〜１６以上に変化させることができるが、４つ未満を用いることもできる。いわゆる「コアレス」設計もまた用いることができる。基板１２５の層は、金属製の相互接続部材を介装させた様々な周知のエポキシ化合物といった絶縁材料から成ってもよい。ビルドアップ以外の多層構造を用いることもできる。選択的に、回路基板１２５は、パッケージ基板または他のプリント回路基板に適した周知のセラミックまたは他の材料から成ってもよい。回路基板１２５は、例えば半導体チップ１０５、１１０、１１５および１２０と、例えば別の回路基板のような他のデバイスとの間に電力、接地および信号伝達を提供するために、多くの導体配線、ビアおよび他の構造（不可視）が提供される。この実例となる実施形態における半田ボール１２７のような入力／出力構造は、回路基板１２５を別のデバイスに接続するために用いられてもよい。当然ながら、ピングリッドアレイ、ランドグリッドアレイ、その他といったボールグリッドアレイ以外のシステムを用いてもよい。
半導体チップ１０５、１１０、１１５および１２０からの熱伝達を容易にするために、半導体チップデバイス１００には、接着性ビード１３５により基板１２５に固定されてもよい熱分散部材または蓋１３０が設けられてもよい。接着剤１３５は、周知のチキソトロピー接着剤、エポキシ、別のタイプのポリマーまたは半田とすることができる。蓋１３０は、所望に応じて、図１に描かれているトップハット構造や、バスタブ設計あるいは他の構造といった、様々に異なる構造のいずれであってもよい。周知の合成樹脂、セラミックまたは金属材料といった多くのタイプの異なる材料が所望に応じて蓋１３０のために用いられてもよい。いくつかの例示的な材料には、ニッケルメッキされた銅、アルマイト、アルミニウムケイ素炭化物、窒化アルミニウム、窒化ボロン等が含まれる。
半導体チップ１０５は、回路基板１２５に対し複数の相互接続構造１４０によりフリップチップ実装されるとともにそれに電気的に接続される。相互接続構造１４０は、例えば、導電性バンプ、半田補強(solder enhancement)有りまたは無しの導電性ピラー、または他のタイプの相互接続構造とすることができる。少数の相互接続構造１４０のみが見られるが、半導体チップ１０５の寸法および複雑さに応じて、２０の数倍、数百または数千ものかかる導体構造が有ってもよい。アンダーフィル材料層１４５は半導体チップ１０５と回路基板１２５との間に介装されて、熱膨張率の差に関連する問題を緩和できる。アンダーフィル材料層１４５は、シリカ充填剤有りまたは無しのエポキシ樹脂およびフェノール樹脂等といった周知のエポキシ材料から構成されてもよい。２つの実施例は、Ｎａｍｉｃｓ社から入手可能なタイプ１１９および２ＢＤである。半導体チップ１０５の追加の詳細について説明する。
上記したように、半導体チップ１０５は複数の層から構成されてもよい。この実例となる実施形態においては、半導体チップ１０５はバルク半導体層１５０、デバイス層１５５、接触絶縁層１６０および金属被覆層１６５から構成できる。バルク半導体層１５５は、ケイ素、ゲルマニウムあるいは集積回路の製作に適した他の材料から成ってもよい。素子層１５５は、トランジスタ、キャパシタ等を含む無数の回路構造から成ってもよい。接触絶縁層１６０は、二酸化ケイ素または接触絶縁層に適した他の周知の絶縁材料から成ってもよく、モノリシックまたは積層体とすることができる。金属被覆層１６５は、複数の金属被覆および層間誘電体フィルムの交互層から成ってもよく、いくつかのそのようなフィルムを含んでもよい。金属被覆層１６５の２つの部分は、ライン１６７および１６９によって、図式的に示されている。バルク半導体層１５０の反対側には、再配線層(redistribution layer)１７０が提供される。このＲＤＬ層１７０は、金属被覆とＲＤＬ機能をもたらす層間誘電体フィルムとの一つ以上の層から成ってもよい。２つのＲＤＬ導体構造は、ライン１７５および１８０によって、描かれかつ図式的に示されている。しかしながら、当業者はＲＤＬ層１７０および金属被覆層１６５の両方を構成する金属被覆構造の実際の数は非常に多い場合があることを理解するであろう。複数のシリコン貫通ビア（ＴＳＶ）は、そのうちの２つが示されかつ参照符号１７７および１７９が付されているが、半導体層１５０、デバイス層１５５および接触絶縁層１６０を通って延びてもよい。２つのＴＳＶが示されているが、ＴＳＶ１７７および１７９の数は２０個以上であってもよい。
さらに図１を参照すると、不活性化層１８５がＲＤＬ層１７０上に配置されている。この不活性化層１８５は、例えば二酸化ケイ素、窒化ケイ素、ポリイミド等の周知の不活性化層材料で構成されるモノリシック層であってもよい。任意選択的に、この不活性化層１８５は、所望に応じて二酸化ケイ素と窒化ケイ素の交互層のような、絶縁材料の複数層の積層体とすることができる。ポリマー充填剤１８７は、不活性化層１８５と半導体チップ１１０の間に配置されて、半導体チップ１０５、１１０、１１５および１２０の間の熱膨張率の差の影響を少なくする役割を果たす。ポリマー充填剤１８７は、アンダーフィル１４５について説明したものと同じタイプの材料、または圧縮接着剤のような非電導性の接着剤から成ってもよい。不活性化層１８５には、半導体チップ１１０、１１５および１２０のうちの少なくとも一つで好ましくは最も下側のものの外壁１８９の近傍に有利に配置された溝１９０が設けられている。この溝１９０は、ポリマー充填剤１８７の一部を吸い込んで収容するように機能する。ポリマー充填剤１８７の部分を溝１９０に吸い込む１つの技術的な目的は、ポリマー充填剤１８７が濡れフィルム２０５の上面にわたって広がって硬化することを防止することにある。ポリマー充填剤１８７の一部が濡れフィルム２０５の上面を被覆して硬化し、次いで半田タイプの熱インターフェース材料１９５がそれらの被覆領域の濡れフィルム２０５に濡れない場合があり、エアポケットまたは他のタイプの離層領域を生じさせると、それは半導体チップ１０５と熱インターフェース材料１９５との間の経路の熱インピーダンスを大きく上昇させる。別の関連する技術的な目的は、ポリマー充填剤１８７の一部が、少なくとも半導体チップ１１０の壁１８９の近傍で凝集できるようにすることにある。壁１８９の近傍に構築されたポリマー充填剤１８７は、ばねのように作用して熱歪みを緩衝する。
半導体チップ１０５と半導体チップ１１０、１１５および１２０の両方から蓋１３０への熱伝達を助けるために、半導体チップ１０５と蓋１３０の間でかつ半導体チップ１１０、１１５および１２０の周りに熱インターフェース材料１９５を配置してもよい。例えば様々な半田または有機熱インターフェース材料のような様々な材料を、熱インターフェース材料１９５のために用いてもよい。例示的な金属材料には、例えばインジウム、インジウム半田、スズ−銀、ビスマス―スズ、他の鉛半田、ガリウムにポリマーを加えたもの等が含まれる。様々な非金属材料には、熱インターフェース材料に適した、酸化亜鉛を混合したシリコーンゴムのような様々なポリマー材料が含まれる。任意選択的に、シリコーンゴム以外の規格に準拠したベース材料で熱伝導性ではあるが導電性でない粒子を用いてもよい。
半田タイプの熱インターフェース材料１９５は、半導体チップ１０５の上面および蓋１３０の下面２００に対して容易に濡れることが望ましい。不活性化層１８５が半田タイプ材料に対して容易に濡れない場合があるので、濡れフィルム２０５が不活性化構造１８５上に有利に形成され、または別の方法で配置される。同様に、濡れフィルム２１０は、蓋１３０の下側表面２００に形成され、または別の方法で付加されてもよい。濡れフィルム２０５および２１０の組成は、半田タイプの熱インターフェース材料１９５に好ましい濡れを有利に提供するために調整されてもよい。例えば、熱インターフェース材料１９５がインジウムまたはそれらの合金から構成される場合、金またはプラチナが濡れフィルム２０５および２１０に適した材料である場合がある。
半導体チップ１０５と半導体チップ１１０、１１５および１２０との間の電気的インターフェースは、複数の導体ピラー２１５、半田継手等により提供されてもよい。導体ピラー２１５は、銅、銀、ニッケル、プラチナ、金、アルミニウム、パラジウム、これらの合金または積層体のような様々な導体から成ってもよく、半田で覆われてもよい。半導体チップ１１０、１１５および１２０は、複数のシリコン貫通電極２２０を介してピラー２１５と電気的に接続してもよい。従って、半導体チップ１２０から相互接続構造１４０のうちの１つへの典型的な例示的電気経路は、シリコン貫通電極２２０のうちの１つと、導体ピラー２１５のうちの１つと、ライン１７５によって図式的に示されているＲＤＬ構造と、シリコン貫通電極１７７と、ライン１６７によって図式的に示されている金属被覆構造と、相互接続構造１４０のうちの１つとを含んでもよい。しかしながら、当業者は、様々な半導体チップ１０５、１１０、１１５および１２０と基板１２５とを接続するために、様々に異なるタイプの導体構造および電気相互接続のスキームが用いられてもよいことを理解するであろう。
ここで図２に注目すると、半導体チップデバイス１００から取り除かれ、その上に積層された半導体チップ１１０、１１５および１２０が無い半導体チップ１０５が図で表されている。バルク半導体層１５０、デバイス層１５５、接触絶縁層１６０、金属被覆積層体１６５、ＲＤＬ層１７０、不活性化層１８５および濡れフィルム２０５が見えることに注意すべきである。複数の導体ピラー２１５が不活性化層１８５の中央部分２２５から上方に突出しているのが見える。中央部分２２５のフットプリントは、溝１９０の形状およびサイズにより画定されている。この実例となる実施形態において、不活性化層１８５の溝１９０は、所望に応じて、半導体チップ１０５の長方形、正方形等の同じ一般的なフットプリント、あるいは異なるフットプリントを有してもよい。
不活性化層１８５、その中の溝１９０およびカスタマイズされたポリマーの充填剤１８７を製造する例示的な方法は、図３、図４、図５および図６のうち最初に図３を参照することによって、理解される場合がある。図３は、バルク半導体層１５０上のデバイス層１５５、接触絶縁層１６０ならびに金属被覆積層体１６５の製造に従う半導体チップ１０５の断面図である。加えて、ＲＤＬ層１７０およびＴＳＶ１７７および１７９は、周知の技術を用いて構成される。不活性化層１８５は、周知の材料堆積およびパターニング技術によって、形成されてもよい。例示的な実施形態においては、二酸化ケイ素および窒化ケイ素の複数の層が交互に付加されて積層体構造を確立してもよい。交互層の数は、例えば二酸化ケイ素の３層および窒化ケイ素の３層とすることができる。不活性化層１８５を付加するために、周知の化学蒸着技術が用いられてもよい。同様に、導体ピラー２１５は、不活性化層１８５を形成する前あるいは後のいずれかに、半導体チップ１０５上に製造されてもよい。
この段階では、溝を形成するために不活性化層１８５がセットされる。ここで図４に注目すると、溝１９０の形成が示されている。溝１９０は、周知のリソグラフィ、ケミカルエッチング定義、レーザアブレーションまたは機械切削といった様々な技術を用いて作られてもよい。リソグラフィを用いる場合、周知のレジストマスクおよびパターニング技術が適用されてもよい。任意選択的に、不活性化フィルム１８５の所望の部分をカバーしつつ溝１９０を形成する部分を露出させたままにする非接触マスク（図示せず）を用いてもよい。図４に示したように、ＲＤＬ層１７０まで溝１９０を確立することが可能である。選択的に、溝１９０は、ＲＤＬ層１７０まで完全に延びないいくらかより小さな深さに形成できる。溝１９０を形成すると、上述した半導体チップ１１０、１１５および１２０のスタックを、導体ピラー２１５にフリップチップあるいは別の方法で実装してもよい。ＴＳＶ２２０と導体ピラー２１５との間に冶金学的接合を確立するために、半田リフローあるいは別の方法によるなどの熱的な段階を必要とする場合、半導体チップ１０５および半導体チップ１１０、１１５および１２０は、この段階でいくつかの加熱プロセスを受けてもよい。ここで理解されるべきことは、半導体チップ１１０、１１５および１２０は半導体チップ１０５上に積層されてもよいが、半導体チップ１０５はウエハのレベルにあり若しくはダイシングに従うことである。
次に、半導体チップ１０５および半導体チップ１１０、１１５および１２０の断面図である図６に示したように、ポリマー充填剤１８７は適切なアプリケータ２３０によって、堆積されてもよい。ポリマー充填剤１８７が吐出されると、毛管作用は半導体チップ１１０と不活性化層１８５の中央部分２２５の間にその一部を吸い込む。ポリマー充填剤１８７の一部は、重力と表面張力の組合せによって、溝１９０の内部に引き込まれ、これによって、濡れフィルム２０５の上面から離れる。このようにして、濡れフィルム２０５は、ポリマー充填剤１８７の一部により汚染されない。堆積の後、ポリマー充填剤１８７をセットするために適切な硬化プロセスが用いられてもよい。これは、加熱ステップ、適切な放射の適用、または所望に応じてこれらの２つの組合せを伴ってもよい。１つの例示的な硬化プロセスは、約２４０〜２６０℃での約３０分間の加熱、およびその後に続く緩やかな温度低下を含む。
図３、図４、図５および図６に描かれている例示的な方法において、ポリマー充填剤１８７はモノリシック層として吐出される。しかしながら、当業者は、複数段階の堆積および硬化プロセスも用いる可能性があることを理解するであろう。この点に関して、図６と同様の断面図である図７および図８に注目すると、複数段階の充填剤の堆積および硬化プロセスを受けている半導体チップ１０５が描かれている。まず図７を参照すると、ポリマーの充填剤１８７’をアプリケータ２３０から吐出させると、少なくともその一部が溝１９０の内部に、かつそのいくらかが半導体間チップ１１０と不活性化層１８５の中央部分２２５との間に流入する。ポリマー充填剤１８７’は、本願明細書の他の部分で説明したようものと同じあるいは異なるタイプの充填剤とすることができる。この段階で、ポリマーの充填剤１８７’は、部分的な若しくは完全な硬化プロセスのいずれかを受けてもよい。次に、図８に示すように、本願明細書の他の部分に開示したタイプの追加のポリマー充填剤１８７’’がポリマー充填剤１８７’の上に吐出されて２回目の硬化プロセスを受けてもよい。複数のそのような堆積および硬化処理が実行される可能性があるが、その一方で半導体チップ１１０の壁１８９の近傍にばねのような充填材インターフェースを提供するという技術的な目的が達成される。
前述した実例となる実施形態において、溝１９０は、相対的に垂直な側壁を有している。しかしながら、当業者は、純粋に垂直な輪郭以外のものを用いてもよいことを理解するであろう。この点に関して、図４と同様の断面図である図９を注目すると、半導体チップ１０５には代わりの例示的な不活性化層１８５’が装着されている。ここで、本願明細書の他の部分で説明した溝１９０と同じ機能を果たす場合がある溝１９０’は、傾斜した側壁と共に形成されていてもよい。溝１９０’の傾斜した側壁輪郭は、いくらかより大きな容量の充填剤を確立する利点を有しているが、それはいくらかより大きなばね動作を提供して、異なる熱膨張率に関連する有害な応力および歪みに対する良好な保護を提供することができる。溝１９０の傾斜した側壁輪郭を、またプラズマ強化有りまたは無しのケミカルエッチングを用いる場合には、エッチングの化学的性質および／または圧力もしくは電力を変化させることによって、提供してもよい。任意選択的に、レーザアブレーションを用いられる場合は、傾斜した側壁はレーザースポットサイズ、滞留時間およびパワー設定の正確な制御によって提供されてもよい。本願明細書に開示する溝１９０および１９０’の寸法は、デバイスのジオメトリおよび利用可能な材料パターニング技術に応じて変化する場合がある。例示的な実施形態においては、溝１９０および１９０’は、約１〜５μｍの幅および深さであってもよい。
さらに別の例示的な実施形態においては、ポリマー充填剤１８７'''は、図１０に示したように最も下側のチップ１１０の設置および使用される圧縮接合の前に半導体チップ１０５上に配置されてもよい。ここで、ポリマー充填剤１８７'''は、本願明細書の他の部分に開示したものと同じタイプの材料から構成され、かつ導体ピラー２１５の近傍で不活性化層１８５の上に分与されてもよい。その後で、最も下側の半導体チップ１１０（またはそのようなチップのスタックでさえ）は、ポリマー充填剤１８７'''の上に圧縮されてもよい。溝１９０は、この圧縮ステップの間にポリマー充填剤１８７'''の一部を吸い込む。
本願明細書に開示した例示的な実施形態のいずれかが、例えば半導体、磁気ディスク、光学的ディスクまたは他の記憶媒体またはコンピュータデータ信号等のコンピュータ可読媒体に配置された命令で具体化されてもよい。命令またはソフトウェアは、本願明細書に開示した回路構成を合成しかつ／またはシミュレーションすることができる場合がある。ある例示的な具体例では、例えばＣａｄｅｎｃｅ ＡＰＤ、Ｃａｄｅｎｃｅ Ｓｐｅｃｔｒａ、Ｅｎｃｏｒｅ等の電子設計オートメーションプログラムが、開示した回路構成を合成するために用いられてもよい。その結果として得られるコードは、開示した回路構成を製造するために用いられてもよい。
本発明が様々な変形および代替の形態の影響を受けることが可能である一方で、特定の実施形態を実例として図面に示しかつ本願明細書に詳細に説明してきた。しかしながら、本発明が開示された特定の形態に限定されることを意図していないことを理解するべきである。むしろ本発明は、以下の添付の特許請求の範囲によって定められる本発明の精神および範囲内にある変形、均等物および代替の全てを包含する。

Claims (21)

  1. 溝（１９０）を含む絶縁層（１８５）を含む第１の半導体チップ（１０５）を提供するステップと、
    第２の半導体チップ（１１０）を、前記第１の半導体チップ上に隙間を残すように積層するステップと、
    ポリマー充填剤（１８７）の一部が前記溝の内部に吸い込まれるように、前記ポリマー充填剤（１８７）を前記隙間内に配置するステップと、
    を含む製造方法。
  2. 前記第２の半導体チップ上に第３の半導体チップ（１１５）を積層するステップを含む、請求項１の方法。
  3. 前記絶縁層から材料を取り除くことによって前記溝を形成するステップを含む、請求項１の方法。
  4. 前記溝の外側の前記絶縁層に半田濡れフィルム（２０５）を付加するステップを含む、請求項１の方法。
  5. 前記半田濡れフィルムに半田熱インターフェース材料（１９５）を付加するステップを含む、請求項４の方法。
  6. 前記第１の半導体チップを基板（１２５）に実装するステップを含む、請求項１の方法。
  7. 前記半田熱インターフェース材料と熱的に接触するように熱分散部材（１３０）を配置するステップを含む、請求項６の方法。
  8. 前記溝は、傾斜した側壁を備える、請求項１の方法。
  9. 第１の半導体チップ（１０５）に絶縁層（１８５）を付加するステップと、
    ポリマー充填剤（１８７）を受け入れるように適合された溝（１９０）を前記絶縁層に形成するステップと、を含み、
    前記第１の半導体チップは、前記ポリマー充填剤の一部が配置される隙間を残すように、前記第１の半導体チップ上に第２の半導体チップ（１１０）を積層させるように適合されている、
    製造方法。
  10. 前記絶縁層から材料を取り除くことによって前記溝を形成するステップを含む、請求項９の方法。
  11. 前記溝の外側の前記絶縁層に半田濡れフィルム（２０５）を付加するステップを含む、請求項９の方法。
  12. 前記半田濡れフィルムに半田熱インターフェース材料（１９５）を付加するステップを含む、請求項１１の方法。
  13. 前記第１の半導体チップを回路基板（１２５）に実装するステップを含む、請求項９の方法。
  14. 前記半田熱インターフェース材料と熱的に接触するように熱分散部材（１３０）を配置するステップを含む、請求項１３の方法。
  15. 第１の半導体チップ（１０５）と、
    前記第１の半導体チップ上に位置する絶縁層（１８５）であって、溝（１９０）を有する絶縁層と、
    前記第１の半導体チップ上に隙間を残すように積層される第２の半導体チップ（１１０）と、
    前記隙間内に配置されるポリマー充填剤（１８７）であって、一部が前記溝内に位置するポリマー充填剤と、
    を備える装置。
  16. 前記ポリマー充填剤は、前記溝を超えて前記絶縁層上に延びていない、請求項１５の装置。
  17. 前記第１の半導体チップ上に積層された複数の半導体チップ（１１０、１１５、１２０）を備える、請求項１５の装置。
  18. 前記溝の外側の前記絶縁層上に位置する半田濡れフィルム（２０５）と、前記半田濡れフィルム上に位置する半田熱インターフェース材料（１９５）とを備える、請求項１５の装置。
  19. 前記半田熱インターフェース材料と熱的に接触する熱分散部材（１３０）を備える、請求項１８の装置。
  20. 前記溝は、傾斜した側壁を備える、請求項１５の装置。
  21. 第１の半導体チップ（１０５）と、
    前記第１の半導体チップ上に位置する絶縁層（１８５）であって、溝（１９０）を有する絶縁層とを備える、
    コンピュータ読取可能媒体に記憶された命令で具現化される装置。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069734A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 半導体装置の製造方法
US8952540B2 (en) 2011-06-30 2015-02-10 Intel Corporation In situ-built pin-grid arrays for coreless substrates, and methods of making same
US8704353B2 (en) 2012-03-30 2014-04-22 Advanced Micro Devices, Inc. Thermal management of stacked semiconductor chips with electrically non-functional interconnects
US9070656B2 (en) * 2013-06-12 2015-06-30 Micron Technology, Inc. Underfill-accommodating heat spreaders and related semiconductor device assemblies and methods
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US10020236B2 (en) * 2014-03-14 2018-07-10 Taiwan Semiconductar Manufacturing Campany Dam for three-dimensional integrated circuit
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
CN111586972A (zh) 2015-07-31 2020-08-25 惠普发展公司，有限责任合伙企业 印刷电路板至模制化合物的接合部
WO2017142817A1 (en) 2016-02-18 2017-08-24 Sxaymiq Technologies Llc Backplane structure and process for microdriver and micro led
US20180005916A1 (en) * 2016-06-30 2018-01-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9837333B1 (en) * 2016-09-21 2017-12-05 International Business Machines Corporation Electronic package cover having underside rib
CN108022845B (zh) * 2016-11-02 2020-06-26 中芯国际集成电路制造(上海)有限公司 芯片封装方法及封装结构
US10861763B2 (en) 2016-11-26 2020-12-08 Texas Instruments Incorporated Thermal routing trench by additive processing
US10811334B2 (en) 2016-11-26 2020-10-20 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure in interconnect region
US11676880B2 (en) 2016-11-26 2023-06-13 Texas Instruments Incorporated High thermal conductivity vias by additive processing
US10529641B2 (en) 2016-11-26 2020-01-07 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure over interconnect region
US10256188B2 (en) 2016-11-26 2019-04-09 Texas Instruments Incorporated Interconnect via with grown graphitic material
US11004680B2 (en) 2016-11-26 2021-05-11 Texas Instruments Incorporated Semiconductor device package thermal conduit
US10607857B2 (en) 2017-12-06 2020-03-31 Indium Corporation Semiconductor device assembly including a thermal interface bond between a semiconductor die and a passive heat exchanger
US11031317B2 (en) * 2019-10-09 2021-06-08 Toyota Motor Engineering & Manufacturing North America, Inc. Direct bonded metal substrates with encapsulated phase change materials and electronic assemblies incorporating the same
US12074099B2 (en) * 2021-05-07 2024-08-27 Materion Corporation Microelectronics package assemblies and processes for making

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003158215A (ja) * 2001-11-21 2003-05-30 Fujitsu Ltd 半導体装置及びその製造方法
JP2003324182A (ja) * 2002-04-30 2003-11-14 Fujitsu Ltd フリップチップ接合方法及びフリップチップ接合構造
JP2005353420A (ja) * 2004-06-10 2005-12-22 Sony Corp 導電性材料、導電性材料担持シート、導電性材料の充填方法及び装置
JP2007173361A (ja) * 2005-12-20 2007-07-05 Sony Corp 半導体装置
JP2007173416A (ja) * 2005-12-20 2007-07-05 Fujitsu Ltd 半導体装置
JP2007234988A (ja) * 2006-03-02 2007-09-13 Epson Toyocom Corp 半導体素子の実装基板及び実装方法
JP2007258430A (ja) * 2006-03-23 2007-10-04 Fujitsu Ltd 半導体装置
WO2008078746A1 (ja) * 2006-12-26 2008-07-03 Panasonic Corporation 半導体素子の実装構造体及び半導体素子の実装方法
JP2008235655A (ja) * 2007-03-22 2008-10-02 Hitachi Aic Inc 基板及びこの基板の製造方法
JP2009277334A (ja) * 2008-04-14 2009-11-26 Hitachi Ltd 情報処理装置および半導体記憶装置
JP2010021347A (ja) * 2008-07-10 2010-01-28 Oki Semiconductor Co Ltd 多層チップ型半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291264B1 (en) 2000-07-31 2001-09-18 Siliconware Precision Industries Co., Ltd. Flip-chip package structure and method of fabricating the same
US6472758B1 (en) 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
US6753613B2 (en) 2002-03-13 2004-06-22 Intel Corporation Stacked dice standoffs
JP3925283B2 (ja) * 2002-04-16 2007-06-06 セイコーエプソン株式会社 電子デバイスの製造方法、電子機器の製造方法
US6933221B1 (en) 2002-06-24 2005-08-23 Micron Technology, Inc. Method for underfilling semiconductor components using no flow underfill
US6906415B2 (en) 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
JP4260617B2 (ja) 2003-12-24 2009-04-30 株式会社ルネサステクノロジ 半導体装置の製造方法
US7122906B2 (en) 2004-01-29 2006-10-17 Micron Technology, Inc. Die-wafer package and method of fabricating same
US7095105B2 (en) 2004-03-23 2006-08-22 Texas Instruments Incorporated Vertically stacked semiconductor device
US7223638B2 (en) * 2004-05-13 2007-05-29 Intel Corporation Microelectronic assembly having a thermally conductive member with a cavity to contain a portion of a thermal interface material
KR100570514B1 (ko) 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
US7239517B2 (en) * 2005-04-11 2007-07-03 Intel Corporation Integrated heat spreader and method for using
US7863727B2 (en) 2006-02-06 2011-01-04 Micron Technology, Inc. Microelectronic devices and methods for manufacturing microelectronic devices
US20070200234A1 (en) 2006-02-28 2007-08-30 Texas Instruments Incorporated Flip-Chip Device Having Underfill in Controlled Gap
US20080169555A1 (en) 2007-01-16 2008-07-17 Ati Technologies Ulc Anchor structure for an integrated circuit

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003158215A (ja) * 2001-11-21 2003-05-30 Fujitsu Ltd 半導体装置及びその製造方法
JP2003324182A (ja) * 2002-04-30 2003-11-14 Fujitsu Ltd フリップチップ接合方法及びフリップチップ接合構造
JP2005353420A (ja) * 2004-06-10 2005-12-22 Sony Corp 導電性材料、導電性材料担持シート、導電性材料の充填方法及び装置
JP2007173361A (ja) * 2005-12-20 2007-07-05 Sony Corp 半導体装置
JP2007173416A (ja) * 2005-12-20 2007-07-05 Fujitsu Ltd 半導体装置
JP2007234988A (ja) * 2006-03-02 2007-09-13 Epson Toyocom Corp 半導体素子の実装基板及び実装方法
JP2007258430A (ja) * 2006-03-23 2007-10-04 Fujitsu Ltd 半導体装置
WO2008078746A1 (ja) * 2006-12-26 2008-07-03 Panasonic Corporation 半導体素子の実装構造体及び半導体素子の実装方法
JP2008235655A (ja) * 2007-03-22 2008-10-02 Hitachi Aic Inc 基板及びこの基板の製造方法
JP2009277334A (ja) * 2008-04-14 2009-11-26 Hitachi Ltd 情報処理装置および半導体記憶装置
JP2010021347A (ja) * 2008-07-10 2010-01-28 Oki Semiconductor Co Ltd 多層チップ型半導体装置及びその製造方法

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