KR101341619B1 - 반도체 패키지 및 그의 제조 방법 - Google Patents

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Abstract

반도체 패키지는 수동 박막 소자가 집적된 기판에 적어도 하나의 구멍이 형성되고 이 구멍에 집적 회로가 삽입되며 수동 박막 소자와 집적 회로를 연결 부재를 통해서 연결함으로써 형성된다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로, 더욱 자세하게 말하면 반도체 패키지의 실리콘 인터포저 및 그의 제조 방법에 관한 것이다.
여러 집적 회로(Integrated Circuit, IC)와 개별 부품이 패키지에 고집적되어 있는 MCM(Multi-chip Module) 기술은 주로 PCB 또는 LTCC와 같은 라미네이트(Laminate) 기판을 이용한다. 그러나 PCB와 LTCC 기술은 모두 미세 배선 공정이 어렵고, 박막 수동 소자의 집적이 불가능해 고집적 초소형 모듈을 구현하는데 있어 기술적 한계가 있다.
또한 고집적 소형화를 위해 사용되는 SoC(System on Chip)와 MMIC(Monolithic Microwave Integrated Circuit) 기술의 경우 고집적 구현은 가능하지만, 가격이 비싸고 모든 시스템 및 소자를 구현하는 데 있어 어려움이 있다.
이러한 문제를 해결하기 위해 최근 실리콘 인터포저(Silicon Interposer) 기술을 활용한 모듈에 대한 연구가 진행되고 있다. 그러나 제안된 실리콘 인터포저 또는 IPD(Integrated Passive Device) 기술을 활용한 모듈 제작 기술의 경우 단순히 IC를 실리콘 기판에 실장(mounting)하는 형태로, 모듈의 두께를 줄이기에는 한계가 있다.
본 발명이 해결하고자 하는 기술적 과제는 고집적 초소형 모듈을 구현할 수 있는 반도체 패키지 및 그의 제조 방법을 제공하는 것이다.
본 발명의 한 실시 예에 따르면, 반도체 패키지를 제조하는 방법이 제공된다. 반도체 패키지의 제조 방법은 박막 수동 소자가 집적된 실리콘 기판에 적어도 하나의 제1 구멍을 형성하는 단계, 상기 구멍에 집적 회로를 삽입하는 단계, 그리고 상기 집적 회로와 상기 박막 수동 소자와의 연결 부재를 형성하는 단계를 포함한다.
상기 연결 부재를 형성하는 단계는 상기 집적 회로와 상기 박막 수동 소자를 와이어 본딩하는 단계를 포함할 수 있다.
상기 반도체 패키지의 제조 방법은 상기 연결 부재를 몰딩 처리한 후 연결 전극을 형성하는 단계를 더 포함할 수 있다.
상기 반도체 패키지의 제조 방법은 상기 실리콘 기판에 적어도 하나의 제2 구멍을 형성하는 단계, 상기 제2 구멍에 관통 실리콘 비아를 형성하는 단계, 그리고 상기 관통 실리콘 비아와 상기 박막 수동 소자 사이의 연결 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 반도체 패키지가 제공된다. 반도체 패키지는 수동 박막 소자가 집적된 기판, 상기 기판에 형성되는 제1 구멍에 삽입되는 집적 회로, 그리고 상기 수동 박막 소자와 상기 집적 회로를 와이어 본딩을 이용하여 연결하는 연결 부재를 포함한다.
본 발명의 실시 예에 의하면, 실리콘 기판에 능동 IC와 집적 수동 소자가 결합된 초소형 초박형 모듈 구현이 가능해진다. 이때, 실리콘 기판에 구멍(cavity)를 형성하고 이 구멍에 IC를 삽입함으로써 최소한의 와이어 본딩(wire-bonding) 길이로 입출력 연결 형성이 가능하다. 또한 IC 삽입 후 유기 라미네이션 공정을 적용할 경우 미세 배선 공정 기술을 이용해 IC와 기판간 최소 길이의 연결 형성이 가능해지며, 박막 수동 소자를 기판에 함께 내장함으로 초박형의 패키지 구현이 가능해진다.
또한 미세 배선 및 박막 수동 소자의 집적을 통해 밀리미터파 대역 이상의 주파수 응용이 가능한 정밀 패키지 구현이 가능해질 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 실리콘 인터포저의 단면을 나타낸 도면이다.
도 2a 내지 도 2c는 각각 발명의 제1 실시 예에 따른 실리콘 인터포저의 제조 공정에 따른 단면도를 나타낸 도면이다.
도 3은 본 발명의 제2 실시 예에 따른 실리콘 인터포저의 단면을 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 반도체 패키지의 일 예를 나타낸 도면이다.
도 5는 본 발명의 제3 실시 예에 따른 실리콘 인터포저를 나타낸 도면이다.
도 6a 내지 도 6e는 각각 제3 실시 예에 따른 실리콘 인터포저의 제조 공정에 따른 단면도를 나타낸 도면이다.
도 7은 본 발명의 제4 실시 예에 따른 실리콘 인터포저를 나타낸 도면이다.
도 8은 본 발명의 제5 실시 예에 따른 실리콘 인터포저의 단면을 나타낸 도면이다.
도 9a 내지 도 9d는 각각 본 발명의 제5 실시 예에 따른 실리콘 인터포저의 제조 공정에 따른 단면도를 나타낸 도면이다.
도 10 본 발명의 제6 실시 예에 따른 실리콘 인터포저의 단면을 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시 예에 따른 반도체 패키지 및 그의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 제1 실시 예에 따른 실리콘 인터포저의 단면을 나타낸 도면이다.
도 1을 참고하면, 실리콘 인터포저(100)는 실리콘 기판(110), 집적 수동 소자(integrated passive device, IPD)(120) 및 집적 회로(Integrated Circuit, IC)(130) 및 연결 부재(140)를 포함한다.
IPD(120)는 실리콘 기판(110)에 집적되며, IPD(120)는 나선형 인덕터(L)와 박막 커패시터, 박막 저항 등을 포함할 수 있으며 도 1에서는 나선형 인덕터와 박막 커패시터만을 도시하였다.
IC(130)는 실리콘 기판(110)에 형성된 구멍(cavity)에 삽입된다.
연결 부재(140)는 IC(130)와 IPD(120)의 연결(interconnection)을 제공한다.
이러한 실리콘 인터포저(100)의 기판으로 실리콘 기판(110) 대신에 박막 공정이 가능한 다른 기판이 사용될 수 있으며, 예를 들면 박막 공정이 가능한 유리나 세라믹 등이 인터포저(10)의 기판으로 사용될 수 있다.
도 1에 도시된 실리콘 인터포저(100)의 제조 방법에 대해서 도 2a 내지 도 2c를 참고로 하여 자세하게 설명한다.
도 2a 내지 도 2c는 각각 발명의 제1 실시 예에 따른 실리콘 인터포저의 제조 공정에 따른 단면도를 나타낸 도면이다.
도 2a를 참고하면, 실리콘 기판(110)에 나선형 인덕터와 박막 커패시터를 집적한다. 이와 같이 실리콘 기판(110)을 사용하면, 박막 커패시터와 같은 박막 수동 소자의 집적이 가능해지고, 이를 인터포저로 활용 가능하므로, 초소형 반도체 패키지 구현이 가능해진다. 실리콘 기판(110)에 나선형 인덕터와 박막 커패시터를 집적하는 공정은 일반적인 반도체 공정을 이용한 다층 금속 배선 공정으로, 상세한 설명은 생략한다. 이러한 다층 금속 배선 공정을 통해서 나선형 인덕터와 박막 커패시터가 실리콘 기판(110)에 집적되고 IC(130)와의 전기적인 연결을 위한 연결 전극(122, 124)도 형성된다.
다음, 도 2b를 참고하면, 나선형 인덕터와 박막 커패시터가 집적된 실리콘 기판(110)에 레이저 드릴링 또는 플라즈마 식각 등을 이용하여 적어도 하나의 구멍(112)을 형성한다.
그리고 도 2c를 보면, 실리콘 기판(110)에 형성된 구멍(116)에 전도성 또는 비전도성 에폭시(epoxy)를 이용하여 IC(130)를 삽입 고정시킨 뒤에 와이어 본딩(wire bonding) 기술을 이용하여 연결 부재(140)를 형성한다. 또한 와이어 본딩(wire bonding) 기술을 이용하여 실리콘 인터포저(100)의 입출력 단자에 연결되는 외부 전극 패드(도 4의 142)가 형성될 수 있다. 이와 같이, 실리콘 기판(110)에 형성된 구멍(116)에 IC(130)를 삽입함으로써, 기판 상에 IC를 형성하는 모듈에 비해 초소형 및 초박형의 구현이 가능해진다.
이렇게 하여, 실리콘 인터포저(100)가 완성될 수 있다.
도 3은 본 발명의 제2 실시 예에 따른 실리콘 인터포저의 단면을 나타낸 도면이다.
도 3을 참고하면, 실리콘 인터포저(300)는 도 2c의 공정을 거쳐서 연결 부재(140)가 형성된 후에 몰딩 처리하여 몰딩층(150)을 형성한 후에 비아를 통해서 연결 전극(152)을 형성한다. 이렇게 하면, 실리콘 인터포저(300)의 연결 부재를 외부로부터 보호할 수가 있다.
즉, 실리콘 인터포저(300) 또한 나선형 인덕터와 박막 커패시터가 집적된 실리콘 기판(110) 내부에 IC(130)를 삽입 고정시킨 후에 와이어 본딩하여 나선형 인덕터와 IC(130), 박막 커패시터와 IC(130)를 연결한다.
그리고 실리콘 인터포저(300)에서 IC(130)를 실리콘 기판(110) 내부에 삽입함으로써 몰딩 두께를 얇게 할 수 있고 이로 인해서 몰딩 이후에 비아를 통해 연결 전극(152)과 같은 외부 전극이 쉽게 형성 가능해진다.
도 4는 본 발명의 실시 예에 따른 반도체 패키지의 일 예를 나타낸 도면이다.
도 4에 도시한 바와 같이 실리콘 인터포저(100, 300)를 보드나 배선 기판(310)에 전기적으로 연결하여 반도체 패키지(400)가 형성될 수 있다. 이때, 실리콘 인터포저(100)와 배선 기판(410)은 실리콘 인터포저(100)의 외부 전극 패드(142)를 통해서 연결될 수 있다. 도 4에서는 배선 기판(310)에 실리콘 인터포저(100)를 연결한 반도체 패키지를 도시하였다.
도 5는 본 발명의 제3 실시 예에 따른 실리콘 인터포저를 나타낸 도면이고, 도 6a 내지 도 6e는 각각 제3 실시 예에 따른 실리콘 인터포저의 제조 공정에 따른 단면도를 나타낸 도면이다.
도 5를 참고하면, 실리콘 인터포저(500)는 실리콘 기판(110)에 형성된 관통 실리콘 비아(through silicon via, TSV)(160) 및 범프(154)를 더 포함한다는 점을 제외하면 제2 실시 예에 따른 반도체 패키지(300)와 동일하다.
도 6a를 참고하면, 실리콘 기판(110)에 TSV 제조 공정을 이용하여 TSV(160)를 형성한다. TSV 제조 공정은 일반적인 TSV 공정 기술을 이용하여 제작된다. 가령 공정의 예로, 딥 리액티브 이온 에칭(Deep Reactive Ion Etching)을 이용해 실리콘 기판(110)을 식각한 뒤 이산화 규소(SiO2) 절연층을 형성하고, 티타늄 질화물(TiN) 또는 질화 탄탈늄(TaN)을 이용해 분산 배리어(Diffusion Barrier)를 형성한다. 이후 시드(Seed) 금속과 전기 도금을 통해 비아(Via)를 구리로 채우고 평탄화 공정을 진행하면 일반적인 형태의 TSV가 형성된다.
다음, 도 6b를 참고하면, TSV(160)가 형성된 실리콘 기판(110)에 도 2a와 같이 나선형 인덕터와 박막 커패시터를 집적한다. 이때, 연결 전극(122, 124)은 TSV(160)와도 연결되도록 형성된다.
다음, 도 6c 및 도 6d를 참고하면, 도 2b 및 도 2c에서 설명한 것처럼, 실리콘 기판(110)에 적어도 하나의 구멍(112)을 형성한 후 실리콘 기판(110)에 형성된 구멍(112)에 IC(130)를 삽입 고정시킨 뒤에 와이어 본딩 기술을 이용하여 연결 부재(140)를 형성한다.
그리고 나서, 도 6e에 도시한 바와 같이, 연결 부재(140)를 보호하기 위해 몰딩 처리하여 몰딩층(150)을 형성한 후에 비아를 통해서 연결 전극(152)을 형성할 수 있다. 이때, TSV(160)에 전기적으로 연결되는 범프(154)를 형성할 수 있으며, 범프(154)는 단일 모듈의 실리콘 인터포저(500)를 적층할 때 실리콘 인터포저간 전기적 연결을 제공하는 역할을 한다.
또한 범프(154)를 이용하여 실리콘 인터포저(500)의 입출력 단자를 실리콘 인터포저(500)의 하부에 위치시킬 수 있으며 이 경우, 플립 칩(Filp-Chip)을 위한 BGA(ball grid array) 구조의 실리콘 인터포저(500)의 제작이 가능해진다.
도 7은 본 발명의 제4 실시 예에 따른 실리콘 인터포저를 나타낸 도면이다.
도 7을 참고하면, 실리콘 인터포저(700)는 적층되어 있는 복수의 실리콘 인터포저(500a, 500b, 500c)를 포함한다. 즉, 실리콘 인터포저(700)는 단일 모듈의 실리콘 인터포저(500a, 500b, 500c)들을 적층하고 실리콘 인터포저(500a, 500b, 500c)의 범프(154)를 통해서 전기적으로 연결하여 형성된다. 이때, 이들 단일 모듈의 반도체 패키지(500a, 500b, 500c)는 도 6a 내지 도 6e에 도시한 공정이 적용되어 제작될 수 있다.
도 8은 본 발명의 제5 실시 예에 따른 실리콘 인터포저의 단면을 나타낸 도면이고, 도 9a 내지 도 9d는 각각 본 발명의 제5 실시 예에 따른 실리콘 인터포저의 제조 공정에 따른 단면도를 나타낸 도면이다. 그리고 도 10 본 발명의 제6 실시 예에 따른 실리콘 인터포저의 단면을 나타낸 도면이다.
도 8을 참고하면, 실리콘 인터포저(800)는 유기 절연층(170, 180)을 이용하여 연결 전극(172) 및 다층 배선(174)을 형성한다는 점을 제외하면 본 발명의 제3 실시 예에 따른 실리콘 인터포저(500)와 동일하다.
도 9a를 참고하면, 도 6a 내지 도 6c와 동일한 공정 단계를 통해서 실리콘 기판(110)에 적어도 하나의 구멍(112)을 형성한다.
다음, 도 9b를 참고하면, 실리콘 기판(110)에 형성된 구멍(112)에 IC(130)를 삽입 고정시킨 뒤에 유기 물질을 채워 넣은 후 라미네이션 공정을 수행하여 실리콘 기판(110)에 유기 절연층(170)을 형성한다.
그리고 나서, 도 9c를 참고하면, 레이저 드릴링 또는 플라즈마 식각을 이용하여 삽입된 IC(130)와 실리콘 기판(100)의 박막 소자간 전기적 연결을 위한 비아 구멍을 형성한다. 그리고 패턴닝 공정을 이용해 IC(130)와 박막 커패시터, IC(130)와 나선형 인덕터간 전기적 연결(interconnection) 배선 공정을 수행하여 연결 전극(172)을 형성한다. 또한 다층 배선 공정을 수행하여 다층 배선(174)을 형성할 수도 있다. 이때, 연결 전극(172)이 반도체 패키지(100')에서 연결 부재(140)의 역할을 수행한다.
이와 같이 연결 전극(172)과 다층 배선(174)을 형성한 후 도 7d에 도시한 바와
다음, 도 9d를 참고하면, 연결 전극(172)과 다층 배선(174)을 형성한 후 라미네이션 공정을 수행하여 실리콘 기판(110)에 유기 절연층(180)을 형성한다. 그리고 TSV(160)에 전기적으로 연결되는 범프(154)를 형성한다.
그리도 도 10에 도시한 바와 같이, 도 9a 내지 도 9d에 도시한 공정을 통해서 형성된 단일 모듈의 실리콘 인터포저(800a, 800b, 800c)를 적층하여 실리콘 인터포저(1000)를 형성할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims (8)

  1. 반도체 패키지를 제조하는 방법으로,
    박막 수동 소자가 집적된 실리콘 기판에 제1 구멍을 형성하는 단계,
    상기 제1 구멍에 집적 회로를 삽입하는 단계, 그리고
    상기 실리콘 기판에 적어도 하나의 제2 구멍을 형성하는 단계,
    상기 적어도 하나의 제2 구멍에 관통 실리콘 비아를 형성하는 단계,
    상기 관통 실리콘 비아와 상기 박막 수동 소자 사이의 연결 전극을 형성하는 단계,
    상기 연결 전극을 형성한 후에 라미네이션 공정을 이용하여 유기(organic) 물질로 유기 절연층을 형성하는 단계, 그리고
    상기 집적 회로와 상기 박막 수동 소자와의 연결 부재를 형성하는 단계
    를 포함하는 반도체 패키지의 제조 방법.
  2. 제1항에서,
    상기 연결 부재를 형성하는 단계는,
    상기 집적 회로와 상기 박막 수동 소자를 와이어 본딩하는 단계를 포함하는 반도체 패키지의 제조 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에서,
    상기 연결 전극이 형성되는 관통 실리콘 비아의 다른 면에 범프를 형성하는 단계
    를 더 포함하는 반도체 패키지의 제조 방법.
  7. 삭제
  8. 삭제
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