JP2008130704A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体基板にサポート材を貼り付けて薄肉化した後に、貫通電極形成などの加工を行なうウエハサポートシステムでは、サポート材貼り付け用の接着剤に要求される仮固定性と剥離性の両方を満足する接着剤がなかった。
【解決手段】本発明の半導体装置の製造方法は、半導体基板の主面上に半導体チップ６をフリップチップ実装する工程と、半導体基板１の主面上に半導体チップ６を覆う状態で樹脂成形により絶縁性支持体８を形成する工程と、半導体基板１の第２面側に所定の処理（裏面研削、裏面配線形成、接続端子形成等）を施す工程と、半導体基板１から絶縁性支持体８と共にチップを切り出して個片化する工程とを含む。
【選択図】図１

Description

本発明は、貫通電極を用いたチップオンチップ構造の半導体装置を製造する際に適用して好適な半導体装置の製造方法に関する。
ＬＳＩ(Large Scale Integration:大規模集積回路)チップに代表される半導体チップへの貫通電極を用いたチップオンチップ構造の３次元積層タイプのＳＩＰ(System in Package)において、ＬＳＩチップへの貫通電極や接続端子形成にはウエハを裏面研削等により薄肉化する必要がある。
一般に、貫通孔が深くなると貫通孔形成のためのＳｉ（シリコン）エッチングやその後の貫通孔への金属埋め込みメッキ等の加工プロセスに時間がかかり、コストアップとなる。また、高アスペクト比の貫通電極形成は、Ｓｉエッチング時の加工形状制御が難しいことや、その後の絶縁膜形成時の貫通孔内のカバレジ性が悪くなること、さらには金属埋め込みメッキ時の埋め込み性が悪くなってボイドが発生しやすくなるため、加工プロセスが難しくなる。このため、加工時間の短縮や、微細狭ピッチの貫通電極形成の容易化を目的として、ウエハを薄肉化している。
ただし、ウエハを薄肉化すると、ウエハの反りの発生や割れの危険性が高まるため、そのままの状態で加工するとなるとウエハの取り扱い（ハンドリング等）が困難になる。このため従来では、サポート材をウエハに貼り付けて加工を行なうウエハサポートシステムが提案されている（例えば、特許文献１〜３、非特許文献１を参照）。
図９〜図１１は従来の半導体装置の製造方法の一例を示す工程図である。まず、図９（Ａ）に示すように、シリコンウエハ等からなる半導体基板５０の主面側にウエハ処理工程にて、回路層５１、貫通電極５２、接続電極５３等を形成する。次に、図９（Ｂ）に示すように、接続電極５３上にはんだバンプ５４を形成した後、図９（Ｃ）に示すように、はんだバンプ５４を覆うように半導体基板５０の主面に接着剤層５５を介してサポート材５６を貼り付ける。一般に、サポート材５６としてはガラスや硬質樹脂などの強度の高い材料からなる板状の部材（サポート板）が用いられるが、ここでは一例として透明なガラス基板を用いるものとする。
次に、図１０（Ａ）に示すように、半導体基板５０の裏面を研削して半導体基板５０を薄肉化することにより、半導体基板５０の裏面に貫通電極５２の端部を露出させた後、図１０（Ｂ）に示すように、半導体基板５０の裏面に絶縁膜５７と接続電極５８を形成する。次に、図１０（Ｃ）に示すように、半導体基板５０の裏面にＬＳＩチップ等の半導体チップ５９をフリップチップ実装する。
次に、図１１（Ａ）に示すように、半導体基板５０と半導体チップ５９との間（隙間）に液状のアンダーフィル樹脂６０を注入（充填）してこれを硬化させる。次に、サポート材５６を通して接着剤層５５に紫外線（例えば、波長３６５ｎｍの光）を照射することにより、接着剤層５５の接着力を低下させた後、図１１（Ｂ）に示すように、半導体基板５０の主面から接着剤層５５とともにサポート材５４を剥離する。次に、半導体基板５０をダイシング装置等で切断することにより、図１１（Ｃ）に示すように、半導体チップ５９とチップオンチップ構造をなす半導体チップ６１を半導体基板５０から切り出して個片化する。
なお、接着剤層５５の接着力を低下させる処理としては、紫外線を照射する以外にも、接着剤が可溶性を示す溶剤を塗布する処理などがある。また、溶剤を塗布する場合は、接着剤層５５全体に溶剤を効率良く行き渡らせるために、多数の貫通孔のあいたサポート材を用いる手法もある。また、サポート材を貼り付けた状態で半導体基板を薄肉化した後、半導体基板の裏面側から貫通孔をあけて金属埋め込みメッキ等により貫通電極を形成する手法もある。
これまで提案されているウエハサポートシステムでは、貫通電極形成の加工プロセスが完了した後で、ウエハからサポート材を剥がす必要がある。このため、サポート材貼り付け用の接着剤には、加工プロセスに耐えられる仮固定性と剥離性が要求され、この要求への対応として、アクリル系接着剤等の有機系の接着剤を使用している。
特開２００３−１７１６２４号公報 特開２００４−２４１４７９号公報 特開２００５−１９１５５０号公報 三洋電機株式会社、東京応化工業株式会社、"貫通電極用プロセスに適したウエハ・サポート・システムの共同開発に成功"、［online］、平成１７年９月１２日、［平成１８年１０月１３日検索］、インターネット〈ＵＲＬ：http://www.sanyo.co.jp/koho/hypertext4/0509news-j/0912-1.html〉
しかしながら、アクリル系接着剤等を使用してウエハにサポート材を貼り付けた場合は、その後の貫通電極や接続端子形成の加工プロセスで耐熱以上の温度をかけたり薬液に晒されたりすると、接着剤の変質や性能劣化により接着性が低下したり剥離できなくなったりする問題や、薬品やプラズマに暴露すると接着剤が溶け出して接着性低下や剥離できなくなるなどの問題がある。このため、耐熱性や耐薬品性、プラズマ耐性に制約があり、仮固定性と剥離性の両方を満足する接着剤がないのが現状である。
また、貫通電極を用いたチップオンチップ構造の３次元積層を行なう場合は、実装の高さを低く抑えるために、積層するチップが薄チップ（例えば、厚さが５０μｍ前後）となる。このため、チップボンディング時のハンドリング性が悪く、特殊な装置が必要になるという問題がある。
本発明に係る半導体装置の製造方法は、半導体基板の第１面上に半導体チップをフリップチップ実装する工程と、前記半導体基板の第１面上に前記半導体チップを覆う状態で樹脂成形により絶縁性支持体を形成する工程と、前記半導体基板の第２面側に所定の処理を施す工程と、前記半導体基板から前記絶縁性支持体と共にチップを切り出して個片化する工程とを含むものである。
また、本発明に係る半導体装置の製造方法は、前記半導体基板の第２面側に所定の処理を施した後でかつ前記半導体基板を個片化する前に、前記絶縁性支持体と前記半導体チップを薄肉化する工程を有するものである。
本発明に係る半導体装置の製造方法においては、半導体基板の第１面上に形成した絶縁性支持体をサポート材として機能させることにより、半導体基板を絶縁性支持体で支持しつつ半導体基板の第２面側に所定の処理を施すことが可能となる。また、絶縁性支持体を半導体装置の完成品の一部としてチップと共に切り出すことにより、従来の製造方法で必要とされていた、半導体基板からサポート材を剥離する工程が不要になる。
また、本発明に係る半導体装置の製造方法においては、半導体チップをフリップチップ実装した後で、半導体チップを薄肉化して所望のチップ厚に仕上げるため、ハンドリング性が良好な厚チップのままで半導体チップを実装することが可能となる。このため、チップボンディング時に薄チップをハンドリングするための特殊な装置が不要になる。
本発明に係る半導体装置の製造方法は、半導体基板の第１面上に第１の半導体チップをフリップチップ実装する工程と、前記半導体基板の第１面上に前記第１の半導体チップを覆う状態で樹脂成形により第１の絶縁性支持体を形成する工程と、前記第１の半導体チップに貫通電極を形成する工程と、前記第１の半導体チップ上に第２の半導体チップをフリップチップ実装する工程と、前記半導体基板の第１面上に前記第２の半導体チップを覆う状態で樹脂成形により第２の絶縁性支持体を形成する工程と、前記半導体基板の第２面側に所定の処理を施す工程と、前記半導体基板から前記第１の絶縁性支持体及び前記第２の絶縁性支持体と共にチップを切り出して個片化する工程とを含むものである。
また、本発明に係る半導体装置の製造方法は、前記第１の絶縁性支持体を形成した後でかつ前記第１の半導体チップに前記貫通電極を形成する前に、前記第１の半導体チップと前記第１の絶縁性支持体を薄肉化する工程と、前記第２の絶縁性支持体を形成した後でかつ前記半導体基板を個片化する前に、前記第２の半導体チップと前記第２の絶縁性支持体を薄肉化する工程とを有するものである。
本発明に係る半導体装置の製造方法においては、半導体基板の第１面上に形成した第１の絶縁性支持体と第２の絶縁性支持体をサポート材として機能させることにより、半導体基板を各々の絶縁性支持体で支持しつつ半導体基板の第２面側に所定の処理を施すことが可能となる。また、各々の絶縁性支持体を半導体装置の完成品の一部としてチップと共に切り出すことにより、従来の製造方法で必要とされていた、半導体基板からサポート材を剥離する工程が不要になる。
また、本発明に係る半導体装置の製造方法においては、第１の半導体チップをフリップチップ実装した後で、第１の半導体チップを薄肉化して所望のチップ厚に仕上げるとともに、第２の半導体チップをフリップチップ実装した後で、第２の半導体チップを薄肉化して所望のチップ厚に仕上げるため、ハンドリング性が良好な厚チップのままで各々の半導体チップを実装することが可能となる。このため、チップボンディング時に薄チップをハンドリングするための特殊な装置が不要になる。
本発明に係る半導体装置の製造方法によれば、貫通電極を用いた３次元構造のＳＩＰを製造するにあたって、半導体基板にサポート材を貼り付けなくても、半導体基板を薄肉化して貫通電極を形成することができる。
また、本発明に係る半導体装置の製造方法によれば、半導体チップを厚チップのまま半導体基板上に実装可能となるため、ハンドリング時のチップの割れや欠け、さらにはチップの反りによる接合不良などの発生を防止することができる。
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。なお、本発明の実施の形態においては相対応する部分に同じ符号を付して説明することとする。
［第１実施形態］
図１〜図３は本発明に係る半導体装置の製造方法の第１実施形態を示す工程図である。まず、図１（Ａ）に示すように、シリコンウエハ等からなる半導体基板（半導体ウエハ）１の主面（第１面）側にウエハ処理工程にて、回路層２、貫通電極３、接続電極４等を形成する。回路層２は、半導体基板１の表層部分に形成されるＬＳＩ等の素子回路や配線などを含むものである。接続電極４は、半導体基板１の主面に形成される配線（再配線を含む）及び電極パッドを含むものである。貫通電極３は、半導体基板１にシリコンエッチング等によって貫通孔を形成した後、この貫通孔の内面を絶縁膜で被覆してから、例えば銅等の金属で貫通孔を埋め込むことにより形成すればよい。ただし、この段階では貫通電極３が半導体基板１の裏面まで貫通していない状態で、所定の深さで形成されている。例えば、半導体基板１の厚さが８インチウエハで７２５μｍであると仮定すると、貫通電極３は半導体基板１の主面側から最大で１００μｍ程度の深さで形成される。
次に、図１（Ｂ）に示すように、半導体基板１の主面上にバンプ５を介してＬＳＩチップ等の半導体チップ６をフリップチップ実装した後、半導体基板１と半導体チップ６の間（隙間）に液状のアンダーフィル樹脂（例えば、エポキシ樹脂）７を注入（充填）してこれを硬化させる。フリップチップ実装とは、実装対象となる半導体チップ（ベアチップ）を、はんだバンプに代表される金属製の突起電極を用いて、被実装体（本例では半導体基板）の電極にフェースダウンで直接接続するワイヤレスでの実装方式をいう。
半導体チップ６の実装は、半導体基板１の面内で図示しない直線状の境界線（ストリート）により区画されるチップ単位で行なう。その際、フリップチップボンダー等で半導体チップ６のハンドリングを容易に行なえるように、半導体チップ６の厚みをハンドリング性の良い厚み（例えば１３０μｍ以上）としておくのが望ましい。フリップチップ接合のためのバンプ５は、半導体チップ６及び半導体基板１のうち少なくとも一方に形成しておけばよい。アンダーフィル樹脂７の硬化は、自然乾燥や熱処理などによって行えばよい。
次に、図１（Ｃ）に示すように、半導体チップ６を完全に覆う状態で半導体基板１の主面上に樹脂成形によって絶縁性支持体８を形成する。絶縁性支持体８は、例えばウエハレベルＣＳＰ(Chip Size Package)等でウエハの樹脂封止に使用されているモールド樹脂（例えば、エポキシ樹脂）を用いて、上下一対の成型金型によるウエハモールドによって形成すればよい。また、半導体基板１と絶縁性支持体８との線膨張係数差を小さくするために、フィラー入りのモールド樹脂を用いてもよい。
絶縁性支持体８は、半導体基板１の主面側の全面にわたって所定の厚みで形成される。絶縁性支持体８の厚みは、少なくとも半導体チップ６を完全に被覆し得る厚み以上（半導体基板１の主面を基準にした半導体チップ６の実装高さ以上）であって、かつ後述する裏面加工プロセスを流すうえで、サポート材として十分な剛性を有する厚み（例えば８インチウエハで５００μｍ以上）とする。これにより、絶縁性支持体８を形成した後の半導体基板１は、当該半導体基板１と絶縁性支持体８との一体化により疑似ウエハ化されたものとなる。
次に、裏面加工プロセスの第１段階として、図２（Ａ）に示すように、半導体基板１の裏面（第２面）を研削して半導体基板１を薄肉化（薄板化）することにより、半導体基板１の裏面に貫通電極３の端部を露出させる。半導体基板１の裏面は、半導体基板１の主面と表裏の関係にある。したがって、ここでは回路層２が形成されている主面と反対側の面を研削することになる。
次に、裏面加工プロセスの第２段階として、図２（Ｂ）に示すように、半導体基板１の裏面に絶縁膜９と接続電極１０を形成する。これにより、半導体基板１の回路層２に形成された素子回路や半導体基板１の主面側に実装された半導体チップ６との電気的な接続に使用される接続電極１０が、半導体基板１の裏面側に形成されることになる。
半導体基板１の薄肉化は、半導体基板１の裏面をグラインダー等で研削して半導体基板１全体を所望の厚さまで薄くしてから、半導体基板１の裏面（被研削面）をＣＭＰ(Chemical Mechanical Polishing；化学的機械研磨)等で研磨して平坦化することやウェットエッチング又はドライエッチングでシリコンエッチングすることで行なう。
また、接続電極１０の形成は、例えばウエハレベルＣＳＰで使われている再配線技術や半導体プロセスの配線技術を適用して行なう。接続電極１０は、半導体基板１の裏面に露出させた貫通電極３の上に形成してもよいし、半導体基板１の裏面に図示しない配線（裏面配線）を形成し、この配線の上に形成してもよい。
次に、裏面加工プロセスの第３段階として、図２（Ｃ）に示すように、半導体基板１の裏面側の接続電極１０上に外部接続用の接続端子となるはんだバンプ１１を形成する。はんだバンプ１１の形成は、例えばメッキ法や印刷法などを用いて行なう。はんだバンプ１１は、バンプ形成工程で行なわれるリフローによって半球状に形成される。ただし、バンプ形成材料としては、はんだ以外の金属であってもかまわない。なお、ここでは最終的な半導体装置の形態としてＢＧＡ(Ball Grid Array)を想定しているが、例えばＬＧＡ(Land Grid Array)の形態とする場合は、バンプ形成工程が不要となる。
次に、図３（Ａ）に示すように、半導体基板１の主面上に実装されている半導体チップ６の厚みが、最終的に所望する所定の厚み（例えば、５０μｍ）となるように、半導体基板１の主面全体を覆っている絶縁性支持体８の表面と当該絶縁性支持体８で覆われている半導体チップ６の裏面を研削して薄肉化する。ここで記述する絶縁性支持体８の表面とは、はんだバンプ１１が形成された半導体基板１の裏面とは反対側（裏側）に位置する面をいう。
薄肉化のための加工方法としては、上記同様にグラインダー等による研磨とＣＭＰ等による研磨を併用すればよい。具体的には、グラインダー等で絶縁性支持体８を研削して半導体チップ６の裏面を露出させ、それ以降は絶縁性支持体８と半導体チップ６を同時に研削することで、半導体チップ６を所望の厚みまで薄くする。その後、被研削面となる半導体チップ６の裏面と絶縁性支持体８の表面をＣＭＰ等による研磨で平坦化する。この場合、半導体チップ６は絶縁性支持体８で保護された状態で研削されるため、チッピング等を発生することなく半導体チップ６を薄肉化することができる。
次に、半導体基板１をダイシング装置等で切断することにより、図３（Ｂ）に示すように、半導体チップ６とチップオンチップ構造をなす半導体チップ１２を半導体基板１から切り出して個片化する。ダイシング装置を用いた半導体基板１の切断は、前述した直線状の境界線（ストリート）に沿って半導体基板１をブレードでダイシングすることにより行なう。
以上の製造方法により、半導体チップ１２と半導体チップ６を２段に積層した、チップオンチップ構造をなす３次元積層タイプのＳＩＰ（半導体装置）が完成する。このＳＩＰは、次のような構造上の特徴を有するものとなる。
第１に、半導体チップ６は、それよりも外形寸法が大きい半導体チップ１２の主面（回路層２の形成部位）上にフリップチップ実装されたものとなる。第２に、半導体チップ６の周囲は、絶縁性支持体８により封止（樹脂封止）されたものとなる。第３に、半導体チップ６の裏面は外部に露出し、半導体チップ６を囲む絶縁性支持体８の表面（上面）は半導体チップ６の裏面と同一平面を形成するものとなる。第４に、絶縁性支持体８は、平面的に見て、半導体チップ１２と同じ外形及び寸法を有するものとなる。
［第２実施形態］
図４及び図５は本発明に係る半導体装置の製造方法の第２実施形態を示す工程図である。まず、図４（Ａ）に示すように、シリコンウエハ等からなる半導体基板１の主面側にウエハ処理工程にて、回路層２、接続電極４等を形成する。
次に、図４（Ｂ）に示すように、半導体基板１の主面上にバンプ５を介して半導体チップ６をフリップチップ実装した後、半導体基板１と半導体チップ６の間（隙間）に液状のアンダーフィル樹脂７を注入してこれを硬化させる。
次に、図４（Ｃ）に示すように、半導体チップ６を完全に覆う状態で半導体基板１の主面に樹脂成形によって絶縁性支持体８を形成する。半導体チップ６の実装、アンダーフィル樹脂７の形成及び絶縁性支持体８の形成は、上記第１実施形態と同様に行えばよい。
次に、図５（Ａ）に示すように、半導体基板１の裏面を研削して半導体基板１を薄肉化した後、図５（Ｂ），（Ｃ）に示すように、半導体基板１の裏面側から貫通電極３を形成するとともに、半導体基板１の裏面に絶縁膜９と接続電極１０を形成する。半導体基板１の薄肉化は、上記第１実施形態と同様に行えばよい。貫通電極３の形成は、例えば、半導体基板１にシリコンエッチング等によって貫通孔を形成した後、この貫通孔の内面を絶縁膜で被覆してから、例えば銅等の金属で貫通孔を埋め込むことにより行えばよい。
以降は、上記第１実施形態と同様に、はんばバンプ１１の形成（図２（Ｃ）を参照）、半導体チップ６の薄肉化（図３（Ａ）を参照）、半導体チップ１２の切り出し（図３（Ｂ）を参照）を行なうことにより、上記第１実施形態と同様のＳＩＰ（半導体装置）が得られる。
［第３実施形態］
図６〜図８は本発明に係る半導体装置の製造方法の第３実施形態を示す工程図である。まず、上記第１実施形態と同様の手順で、図６（Ａ）に示すように、半導体基板１の主面上にバンプ５を介して半導体チップ６をフリップチップ実装した後、半導体基板１と半導体チップ６の間（隙間）に液状のアンダーフィル樹脂７を注入してこれを硬化させ、次いで、図６（Ｂ）に示すように、半導体チップ６を完全に覆う状態で半導体基板１の主面上に樹脂成形によって絶縁性支持体８を形成する。
次に、図６（Ｃ）に示すように、半導体基板１の主面上に実装されている半導体チップ６の厚みが所定の厚み（例えば、５０μｍ）となるように、半導体基板１の主面全体を覆っている絶縁性支持体８の表面と当該絶縁性支持体８で覆われている半導体チップ６の裏面を研削して薄肉化する。ここで記述する絶縁性支持体８の表面とは、半導体基板１の裏面とは反対側（裏側）に位置する面をいう。薄肉化のための加工方法としては、上記第１実施形態と同様にグラインダー等による研磨とＣＭＰ等による研磨を併用すればよい。
次に、図７（Ａ）に示すように、半導体チップ６の裏面側から半導体チップ６を貫通する状態で貫通電極１３を形成する。貫通電極１３の形成は、例えば、半導体チップ６にシリコンエッチング等によって貫通孔を形成した後、この貫通孔の内面を絶縁膜で被覆してから、例えば銅等の金属で貫通孔を埋め込むことにより行えばよい。
次に、図７（Ｂ）に示すように、半導体チップ６の裏面側に、当該半導体チップ６とは別の半導体チップ１４をバンプ１５を介してフリップチップ実装した後、半導体チップ６と半導体チップ１４との間（隙間）に液状のアンダーフィル樹脂１６を注入（充填）してこれを硬化させる。これにより、半導体基板１の上に半導体チップ６がフリップチップ実装され、さらに半導体チップ６の上に半導体チップ１４がフリップチップ実装された状態となる。
次に、図７（Ｃ）に示すように、半導体チップ１４を完全に覆う状態で絶縁性支持体８の上に絶縁性支持体１７を樹脂成形によって積層状態に形成する。絶縁性支持体１７の形成は、絶縁性支持体８の場合と同様の手法で行えばよい。
次に、図８（Ａ）に示すように、半導体チップ１４の厚みが所定の厚み（例えば、５０μｍ）となるように、半導体チップ１４を覆っている絶縁性支持体１７の表面と当該絶縁性支持体１７で覆われている半導体チップ１４の裏面を研削して薄肉化する。ここで記述する絶縁性支持体１７の表面とは、半導体基板１の裏面とは反対側（裏側）に位置する面をいう。薄肉化のための加工方法としては、上記第１実施形態と同様にグラインダー等による研磨とＣＭＰ等による研磨を併用すればよい。
次に、図８（Ｂ）に示すように、半導体基板１の裏面を研削して半導体基板１を薄肉化することにより、半導体基板１の裏面に貫通電極３の端部を露出させるとともに、半導体基板１の裏面に絶縁膜９と接続電極１０を形成した後、接続電極１０上に外部接続用の接続端子となるはんだバンプ１１を形成する。半導体基板１の薄肉化やはんだバンプ１１の形成は、上記第１実施形態と同様に行えばよい。
次に、半導体基板１をダイシング装置等で切断することにより、図８（Ｃ）に示すように、半導体チップ６及び半導体チップ１４とチップオンチップ構造をなす半導体チップ１２を半導体基板１から切り出して個片化する。
以上の製造方法により、半導体チップ１２、半導体チップ６及び半導体チップ１４を３段に積層した、チップオンチップ構造をなす３次元積層タイプのＳＩＰ（半導体装置）が完成する。このＳＩＰは、次のような構造上の特徴を有するものとなる。
第１に、半導体チップ６は、それよりも外形寸法が大きい半導体チップ１２の主面（回路層２の形成部位）上にフリップチップ実装されたものとなり、半導体チップ１４は、半導体チップ６上にフリップチップ実装されたものとなる。第２に、半導体チップ６の周囲は、絶縁性支持体８により封止（樹脂封止）されたものとなり、半導体チップ１４の周囲は、絶縁性支持体１７により封止（樹脂封止）されたものとなる。
第３に、半導体チップ１４の裏面は外部に露出し、半導体チップ１４を囲む絶縁性支持体１７の表面（上面）は半導体チップ１４の裏面と同一平面を形成するものとなる。第４に、絶縁性支持体８及び絶縁支持体１７は、平面的に見て、半導体チップ１２と同じ外形及び寸法を有するものとなる。
なお、上記第３実施形態においては、予めウエハ処理プロセスで貫通電極３を形成済みの半導体基板１を用いるものとしたが、これに限らず、絶縁性支持体１７の形成及び半導体基板１の薄肉化を行なった後で、半導体基板１に貫通電極３を形成することも可能である。
また、上記第３実施形態においては、半導体チップ１４と絶縁性支持体１７を薄肉化した後で、半導体基板１の裏面加工プロセス（裏面研削、裏面配線形成、接続端子形成など）を行なうものとしたが、これに限らず、半導体基板１の裏面加工プロセスを行なった後で、半導体チップ１４と絶縁性支持体１７を薄肉化することも可能である。
本発明に係る半導体装置の製造方法の第１実施形態を示す工程図（その１）である。 本発明に係る半導体装置の製造方法の第１実施形態を示す工程図（その２）である。 本発明に係る半導体装置の製造方法の第１実施形態を示す工程図（その３）である。 本発明に係る半導体装置の製造方法の第２実施形態を示す工程図（その１）である。 本発明に係る半導体装置の製造方法の第２実施形態を示す工程図（その２）である。 本発明に係る半導体装置の製造方法の第３実施形態を示す工程図（その１）である。 本発明に係る半導体装置の製造方法の第３実施形態を示す工程図（その２）である。 本発明に係る半導体装置の製造方法の第３実施形態を示す工程図（その３）である。 従来の半導体装置の製造方法の一例を示す工程図（その１）である。 従来の半導体装置の製造方法の一例を示す工程図（その２）である。 従来の半導体装置の製造方法の一例を示す工程図（その３）である。
符号の説明
１…半導体基板、３，１３…貫通電極、６，１２，１４…半導体チップ、８，１７…絶縁性支持体

Claims (4)

  1. 半導体基板の第１面上に半導体チップをフリップチップ実装する工程と、
    前記半導体基板の第１面上に前記半導体チップを覆う状態で樹脂成形により絶縁性支持体を形成する工程と、
    前記半導体基板の第２面側に所定の処理を施す工程と、
    前記半導体基板から前記絶縁性支持体と共にチップを切り出して個片化する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記半導体基板の第２面側に所定の処理を施した後でかつ前記半導体基板を個片化する前に、前記絶縁性支持体と前記半導体チップを薄肉化する工程を有する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 半導体基板の第１面上に第１の半導体チップをフリップチップ実装する工程と、
    前記半導体基板の第１面上に前記第１の半導体チップを覆う状態で樹脂成形により第１の絶縁性支持体を形成する工程と、
    前記第１の半導体チップに貫通電極を形成する工程と、
    前記第１の半導体チップ上に第２の半導体チップをフリップチップ実装する工程と、
    前記半導体基板の第１面上に前記第２の半導体チップを覆う状態で樹脂成形により第２の絶縁性支持体を形成する工程と、
    前記半導体基板の第２面側に所定の処理を施す工程と、
    前記半導体基板から前記第１の絶縁性支持体及び前記第２の絶縁性支持体と共にチップを切り出して個片化する工程と
    を含むことを特徴とする半導体装置の製造方法。
  4. 前記第１の絶縁性支持体を形成した後でかつ前記第１の半導体チップに前記貫通電極を形成する前に、前記第１の半導体チップと前記第１の絶縁性支持体を薄肉化する工程と、
    前記第２の絶縁性支持体を形成した後でかつ前記半導体基板を個片化する前に、前記第２の半導体チップと前記第２の絶縁性支持体を薄肉化する工程と
    を有することを特徴とする請求項３記載の半導体装置の製造方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010035376A1 (ja) * 2008-09-26 2010-04-01 パナソニック株式会社 半導体装置の製造方法
DE102010030339A1 (de) 2009-06-26 2010-12-30 Disco Corp. Bearbeitungsverfahren für Halbleiterwafer
CN102024713A (zh) * 2009-09-14 2011-04-20 台湾积体电路制造股份有限公司 半导体封装体工艺
FR2953063A1 (fr) * 2009-11-20 2011-05-27 St Microelectronics Tours Sas Procede d'encapsulation de composants electroniques sur tranche
JP2012500482A (ja) * 2008-08-19 2012-01-05 インターナショナル・ビジネス・マシーンズ・コーポレーション ３次元集積回路の製造方法及び記録媒体（インターフェース・ウエハを永久的キャリアとして使用する３次元集積回路デバイスの製造方法）
US8309372B2 (en) 2010-01-28 2012-11-13 Samsung Electronics Co., Ltd. Method of manufacturing stacked semiconductor package
JP2013503488A (ja) * 2009-08-26 2013-01-31 クアルコム，インコーポレイテッド 異なる半導体ダイおよび／またはウエハーのための半導体ウエハー間接合
JP2013505559A (ja) * 2009-09-18 2013-02-14 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウエハにチップを結合する方法
JP2014207489A (ja) * 2007-03-01 2014-10-30 日本電気株式会社 半導体装置の製造方法
JP2015012291A (ja) * 2013-06-27 2015-01-19 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 貫通電極を有する半導体パッケージ及びその製造方法
JP2015534729A (ja) * 2012-10-05 2015-12-03 マイクロン テクノロジー， インク． 半導体デバイスにおける寄生通電の除去に関するデバイス、システム及び方法
CN105428265A (zh) * 2014-09-11 2016-03-23 株式会社吉帝伟士 半导体装置的制造方法
US10128153B2 (en) 2015-06-15 2018-11-13 Kabushiki Kaisha Toshiba Method of fabricating a semiconductor device and the semiconductor device

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014207489A (ja) * 2007-03-01 2014-10-30 日本電気株式会社 半導体装置の製造方法
JP2012500482A (ja) * 2008-08-19 2012-01-05 インターナショナル・ビジネス・マシーンズ・コーポレーション ３次元集積回路の製造方法及び記録媒体（インターフェース・ウエハを永久的キャリアとして使用する３次元集積回路デバイスの製造方法）
WO2010035376A1 (ja) * 2008-09-26 2010-04-01 パナソニック株式会社 半導体装置の製造方法
DE102010030339A1 (de) 2009-06-26 2010-12-30 Disco Corp. Bearbeitungsverfahren für Halbleiterwafer
DE102010030339B4 (de) 2009-06-26 2019-08-22 Disco Corp. Bearbeitungsverfahren für Halbleiterwafer
EP2471094B1 (en) * 2009-08-26 2018-07-25 1/6 Qualcomm Incorporated Semiconductor wafer-to-wafer bonding method for dissimilar semiconductor dies and/or wafers
JP2014225701A (ja) * 2009-08-26 2014-12-04 クアルコム，インコーポレイテッド 異なる半導体ダイおよび／またはウエハーのための半導体ウエハー間接合
JP2013503488A (ja) * 2009-08-26 2013-01-31 クアルコム，インコーポレイテッド 異なる半導体ダイおよび／またはウエハーのための半導体ウエハー間接合
CN102024713B (zh) * 2009-09-14 2013-08-21 台湾积体电路制造股份有限公司 半导体封装体工艺
CN102024713A (zh) * 2009-09-14 2011-04-20 台湾积体电路制造股份有限公司 半导体封装体工艺
JP2013505559A (ja) * 2009-09-18 2013-02-14 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウエハにチップを結合する方法
US8927335B2 (en) 2009-09-18 2015-01-06 Ev Group E. Thallner Gmbh Method for bonding of chips on wafers
FR2953063A1 (fr) * 2009-11-20 2011-05-27 St Microelectronics Tours Sas Procede d'encapsulation de composants electroniques sur tranche
US8309372B2 (en) 2010-01-28 2012-11-13 Samsung Electronics Co., Ltd. Method of manufacturing stacked semiconductor package
JP2015534729A (ja) * 2012-10-05 2015-12-03 マイクロン テクノロジー， インク． 半導体デバイスにおける寄生通電の除去に関するデバイス、システム及び方法
JP2015012291A (ja) * 2013-06-27 2015-01-19 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 貫通電極を有する半導体パッケージ及びその製造方法
CN105428265A (zh) * 2014-09-11 2016-03-23 株式会社吉帝伟士 半导体装置的制造方法
JP2016058655A (ja) * 2014-09-11 2016-04-21 株式会社ジェイデバイス 半導体装置の製造方法
US10128153B2 (en) 2015-06-15 2018-11-13 Kabushiki Kaisha Toshiba Method of fabricating a semiconductor device and the semiconductor device

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