JP2004319656A - ウエハーレベルｃｓｐの製造方法 - Google Patents
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Abstract
【課題】アンダーフィル材などの高価な部材を用いることなく、安価なＣＳＰが製造可能なウエハーレベルＣＳＰの製造方法を提供することを目的とする。
【解決手段】拡散、多層配線工程を経たＳｉウエハー１１上の所定位置にバリアメタル２１及びはんだバンプ３１を形成し、全面に絶縁樹脂層４１を形成する。絶縁樹脂層４１を研磨処理し、表面研磨された絶縁樹脂層４１ａ及び表面が一部露出したはんだバンプ３１ａを形成し、銅箔をラミネートし、加熱、加圧して導体層５１を形成する。導体層５１をパターニング処理し、はんだバンプ３１ａ上に実装パッド５１ａを形成し、Ｓｉウエハー１１をダイシング加工し、ウエハーレベルＣＳＰ１００を、さらに、実装パッド５１ａ上に実装はんだバンプ６１を形成してウエハーレベルＣＳＰ１００ａを形成する。
【選択図】図１
【解決手段】拡散、多層配線工程を経たＳｉウエハー１１上の所定位置にバリアメタル２１及びはんだバンプ３１を形成し、全面に絶縁樹脂層４１を形成する。絶縁樹脂層４１を研磨処理し、表面研磨された絶縁樹脂層４１ａ及び表面が一部露出したはんだバンプ３１ａを形成し、銅箔をラミネートし、加熱、加圧して導体層５１を形成する。導体層５１をパターニング処理し、はんだバンプ３１ａ上に実装パッド５１ａを形成し、Ｓｉウエハー１１をダイシング加工し、ウエハーレベルＣＳＰ１００を、さらに、実装パッド５１ａ上に実装はんだバンプ６１を形成してウエハーレベルＣＳＰ１００ａを形成する。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体パッケージ用のＢＧＡ（ボールグリグリッドアレイ）パッケージに関し、特に、ウエハーレベルＣＳＰ（チップサイズパッケージ）の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置の低コスト化及び小型化を図るため、各種の実装技術が提案されており、ＩＣチップに実装パッドを備えたＣＳＰ（チップサイズパッケージ）及びＦＰＢＧＡ（ファインピッチボールグリッドアレイ）が提案されている（例えば、特許文献１参照）。
従来のＣＳＰの製造工程及び半導体装置の一例を図２（ａ）〜（ｄ）に示す。
まず、拡散、多層配線工程を経たＳｉウエハー１１上の所定位置にバリアメタル２１を形成する（図２（ａ）参照）。
次に、バリアメタル２１が形成されたＳｉウエハー１１を切断加工し、バリアメタル２１が形成されたＳｉチップ１１ａを作製する（図２（ｂ）参照）。
次に、Ｓｉチップ１１ａのバリアメタル２１上にはんだボール実装にてはんだバンプ３１を形成し、ＣＳＰ２００を得る（図２（ｃ）参照）。
ここで、バンプ径が大きく、且つバンプピッチの広いものはこの状態をＣＳＰとし、マザーボードやインターポーザ基板に実装し、半導体装置を得る。
また、バンプ径が小さく、且つバンプピッチが狭いものは、マザーボードやインターポーザ基板等の実装基板７１に実装後はんだバンプエリアにアンダーフィル８１材を注入し、モールド樹脂９１にて樹脂成型して半導体装置３００を形成し（図２（ｄ）参照）、はんだバンプ３１やバリアメタル２１を応力破壊から保護する手段がとられている。
【０００３】
上記ＣＳＰ及び半導体装置では、ＩＣチップのバリアメタル破壊を防止するために、マザーボードに実装後にアンダーフィル材など高価な部材でバンプエリアを封止補強しているため、ＣＳＰ製造にかかわる部材コストが高く、組立工程数も大きくなる。また、ＣＳＰとマザーボード間はアンダーフィル材で強固に接着されるため、マザーボードやインターポーザに実装後は、ＣＳＰを取り外しての修理ができないという問題を有している。
【０００４】
【特許文献１】
特開２００１−１５６５０号公報
【０００５】
【発明が解決しようとする課題】
本発明は上記問題点に鑑み考案されたもので、アンダーフィル材などの高価な部材を用いることなく、マザーボードやインターポーザに実装後もＣＳＰを取り外し可能で、安価なＣＳＰが製造可能なウエハーレベルＣＳＰの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に於いて上記課題を達成するために、以下の工程を少なくとも備えることを特徴とするウエハーレベルＣＳＰの製造方法としたものである。
（ａ）拡散、多層配線工程を経たＳｉウエハー１１上の所定位置にバリアメタル２１及びはんだバンプ３１を形成する工程。
（ｂ）Ｓｉウエハー１１上のバリアメタル２１及びはんだバンプ３１を覆い隠すように全面に絶縁樹脂層４１を形成する工程。
（ｃ）絶縁樹脂層４１を研磨処理し、表面研磨された絶縁樹脂層４１ａ及び表面が一部露出したはんだバンプ３１ａを形成する工程。
（ｄ）表面研磨された絶縁樹脂層４１ａ及び表面が一部露出したはんだバンプ３１ａ上に所定厚の導体層５１を形成する工程。
（ｅ）導体層５１をパターニング処理し、はんだバンプ３１ａ上に実装パッド５１ａを形成する工程。
（ｆ）実装パッド５１ａが形成されたＳｉウエハー１１をダイシング加工し、ウエハーレベルＣＳＰ１００を形成する工程。
（ｇ）実装パッド５１ａ上にはんだバンプ６１を形成し、ウエハーレベルＣＳＰ１００ａを形成する工程。
【０００７】
【発明の実施の形態】
以下本発明の実施の形態につき説明する。
図１（ａ）〜（ｇ）は、本発明に係るウエハーレベルＣＳＰの製造方法の一実施例を工程順に示す模式構成部分断面図である。
ウエハーレベルＣＳＰの製造方法は、
まず、拡散、多層配線工程処理を行ったＳｉウエハー１１上の所定位置にバリアメタル２１及びはんだバンプ３１を形成する（図１（ａ）参照）。
バリアメタル２１は、Ｓｉウエハー１１上のアルミパッド電極上に形成され、タングステン、チタン等の高融点金属の薄膜層をパターニング加工したものが一般的である。さらに、Ｐｂ／Ｓｎ系、Ｓｎ／Ａｇ／Ｃｕ系のはんだボール実装にてはんだバンプ３１を形成する。はんだボール径はバリアメタル径と同等か、プラス２０μｍ以内のものを使用する。
【０００８】
次に、Ｓｉウエハー１１上に液状のエポキシ系熱硬化樹脂を塗布、加熱して、バリアメタル２１及びはんだバンプ３１を覆い隠すように半硬化状態の絶縁樹脂層４１を形成する（図１（ｂ）参照）。
ここで、樹脂の線膨張係数は２０〜４０ｐｐｍ／℃の範囲で選択し、より線膨張係数の低い樹脂を使用する。
【０００９】
次に、絶縁樹脂層４１表面をバフ研磨やベルト研磨等の高精度機械研磨機で、はんだバンプ３１表面が一部露出するまで研磨処理し、表面研磨された絶縁樹脂層４１ａ及び表面が一部露出したはんだバンプ３１ａを形成する（図１（ｃ）参照）。
この工程は、絶縁樹脂層４１表面とはんだバンプ３１表面を平滑化処理するために行うもので、次工程の銅箔積層工程がより完全な形で行われるようにするためである。
【００１０】
次に、表面研磨された絶縁樹脂層４１ａ上に１０〜２０μｍ厚の銅箔を積層し、加熱、加圧して、導体層５１を形成する（図１（ｄ）参照）。
ここで、導体層５１は、銅箔を加熱、加圧して形成しているので、はんだバンプ３１ａと導体層５１の境界は、Ｓｎ／Ｃｕの金属間化合物が形成されて、電気的に接続されている。
【００１１】
次に、導体層５１を公知のサブトラクティブ法でパターニング処理し、実装パッド５１ａを形成する（図１（ｅ）参照）。
ここで、形成される実装パッド５１ａの径は、上記（ｃ）の研磨工程で露出したはんだバンプ径に対し、プラス１０〜１００μｍの範囲で大きく形成する。尚、はんだバンプ径と実装パッド径のサイズはバリアメタルの径や配置するピッチによって決定される。
【００１２】
次に、実装パッド５１ａが形成されたＳｉウエハー１１をダイシング加工にて、切断してＳｉチップ１１ａを作製し、実装パッド５１ａが形成されたウエハーレベルＣＳＰ１００を得る（図１（ｆ）参照）。
【００１３】
さらに、ウエハーレベルＣＳＰ１００の実装パッド５１ａ上に、はんだペースト印刷、あるいははんだボール実装で実装はんだバンプ６１を形成して、実装パッド５１ａ上に実装はんだバンプ６１が形成されたウエハーレベルＣＳＰ１００ａを得る（図１（ｇ）参照）。
【００１４】
上記のウエハーレベルＣＳＰ１００及びウエハーレベルＣＳＰ１００ａをマザーボードやインターポーザ基板に実装し、半導体装置を得る。
【００１５】
本発明のウエハーレベルＣＳＰの製造方法では、Ｓｉウエハー１１のバリアメタル２１と実装パッド５１ａの接続をはんだバンプ３１で実装することで、バリアメタル２１と実装パッド５１ａの応力緩和が可能になる。また、ウエハー１１のはんだバンプ３１側に形成される絶縁樹脂層４１の樹脂として、低線膨張係数のものを使用することで、ＣＳＰ内部の応力緩和が可能になり、熱疲労寿命が伸びる。
ウエハーレベルＣＳＰをマザーボードやインターポーザ基板に実装し、半導体装置を作製する際アンダーフィル材などの高価な材料を用いないため、安価なＣＳＰの製造が可能になる。
実装パッド５１ａ形成用の銅箔をラミネートする前に、絶縁樹脂層４１表面を研磨し、表面が研磨された絶縁樹脂層４１ａ及び表面の一部が露出したはんだバンプ３１ａを形成するため、電気的接続に優れた平坦な実装パッド５１ａを得ることができる。
【００１６】
【発明の効果】
本発明のウエハーレベルＣＳＰの製造方法では、上記したように、Ｓｉウエハーのバリアメタルと実装パッドの接続をはんだバンプで実装することで、バリアメタルと実装パッドの応力緩和が可能になる。また、ウエハーのはんだバンプ側に形成される絶縁樹脂層の樹脂として、低線膨張係数のものを使用することで、ＣＳＰ内部の応力緩和が可能になり、熱疲労寿命が伸びる。
また、実装パッド形成用の銅箔をラミネートする前に、絶縁樹脂層表面を研磨し、表面が研磨された絶縁樹脂層及び表面の一部が露出したはんだバンプを形成するため、電気的接続に優れた平坦な実装パッドを得ることができる。
また、実装パッド径をはんだパッド径に対して大きく形成することで、実装パッドを絶縁樹脂層に確実に接着させ、パッド剥離などの不良を発生させることがない。
さらにまた、ウエハーレベルＣＳＰをマザーボードやインターポーザ基板に実装し、半導体装置を作製する際アンダーフィル材などの高価な材料を用いないため、安価なＣＳＰの製造が可能になる。
【図面の簡単な説明】
【図１】（ａ）〜（ｇ）は、本発明に係るウエハーレベルＣＳＰの製造方法の一実施例を工程順に示す模式構成部分断面図である。
【図２】（ａ）〜（ｄ）は、従来のＣＳＰの製造工程及び半導体装置の一例を示す模式構成部分断面図である。
【符号の説明】
１１……Ｓｉウエハー
１１ａ……Ｓｉチップ
２１……バリアメタル
３１……はんだバンプ
３１ａ……表面の一部が露出したはんだバンプ
４１……絶縁樹脂層
４１ａ……表面が研磨された絶縁樹脂層
５１……導体層
５１ａ……実装パッド
６１……実装はんだバンプ
１００、１００ａ……ウエハーレベルＣＳＰ
７１……実装基板
８１……アンダーフィル
９１……モールド樹脂
２００……ＣＳＰ
３００……半導体装置
【発明の属する技術分野】
本発明は、半導体パッケージ用のＢＧＡ（ボールグリグリッドアレイ）パッケージに関し、特に、ウエハーレベルＣＳＰ（チップサイズパッケージ）の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置の低コスト化及び小型化を図るため、各種の実装技術が提案されており、ＩＣチップに実装パッドを備えたＣＳＰ（チップサイズパッケージ）及びＦＰＢＧＡ（ファインピッチボールグリッドアレイ）が提案されている（例えば、特許文献１参照）。
従来のＣＳＰの製造工程及び半導体装置の一例を図２（ａ）〜（ｄ）に示す。
まず、拡散、多層配線工程を経たＳｉウエハー１１上の所定位置にバリアメタル２１を形成する（図２（ａ）参照）。
次に、バリアメタル２１が形成されたＳｉウエハー１１を切断加工し、バリアメタル２１が形成されたＳｉチップ１１ａを作製する（図２（ｂ）参照）。
次に、Ｓｉチップ１１ａのバリアメタル２１上にはんだボール実装にてはんだバンプ３１を形成し、ＣＳＰ２００を得る（図２（ｃ）参照）。
ここで、バンプ径が大きく、且つバンプピッチの広いものはこの状態をＣＳＰとし、マザーボードやインターポーザ基板に実装し、半導体装置を得る。
また、バンプ径が小さく、且つバンプピッチが狭いものは、マザーボードやインターポーザ基板等の実装基板７１に実装後はんだバンプエリアにアンダーフィル８１材を注入し、モールド樹脂９１にて樹脂成型して半導体装置３００を形成し（図２（ｄ）参照）、はんだバンプ３１やバリアメタル２１を応力破壊から保護する手段がとられている。
【０００３】
上記ＣＳＰ及び半導体装置では、ＩＣチップのバリアメタル破壊を防止するために、マザーボードに実装後にアンダーフィル材など高価な部材でバンプエリアを封止補強しているため、ＣＳＰ製造にかかわる部材コストが高く、組立工程数も大きくなる。また、ＣＳＰとマザーボード間はアンダーフィル材で強固に接着されるため、マザーボードやインターポーザに実装後は、ＣＳＰを取り外しての修理ができないという問題を有している。
【０００４】
【特許文献１】
特開２００１−１５６５０号公報
【０００５】
【発明が解決しようとする課題】
本発明は上記問題点に鑑み考案されたもので、アンダーフィル材などの高価な部材を用いることなく、マザーボードやインターポーザに実装後もＣＳＰを取り外し可能で、安価なＣＳＰが製造可能なウエハーレベルＣＳＰの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に於いて上記課題を達成するために、以下の工程を少なくとも備えることを特徴とするウエハーレベルＣＳＰの製造方法としたものである。
（ａ）拡散、多層配線工程を経たＳｉウエハー１１上の所定位置にバリアメタル２１及びはんだバンプ３１を形成する工程。
（ｂ）Ｓｉウエハー１１上のバリアメタル２１及びはんだバンプ３１を覆い隠すように全面に絶縁樹脂層４１を形成する工程。
（ｃ）絶縁樹脂層４１を研磨処理し、表面研磨された絶縁樹脂層４１ａ及び表面が一部露出したはんだバンプ３１ａを形成する工程。
（ｄ）表面研磨された絶縁樹脂層４１ａ及び表面が一部露出したはんだバンプ３１ａ上に所定厚の導体層５１を形成する工程。
（ｅ）導体層５１をパターニング処理し、はんだバンプ３１ａ上に実装パッド５１ａを形成する工程。
（ｆ）実装パッド５１ａが形成されたＳｉウエハー１１をダイシング加工し、ウエハーレベルＣＳＰ１００を形成する工程。
（ｇ）実装パッド５１ａ上にはんだバンプ６１を形成し、ウエハーレベルＣＳＰ１００ａを形成する工程。
【０００７】
【発明の実施の形態】
以下本発明の実施の形態につき説明する。
図１（ａ）〜（ｇ）は、本発明に係るウエハーレベルＣＳＰの製造方法の一実施例を工程順に示す模式構成部分断面図である。
ウエハーレベルＣＳＰの製造方法は、
まず、拡散、多層配線工程処理を行ったＳｉウエハー１１上の所定位置にバリアメタル２１及びはんだバンプ３１を形成する（図１（ａ）参照）。
バリアメタル２１は、Ｓｉウエハー１１上のアルミパッド電極上に形成され、タングステン、チタン等の高融点金属の薄膜層をパターニング加工したものが一般的である。さらに、Ｐｂ／Ｓｎ系、Ｓｎ／Ａｇ／Ｃｕ系のはんだボール実装にてはんだバンプ３１を形成する。はんだボール径はバリアメタル径と同等か、プラス２０μｍ以内のものを使用する。
【０００８】
次に、Ｓｉウエハー１１上に液状のエポキシ系熱硬化樹脂を塗布、加熱して、バリアメタル２１及びはんだバンプ３１を覆い隠すように半硬化状態の絶縁樹脂層４１を形成する（図１（ｂ）参照）。
ここで、樹脂の線膨張係数は２０〜４０ｐｐｍ／℃の範囲で選択し、より線膨張係数の低い樹脂を使用する。
【０００９】
次に、絶縁樹脂層４１表面をバフ研磨やベルト研磨等の高精度機械研磨機で、はんだバンプ３１表面が一部露出するまで研磨処理し、表面研磨された絶縁樹脂層４１ａ及び表面が一部露出したはんだバンプ３１ａを形成する（図１（ｃ）参照）。
この工程は、絶縁樹脂層４１表面とはんだバンプ３１表面を平滑化処理するために行うもので、次工程の銅箔積層工程がより完全な形で行われるようにするためである。
【００１０】
次に、表面研磨された絶縁樹脂層４１ａ上に１０〜２０μｍ厚の銅箔を積層し、加熱、加圧して、導体層５１を形成する（図１（ｄ）参照）。
ここで、導体層５１は、銅箔を加熱、加圧して形成しているので、はんだバンプ３１ａと導体層５１の境界は、Ｓｎ／Ｃｕの金属間化合物が形成されて、電気的に接続されている。
【００１１】
次に、導体層５１を公知のサブトラクティブ法でパターニング処理し、実装パッド５１ａを形成する（図１（ｅ）参照）。
ここで、形成される実装パッド５１ａの径は、上記（ｃ）の研磨工程で露出したはんだバンプ径に対し、プラス１０〜１００μｍの範囲で大きく形成する。尚、はんだバンプ径と実装パッド径のサイズはバリアメタルの径や配置するピッチによって決定される。
【００１２】
次に、実装パッド５１ａが形成されたＳｉウエハー１１をダイシング加工にて、切断してＳｉチップ１１ａを作製し、実装パッド５１ａが形成されたウエハーレベルＣＳＰ１００を得る（図１（ｆ）参照）。
【００１３】
さらに、ウエハーレベルＣＳＰ１００の実装パッド５１ａ上に、はんだペースト印刷、あるいははんだボール実装で実装はんだバンプ６１を形成して、実装パッド５１ａ上に実装はんだバンプ６１が形成されたウエハーレベルＣＳＰ１００ａを得る（図１（ｇ）参照）。
【００１４】
上記のウエハーレベルＣＳＰ１００及びウエハーレベルＣＳＰ１００ａをマザーボードやインターポーザ基板に実装し、半導体装置を得る。
【００１５】
本発明のウエハーレベルＣＳＰの製造方法では、Ｓｉウエハー１１のバリアメタル２１と実装パッド５１ａの接続をはんだバンプ３１で実装することで、バリアメタル２１と実装パッド５１ａの応力緩和が可能になる。また、ウエハー１１のはんだバンプ３１側に形成される絶縁樹脂層４１の樹脂として、低線膨張係数のものを使用することで、ＣＳＰ内部の応力緩和が可能になり、熱疲労寿命が伸びる。
ウエハーレベルＣＳＰをマザーボードやインターポーザ基板に実装し、半導体装置を作製する際アンダーフィル材などの高価な材料を用いないため、安価なＣＳＰの製造が可能になる。
実装パッド５１ａ形成用の銅箔をラミネートする前に、絶縁樹脂層４１表面を研磨し、表面が研磨された絶縁樹脂層４１ａ及び表面の一部が露出したはんだバンプ３１ａを形成するため、電気的接続に優れた平坦な実装パッド５１ａを得ることができる。
【００１６】
【発明の効果】
本発明のウエハーレベルＣＳＰの製造方法では、上記したように、Ｓｉウエハーのバリアメタルと実装パッドの接続をはんだバンプで実装することで、バリアメタルと実装パッドの応力緩和が可能になる。また、ウエハーのはんだバンプ側に形成される絶縁樹脂層の樹脂として、低線膨張係数のものを使用することで、ＣＳＰ内部の応力緩和が可能になり、熱疲労寿命が伸びる。
また、実装パッド形成用の銅箔をラミネートする前に、絶縁樹脂層表面を研磨し、表面が研磨された絶縁樹脂層及び表面の一部が露出したはんだバンプを形成するため、電気的接続に優れた平坦な実装パッドを得ることができる。
また、実装パッド径をはんだパッド径に対して大きく形成することで、実装パッドを絶縁樹脂層に確実に接着させ、パッド剥離などの不良を発生させることがない。
さらにまた、ウエハーレベルＣＳＰをマザーボードやインターポーザ基板に実装し、半導体装置を作製する際アンダーフィル材などの高価な材料を用いないため、安価なＣＳＰの製造が可能になる。
【図面の簡単な説明】
【図１】（ａ）〜（ｇ）は、本発明に係るウエハーレベルＣＳＰの製造方法の一実施例を工程順に示す模式構成部分断面図である。
【図２】（ａ）〜（ｄ）は、従来のＣＳＰの製造工程及び半導体装置の一例を示す模式構成部分断面図である。
【符号の説明】
１１……Ｓｉウエハー
１１ａ……Ｓｉチップ
２１……バリアメタル
３１……はんだバンプ
３１ａ……表面の一部が露出したはんだバンプ
４１……絶縁樹脂層
４１ａ……表面が研磨された絶縁樹脂層
５１……導体層
５１ａ……実装パッド
６１……実装はんだバンプ
１００、１００ａ……ウエハーレベルＣＳＰ
７１……実装基板
８１……アンダーフィル
９１……モールド樹脂
２００……ＣＳＰ
３００……半導体装置
Claims (1)
- 以下の工程を少なくとも備えることを特徴とするウエハーレベルＣＳＰの製造方法。
（ａ）拡散、多層配線工程を経たＳｉウエハー（１１）上の所定位置にバリアメタル（２１）及びはんだバンプ（３１）を形成する工程。
（ｂ）Ｓｉウエハー（１１）上のバリアメタル（２１）及びはんだバンプ（３１）を覆い隠すように全面に絶縁樹脂層（４１）を形成する工程。
（ｃ）絶縁樹脂層（４１）を研磨処理し、表面研磨された絶縁樹脂層（４１ａ）及び表面が一部露出したはんだバンプ（３１ａ）を形成する工程。
（ｄ）表面研磨された絶縁樹脂層（４１ａ）及び表面が一部露出したはんだバンプ（３１ａ）上に所定厚の導体層（５１）を形成する工程。
（ｅ）導体層（５１）をパターニング処理し、はんだバンプ（３１ａ）上に実装パッド（５１ａ）を形成する工程。
（ｆ）実装パッド（５１ａ）が形成されたＳｉウエハー（１１）をダイシング加工し、ウエハーレベルＣＳＰ（１００）を形成する工程。
（ｇ）実装パッド（５１ａ）上にはんだバンプ（６１）を形成し、ウエハーレベルＣＳＰ（１００ａ）を形成する工程。
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|---|---|---|---|---|
| KR100936070B1 (ko) | 2008-02-26 | 2010-01-12 | 재단법인 서울테크노파크 | 웨이퍼 스택 제작 방법 |
| US9245814B2 (en) | 2013-04-05 | 2016-01-26 | Hoya Corporation | Substrate assembly, method of manufacturing substrate assembly and method of manufacturing chip package |
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2003
- 2003-04-15 JP JP2003109788A patent/JP2004319656A/ja active Pending
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