KR100936070B1 - 웨이퍼 스택 제작 방법 - Google Patents

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Abstract

본 발명은 웨이퍼 스택 제작 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼를 적층한 상태에서 웨이퍼 백그라인딩 공정을 수행함으로써 웨이퍼 스택의 제작 공정을 간소화 하고 제조 비용을 감소시킬 수 있도록 하는 웨이퍼 스택 제작 방법에 관한 것이다.
이를 위하여 본 발명은 베이스 웨이퍼 상에 복수의 서브 웨이퍼를 적층하여 웨이퍼 스택을 제작하는 방법에 있어서, (a) 전면 상에 활성층이 형성된 베이스 웨이퍼 및 서브 웨이퍼를 준비하고, 상기 베이스 웨이퍼에 형성된 활성층 상에 범프를 형성하는 단계; (b) 상기 서브 웨이퍼의 전면이 상기 베이스 웨이퍼의 전면을 지향하도록 상기 서브 웨이퍼를 적층하는 단계; (c) 상기 서브 웨이퍼의 후면을 그라인딩하여 상기 서브 웨이퍼의 두께를 줄이는 단계; (d) 상기 서브 웨이퍼의 후면 상에 범프를 형성하는 단계; 및 (e) 상기 단계(b) 내지 단계(d)를 1회 이상 반복하는 단계;를 포함하는 것을 특징으로 한다.
웨이퍼, 스택, 백그라인딩, 범프, 비어홀, UBM, 유전체층

Description

웨이퍼 스택 제작 방법{Manufacturing method for wafer stack}
본 발명은 웨이퍼 스택 제작 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼를 적층한 상태에서 웨이퍼 백그라인딩 공정을 수행함으로써 웨이퍼 스택의 제작 공정을 간소화 하고 제조 비용을 감소시킬 수 있도록 하는 웨이퍼 스택 제작 방법에 관한 것이다.
최근 전자제품의 고성능화, 소형화에 대한 요구의 증가에 따라 반도체 패키지 및 그 제조 방법에 대한 많은 연구가 진행되고 있으며, 특히 웨이퍼 레벨에서 복수의 웨이퍼를 수직으로 적층하는 웨이퍼 레벨 패키지 기술 또는 웨이퍼 스택 제작 기술에 대한 활발한 연구가 진행되고 있다.
이와 같은 웨이퍼 스택 제작 공정에서는 두께가 약 50μm ~ 60μm 정도인 웨이퍼를 적층하게 되는데 웨이퍼의 두께는 백그라인딩(back grinding) 공정을 통해 조절된다.
도 1 내지 도 3은 종래의 웨이퍼 스택 제작 공정을 나타내고 있다.
도 1은 스택될 웨이퍼의 사시도이다. 도 1에 도시된 웨이퍼(10)는 백그라인딩 공정이 수행되기 이전의 웨이퍼(10)로서, 전면(11)에는 집적회로(미도시)가 형성되어 있다. 백그라인딩 공정은 집적회로가 형성되지 않은 웨이퍼의 후면(12)을 그라인딩 하는 것으로서, 백그라인딩의 결과 웨이퍼(10)의 두께가 얇아지게 된다. 다만 웨이퍼(10)의 두께가 얇아지면 웨이퍼(10)가 말리거나 웨이퍼(10)에 크랙이 발생하는 경우가 많으므로 백그라인딩 공정은 웨이퍼(10)에 지지부재(14)를 부착한 상태에서 수행된다.
도 2는 접착 테이프(13)가 부착된 웨이퍼(10)의 사시도이다. 접착 테이프(13)는 웨이퍼(10)에 지지부재(14)를 접착하기 위한 접착수단으로서, 집적회로가 형성되어 있는 웨이퍼의 상면(11)에 부착된다.
도 3은 지지부재(14)가 부착된 웨이퍼(10)의 사시도이다. 지지부재(14)는 백그라인딩이 수행되는 동안 웨이퍼(10)를 지지하기 위한 것을 말하며, 지지부재(14)로는 더비 실리콘 웨이퍼(dummy silicon wafer) 또는 글래스 웨이퍼(glass wafer) 등이 사용된다.
웨이퍼(10)의 백그라인딩이 완료되면 지지부재(14)는 웨이퍼(10)로부터 제거되는데 접착 테이프(13)를 웨이퍼(10)로부터 제거함으로써 지지부재(14)를 제거하게 된다. 접착 테이프(13)는 UV 또는 열을 가하여 제거하게 된다. 이후 접착 테이프(13) 및 지지부재(14)가 제거된 웨이퍼(10)를 적층하여 웨이퍼 스택을 형성하게 된다.
그런데 이와 같은 종래의 웨이퍼 스택 형성 과정에서는 웨이퍼(10)를 개별적 으로 백그라인딩 하였고, 그와 같은 과정에서 접착 테이프(13) 및 지지부재(14)를 부착 및 제거하는 과정이 필요하였는바 웨이퍼 스택의 제작 과정이 복잡하였고 제작 비용이 상승하는 문제점이 있었으며, 이러한 문제점은 적층되는 웨이퍼(10)의 개수가 증가될수록 더욱 심각하였다.
나아가 웨이퍼(10)로부터 접착 테이프(13)를 제거하는 과정에서 사용되는 UV 또는 열에 의해 웨이퍼(10)에 형성된 집적회로가 손상되는 문제점이 있었다.
발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 웨이퍼를 적층한 상태에서 웨이퍼 백그라인딩 공정을 수행함으로써 하부에 배치된 웨이퍼가 지지부재의 역할을 수행하도록 하여 웨이퍼 스택의 제작 공정을 간소화 하고 제작 비용을 감소시킬 수 있도록 하고, 종래 지지부재의 제거과정에서 발생하였던 집적회로의 손상을 방지할 수 있도록 하기 위한 것이다.
본 발명에 따른 웨이퍼 스택 제작 방법은 베이스 웨이퍼 상에 복수의 서브 웨이퍼를 적층하여 웨이퍼 스택을 제작하는 방법에 있어서, (a) 전면 상에 활성층이 형성된 베이스 웨이퍼 및 서브 웨이퍼를 준비하고, 상기 베이스 웨이퍼에 형성된 활성층 상에 범프를 형성하는 단계; (b) 상기 서브 웨이퍼의 전면이 상기 베이스 웨이퍼의 전면을 지향하도록 상기 서브 웨이퍼를 적층하는 단계; (c) 상기 서브 웨이퍼의 후면을 그라인딩하여 상기 서브 웨이퍼의 두께를 줄이는 단계; (d) 상기 서브 웨이퍼의 후면 상에 범프를 형성하는 단계; 및 (e) 상기 단계(b) 내지 단계(d)를 1회 이상 반복하는 단계;를 포함하는 것을 특징으로 한다.
상기 단계(a)는 상기 서브 웨이퍼에 형성된 활성층 상에 범프를 형성하는 단계를 더 포함할 수도 있다.
상기 단계(c)는 상기 서브 웨이퍼의 두께가 1μm ~ 20μm가 되도록 그라인딩하는 것이 바람직하다.
본 발명에 따른 웨이퍼 스택 제작 방법은 상기 단계(e) 이후 상기 베이스 웨이퍼의 후면을 그라인딩하는 (f)단계 및 상기 베이스 웨이퍼에 관통전극을 형성하는 (g)단계를 더 포함할 수도 있다.
상기 단계(f)는 상기 베이스 웨이퍼의 두께가 30μm ~ 100μm가 되도록 그라인딩하는 것이 바람직하다.
본 발명에 따른 웨이퍼 스택 제작 방법에 따르면 웨이퍼를 적층한 상태에서 웨이퍼 백그라인딩 공정을 수행함으로써 하부에 배치된 웨이퍼가 지지부재의 역할을 수행하도록 하여 웨이퍼 스택의 제작 공정을 간소화 하고 제작 비용을 감소시킬 수 있으며, 종래 지지부재의 제거과정에서 발생하였던 집적회로의 손상을 방지할 수 있게 된다.
이하에서는 도면을 참조하여 본 발명에 대하여 더욱 상세히 설명하도록 한 다.
도 4는 본 발명에 따른 웨이퍼 스택의 제작 과정에 사용될 웨이퍼를 개략적으로 도시한 단면도이다.
도 4의 웨이퍼(20)는 백그라인딩이 수행되기 이전의 웨이퍼(20)로서 약 700μm의 두께를 가지며, 웨이퍼(20)의 전면(21) 상에는 활성층(23)이 형성되어 있는 상태이다. 이때 활성층(23)이란 트랜지스터 또는 커패시터와 같은 반도체 소자들이 형성된 부분을 의미한다. 도면 부호 22는 웨이퍼(20)의 전면(21)에 반대되는 면인 후면(22)을 의미한다.
도 5 내지 도 11은 도 4의 웨이퍼(20)의 활성층(23) 상에 범프(bump)를 형성하는 과정을 도시한 단면도이다.
도 5는 활성층에 비어홀(24)이 형성된 경우의 단면도이다. 비어홀(24)은 포토 레지스트(25)를 마스크로 사용한 식각 공정을 통해 형성된다. 즉, 활성층(23)의 상면에 비어홀(24)이 형성될 영역이 노출되도록 포토 레지스트(25)를 패터닝하고, 패터닝된 포토 레지스트(25)를 마스크로 사용하여 식각 공정을 진행함으로써 비어홀(24)을 형성한다. 비어홀(24) 형성이 완료되면 포토 레지스트(25)는 제거된다. 이후 도 6에 도시된 바와 같이 활성층(23)의 상면에 실리콘 산화물(silicon oxide) 등으로 이루어진 유전체층(26)을 형성한다.
이후 유전체층(26)의 상면에 도 7에 도시된 바와 같이 UBM층(under bump metallurgy layer)(27)을 형성한 후, 도 8에 도시된 바와 같이 UBM층(27)의 일부가 노출되도록 포토 레지스트(28)를 패터닝한다. 이후 노출된 UBM층(27) 상에 도 9에 도시된 바와 같이 범프(29)를 형성한다. 범프(29)의 형성이 완료되면 도 10에 도시된 바와 같이 포토 레지스트를 제거하고, 계속해서 도 11에 도시된 바와 같이 범프(29)가 형성되지 않은 영역의 UBM층(27)을 제거한다.
범프(29)의 재질로서는 납(Pb), 주석(Sn), 은(Ag) 및 구리(Cu)로부터 선택된 단일 금속 또는 2이상으로 구성된 합금이 사용될 수 있으며, 상기 합금은 예를 들어 PbSn, SnAg, SnAgCu 등의 조성을 가질 수 있다.
또한 도 5 내지 도11에는 단면의 형상이 사각형인 범프(29)가 도시되어 있으나, 범프(29)의 형상은 범프의 재질 등에 따라 타원형 등 다양한 형상으로 형성될 수 있음은 물론이다.
도 12는 상기에서 설명한 도 5 내지 도 11의 과정에 따라 범프가 형성된 웨이퍼 2장이 적층된 상태를 도시한 단면도이다. 도 12에서는 범프(29)의 단면이 원형인 경우를 예시하였다. 이하에서는 최하층 웨이퍼를 베이스 웨이퍼(40)로, 상기 베이스 웨이퍼(40)의 상부에 배치되는 웨이퍼를 제1 서브 웨이퍼(50)로 칭하도록 한다.
도 12에 도시된 바와 같이 2장의 웨이퍼를 적층하는 경우에는 백그라인딩이 수행되기 전의 웨이퍼를 2장 적층하되, 제1 서브 웨이퍼(50)의 전면이 베이스 웨이퍼(40)의 전면을 지향하도록, 즉 제1 서브 웨이퍼(50)의 활성층(23)과 베이스 웨이퍼의 활성층(23)이 서로 마주보도록 적층을 하게 된다.
이때 베이스 웨이퍼(40)와 제1 서브 웨이퍼(50)의 활성층(23) 상에 형성된 범프(29)가 서로 접촉되도록 적층을 함이 바람직하다. 이와 같이 범프(29)가 서로 접촉이 되도록 하여 도 12에 도시된 바와 같이 범프(29)를 복층으로 형성할 경우에는 전력 전달 특성이 향상되는 이점이 있으며, 웨이퍼를 적층하는 과정에서 웨이퍼의 정렬(alignment)이 더욱 용이해진다.
다만, 범프(29)는 도 13에 도시된 바와 같이 단층으로 형성될 수도 있다. 범프(29)를 단층으로 형성하는 경우에는 어느 하나의 웨이퍼에만 범프를 형성하고 다른 웨이퍼에는 패드만을 형성함으로써 웨이퍼의 적층 과정에서 범프(29)가 패드에 부착되도록 한다. 이 경우 활성층(23) 상에 패드를 형성하는 방법은 해당 기술분야에서 통상의 지식을 가진 자에게 자명한바 상세한 설명은 생략하도록 한다.
도 12 또는 도 13에서와 같이 웨이퍼를 적층한 이후에는 제1 서브 웨이퍼(50)의 후면을 그라인딩함으로써 서브 웨이퍼(50)의 두께를 줄이게 된다. 이때 웨이퍼의 후면이란 활성층(23)이 형성되는 웨이퍼의 전면에 반대되는 면을 의미한다.
웨이퍼의 그라인딩은 황삭(course grinding), 정삭(fine grinding) 그리고 폴리싱(polishing)의 순서로 진행됨이 일반적이며, 폴리싱은 화학적 물리적 폴리싱(chemical mechanical), 습식 에칭(wet etching), 건식 에칭(dry etching) 또는 건식 폴리싱(dry polishing) 등의 방법으로 수행될 수 있다.
도 14는 제1 서브 웨이퍼(50)가 그라인딩된 상태를 나태나고 있는 단면도이다. 이때 그라인딩 과정에서의 활성층(23) 손상을 방지하기 위해 그라인딩 이후 잔존하는 제1 서브 웨이퍼(50)의 두께가 약 1μm ~ 20μm가 되도록 그라인딩이 수행되는 것이 바람직하다.
이와 같이 본 발명에 따른 웨이퍼 스택 제작 방법에서는 웨이퍼를 적층한 상태에서 백그라인딩을 수행하게 되므로 웨이퍼 스택 제작 공정이 간소화된다.
제1 서브 웨이퍼(50)의 그라인딩이 완료되면 제1 서브 웨이퍼(50)의 후면 상에 범프(29)를 형성한다. 범프(29)는 상기에서 설명한 도 5 내지 도 11의 과정으로 이루어진다.
상기에서 설명한 도 5 내지 도 11의 범프 형성 과정 및 도 12 또는 도 13의 웨이퍼 적층과정을 반복함으로써 임의의 개수의 웨이퍼가 적층된 웨이퍼 스택을 제작할 수 있게 된다.
도 15는 3장의 웨이퍼가 적층된 상태를 도시한 단면도로서, 베이스 웨이퍼(40) 위에 2장의 서브 웨이퍼(50,60)가 적층된 상태를 나타내고 있다. 도 15에서 제1 서브 웨이퍼(50)는 후면이 그라인딩된 후 범프(29)가 형성된 상태이며, 제1 서브 웨이퍼(50) 위에 적층된 제2 서브 웨이퍼(60)는 그라인딩이 수행되기 이전의 상태이다. 제2 서브 웨이퍼(60)는 제1 서브 웨이퍼(50)를 베이스 웨이퍼(40) 웨에 적층하는 방법과 마찬가지로 활성층(23)이 형성된 전면이 베이스 웨이퍼(40)의 전면을 지향하도록 적층된다. 도 15에서는 범프(29)를 단층으로 형성한 경우를 예시하였으나, 범프(29)는 상기에서 설명한 도 12의 경우와 같이 복층으로 형성될 수도 있음은 물론이다.
만일 3장의 웨이퍼로 이루어진 웨이퍼 스택을 제작하는 경우라면 제2 서브 웨이퍼(60)는 최상층 웨이퍼가 된다. 이와 같은 최상층 웨이퍼는 그라인딩 이후의 두께가 약 30μm ~ 100μm 되도록 함으로써 웨이퍼 스택을 보호할 수 있도록 함이 바람직하다.
웨이퍼의 적층이 완료되면 최하층 웨이퍼인 베이스 웨이퍼(40)의 후면을 그라인딩하여 웨이퍼 스택의 두께를 감소시키게 된다. 이때 그라인딩 이후의 베이스 웨이퍼(40)의 두께가 30μm ~ 200μm이 되도록 하여 웨이퍼 스택을 보호할 수 있도록 함이 바람직하다. 도 16은 베이스 웨이퍼(40)의 후면이 그라인딩 상태를 나타낸 단면도이다.
베이스 웨이퍼(40)의 그라인딩이 완료되면 도 17에 도시된 바와 같이 베이스 웨이퍼(40)에 관통전극(30)을 형성한다. 관통전극(30)은 외부로부터 인가되는 전력 기타 전기신호를 베이스 웨이퍼(40)의 상부에 형성된 범프(29)에 인가하기 위한 것이다.
도 17에서는 관통전극(30)의 단면 형상이 사각형인 경우를 도시하였으나, 관통전극(30)의 단면은 사다리꼴 형상 등 다양한 형상으로 형성될 수도 있다. 특히 웨이퍼 스택에 전력을 공급하기 위한 관통전극(30)의 경우에는 도 18에 도시된 바와 같이 2 이상의 범프(29)와 전기적 접촉이 가능하도록 형성할 수 있다. 관통전극(30)의 베이스 웨이퍼(40) 후면측 말단에는 범프(30)가 형성되는 것이 일반적이다.
이상에서는 2장 또는 3장의 웨이퍼가 적층된 경우를 기준으로 설명을 하였으나 본 발명은 이에 한정되는 것은 아니면 적층되는 웨이퍼의 개수는 필요에 따라 달라질 수 있음은 물론이다.
도 1은 종래의 웨이퍼 스택 제작 공정에서 스택될 웨이퍼의 사시도.
도 2는 종래의 웨이퍼 스택 제작 공정에서 접착 테이프가 부착된 웨이퍼의 사시도.
도 3은 종래의 웨이퍼 스택 제작 공정에서 도 3은 지지부재가 부착된 웨이퍼의 사시도.
도 4는 본 발명에 따른 웨이퍼 스택의 제작 과정에 사용될 웨이퍼의 단면도.
도 5는 활성층에 비어홀이 형성된 경우의 단면도.
도 6은 유전체층이 형성된 웨이퍼의 단면도.
도 7은 UBM층이 형성된 웨이퍼의 단면도.
도 8은 포토 레지스트가 패터닝된 웨이퍼의 단면도.
도 9는 UBM층 상에 범프가 형성된 웨이퍼의 단면도.
도 10은 포토 레지스트가 제거된 웨이퍼의 단면도.
도 11은 UBM층의 일부가 제거된 웨이퍼의 단면도.
도 12는 2장의 웨이퍼가 적층된 경우의 단면도.
도 13은 2장의 웨이퍼가 적층된 경우의 단면도.
도 14는 서브 웨이퍼가 그라인딩된 경우의 단면도.
도 15는 3장의 웨이퍼가 적층된 경우의 단면도.
도 16은 베이스 웨이퍼의 후면이 그라인딩 경우의 단면도.
도 17은 관통전극이 형성된 경우의 단면도.
도 18은 관통전극과 범프의 접촉 상태를 나타낸 단면도.
<도면의 주요 부호에 대한 설명>
20 : 웨이퍼 21 : 전면
22 : 후면 23 : 활성층
24 : 비어홀 25 : 포토 레지스트
26 : 유전체층 27 : UBM층
28 : 포토 레지스트 29 : 범프
30 : 관통전극 40 : 베이스 웨이퍼
50 : 제1 서브 웨이퍼 60 : 제2 서브 웨이퍼

Claims (5)

  1. 베이스 웨이퍼 상에 복수의 서브 웨이퍼를 적층하여 웨이퍼 스택을 제작하는 방법에 있어서,
    (a) 전면 상에 활성층이 형성된 베이스 웨이퍼 및 서브 웨이퍼를 준비하고, 상기 베이스 웨이퍼에 형성된 활성층 상에 범프를 형성하는 단계;
    (b) 상기 서브 웨이퍼의 활성층이 상기 베이스 웨이퍼의 활성층을 마주 보도록 상기 서브 웨이퍼를 적층하는 단계;
    (c) 상기 서브 웨이퍼의 후면을 그라인딩하여 상기 서브 웨이퍼의 두께를 줄이는 단계;
    (d) 상기 서브 웨이퍼의 후면 상에 범프를 형성하는 단계; 및
    (e) 상기 단계(b) 내지 단계(d)를 반복하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 스택 제작 방법.
  2. 제1항에 있어서,
    상기 단계(a)는 상기 서브 웨이퍼에 형성된 활성층 상에 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 스택 제작 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 단계(c)는 상기 서브 웨이퍼의 두께가 1μm ~ 20μm가 되도록 그라인딩하는 것을 특징으로 하는 웨이퍼 스택 제작 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 단계(e) 이후 상기 베이스 웨이퍼의 후면을 그라인딩하는 (f)단계 및 상기 베이스 웨이퍼에 관통전극을 형성하는 (g)단계를 더 포함하는 것을 특징으로 하는 웨이퍼 스택 제작 방법.
  5. 제4항에 있어서,
    상기 단계(f)는 상기 베이스 웨이퍼의 두께가 30μm ~ 100μm가 되도록 그라인딩하는 것을 특징으로 하는 웨이퍼 스택 제작 방법.
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