JP5559773B2 - 積層半導体装置の製造方法 - Google Patents

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Description

本発明は、Si基板を貫通する貫通電極（Through Silicon Vias：TSV）を備えた半導体ウェーハまたは半導体チップ同士を積層することで得られる高性能で低消費電力な積層半導体装置を得るため、電気導通のある貫通電極の他に電気導通のない電極を形成した半導体装置同士を積層して得られる積層半導体装置及び積層半導体装置の製造方法に関する。
近年、電子機器の小型・軽量化、高性能化、低消費電力化の要求は増加の一途を辿っている。この要求を満たすためには、半導体装置の形状をより小さく薄いものにする必要があるが、形状を小さく薄くするにも物理的な限界が近づいている。
また、半導体プロセスの微細化限界が近づくにつれて微細化速度が鈍化すると共に、最先端製品の製造コストが大きく増加してきている。このため、より高性能で低消費電力な半導体装置を得ることが容易ではなくなりつつある。
そこで、半導体プロセスの微細化に頼らずに、半導体装置の小型・軽量化、高性能化、低消費電力化を全て実現する方法として、半導体装置に貫通電極を形成し、半導体装置同士を三次元的に積層する三次元積層技術の研究・開発が行なわれている。従来の二次元的な実装技術や、ワイア・ボンディングによる半導体装置の多段積層技術と比較して、貫通電極が形成された半導体装置同士を三次元的に積層する技術は、配線長を極端に短縮可能であると共に理想的な配線配置等が可能であることから、配線抵抗や配線容量を飛躍的に低減できるだけでなく、従来技術では実現不可能であった新しい回路技術の開発も可能になる。
一般的に、貫通電極を用いて三次元的に半導体装置を積層するには、貫通電極同士を信頼性高く接続する技術が重要であり、さらに積層数が増えると発熱量が増加するので、熱伝導率の向上も重要な鍵を握る。
このような課題を実現するために、特許文献１に記載があるように、貫通電極が形成されていない領域に金属パッドや金属バンプを形成する半導体装置の接続方法がある。しかし、貫通電極のある領域と貫通電極の無い領域とでは材料が異なるので、貫通電極の無い領域では金属パッドや金属バンプの接着性が弱まることが多く剥がれ易くなる。また、貫通電極端上の金属パッドや金属バンプの高さと、貫通電極がない領域の金属パッドや金属バンプの高さが異なることが多く、半導体装置面内に不均一な応力がかかり易くなる。
また、特許文献２に記載があるように、多層基板（プリント配線版）上にバンプを介して第１の半導体チップ（装置）が接続され、第１の半導体チップがインターポーザを介して積層半導体装置と接続した例もある。
たとえ貫通電極のない領域に金属パッドや金属バンプを形成することで、全体的な高さ不均一を低減できたとしても、貫通電極がある領域とない領域では熱伝導率が大きく異なることが問題となる。貫通電極がある領域は、貫通電極がSi基板内に存在しているので、半導体装置の表面側と裏面側における熱伝導率が高い。一方、貫通電極がない領域は、電極がSi基板と直接接触していないだけでなく、貫通電極がSi基板内に存在しないので熱伝導率が明らかに低くなる。これは、積層半導体装置から発生する熱の放熱（冷却）効果を低下させるだけでなく、半導体装置面内でも場所によって温度差が生じることになるので、各領域の温度差による半導体装置の特性変動を引き起す原因にもなっている。
特開2003-133519号公報 特開2008-263005号公報
一般的に半導体装置に貫通電極を配置する場合、目的や設計内容にも依存するが 貫通電極を半導体装置内に均等に配置できない場合が多い。また、貫通電極のない領域は貫通電極とは違う材料で構成されているので、半導体装置の接続に直接的に寄与することは少ない。
特に、接続信頼性向上等の目的で貫通電極端に金属パッドまたは金属バンプが形成されている場合は、金属パッドまたは金属バンプの高さ分だけ、貫通電極が形成された領域とされていない領域とで高さのずれが生ずる。このため、貫通電極が無い領域はまったく接触しないので半導体装置の接続に寄与しないことになる。さらに、一般的に半導体装置を積層する際は積層方向に圧力をかけるので、貫通電極が形成された領域と形成されていない領域とで半導体装置面内に不均一な応力が加わると、半導体装置の破損、または、デバイス特性不良を引き起こしてしまう可能性が高くなる。
本発明の目的は、半導体装置内の任意の位置に電気導通のある貫通電極を不均一に配置した場合でも、信頼性の高い半導体装置の接続、および、高い熱伝導率を与える積層半導体装置及び積層半導体装置の製造方法を提供することにある。
本願出願人は、上記課題を解決するために鋭意検討した結果、電気導通のある貫通電極とは別に電気導通のない電極をいわゆるダミーの電極として用いて、これらの電極を半導体装置面内に均等に配置すれば、半導体装置面内に不均一な応力がかからず信頼性の高い半導体装置の接続が得られ、高い熱伝導率を有する積層半導体装置が得られることを見出し、本発明を完成するに至った。
第１の発明の特徴は、（１）電気導通のある貫通電極と電気導通のない電極を備えた半導体装置を複数積層した積層半導体装置にある。
（１）において、（２）前記両電極の電極端に金属パッドまたは金属バンプを形成しても良い。金属パッドまたは金属バンプはデバイス面側からは取り出し電極と配線層を介して電気導通のある貫通電極と電気的に導通される。電気導通のある貫通電極は配線層を介してデバイス領域の回路動作に影響を及ぼす。これに対し、電気導通のない電極は、配線層まで達していないので、デバイスの回路動作に影響を及ぼすことはない。
（２）において、（３）前記金属パッドまたは金属バンプをデバイス面側か半導体装置裏面側のいずれか一方に形成する場合や（４）前記金属パッドまたは金属バンプをデバイス面側と半導体装置裏面側の両方に形成する場合が考えられる。
（１）において、（５）前記電気導通のある貫通電極と前記電気導通のない電極を前記半導体装置内に均一に配置することが好ましい。（５）において、（６）前記電気導通のある貫通電極と前記電気導通のない電極を前記半導体装置内の少なくともデバイス領域に格子状に均一に配置することが好ましい。
（２）において、（７）前記電気導通のある貫通電極と前記電気導通のない電極を前記半導体装置内に均一に配置することが好ましい。（７）において、（８）前記電気導通のある貫通電極と前記電気導通のない電極を前記半導体装置内の少なくともデバイス領域に格子状に均一に配置することが好ましい。
（３）において、（９）前記電気導通のある貫通電極と前記電気導通のない電極を前記半導体装置内に均一に配置することが好ましい。（９）において、（１０）前記電気導通のある貫通電極と前記電気導通のない電極を前記半導体装置内の少なくともデバイス領域に格子状に均一に配置することが好ましい。
（４）において、（１１）前記電気導通のある貫通電極と前記電気導通のない電極を前記半導体装置内に均一に配置することが好ましい。（１１）において、（１２）前記電気導通のある貫通電極と前記電気導通のない電極を前記半導体装置内の少なくともデバイス領域に格子状に均一に配置することが好ましい。
第２の発明の特徴は、（１３）
(a)半導体基板のデバイス面側とは反対側の基板裏面を研磨する工程、
(b)前記基板裏面から電気導通のない電極穴を加工する工程、
(c)前記基板裏面から電気導通のある貫通電極穴を加工する工程
(d)前記両電極穴中に側壁絶縁膜を堆積、加工し、さらに電極材を埋め込んで電極を形成する工程、
(e)前記両電極端の平坦化を行い半導体装置を形成する工程、
(f)前記(a)〜(e)の工程で得られた半導体装置を複数積層する工程を有する積層半導体装置の製造方法にある。
（１３）において、（１４）
(g)前記半導体基板上のデバイス面側に金属パッドまたは金属バンプを形成する工程と、
(h)前記半導体基板上の前記貫通電極側に金属パッドまたは金属バンプを形成する工程から選ばれる少なくとも一つの工程をさらに有しても良い。
（１３）において、（１５）
前記側壁絶縁膜の加工は、電極内に堆積させた絶縁膜の穴底絶縁膜を除去すると同時にデバイス側の電極面まで加工することが好ましい。
第３の発明の特徴は、（１６）
(a)半導体基板のデバイス面側とは反対側の基板裏面を研磨する工程、
(i)前記基板裏面にマスク材を堆積させる工程、
(j)電気導通のない電極穴を加工するためのマスクを作成し、加工する工程、
(k)電気導通のある貫通電極穴を加工するためのマスクを作成し、加工する工程、
(d)前記両電極穴中に側壁絶縁膜を堆積、加工し、さらに電極材を埋め込んで電極を形成する工程、
(e)前記両電極端の平坦化を行い半導体装置を形成する工程、
(f)前記(a)〜(e)の工程で得られた半導体装置を複数積層する工程を有する積層半導体装置の製造方法にある。
（１６）において、（１７）
(g)前記半導体基板上のデバイス面側に金属パッドまたは金属バンプを形成する工程と、
(h)前記半導体基板上の前記貫通電極側に金属パッドまたは金属バンプを形成する工程から選ばれる少なくとも一つの工程をさらに有することが好ましい。
（１６）において、（１８）
前記側壁絶縁膜の加工は、電極内に堆積させた絶縁膜の穴底絶縁膜を除去すると同時にデバイス側の電極面まで加工することが好ましい。
第４の発明の特徴は、（１９）
(l)半導体基板の一方の面に電極材を埋め込んで電気導通のある貫通電極を形成する工程、
(m)半導体基板のもう一方の面を研磨して電気導通のある貫通電極を露出する工程、
(b’)前記露出面を保護しながら前記露出面と同じ方向の面から電気導通のない電極穴を加工する工程、
(d’)前記電気導通のない電極穴中に電極材を埋め込んで電極を形成する工程、
(e)前記両電極端の平坦化を行い半導体装置を形成する工程、
(f’)前記(l)〜(e)の工程で得られた半導体装置を複数積層する工程を有する積層半導体装置の製造方法にある。
（１９）において、（２０）
(g)前記半導体基板上のデバイス面側に金属パッドまたは金属バンプを形成する工程と、
(h)前記半導体基板上の前記貫通電極側に金属パッドまたは金属バンプを形成する工程から選ばれる少なくとも一つの工程をさらに有することが好ましい。
一般的に、貫通電極が形成されている半導体装置を積層する際に用いる半導体装置は、図１に示すように、デバイス面側と半導体装置裏面側に凸形の金属パッドや金属バンプ８や９を形成しないもの、図２に示すように、デバイス面側または半導体装置裏面側のどちらかに金属パッドや金属バンプ８や９のような凸形の電極を形成するもの、図３に示すように、デバイス面側と半導体装置裏面側に凸形の金属パッドや金属バンプ８と９を両方形成するものに分けられる。図１の中で、基板１は通常Si基板、その表面側に作製されているデバイス領域２には、CMOS回路やメモリ素子等が形成されており、それら上部にはプロテクト膜３と取り出し電極４が形成されていることが多い。
図１の半導体装置のデバイス面側と半導体装置裏面側を接合することで複数の半導体装置を積層する場合、金属パッドや金属バンプによる高さのずれは生じない。この半導体装置の取り出し電極４と電気導通のある貫通電極５を接続する場合、一般的に貫通電極がない領域７の接触面は接続に寄与しない場合が多いので、貫通電極がない領域７によって接合力が強まることはない。また、凹凸が無く平坦性が高いために、デバイス面側の取り出し電極４と貫通電極５の高さ精度が悪い場合、Si基板厚さの面内分布が不均一で悪くSi基板が反っている場合は、半導体装置面内に不均一な応力がかかるため、接続不良を容易に引き起すことになる。これは接続される電極面積が小さく、その本数が多くなるほど顕著な問題となる。
図２の半導体装置のデバイス面側と半導体装置裏面側を接合することで複数の半導体装置を積層する場合、どちらか片方側の金属パッドや金属バンプ８や９の高さ分、貫通電極がある領域６と無い領域７で高さのずれが生じるが、デバイス側の取り出し電極４と貫通電極５の高さ精度が多少悪くても接続不良が起こり難いという利点がある。しかし、貫通電極が形成されていない領域７は、どちらか片方側の金属パッドや金属バンプ８や９の高さ分ずれが生じるので、積層時の圧力でSi基板が曲がったり応力集中などを起こしやすくなり、Si基板の破損、または、デバイス特性変動等を引き起こす可能性が高くなる。
図３の半導体装置のデバイス面側と半導体装置裏面側を接合することで複数の半導体装置を積層する場合、両側に金属パッドや金属バンプ８と９があるので、図２と比較してデバイス側の取り出し電極４の高さと貫通電極側の電気導通のある貫通電極５の高さ精度が悪かったり、さらに、Si基板厚の面内分布が不均一で悪い場合でも接続不良を抑制可能である。しかし、積層する時は、デバイス側と半導体装置裏面側の両面から圧力の影響を受けるので、半導体装置面内における応力不均一の発生は押さえられない。
以上のように、半導体装置を積層する場合は、電極の接続不良と各電極の高さの違いおよびSi基板の平坦性との間には密接な関係があることが判る。
そこで、図４のように、貫通電極の無い領域７に金属パッドや金属バンプ１０などを形成することで、電極同士の接続不良を低減しつつSi基板の平坦性を向上させる方法が考えられる。しかし、この方法でも、電気導通のある貫通電極５の材料と貫通電極の無い領域７の接触面とでは材料が異なるので、貫通電極の無い領域７に形成した金属パッドや金属バンプ１０との密着性が悪かったり、取り出し電極４の端や電気導通のある貫通電極５の端に形成された金属パッドや金属バンプ８と９の高さと異なるなどの問題が生じていた。また、図から明らかなように、貫通電極が無い領域７に作成した金属パッドや金属バンプ１０はSi基板１と直接接触していないので、貫通電極が有る領域６と比較して熱伝導率が悪いことが判る。
本発明はこのような問題点を鑑みてなされたもので、図５の半導体装置面内における電極の均一配置図に示したように、電気導通のある貫通電極１１の他に電気導通のない電極１２を半導体装置１３に均一に（例えば、格子状に）配置することで、金属パッドや金属バンプによる高さずれを抑制しつつ熱伝導率を高められる方法を提供することを目的とする。
本発明によれば、半導体装置内の任意の位置に電気導通のある貫通電極を不均一に配置した場合でも、信頼性の高い半導体装置の接続、および、高い熱伝導率を与える積層半導体装置及び積層半導体装置の製造方法を提供することができる。
デバイス面側と半導体装置裏面側に金属パッドまたは金属バンプのない半導体装置の積層図。 デバイス面側か半導体装置裏面側のどちらかに金属パッドまたは金属バンプのある半導体装置の積層図。 デバイス側と半導体装置裏面側の両方に金属パッドまたは金属バンプのある半導体装置の積層図。 貫通電極のない領域に金属パッドまたは金属バンプを形成した半導体装置の積層図。 半導体装置面内における電極の均一配置図。 via Firstによる電極の形成例。 via Firstによる電気導通のない電極の形成例。 via Lastによる電気導通のある貫通電極と電気導通のない電極の形成例。 ハードマスクを工夫することでvia Lastによる電気導通のある貫通電極と電気導通のない電極を一度に形成する例。 本発明の電極作製方法を用いて作製した積層半導体チップの製造方法に関するフローチャート 積層半導体装置の実施例
初めに電極の形状に関して説明する。
本発明に使用する電気導通のある貫通電極の直径や形状その間隔に特に制限はないが、電極が円柱の場合、その直径（または長さ）は0.3〜200μmの範囲で、間隔は電極の直径の5倍〜1/5程度が望ましい（例えば電極の直径が10μmであれば、間隔は50μm〜2μmの範囲）。
電極の直径が0.3μmよりも小さい場合は電極の静電容量が大きくなると同時に抵抗自体も増加するのでダミーの電極を利用する利点が減ってしまう。逆に、電極の直径が200μmよりも大きい場合は、半導体装置内に占める電極面積の割合が大きくなりすぎて半導体素子を配置できる面積が減少するので、ダミーの電極を利用するメリットが減少してしまう。
電極の間隔が直径の5倍よりも大きい場合は、電極の無い領域が増えすぎてしまい、その領域に積層加圧時の応力が集中しやすくなる。また、電極の間隔が直径の1/5よりも狭い場合は、となり合う電極間で接続する恐れが高まる。
一方、電気導通の無い電極の直径またはその間隔も特に制限はないが、電気導通のある貫通電極の場合と同じと考えて良い。しかし、電極端に金属バンプ等を形成する場合は、電気導通のある貫通電極と電気導通の無い電極は同じ形状であることが望ましい。これは、金属バンプ等を形成する際、バンプ形状が異なるとバンプ高さが変化してしまうためで、別の方法でバンプ高さを再調整する場合にはこの限りではない。
次に、電極の深さ（長さ）に関して説明する。
一般的に電極の深さは、形状を優先して決められるものではなく、回路設計の観点、最終的な積層数とその厚さの制限値、プロセス上の技術的限界等から決定される。電極の深さが浅くなるほど、つまりウェーハ厚やチップ厚が薄いほど、薄厚時のウェーハ厚やチップ厚の制御が難しくなるだけでなく、ウェーハやチップの取扱い、および，ハンドリングが困難になるのでウェーハやチップが破損しやすくなる。
逆に、電極の深さが深くなるほど、つまりウェーハ厚やチップ厚が厚くなるほど、径の小さい（高アスペクト比）穴を形成するのが難しくなる。当然であるが、電極の深さが深くなるほど抵抗値が増加し静電容量も増えるのでダミーの電極を使用する利点が減る方向である。通常、信号線として使用する電極の深さは100μm以下が望ましく、理想的には5〜50μmの範囲が望ましい。
また、電気導通のある貫通電極は基板を貫通させてデバイス面側の内部電極（またはデバイス領域最上部の取り出し電極）と接触させる必要があるが、電気導通のない電極は基板を貫通させずにその手前で止めることが重要である。電気導通のない電極を、デバイス領域の手前で止めすぎた場合は電極が基板内に存在しない分、熱伝導率の点で不利になる。逆に、貫通させてしまった場合は、デイバス面側の回路に悪影響を与えてしまう。このため、電気導通のない電極の深さ（長さ）は、電気導通のある貫通電極の深さ（長さ）よりも僅かに浅く（または短く）するのか望ましい。理想的には、デバイス領域よりも1μm以上離すのが望ましい。
同様に、基板を貫通させた電気導通のある貫通電極であっても、デバイス領域との距離が近すぎる場合は回路特性に悪影響を及ぼすため、電気導通のある貫通電極はデバイス領域から数μm、理想的には1μm以上離した場所に配置するのが望ましい。
続いて、電極の形成方法に関して説明する。一般的に、電極を形成する方法は、おおまかにvia-Firstとvia-Lastに分類される。
図６に示すように、via-Firstは半導体装置が完成する前、ここではデバイス領域２の作製前に電気導通のある貫通電極穴１５を形成するため、位置合わせ精度が高く、微細な電極を形成するのに適している。貫通電極穴１５の中に、貫通電極内の側壁絶縁膜１６を堆積させ、その後埋め込み電極１７を形成し、最後に埋め込み電極１７の端を平坦化することで、それぞれが電気的に独立した電気導通のある貫通電極5を形成している。この場合、この後に続くプロセス熱処理温度が高い場合が多いので、貫通電極材料としてPoly-SiやW等が使われる場合が多い。また、デバイス領域２作製後に貫通電極穴１５を形成する場合もあるが、この場合はあとに続くプロセス熱処理温度を低く抑えられるので、Cu等の金属が使用される場合が多い。
電気導通のある貫通電極5の形成後、デバイス領域２、配線層１４、取り出し電極４を形成して、半導体装置を完成させる。その後、取り出し電極４上に、デバイス面側の金属パッドまたは金属バンプ８を形成した後で、基板研磨で基板を薄厚化して貫通電極端を露出させて貫通電極露出面１８を得る。貫通電極露出面１８を塞がないようにプロテクト膜３で半導体装置裏面側を保護し、最後に半導体装置裏面側の金属パッドまたは金属バンプ９を形成する。
このようにvia-Firstの場合は、電気導通のない電極を形成しようとすると、その領域には回路を配置することができないので、使用できない無駄な領域ばかり増えてしまう。このため、via-Firstの場合は、電気導通のある貫通電極と電気導通のない電極とを同時に作成することは極めて困難である。
via-Firstで電気導通のない電極を形成するには、半導体装置の完成後、図７（１）のように、基板を薄厚化して電気導通のある貫通電極５を基板裏面から露出させた後に（貫通電極露出面１８）、電気導通のない電極１９を形成する必要がある。
初めに、電気導通のある貫通電極露出面１８を何らかの方法でカバーしつつ、電気導通のない電極穴１９の加工、電極穴１９内部への側壁絶縁膜１６の堆積と埋め込み電極１７の形成、そして１７端の平坦化を行い、電気導通のない電極２０を形成する。その後、フォトリソ工程とドライエッチング工程により、電気導通のある貫通電極５の端の開口を行い、両電極５と２０の端に電極を形成した後に、電気導通のある貫通電極５と電気導通のない電極２０の端の高さを合わせるための平坦化処理を行う。最後に、両電極端に金属パッドまたは金属バンプ９を形成するので、プロセス時間が長くかかるだけでなく、プロセスコストも高くなるなどの問題が多い。
上記のように、電極の高さを合わせるために、電極形成後に両電極端を削ることで高さ調整する方法も一つだが、基板を薄厚化する際、電気導通のある貫通電極が基板表面に露出する少し前で薄厚化を止めて、この状態で電気導通のない電極を形成し、その後にSi基板ごと電極を加工して両電極の高さを合わせる方法もある。
一方、図８に示すように、via-Lastは、半導体装置の完成後に基板を薄厚化した後、デバイス面側とは反対側の基板裏面から貫通電極を形成する。薄い基板のハンドリング方法の問題や、熱処理温度に制限（一般的に固い支持基板等に樹脂や接着剤等の何らかの方法で貼り付けるため）があるなど、プロセス的な制限を受けやすい。しかし、電気導通のある貫通電極５と電気導通のない電極２０をほぼ同時に作成することが容易である。
図８は、電気導通のある貫通電極５と電気導通のない電極２０をほぼ同時に作成する方法を示している。初めに、完成した半導体装置のデバイス面側に金属パッドまたは金属バンプ８を形成し、その後、基板を研磨により薄厚化する。次に、電気導通のない電極用のフォトリソ工程とその電極穴１９の加工（基板は貫通させない）を行ない、次に、電気導通のある貫通電極用のフォトリソ工程とその貫通電極穴１５の加工を行う（基板を貫通させデバイス側まで）。
レジスト除去後、電気導通のある貫通電極穴１５と電気導通のない電極穴１９の両電極穴に同時に側壁絶縁膜１６を堆積させた後に、電気導通のある貫通電極穴１５の穴底絶縁膜を全て除去する。この際、電気導通のある貫通電極穴１５の穴底には素子分離絶縁膜や層間絶縁膜などがある場合は、それらも一緒に除去する。穴底絶縁膜を全て除去した後に、埋め込み電極１７を形成して最後に電極端の平坦化を行なう。
こうすることで、電気導通のある貫通電極５と電気導通のない電極２０を同時に作成可能である。この場合、電気導通のある貫通電極５の端の高さと、電気導通のない電極２０の端の高さは同じになる。最後に、両電極端に金属パッドまたは金属バンプ９を形成することで、積層用半導体装置が得られる。
また、図９に示すように、電極加工用のマスクを工夫することで、電気導通のある貫通電極５と電気導通のない電極２０をより簡便に作成することも可能である。
図９（１）のように、完成した半導体装置を薄厚化した後、ハードマスクとしてCVD酸化膜２１を堆積させる。初めに、CVD酸化膜２１表面に電気導通のない電極用のリソグラフィとその電極用のハードマスク加工を行なう。この際、CVD酸化膜は全て加工せずに適当な厚さを残し、Si表面まで決して露出させない。続いて、電気導通のある貫通電極用のリソグラフィをこのCVD酸化膜２１に行い、その貫通電極用のハードマスク加工を行なう。この際、CVD酸化膜２１は全て除去しSi表面を露出させる。この状態で、電気導通のある貫通電極穴１５を加工すると、CVD酸化膜２１の薄い領域が早めにエッチングされて無くなり、電気導通のない電極用の穴としてSiが露出して、電気導通のない電極穴１９が形成されることになるので、電気導通のある貫通電極穴１５と電気導通のない電極穴１９を同時に形成することができる。この後、図８（５）〜（７）の工程を経ることで、図８と同様な積層用半導体装置が得られる。
次に半導体装置の積層方法、および、積層半導体装置について、一つの実施例としてvia-Lastの場合を例にとり、図１０に例示したフローチャートに従って、図８を例に説明する。
まず完成した半導体装置のデバイス側に金属バンプ８を形成する。この金属バンプ８のレイアウトは、デバイス面側とは反対の半導体装置裏面側と同じレイアウトになっており、積層する際、同じ位置で重なるようにレイアウトしている。この金属バンプ８が形成されたデバイス面をテープ等で保護した状態で、基板を薄厚化する。
次に、薄厚化した基板の裏面に、電気導通のない電極２０用のリソグラフィとその電極穴１９の加工（基板は貫通させない）を行い、続いて電気導通のある貫通電極５用のリソグラフィとその貫通電極穴１５の加工を行う（基板を貫通させデバイス側まで）。電気導通のある貫通電極穴１５と電気導通のない電極穴１９にCVD酸化膜で側壁絶縁膜１６を堆積させ、穴底に存在するCVD酸化膜、素子分離絶縁膜、層間絶縁膜等をドライエッチングにて全て除去してデバイス側内部の電極を露出させる。その後、両電極の内壁にスパッタ装置にてシード層（Ta/Cu）を堆積させてから、埋め込み電極１７としてCuメッキにて電極内を全て埋め込み、最後にCMPにて両電極端を平坦化した。
続いて、両電極の端に金属バンプ９を形成するためのリソグラフィ工程を行い、シード金属をスパッタで堆積させた後、金属バンプ９用の金属メッキを行なう。メッキ後の金属バンプをCMPにて平坦化した後に、レジストを除去することで半導体装置裏面側に金属バンプ９を形成した。これにより、積層半導体装置を得た。
この状態の積層半導体装置のデバイス側と、別の積層半導体装置の半導体装置裏面側を位置合わせして、適当な加熱と圧力をかけて積層していく。この際、バンプ同士の接続は仮止め程度に接続しておく。目的の積層数を積層後、本接続として仮接続よりも強い圧力で加圧して積層半導体同士を接続する。得られた積層半導体装置をダイシング工程により切断し、積層半導体チップを得た。この積層半導体チップの側面からアンダーフィル剤を充填させ、最後にアンダーフィル剤を熱により硬化させて積層半導体装置を完成させた。
以下に本発明の実施の形態をさらに詳細に説明するが、本発明は以下の実施の形態の内容に限定されるものではない。
（実施の形態１）
ここでは、via-Lastにおいて貫通電極を形成した積層半導体装置の実施例に関して説明する。はじめに、完成した半導体装置のデバイス側に金属バンプを形成する方法を説明する。デバイス側の最上部には、Alで形成された取り出し用のAl電極が面内に均一配置されており、それらの高さは皆同じである。回路設計により、予め内部回路との電気導通があるAl電極と電気導通がないAl電極の両方が形成されている。
シードとなる金属をスパッタで堆積させ、レジスト塗布後、Al電極領域のみフォトリソ工程で開口し、その後メッキにより開口部に金属を成長させる。金属メッキ材料としては、一般的にAu、Cu、Niなどが好ましいが、ハンダ系材料のSnが使われる場合もある。また、金属メッキ材料は一種ではなく、複数重ねても良い。この後、金属バンプ高さを揃えるために、金属バンプ上端を平坦化している。平坦化後、レジストを除去し、ウェットエッチングにてシード金属を取り除くことで、Al金属上にのみ金属バンプを形成した。
デバイス側にバンプが形成されているので、バンプ面を保護テープで保護した状態でウェーハを30μmまで薄厚化する。ウェーハの薄厚化は、一般的なバックグラインディング装置を用いて行ない、研磨面はストレスリリーフ処理を行っている。
次に、上記半導体装置の裏面から電極を形成する方法を説明する。薄厚化した半導体装置は、自重保持できないのでサポート基板に貼付けてある。はじめに、基板裏面に電気導通のない電極用の穴を形成するため、酸化膜を用いてハードマスクを形成する。このハードマスクは、電極とSi基板、および、電極間の導通を防ぐだけでなく、裏面の保護膜としての役割も担っている。200℃以下の低温で成膜可能なCVD酸化膜を用いた。
ハードマスク用のフォトリソ工程後、ドライエッチングにて電気導通のない電極穴用のハードマスク加工を行う。この際、ハードマスクを完全に除去するのではなく、途中で加工を止める。加工せずに残す酸化膜の膜厚は、Siと酸化膜との選択比により決定される。この場合、電気導通のない電極穴の深さが最終的に27〜29μmになるように調整している。
電気導通のない電極穴用のハードマスク加工後、再びフォトリソ工程にて電気導通のある貫通電極用のハードマスクを加工する。この場合、電気導通のある貫通電極領域のハードマスクは全て除去し、Si基板まで露出させる。ここまでで、電気導通のある貫通電極用のハードマスクパターンと電気導通のないハードマスクパターンの２種類が同一面上にできる。
このハードマスクを用いて、電気導通のある貫通電極穴をドライエッチングにて加工する。この際、Si基板を完全に貫通させるが、ハードマスク用の酸化膜は残るような膜厚に設定している。この時、電気導通のない電極は、ハードマスクを完全に加工しなかった残りの酸化膜厚分、電極穴の深さが浅く加工される。
続いて、電極内の側面に絶縁膜を形成するため、低温成膜CVD酸化膜を堆積させる。電極内の穴底の絶縁膜をドライエッチングにて除去するが、穴底にあるデバイス領域の素子分離絶縁膜と電極と接続するメタル配線までの層間絶縁膜も一緒に除去する必要がある。最終的にはデバイス側に形成された受け側の金属電極（配線層）に到達するまで穴底の絶縁膜を除去する。この受け側の金属電極は、回路と電気的に繋がっている。
電極内を適当な洗浄液で洗浄した後、スパッタによりバリア膜とシードCuを形成する。その後、メッキ法にて電極内にCuを充填し、余分なCuをCMPにて除去すれば電気導通のある貫通電極と、電気導通のない電極が同時に形成される。
次に、裏面の電極端に金属バンプを形成する方法を説明する。デバイス側に形成した方法と同じ方法で作成する。シードとなる金属をスパッタで形成し、レジスト塗布後、電極の領域のみフォトリソ工程で開口し、その後メッキにより開口部に金属を成長させる。レジストを除去した後、ウェットエッチングにてシード金属を除去し、電極端にのみ金属バンプを形成した。
デバイス面側と半導体装置裏面側の両方にバンプが形成された積層半導体装置を、サポート基板から取り外し、ダイシングにて各チップに分離することで、両面バンプ付き電極チップ２２を得た。
各チップに分離した両面バンプ付き電極チップ２２を積層する方法を説明する。図１１の積層半導体装置の実施例に示すように、積層の一番下のチップは、前記記載の半導体装置とは異なり、インターフェース専用に作製されたインターフェースチップ２３である。このインターフェースチップ２３は、主に積層された両面バンプ付き電極チップ２２と実装基板２５とを電気的に導通または再配線させるのが目的である。
また、このインターフェースチップ２３の厚さは200μｍと厚い。これは、両面バンプ付き電極チップ２２が30μmと非常に薄いため、その薄いチップだけを積層しようとすると、チップ積層時にチップが曲がったり、破損したりする可能性が高くなるので、信頼性の高い積層が行なえない。このような不具合を防ぐために、一番下のインターフェースチップ２３だけはチップが反らないように厚くしている。
インターフェースチップ２３と両面バンプ付き電極チップ２２の位置を合わせて、ボンディング装置を使って１チップずつ積層していく。１チップずつの積層は、はじめに本接続ではなく、接続力の弱い仮接続で行なう。目的の積層数まで仮積層したら、最後に本接続としてチップの上から下まで全体に強い圧力と熱をかけて接続する。これより得られた積層半導体装置２４を、ハンダバンプ２７を介して実装基板２５と接続する。
本接続まで終了した積層半導体装置２４を実装基板２５に接続した後、両面バンプ付き電極チップ２２同士の間、両面バンプ付き電極チップ２２とインターフェースチップ２３の間、インターフェースチップ２３と実装基板２５の間に、アンダーフィル剤２６を充填する方法を説明する。積層半導体装置２４の周辺からアンダーフィル剤２６を注入する。この際、故意に圧力や流速を与えることはなく、毛細管現象でアンダーフィル剤２６は各隙間に浸入していく。アンダーフィル剤２６が各隙間に全て埋まった後、アンダーフィル剤２６を熱処理により固化させることで、接続信頼性の高い積層半導体装置２４が得られた。
これより得られた積層半導体装置をＡと表現する。
得られた前記積層半導体装置Ａを一定数使用して、温度サイクルを-25℃〜125℃まで変えてデバイス動作を繰り返し、この温度サイクル時のバンプ接続信頼性試験を実施した。このバンプ接続信頼性試験の結果を100%とした場合の、下記比較例１および２および３に対する相対結果を表１に示す。
（比較例１）
実施の形態１において、電気導通のない電極を形成しない以外は、全て同様の操作を行って積層半導体装置を得た。これにより得られた半導体装置を半導体装置Ｂと表現する。
（比較例２）
実施の形態１において電気導通のない電極を形成せず、さらに電気導通のある貫通電極以外の領域に金属バンプを形成しない以外は、全て同様の操作を行って半導体装置を得た。これにより得られた半導体装置を半導体装置Ｃと表現する。
（比較例３）
実施の形態１において、デバイス面側に金属バンプを形成せず、さらに、半導体装置裏面側に金属バンプを形成しない以外は、全て同様の操作を行って半導体装置を得た。これにより得られた半導体装置を半導体装置Ｄと表現する。
Figure 0005559773
（実施の形態２）
次に、via-Firstにおいて貫通電極を形成した積層半導体装置の実施例に関して説明する。デバイス領域と最初のメタル配線（Ｍ１）を形成する手前まで半導体装置を作製した後、層間膜上から電気導通のある貫通電極用の穴を開口し、この貫通電極穴の内壁にCVD酸化膜で側壁絶縁膜を堆積させる。この時の貫通電極深さは31μmである。シード層（Ta/Cu）をスパッタで形成し、Cuメッキにて貫通電極穴内にCuを埋め込んだ後、余分なCuをCMPにて除去および平坦化することで、貫通電極同士を電気的に独立させた。この後、メタル配線層を形成する。この際、この貫通電極と配線層は電気的に繋がるので、この貫通電極は電気導通のある貫通電極となる。
配線層の形成後、デバイス側の最上部に取り出し電極としてAl電極を形成した。このAl電極は、半導体装置面内に均一配置されており、それらの高さは皆同じである。回路設計により、予め内部回路との電気導通があるAl電極と電気導通がないAl電極の両方が形成されている。
続いて、Al電極上に金属バンプを形成する方法を説明する。シードとなる金属をスパッタで堆積させ、レジスト塗布後、Al電極領域のみフォトリソ工程で開口し、その後メッキにより開口部に金属を成長させる。この後、金属バンプ高さを揃えるために、金属バンプ上端を平坦化している。平坦化後、レジストを除去し、ウェットエッチングにてシード金属を取り除くことで、Al金属上にのみ金属バンプを形成した。
デバイス面側にバンプが形成されているので、バンプ面を保護テープで保護した状態で半導体装置を平均厚さ32μmになるまで薄厚化する。半導体装置の薄厚化は、一般的なバックグラインディング装置を用いて行ない、研磨面はストレスリリーフ処理を行っている。この段階では、貫通電極端は露出していない（図７(1)の18）。
次に、上記半導体装置の裏面から電気導通のない電極を形成する方法を説明する。薄厚化した半導体装置は、自重保持できないのでサポート基板に貼り付けてある。はじめに、半導体装置裏面に電気導通のない電極用の穴を形成するため、酸化膜を用いてハードマスクを形成する。200℃以下の低温で成膜可能なCVD酸化膜を用いた。
ハードマスク用のフォトリソ工程後、ドライエッチングにて電気導通のない電極穴用のハードマスク加工を行う。電気導通のない電極穴内部に側壁絶縁膜を堆積させた後、シード層（Ta/Cu）をスパッタで形成した。その後、電気導通のない電極穴をCuメッキにて埋め込み、余分なCuをCMPにて除去し平坦化した。
電気導通のある貫通電極端を露出させるため、既に露出している電気導通のない電極ごと半導体装置裏面を薄厚化した。この薄厚化により、基板の平均厚さは30μmになった。
その後、半導体装置裏面に保護膜としてCVD酸化膜を形成し、電気導通のある貫通電極端と電気導通のない電極端の両方を開口させるためのフォトリソ工程とドライエッチングを行った。両電極端を露出させた後、シード層（Ta/Cu）をスパッタで形成し、Cuメッキにより両電極端にCu成長させた後、余分なCuをCMPにて除去し平坦化した。
次に、裏面の電極端に金属バンプを形成する方法を説明する。デバイス側に形成した方法と同じ方法で作成する。シードとなる金属をスパッタで形成し、レジスト塗布後、貫通電極の領域のみをフォトリソ工程で開口し、その後メッキにより開口部に金属を成長させる。レジストを除去した後、ウェットエッチングにてシード金属を除去し、貫通電極端にのみ金属バンプを形成し、デバイス面側と半導体装置裏面側の両方にバンプが形成された積層半導体装置を得た。
デバイス面側と半導体装置裏面側の両方にバンプが形成された積層半導体装置２２を、サポート基板から取り外し、ダイシングにて各チップに分離することで、両面バンプ付き電極チップ２２を得た（図１１）。
チップに分離された両面バンプ付き電極チップ２２を積層する方法は、前述の通りである。
これより得られた積層半導体装置をＥと表現する。
得られた前記積層半導体装置Ｅを一定数使用して、温度サイクルを-25℃〜125℃まで変えてデバイス動作を繰り返し、この温度サイクル時のバンプ接続信頼性試験を実施した。このバンプ接続信頼性試験の結果を100%とした場合の、下記比較例４および５および６に対する相対結果を表２に示す。
（比較例４）
実施の形態２において、電気導通のない電極を形成しない以外は、全て同様の操作を行って積層半導体装置を得た。これにより得られた半導体装置を半導体装置Ｆと表現する。
（比較例５）
実施の形態２において電気導通のない電極を形成せず、さらに電気導通のある貫通電極以外の領域に金属バンプを形成しない以外は、全て同様の操作を行って半導体装置を得た。これにより得られた半導体装置を半導体装置Ｇと表現する。
（比較例６）
実施の形態２において、デバイス面側に金属バンプを形成せず、さらに、半導体装置裏面側に金属バンプを形成しない以外は、全て同様の操作を行って半導体装置を得た。これにより得られた半導体装置を半導体装置Ｈと表現する。
Figure 0005559773
電気導通のある貫通電極とは別に電気導通のない電極を形成することで、制御性よく信頼性の高い接続技術と熱伝導率の向上の両立が可能である。
この電極が形成された半導体装置同士を積層することで得られる積層半導体装置を製造する条件のもとでは、電極端に形成された金属パッドや金属バンプの高さが同じで、かつ面内に均一に存在するので、接続時に加えられる圧力により不均一な応力が発生しにくく、接続不良が低減できる。また、電極が均一に分布しているので基板の熱伝導率が高く、積層半導体装置から発生する熱を効率よく発散（冷却）できる。
このことから、前記半導体装置を使用して得られた積層半導体装置は高い信頼性を示す。
１ 基板
２ デバイス領域
３ プロテクト膜
４ 取り出し電極（デバイス側）
５ 電気導通のある貫通電極（断面）
６ 貫通電極のある領域
７ 貫通電極のない領域
８ デバイス側の金属パッドまたは金属バンプ
９ 半導体装置裏面側の金属パッドまたは金属バンプ
１０ 貫通電極ない領域に形成した金属パッドまたは金属バンプ
１１ 電気導通のある貫通電極端（平面）
１２ 電気導通のない電極端（平面）
１３ 半導体装置
１４ 配線層
１５ 電気導通のある貫通電極穴
１６ 電極内の側壁絶縁膜
１７ 電極内の埋め込み電極
１８ 貫通電極露出面
１９ 電気導通のない電極穴
２０ 電気導通のない電極（断面）
２１ ＣＶＤ酸化膜
２２ 両面バンプ付き電極チップ
２３ インターフェースチップ
２４ 積層半導体装置
２５ 実装基板
２６ アンダーフィル剤
２７ ハンダバンプ

Claims (8)

  1. (a)半導体基板のデバイス面側とは反対側の基板裏面を研磨する工程、
    (b)前記基板裏面から電気導通のない電極穴を加工する工程、
    (c)前記基板裏面から電気導通のある貫通電極穴を加工する工程
    (d)前記両電極穴中に側壁絶縁膜を堆積、加工し、さらに電極材を埋め込んで電極を形成する工程、
    (e)前記両電極端の平坦化を行い半導体装置を形成する工程、
    (f)前記(a)〜(e)の工程で得られた半導体装置を複数積層する工程を有することを特徴とする積層半導体装置の製造方法。
  2. 請求項１に記載の積層半導体装置の製造方法において、
    (g)前記半導体基板上のデバイス面側に金属パッドまたは金属バンプを形成する工程と、
    (h)前記半導体基板上の前記貫通電極側に金属パッドまたは金属バンプを形成する工程から選ばれる少なくとも一つの工程をさらに有することを特徴とする積層半導体装置の製造方法。
  3. 請求項１に記載の積層半導体装置の製造方法において、
    前記側壁絶縁膜の加工は、電極内に堆積させた絶縁膜の穴底絶縁膜を除去すると同時にデバイス面側の電極面まで加工することを特徴とする積層半導体装置の製造方法。
  4. (a)半導体基板のデバイス面側とは反対側の基板裏面を研磨する工程、
    (i)前記基板裏面にマスク材を堆積させる工程、
    (j)電気導通のない電極穴を加工するためのマスクを作成し、加工する工程、
    (k)電気導通のある貫通電極穴を加工するためのマスクを作成し、加工する工程、
    (d)前記両電極穴中に側壁絶縁膜を堆積、加工し、さらに電極材を埋め込んで電極を形成する工程、
    (e)前記両電極端の平坦化を行い半導体装置を形成する工程、
    (f)前記(a)〜(e)の工程で得られた半導体装置を複数積層する工程を有することを特徴とする積層半導体装置の製造方法。
  5. 請求項４に記載の積層半導体装置の製造方法において、
    (g)前記半導体基板上のデバイス面側に金属パッドまたは金属バンプを形成する工程と、
    (h)前記半導体基板上の前記貫通電極側に金属パッドまたは金属バンプを形成する工程から選ばれる少なくとも一つの工程をさらに有することを特徴とする積層半導体装置の製造方法。
  6. 請求項４に記載の積層半導体装置の製造方法において、前記側壁絶縁膜の加工は、電極内に堆積させた絶縁膜の穴底絶縁膜を除去すると同時にデバイス面側の電極面まで加工することを特徴とする積層半導体装置の製造方法。
  7. (l)半導体基板の一方の面に電極材を埋め込んで電気導通のある貫通電極を形成する工程、
    (m)半導体基板のもう一方の面を研磨して電気導通のある貫通電極を露出する工程、
    (b’)前記露出面を保護しながら前記露出面と同じ方向の面から電気導通のない電極穴を加工する工程、
    (d’)前記電気導通のない電極穴中に電極材を埋め込んで電極を形成する工程、
    (e)前記両電極端の平坦化を行い半導体装置を形成する工程、
    (f’)前記(l)〜(e)の工程で得られた半導体装置を複数積層する工程を有することを特徴とする積層半導体装置の製造方法。
  8. 請求項７に記載の積層半導体装置の製造方法において、
    (g)前記半導体基板上のデバイス面側に金属パッドまたは金属バンプを形成する工程と、
    (h)前記半導体基板上の前記電極側に金属パッドまたは金属バンプを形成する工程から選ばれる少なくとも一つの工程をさらに有することを特徴とする積層半導体装置の製造方法。
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