JP2006253587A - 半導体装置及びその組立方法 - Google Patents

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Abstract


【課題】 複数の半導体チップを高密度で三次元方向に積層可能で、且つ信頼性の高い半導体装置及びその組立方法を提供する。
【解決手段】 第１半導体チップ２を搭載するための第１チップ搭載領域１ａを有する第１基板１と、第１基板１の第１チップ搭載領域１ａを囲むように配列された複数の第１上下接続端子１１ｉ〜１１ｎ及び第１ダミー端子１４ａ，１４ｂと、第１上下接続端子１１ｉから１１ｎ上の複数の第１突起電極２０ｉ〜２０ｎと、第１ダミー端子１４ａ，１４ｂ上の複数の第１ダミー電極２４ａ，２４ｂとを備える。
【選択図】 図１

Description

本発明は半導体装置に係り、特に、複数の半導体チップを三次元方向に積層可能な半導体装置及びその組立方法に関する。
半導体装置の信頼性向上要求に伴い、基板側又は半導体チップ側にダミー電極を配置し、基板上にダミー電極を介在させて半導体チップを搭載する方法が知られている（例えば、特許文献１参照。）。基板と半導体チップとの間にダミー電極を配置することにより、半導体チップと基板との間は常に一定の隙間が確保されるため、封止樹脂の充填性が向上し、半導体装置の信頼性が向上する。
一方、近年の半導体装置の小型化要求及び高密度化要求により、複数の半導体チップを三次元方向に積層する実装方法が注目されている。実装方法としては、下層基板上に半導体チップを搭載し、この半導体チップを挟み込むようにして、下層基板に上層基板を実装する方法がある。下層基板と上層基板との導通は、例えば、下層基板及び上層基板の間に配置した上下接続用電極により行う。上下接続用電極は、上下の基板間の導通を取る他にも、上下の基板間を支える支柱として働くため、上層基板上に他の半導体チップを搭載することが可能となる。
しかしながら、基板間に挟み込まれる半導体チップの配線状況によっては、半導体チップからの信号を下層基板の下へ送るための配線及び端子が、下層基板上の一部の領域に偏る場合がある。半導体チップの信号を下層基板の下へ送るための配線及び端子が偏る領域には上下接続用電極を配置することができないため、上下接続用電極が配置されない電極が広範囲になると、上層基板を搭載する際の上層基板上面からの圧力が不均一に印加される。上面からの圧力が不均一に印加されると、上層基板が傾く、或いは基板間を接続する上下接続用電極が破損することによる接続不良等が生じ、半導体装置の信頼性を低下させる。
特開平２００２−１８９３３９号公報
本発明は、複数の半導体チップを高密度で三次元方向に積層可能で、且つ信頼性の高い半導体装置及びその組立方法を提供することを目的とする。
本発明の第１の特徴は、（イ）第１半導体チップを搭載するための第１チップ搭載領域を有する第１基板と、（ロ）第１基板の第１チップ搭載領域を囲むように配列された複数の第１上下接続端子及び第１ダミー端子と、（ハ）第１上下接続端子上の複数の第１突起電極と、（ニ）第１ダミー端子上の複数の第１ダミー電極とを備える半導体装置であることを要旨とする。
第２の特徴は、（イ）第１基板の第１チップ搭載領域を囲む領域に第１上下接続端子及び第１ダミー端子を配置するステップと、（ロ）第１半導体チップを第１チップ搭載領域に搭載するステップと、（ハ）第１上下接続端子上に複数の第１突起電極を配置するステップと、（ニ）第１ダミー端子上に複数の第１ダミー電極を配置するステップとを含む半導体装置の組立方法であることを要旨とする。
本発明は、複数の半導体チップを高密度で三次元方向に積層可能で、且つ信頼性の高い半導体装置及びその組立方法が提供できる。
次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１、図１のＡ−Ａ方向からみた断面図である図２、及び図１のＣ−Ｃ方向からみた断面図である図３に示すように、第１半導体チップ２を搭載するための第１チップ搭載領域１ａを有する第１基板１と、第１基板１の第１チップ搭載領域１ａを囲むように配列された複数の第１上下接続端子１１ｉ，１１ｊ，１１ｍ，１１ｎ及び第１ダミー端子１４ａ，１４ｂと、第１上下接続端子１１ｉ〜１１ｎ上の複数の第１突起電極２０ｉ，２０ｊ，２０ｍ，２０ｎと、第１ダミー端子１４ａ，１４ｂ上の複数の第１ダミー電極２４ａ，２４ｂとを備える。第１突起電極２０ｉ〜２０ｎ及び第１ダミー電極上２４ａ，２４ｂには、第２基板３が搭載されている。
図１は、第１基板１の上面に配置可能な端子の配置関係を例示している。図１においては、Ａ−Ａ断面、Ｂ−Ｂ断面及びＣ−Ｃ断面以外の端子の符号の記載、及び端子間を接続する配線の一部の記載を省略している。第１基板１の上面には、図１に示すように、第１上下接続端子１１ｉ，１１ｊ，１１ｍ，１１ｎ、第１下部接続端子１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｋ，１２ｌ、第１チップ搭載端子１３ｃ，１３ｄ，１３ｋ，１３ｌ及び第１ダミー端子１４ａ，１４ｂがそれぞれ離間して配置されている。
第１上下接続端子１１ｉ〜１１ｎ及び第１下部接続端子１２ａ〜１２ｌは、第２基板３上に搭載する半導体モジュール及び第１半導体チップ２を接続するための配線状況に応じて、それぞれ第１基板１の第１チップ領域１ａを囲む領域にそれぞれ離間して配置されている。第１チップ搭載端子１３ｃ〜１３ｌは、第１チップ搭載領域１ａ内に配置されている。第１チップ搭載端子１３ｃ〜１３ｌは、第１チップ搭載領域１ａの周囲に沿って配置してもよいし、第１チップ搭載領域１ａの全面にマトリクス状に配置しても構わない。第１チップ搭載端子１３ｃ〜１３ｌは、配線１０ｃ，１０ｄ，１０ｋ，１０ｌを介してそれぞれ第１下部接続端子１２ｃ〜１２ｌに接続されている。
図２に示すように、第１基板１の下面には、保護膜１７、及び保護膜１７から露出したランド１５ｉ，１５ｊ，１５ｋ，１５ｌ，１５ｍ，１５ｎがそれぞれ形成されている。ランド１５ｉ〜１５ｎには、それぞれ共晶半田又は鉛を含まない半田材料等から形成される外部接続端子１８ｉ，１８ｊ，１８ｋ，１８ｌ，１８ｍ，１８ｎが配置されている。外部接続端子１８ｉ〜１８ｎは、第１基板１の上下面を貫通するプラグ１６ｉ，１６ｊ，１６ｋ，１６ｌ，１６ｍ，１６ｎを介して、第１基板１の上面の第１上下接続端子１１ｉ，１１ｊ，１１ｍ，１１ｎ及び第１下部接続端子１２ｋ，１２ｌに接続されている。
第１チップ搭載端子１３ｋ，１３ｌの上には、金属バンプ２３ｋ，２３ｌが配置されている。第１半導体チップ２は、金属バンプ２３ｋ，２３ｌにより第１チップ搭載領域１ａ上に搭載されている。第１半導体チップ２側は封止樹脂層２１，２２により封止されている。封止樹脂層２１，２２の材料としては、エポキシ系、又はアクリル系の有機系の合成樹脂等が好適である。封止樹脂層２１，２２の材料は、同一材料でも異なる材料でもよい。
第１上下接続端子１１ｉ，１１ｊ，１１ｍ，１１ｎ上には、第１突起電極２０ｉ，２０ｊ，２０ｍ，２０ｎがそれぞれ配置されている。第１突起電極２０ｉは、第１上部突起電極２０１ｉ及び第１上部突起電極２０１ｉに接続された第１下部突起電極２０２ｉを含む。第１突起電極２０ｊは、第１上部突起電極２０１ｊ及び第１上部突起電極２０１ｊに接続された第１下部突起電極２０２ｊを含む。第１突起電極２０ｍは、第１上部突起電極２０１ｍ及び第１上部突起電極２０１ｍに接続された第１下部突起電極２０２ｍを含む。第１突起電極２０ｎは、第１上部突起電極２０１ｎ及び第１上部突起電極２０１ｎに接続された第１下部突起電極２０２ｎを含む。
第１上部突起電極２０１ｉ〜２０１ｎ及び第１下部突起電極２０２ｉ〜２０２ｎは、金（Ａｕ）等からなるスタッドバンプが好適であるが、半田ボール等を用いても構わない。また、第１突起電極２０ｉ〜２０ｎとして配置されるスタッドバンプの数は、図２に示す例に限られない。例えば、第１半導体チップ２の厚みが厚い場合は、第１半導体チップ２の厚みに応じて積層するスタッドバンプの数を増やせばよい。
第１突起電極２０ｉ〜２０ｌの上層には、第２基板３が配置されている。第２基板３の下面には、第１上部突起電極２０１ｉ〜２０１ｎに接続された第２上下接続端子３１ｉ，３１ｊ，３１ｍ，３１ｎがそれぞれ離間して配置されている。第２上下接続端子３１ｉ〜３１ｎは、第２基板３の上下面を貫通するプラグ３６ｉ，３６ｊ，３６ｍ，３６ｎ及び図２の断面からは見えないプラグにより、第２基板３の上面にある第２下部接続端子３５ｉ，３５ｊ，３５ｋ，３５ｌ，３５ｍ，３５ｎ，３５ｏ，３５ｐに接続されている。第２下部接続端子３５ｉ〜３５ｐの周囲には、保護膜３７が配置されている。
図３に示すように、第１基板１の上面には、第１下部接続端子１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆが配置されている。第１下部接続端子１２ａ〜１２ｆは、例えば、第１下部接続端子１２ａ〜１２ｆに伝搬された信号を第１基板１の下面に伝搬させる端子である。このため、第１下部接続端子１２ａ〜１２ｆ上には、第２基板３と導通を取るための第１突起電極は配置されていない。
第１下部接続端子１２ａ〜１２ｆは、第１基板１の上下面を貫通するプラグ１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆにより、第１基板１の下面のランド１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ及び外部接続端子１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ，１８ｆに接続されている。図３からみた断面においては、第２基板３の下面には、第２上下接続端子３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆが配置されている。第２基板３の上面には、第２基板３の上下面を貫通するプラグ３６ａ，３６ｂ，３６ｅ，３６ｆを介して第２上下接続端子３１ａ，３１ｂ，３１ｅ，３１ｆ接続された第２下部接続端子３５ａ，３５ｂ，３５ｅ，３５ｆが配置されている。
図４に示すように、第１ダミー端子１４ａ，１４ｂの上には、第１ダミー電極２４ａ，２４ｂが配置されている。第１ダミー電極２４ａは、第１上部ダミー電極２４１ａ及び第１上部ダミー電極２４１ａに接続された第１下部ダミー電極２４２ｂを含む。第１ダミー電極２４ｂは、第１上部ダミー電極２４１ｂ及び第１上部ダミー電極２４１ｂに接続された第１下部ダミー電極２４２ｂを含む。第１上部ダミー電極２４１ａ，２４１ｂ及び第１下部ダミー電極２４２ａ，２４２ｂは、それぞれ金等からなるスタッドバンプである。第１ダミー電極２４ａ，２４ｂとして積層されるスタッドバンプの数は、第１突起電極２０ｉ〜２０ｎと同数である。第１上部ダミー電極２４１ａ，２４１ｂ上には、第２下部ダミー端子３４ａ，３４ｂが接続されている。第２下部ダミー端子３４ａ，３４ｂは、第２基板３の下面に配置されている。第１ダミー端子１４ａ，１４ｂ及び第２下部ダミー端子３４ａ，３４ｂは、電気的には第１基板１及び第２基板３上のいずれの端子及び配線にも接続されていない。
第１ダミー端子１４ａ，１４ｂは、第１チップ搭載領域１ａの周辺領域において、第１ダミー電極２４ａ，２４ｂ及び第１突起電極２０ｉ〜２０ｎが力学的に一様に分布するように配置するのが好ましい。「力学的に一様に分布」とは、第１基板１上に実装する第２基板３の上面側から圧力を加えた場合に、第２基板３の上面内の圧力が均等に印加されるような配置を指す。「力学的に一様に分布」する配置としては、同一形状、寸法のパターンを空間的に均一に配置する場合に限られず、異なる形状、異なる寸法のパターンを力学的バランスが保てるように分布させて配置する場合を含む。図１に示す平面図においては、図１紙面右上の領域は、第１半導体チップ２からの信号を第１基板１の下層へ伝搬させるための第１下部接続端子が密集し、第１上下接続端子の配置が疎になっている。第１上下接続端子の配置が疎になる領域上に積極的に第１ダミー端子を密に配置することにより、第１基板１上面において力学的バランスを保つことができ、第２基板３からの上面からの圧力が均等に印加されるような配置が得られる。
図５〜図１１に、第２基板３の上面から圧力を加えた場合に第２基板３の上面に圧力を均等に加えることが可能な第１ダミー端子１４ａ，・・・の配置例を示す。なお、第１ダミー端子１４ａ，・・・の配置は、図５〜図１１に示す形態に限られず、第１上下接続端子１１ｉ〜１１ｎの配置に応じて、他にも様々な配置があることは勿論である。図５に示すように、第１ダミー端子１４ａ，・・・の配置する位置は、第１基板１の外周部にそれぞれ均等に離間させて配置してもよい。図６に示すように、第１ダミー端子１４ａ、・・・を、第１基板１の４つの角部に集中的に配置してもよいし、図７に示すように、第１基板１の各辺に沿って部分的に配置してもよい。図８に示すように、第１ダミー端子１４ａ、・・・の群を対角線上に２箇所配置してもよいし、図９に示すように、第１基板１の対向する辺に沿って配置してもよい。図１０に示すように、第１基板１のある軸に対して対称となるように第１ダミー端子１４ａ，・・・を配置してもよい。図１１に示すように、第１基板１のある対角を通る軸に対して対称となるように第１ダミー端子１４ａ，・・・を配置してもよい。また、第１ダミー端子１４ａ、１４ｂを、図１の点線で示す空き端子領域に配置することもできる。
第１ダミー端子１４ａ，・・・の配置する個数は、第２基板３の上面から圧力を加える場合に第２基板３の上面内の圧力を均等に加えられる程度の個数が確保できればよく、第１基板１及び第２基板３の大きさに応じて変更可能である。例えば、第１上下接続端子１１ｉ〜１１ｎと同数の第１ダミー端子１４ａ，・・・を配置することができる。
第１の実施の形態に係る半導体装置によれば、第１基板１の第１チップ搭載領域１ａの周辺領域上に、複数の第１ダミー端子１４ａ，１４ｂが配置される。第１ダミー端子１４ａ，１４ｂは、第１基板１と第２基板３の間の支柱として機能するため、第２基板３の上面側から圧力を加えた場合においても一定の間隔を確保できる。また、第１ダミー端子１４ａ，１４ｂ及び第１上下接続端子１１ｉ〜１１ｎは、第２基板３の上面から圧力を加えた場合に第２基板３の上面内の圧力が均等に印加されるように、第１チップ搭載領域１ａの周辺領域において力学的に一様に分布するように配置される。このため、第２基板３を第１基板１の上面に対して実質的に平行となるように配置でき、第２基板３の上面に所望の半導体モジュールを搭載する場合においても第１突起電極２０ｉ〜２０ｎの破損を防ぎ、接触不良等を生じにくくすることができる。よって、信頼度が高く歩留まりの高い半導体装置を提供できる。
なお、第２下部接続端子３５ｉ〜３５ｐの配置は、搭載する半導体モジュールの特性に合わせて適宜変更可能であるので、用途に応じて様々な形態の半導体モジュールを搭載することができる点で、汎用性の高い半導体装置も提供できる。第１基板１及び第２基板３の厚さを薄型化すれば、半導体装置の小型化も容易に実現可能である。
図１２は、図２に示す半導体装置にＢＧＡ等のエリア端子型の半導体モジュール１００を搭載した例を示す。半導体モジュール１００の素子面に配置された外部電極１０１ｉ，１０１ｋ，１０１ｌ，１０１ｍ，１０１ｏ，１０１ｐは、第２下部接続端子３５ｉ〜３５ｐにそれぞれ接続されている。半導体モジュール１００からの信号は、外部電極１０１ｉ〜１０１ｐから第２下部接続端子３５ｉ〜３５ｐ，プラグ３６ｉ〜３６ｎ，第１突起電極２０ｉ〜２０ｎを介して第１基板１の第１上下接続端子１１ｉ〜１１ｎに伝搬され、プラグ１６ｉ〜１６ｎ及びランド１５ｉ〜１５ｎを通って外部接続端子１８ｉ〜１８ｎに伝搬される。図１２に示した半導体装置によれば、エリア端子型の半導体モジュール１００を三次元方向に積層でき、信頼性の高い半導体装置を提供できる。
図１３は、第１の実施の形態に係る半導体装置にＴＳＯＰ型又はＱＦＰ型等の周辺端子型の半導体モジュール２００を搭載した一例を示す。半導体モジュール２００のリード２１０ｉ，２１０ｎは、第２下部接続端子３５ｉ，３５ｎに接続されている。半導体モジュール２００からの信号は、リード２１０ｉ，２１０ｎを通って第１突起電極２０ｉ，２０ｎに伝搬され、第１上下接続端子１１ｉ，１１ｎ及びプラグ１６ｉ，１６ｎを介して外部接続端子１８ｉ，１８ｎに伝搬される。第１の実施の形態に係る半導体装置では、エリア端子型の半導体モジュール１００の他にも周辺端子型の半導体モジュール２００も搭載することができるため、信頼度及び歩留まりが高く且つ汎用性の高い半導体装置を提供することができる。
次に、図１４〜図１８を用いて、第１の実施の形態に係る半導体装置の組立方法の一例を説明する。なお、図１４（ａ）及び図１５（ａ）は第１基板１の上面からみた平面図の例を示している。図１４（ｂ）、図１５（ｂ）は、Ａ−Ａ方向からみた場合の第２基板３の断面図、図１６〜図１８は、図１４（ａ）のＡ−Ａ方向からみた断面図をそれぞれ示している。
（ａ）図１４（ａ）に示すように、第１上下接続端子１１ｉ〜１１ｎ，第１下部接続端子１２ｋ，１２ｌ及び配線１０ｋ，１０ｌが形成された第１基板１を用意する。図１４（ｂ）に示すように、図１４（ａ）の第１上下接続端子１１ｉ〜１１ｎに対向する位置に第２上下接続端子３１ｉ〜３１ｎが配置された第２基板３を用意する。この第２基板３には、第２上下接続端子３１ｉ〜３１ｎが形成された反対側の面に第２下部接続端子３５ｉ〜３５ｎが形成されている。次に、第２上下接続端子３１ｉ〜３１ｎ上に、それぞれ第１上部突起電極２０１ｉ〜２０１ｎを配置し、第１上部突起電極２０１ｉ〜２０１ｎの上に第１下部突起電極２０２ｉ〜２０２ｎを配置し、第１突起電極２０ｉ〜２０ｎを形成する。
（ｂ）図１５（ａ）に示すように、第１基板１上に第１ダミー端子１４ａ，１４ｂを配置する。第１ダミー端子１４ａ，１４ｂの配置は、図１４（ａ）に示す工程と同時に行ってもよい。第１ダミー端子１４ａ，１４ｂは、第１基板１上に積層する第２基板３の上面から圧力を加えた場合に、第２基板３の上面内の圧力が均等に加わるように、力学的に一様に分布させて配置するのが好ましい。例えば、第１ダミー端子１４ａ，１４ｂを、第１突起電極２０ｉ〜２０ｎが配置されない領域、つまり第１下部接続端子１２ａ〜１２ｋが密集している領域に配置することができる。
（ｃ）図１５（ｂ）に示すように、第１ダミー端子１４ａ，１４ｂに対応する第２基板３上の領域に、第２下部ダミー端子３４ａ，３４ｂを配置する。第２下部ダミー端子３４ａ，３４ｂ上には、第１ダミー電極２４ａ，２４ｂとなる第１上部ダミー電極２４１ａ，２４１ｂを配置する。第１上部ダミー電極２４１ａ，２４１ｂ上には、第１下部ダミー電極２４２ａ，２４２ｂを配置する。
（ｄ）図１６に示すように、第１チップ搭載端子１３ｋ，１３ｌ上に金等の金属バンプ２３ｋ，２３ｌを介して第１半導体チップ２を搭載する。第１半導体チップ２の周囲は、エポキシ系、アクリル系等の合成樹脂などを含む封止樹脂層２１で封止する。図１７に示すように、図１６の第１基板１と第２基板３とを対向させ、位置合わせを行いながら、第１上下接続端子１１ｉ〜１１ｎと第１突起電極２０ｉ〜２０ｎの第１下部突起電極２０２ｉ〜２０２ｎとを接合させ、加圧する。
（ｅ）図１８に示すように、第１半導体チップ２の周囲をエポキシ系又はアクリル系などの封止樹脂層２２で封止する。その後、ランド１５ｉ〜１５ｎ上に外部接続端子１８ｉ〜１８ｎを配置すれば、図１１に示す半導体装置が完成する。
第１の実施の形態に係る半導体装置の組立方法によれば、第１半導体チップ２と外部接続端子１８ｋ，１８ｌとを接続するための第１下部接続端子１２ｋ，１２ｌが第１基板上の一部の領域に偏って配置される場合に、偏った領域には少なくとも第１ダミー電極２４ａ，２４ｂを配置しておく。第１ダミー電極２４ａ，２４ｂを、第１突起電極２０ｉ〜２０ｎと同一の高さに形成することにより、第１ダミー電極２４ａ，２４ｂ及び第１突起電極２０ｉ〜２０ｎとを第１基板１と第２基板３とを支える支柱として機能させることができる。この結果、第２基板３の上面に汎用の半導体モジュール等を搭載する際に、第２基板３の上面全体に加わる圧力を均等に分散させることができ、第１突起電極２０ｉ〜２０ｎの破損を防止でき、信頼性が高く、歩留まりの高い半導体装置を組み立てることができる。なお、第２基板３の上面の第２下部接続端子３５ｉ〜３５ｎの配置は、接続する半導体モジュールの特性に応じて変更可能であるので、エリア端子型、周辺端子型に限られず、所望の半導体装置を実装できる。
（第２の実施の形態）
第２の実施の形態に係る半導体装置は、図１９に示すように、第２半導体チップ４が、第２基板３の下面側に接続されている点が、第１の実施の形態に係る半導体装置と異なる。また、第２基板３の上層には、第２半導体チップ４が搭載された第３基板５を有している点が異なる。
第２基板３の下面には、第１チップ搭載領域内から第１チップ搭載領域の周辺領域へ延伸する第２下部接続配線３８ｊ，３８ｍが配置されている。第１半導体チップ２は、金属バンプ２３ｊ，２３ｍを介して第２下部接続配線３８ｊ，３８ｍの一端に接続されている。第１半導体チップ２からの信号は、金属バンプ２３ｊ，２３ｍを介して第２下部接続配線３８ｊ，３８ｍに伝搬され、第２下部接続配線３８ｊ、３８ｍの他端に接続された第１突起電極２０ｊ，２０ｍを通って第１下部接続端子１２ｊ，１２ｍに伝搬される。第１下部接続端子１２ｊ，１２ｍに伝搬された信号は、プラグ１６ｊ，１６ｍを通って外部接続端子１８ｊ，１８ｍに伝搬される。
第２基板３の上面には、第２上下接続端子３３ｉ，３３ｎ及び第２下部接続端子３５ｊ，３５ｍが配置されている。第２上下接続端子３７ｉ，３７ｎ及び第２下部接続端子３５ｊ，３５ｍ上には、第２突起電極４０ｉ，４０ｎ，４０ｊ，４０ｍがそれぞれ配置されている。第２突起電極４０ｉは、第２上部突起電極４０１ｉ及び第２下部突起電極４０２ｉを含む。第２突起電極４０ｊは、第２上部突起電極４０１ｊ及び第２下部突起電極４０２ｊを含む。第２突起電極４０ｍは、第２上部突起電極４０１ｍ及び第２下部突起電極４０２ｍを含む。第２突起電極４０ｎは、第２上部突起電極４０１ｎ及び第２下部突起電極４０２ｎを含む。
第２上部突起電極４０１ｉ，４０１ｊ，４０１ｍ，４０１ｎは、第３基板５の下面に形成された第３上下接続端子５１ｉ，５１ｊ，５１ｍ，５１ｎに接続されている。第３上下接続端子５１ｉ，５１ｎは、第３基板５の上下面を貫通するプラグ５６ｉ，５６ｎにより第３基板５の上面の第３上下接続端子５３ｉ，５３ｎに接続されている。第３上下接続端子５１ｊ，５１ｍは、第３基板５の上下面を貫通するプラグ５６ｊ，５６ｍにより第３基板５の上面の第３下部接続端子５５ｊ，５５ｍに接続されている。
第２半導体チップ４は、金属バンプ４３ｋ，４３ｌを介して第３基板５の下面に配置された第２下部接続配線５８ｋ，５８ｌに接続されている。第２半導体チップ４からの信号は、金属バンプ４３ｋ，４３ｌを介して第２下部接続配線５８ｋ，５８ｌに伝搬され、第２下部接続配線５８ｋ、５８ｌの他端に接続された図１９の断面からは見えない第２突起電極を通って第２基板３上の第２上下接続端子に伝搬される。
図２０は、第１ダミー電極２４ａ，２４ｂが配置された面からみた断面図の一例を示している。第２基板３の上面には、第２上部ダミー端子３９ａ，３９ｂが配置されている。第２上部ダミー端子３９ａ，３９ｂは、第２基板３上に積層する第３基板５の上面から圧力を加えた場合に、第３基板５の上面内の圧力が均等に加わるように力学的に一様に分布させて配置するのが好ましい。例えば、第２上部ダミー端子３９ａ，３９ｂは、第２基板３と第３基板５との間に第２突起電極４０ｉ〜４０ｎが配置されない領域、つまり第２下部接続端子３５ｉ，３５ｍが密集している領域に配置することができる。
第２上部ダミー端子３９ａ，３９ｂ上には、第２ダミー電極４４ａ，４４ｂが配置される。第２ダミー電極４４ａは、第２上部ダミー電極４４１ａ及び第２下部ダミー電極４４２ａを含む。第２ダミー電極４４ｂは、第２上部ダミー電極４４１ｂ及び第２下部ダミー電極４４２ｂを含む。第２上部ダミー電極４４１ａ，４４１ｂ及び第２下部ダミー電極４４２ａ，４４２ｂは、それぞれ金等からなるスタッドバンプが好適であるが、半田ボール等でも構わない。第２ダミー電極４４ａ，４４ｂとして積層されるスタッドバンプの数は、第２突起電極４０ｉ〜４０ｎと同数である。第２上部ダミー電極４４１ａ，４４１ｂ上には、第３下部ダミー端子５４ａ，５４ｂが接続されている。第３下部ダミー端子５４ａ，５４ｂは、第３基板５の下面に配置されている。なお、第２上部ダミー端子３９ａ，３９ｂ及び第３下部ダミー端子５４ａ，５４ｂは、電気的には第２基板３及び第３基板５のいずれの端子及び配線にも接続されていない。
図１９に示す半導体装置によれば、複数の基板（第１〜第３基板１，３，５）を用いて、複数の半導体チップ（第１及び第２半導体チップ２，４）を、三次元方向に積層することができるため、狭い面積で高密度化が可能な半導体装置を提供できる。また、第１突起電極２０ｉ〜２０ｎ及び第２突起電極４０ｉ〜４０ｎが配置されない基板の間には、第１ダミー電極２４ａ，２４ｂ及び第２ダミー電極４４ａ，４４ｂが配置される。このため、第１ダミー電極２４ａ，２４ｂ及び第２ダミー電極４４ａ，４４ｂを第２基板３と第３基板５間の支柱として機能させることができ、第３基板５の平坦性を確保することができる。さらに、第３上下接続端子５３ｉ，５３ｎ及び第３下部接続端子５５ｊ，５５ｍの配置は、第３基板５の上面に搭載する半導体モジュールの特性に合わせて変更可能であるので、第３基板５の上面には、様々な形態の半導体モジュールが搭載でき、汎用性の高い半導体装置が提供できる。
次に、図２１〜図２５を用いて、第２の実施の形態に係る半導体装置の組立方法の一例を説明する。
（ａ）図２１に示すように、金属バンプ２３ｊ，２３ｍを介して第２下部接続配線３８ｊ，３８ｍに接続された第１半導体チップ２が搭載された第２基板３を用意する。第２基板３上の第２上下接続端子３１ｉ，３１ｊ上には、それぞれ第１上部突起電極２０１ｉ〜２０１ｎを配置し、第１上部突起電極２０１ｉ〜２０１ｎの上に第１下部突起電極２０２ｉ〜２０２ｎを配置して、第１突起電極２０ｉ，２０ｎを形成する。
（ｂ）図２２に示すように、第２基板３表面に第２下部ダミー端子３４ａ，３４ｂを露出させる。第２下部ダミー端子３４ａ，３４ｂは、第２下部ダミー端子３４ａ，３４ｂを配置した側と反対の面から圧力を加えた場合に、第２基板３が傾く危険性のある領域に重点的に配置するのが好ましい。例えば、第２下部ダミー端子３４ａ、３４Ｂは、第１突起電極２０ｉ〜２０ｎの配置されない領域に配置することができる。
（ｃ）図２３に示すように、上面に第１上下接続端子１１ｉ，１１ｎ及び第１下部接続端子１２ｊ，１２ｍが形成された第１基板１を用意する。第１基板１の上面に、図２２に示す第３基板５を対向させ、位置合わせを行いながら、第１上下接続端子１１ｉ，１１ｎ及び第１下部突起電極２０２ｉ，２０２ｎ、第１下部接続端子１２ｊ，１２ｍ及び第１下部突起電極２０２ｊ，２０２ｍとを接合させ、加圧する。その後、第１半導体チップ２の周囲をエポキシ系又はアクリル系など封止樹脂層２２で封止する。なお、封止樹脂層２２の封止は、後述する第３基板５を搭載した後に行ってもよい。
（ｅ）図２４に示すように、第２上下接続端子３１ｉ，３１ｎ、第２下部接続端子３５ｊ，３５ｍ、及び図２４の断面からは見えない第２上部ダミー端子が上面に露出した第２基板３上に、第３基板５を対向させる。位置合わせを行いながら、第３基板５に形成された第２下部突起電極４０２ｉ，４０２ｎと第２上下接続端子３１ｉ，３１ｎ、第２下部突起電極４０２ｊ，４０２ｍと第２下部接続端子３５ｊ，３５ｍとを接合し、加圧する。
（ｆ）図２５に示すように、第２半導体チップ４の周囲を封止樹脂層４２により封止し、第１基板１に配置されたランド１５ｎ，１５ｍ，１５ｌに外部接続端子１８ｎ，１８ｍ，１８ｎを配置していけば、図１９に示す半導体装置が完成する。
第２の実施の形態に係る半導体装置の組立方法によれば、２つの半導体チップ（第１半導体チップ２，第２半導体チップ４）を搭載した第１基板１の上層に、更に汎用の半導体モジュールが積層可能な半導体装置を組み立てることができる。第３基板５の上面に搭載される半導体モジュール、第１半導体チップ２及び第２半導体チップ４からの信号はすべて第１突起電極２０ｉ〜２０ｎを介して第１基板１の下層に配置された外部電極端子１８ｉ〜１８ｎに伝搬できる。このため、狭い面積で高密度実装が可能である。第１〜第３基板１，３，５及び第１及び第２半導体チップ２，４を薄型化すれば、半導体装置の小型化が可能である。
さらに、第２の実施の形態に係る半導体装置の組立方法によれば、第１〜第３基板１，３，５の導通を取るための第１突起電極２０ｉ〜２０ｎ及び第２突起電極４０ｉ〜４０ｎが配置されない領域には、第１ダミー電極２４ａ，２４ｂ及び第２ダミー電極４４ａ，４４ｂを選択的に配置する。第１及び第２ダミー電極２４ａ，２４ｂ，４４ａ，４４ｂは、第１〜第３基板１，３，５を支える支柱として機能する。このため、最上層となる第３基板５の上面に半導体モジュールを加圧して搭載する際においても、加えた圧力が第３基板５の上面に均等に加わるため、一部の領域の端子に過剰な圧力が加わらず、半導体装置の破損を防ぎ、信頼性を向上できる。
（第３の実施の形態）
第３の実施の形態に係る半導体装置は、図２６に示すように、第３基板５の上層に第１半導体チップ２と同一形状の第ｎ半導体チップ８が搭載された第ｎ基板７が配置される点が、図１９に示す半導体装置と異なる（ｎは４以上の整数）。第ｎ基板７の上面は、封止樹脂８２を介して第ｎ＋１基板９が搭載されている。第ｎ＋１基板の上層には、保護膜９１が配置されている。
第ｎ基板７は、第１基板１の上層に搭載された第ｎ番目の基板である。第ｎ基板７の下面には、第ｎチップ搭載領域内を延伸する第ｎ下部接続配線７８ｋ，７８ｌが配置されている。第ｎ半導体チップ８は、金属バンプ８３ｋ，８３ｌを介して第ｎ下部接続配線７８ｋ、７８ｌの一端に接続されている。第ｎ半導体チップ８からの信号は、金属バンプ８３ｋ，８３ｌを介して第ｎ下部接続配線７８ｋ，７８ｌに伝搬され、第ｎ下部接続配線７８ｋ，７８ｌの他端に接続された図２６の断面からは見えない第ｎ突起電極を通って、最終的には、外部接続端子１８ｉ〜１８ｎに伝搬される。
第ｎ基板７の下面には、第ｎ−１突起電極６０ｉ，６０ｎ，６０ｊ，６０ｍが配置されている。第ｎ−１突起電極６０ｉは、第ｎ−１上部突起電極６０１ｉ及び第ｎ−１下部突起電極６０２ｉを含む。第ｎ−１突起電極６０ｊは、第ｎ−１上部突起電極６０１ｊ及び第ｎ−１下部突起電極６０２ｊを含む。第ｎ−１突起電極６０ｍは、第ｎ−１上部突起電極６０１ｍ及び第ｎ−１下部突起電極６０２ｍを含む。第ｎ−１突起電極６０ｎは、第ｎ−１上部突起電極６０１ｎ及び第ｎ−１下部突起電極６０２ｎを含む。
第ｎ上下接続端子７１ｉ，７１ｎは、第ｎ基板７の上下面を貫通するプラグ７６ｉ，７６ｎにより第ｎ基板７の上面の第ｎ下部接続端子７５ｉ，７５ｎに接続されている。第ｎ下部接続端子７５ｊ，７５ｍは、第ｎ基板７の上下面を貫通するプラグ７６ｊ，７６ｍにより第ｎ基板７の上面の第ｎ下部接続端子７５ｊ，７５ｍに接続されている。
図２７は、第１ダミー電極２４ａ，２４ｂが配置された面からみた断面図の一例を示している。第ｎ基板７の下面には、第ｎ−１下部ダミー端子７４ａ，７４ｂが配置されている。第ｎ−１下部ダミー端子７４ａ，７４ｂには、第ｎ−１ダミー電極６４ａ，６４ｂが接続されている。第ｎ−１ダミー電極６４ａは、第ｎ−１上部ダミー電極６４１ａ及び第ｎ−１下部ダミー電極６４２ａを含む。第ｎ−１ダミー電極６４ｂは、第ｎ−１上部ダミー電極６４１ｂ及び第ｎ−１下部ダミー電極６４２ｂを含む。第ｎ−１上部ダミー電極６４１ａ，６４１ｂ及び第ｎ−１下部ダミー電極６４２ａ，６４２ｂは、それぞれ金等からなるスタッドバンプが好適である。第ｎ−１ダミー電極６４ａ，６４ｂとして積層されるスタッドバンプの数は、第ｎ−１突起電極６０ｉ〜６０ｎと同数である。第ｎ−１下部ダミー端子７４ａ，７４ｂは、第ｎ基板７の上面から圧力を加えた場合に、第ｎ基板７の上面内の圧力が均等に加わるように、第ｎ−１突起電極６０ｉ〜６０ｎの配置位置に応じて配置されている。
第３の実施の形態に係る半導体装置によれば、第１〜第ｎ基板１，３，５，７の間にｎ−１個の半導体チップを三次元方向に積層した半導体装置が提供できる。このため、同一平面上に複数の半導体チップを配置する場合に比べて実装面積を狭くでき、高密度化が可能となる。また、第１〜第ｎ基板１，３，５，７間を接続する第１〜第ｎ−１突起電極２０ｉ〜２０ｎ，４０ｉ〜４０ｎ，６０ｉ〜６０ｎが配置されない領域には、第１〜第ｎ−１ダミー電極２４ａ，２４ｂ，４４ａ，４４ｂ，６４ａ，６４ｂがそれぞれ配置される。第１〜第ｎ−１ダミー電極２４ａ，２４ｂ，４４ａ，４４ｂ，６４ａ，６４ｂ及び第１〜第ｎ−１突起電極２０ｉ〜２０ｎ，４０ｉ〜４０ｎ，６０ｉ〜６０ｎは、第１〜第ｎ基板１，３，５，７の上面に力学的に一様に分布して配置されるため、基板を多層に積層する場合においても、最上層となる第ｎ＋１基板９の平坦性を確保できる。
次に、図２８及び図２９を用いて、第３の実施の形態に係る半導体装置の組立方法の一例を説明する。第１基板１上に第２基板３、第ｎ基板７ａ，７ｂを搭載する方法は、図２１〜図２５に示す組立方法と実質的に同様であるので説明を省略する。
図２８に示すように、第１基板１上の最上層となる第ｎ基板７ａ，７ｂ上には、封止樹脂８２ａ，８２ｂを介して第ｎ＋１基板９ａ，９ｂを配置する。第１基板１に配置されたランド１５ｎ，１５ｍ，１５ｌ，・・・には、外部接続端子１８ｎ，１８ｍ，１８ｎ，・・・を配置する。続いて、図２９に示すように、第１〜第ｎ＋１基板１，３，５，７，９の周囲全体を封止樹脂層８３で封止する。なお、第１〜第ｎ＋１基板１，３，５，７，９の間に既に配置されている封止樹脂層２２ａ，２２ｂ，４２ａ，４２ｂ，６２ａ，６２ｂは、封止樹脂層８３を配置する際に配置することもできる。そして、図２９のＤ−Ｄ線及びＥ−Ｅ線に示す断面で、第１基板１及び余分な封止樹脂層８３等を切り取って各半導体装置を個片化し、個片化した各半導体装置に対して電気的な検査等を行い、所定の検査をクリアすれば、第３の実施の形態に係る半導体装置が完成する。
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の第１の実施の形態に係る半導体装置の第１基板の平面図の一例である。 図１のＡ−Ａ断面からみた断面図である。 図１のＢ−Ｂ断面からみた断面図である。 図１のＣ−Ｃ断面からみた断面図である。 本発明の第１の実施の形態に係る第１ダミー端子の第１基板に対する配置関係例を示す平面図である。 本発明の第１の実施の形態に係る第１ダミー端子の第１基板に対する配置関係例を示す平面図である。 本発明の第１の実施の形態に係る第１ダミー端子の第１基板に対する配置関係例を示す平面図である。 本発明の第１の実施の形態に係る第１ダミー端子の第１基板に対する配置関係例を示す平面図である。 本発明の第１の実施の形態に係る第１ダミー端子の第１基板に対する配置関係例を示す平面図である。 本発明の第１の実施の形態に係る第１ダミー端子の第１基板に対する配置関係例を示す平面図である。 本発明の第１の実施の形態に係る第１ダミー端子の第１基板に対する配置関係例を示す平面図である。 本発明の第１の実施の形態に係る半導体装置にエリア端子型の半導体モジュールを搭載した例を示す断面図である。 本発明の第１の実施の形態に係る半導体装置に周辺端子型の半導体モジュールを搭載した例を示す断面図である。 本発明の第１の実施の形態に係る半導体装置の組立方法を示し、図１４（ａ）は、第１基板の平面図、図１４（ｂ）はＡ−Ａ方向からみた場合の第２基板３を示す断面図である。 本発明の第１の実施の形態に係る半導体装置の組立方法を示し、図１５（ａ）は、第１基板の平面図、図１５（ｂ）はＡ−Ａ方向からみた場合の第２基板３を示す断面図である。 本発明の第１の実施の形態に係る半導体装置の組立方法を示す工程断面図である。 本発明の第１の実施の形態に係る半導体装置の組立方法を示す工程断面図である。 本発明の第１の実施の形態に係る半導体装置の組立方法を示す工程断面図である。 本発明の第２の実施の形態に係る半導体装置を示す断面図である。 本発明の第２の実施の形態に係る半導体装置を示し、ダミー電極が配置された面からみた場合の断面図である。 本発明の第２の実施の形態に係る半導体装置の組立方法を示す工程断面図である。 本発明の第２の実施の形態に係る半導体装置の組立方法を示す工程断面図である。 本発明の第２の実施の形態に係る半導体装置の組立方法を示す工程断面図である。 本発明の第２の実施の形態に係る半導体装置の組立方法を示す工程断面図である。 本発明の第２の実施の形態に係る半導体装置の組立方法を示す工程断面図である。 本発明の第３の実施の形態に係る半導体装置を示す断面図である。 本発明の第３の実施の形態に係る半導体装置を示し、ダミー電極が配置された面からみた場合の断面図である。 本発明の第３の実施の形態に係る半導体装置の組立方法を示す工程断面図である。 本発明の第３の実施の形態に係る半導体装置の組立方法を示す工程断面図である。
符号の説明
１…第１基板
１ａ…第１チップ搭載領域
２…第１半導体チップ
３…第２基板
４…第２半導体チップ
１１ｉ〜１１ｎ…第１上下接続端子
１２ａ〜１２ｎ…第１下部接続端子
１３ｃ〜１３ｋ…第１チップ搭載端子
１４ａ，１４ｂ…第１ダミー端子
２０ｉ〜２０ｎ…第１突起電極
２１，２２…封止樹脂層
２２…封止樹脂層
２４ａ，２４ｂ…第１ダミー電極
３１ａ〜３１ｉ…第２上下接続端子

Claims (5)

  1. 第１半導体チップを搭載するための第１チップ搭載領域を有する第１基板と、
    前記第１基板の前記第１チップ搭載領域を囲むように配列された複数の第１上下接続端子及び第１ダミー端子と、
    前記第１上下接続端子上の複数の第１突起電極と、
    前記第１ダミー端子上の複数の第１ダミー電極
    とを備えることを特徴とする半導体装置。
  2. 前記第１突起電極及び前記第１ダミー電極は、前記第１チップ搭載領域を囲む領域において前記第１基板の上面に力学的に一様に分布していることを特徴とする請求項１に記載の半導体装置。
  3. 第２半導体チップを搭載するための第２チップ搭載領域を有し、前記第１突起電極及び前記第１ダミー電極上に位置する第２基板と、
    前記第２チップ搭載領域を囲む位置の前記第２基板上に配置された複数の第２ダミー端子及び前記第１突起電極を介して前記第１上下接続端子に電気的に接続可能な複数の第２上下接続端子と、
    前記第２上下接続端子上の複数の第２突起電極と、
    前記第２ダミー端子上の複数の第２ダミー電極
    とを更に有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 第１基板の第１チップ搭載領域を囲む領域に第１上下接続端子及び第１ダミー端子を配置するステップと、
    第１半導体チップを前記第１チップ搭載領域に搭載するステップと、
    前記第１上下接続端子上に複数の第１突起電極を配置するステップと、
    前記第１ダミー端子上に複数の第１ダミー電極を配置するステップ
    とを含むことを特徴とする半導体装置の組立方法。
  5. 前記第１突起電極及び前記第１ダミー電極は、前記第１基板上の前記第１チップ搭載領域を囲む位置に力学的に一様に分布させて配置し、
    前記第１突起電極及び前記第１ダミー電極上に第２基板を配置するステップを更に有することを特徴とする請求項４に記載の半導体装置の組立方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164592A (ja) * 2008-01-09 2009-07-23 Ibiden Co Ltd 組み合せ基板
WO2010119570A1 (ja) * 2009-04-17 2010-10-21 株式会社日立製作所 積層半導体装置及び積層半導体装置の製造方法
US7821891B2 (en) 2006-01-25 2010-10-26 Samsung Electronics Co., Ltd. Optical disc apparatus and method of writing information to an optical disc including correcting write strategy
JP2011009514A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7821891B2 (en) 2006-01-25 2010-10-26 Samsung Electronics Co., Ltd. Optical disc apparatus and method of writing information to an optical disc including correcting write strategy
JP2009164592A (ja) * 2008-01-09 2009-07-23 Ibiden Co Ltd 組み合せ基板
US8618669B2 (en) 2008-01-09 2013-12-31 Ibiden Co., Ltd. Combination substrate
WO2010119570A1 (ja) * 2009-04-17 2010-10-21 株式会社日立製作所 積層半導体装置及び積層半導体装置の製造方法
TWI416689B (zh) * 2009-04-17 2013-11-21 Hitachi Ltd And a method for manufacturing a laminated semiconductor device and a multilayer semiconductor device
JP5559773B2 (ja) * 2009-04-17 2014-07-23 株式会社日立製作所 積層半導体装置の製造方法
JP2011009514A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置の製造方法

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