JP5752026B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置技術に関し、特に、ダイパッド露出型の半導体装置に適用して有効な技術に関する。

チップ積層タイプの半導体装置において、第１の半導体チップの裏面が樹脂モールド状態で封止樹脂表面と同一平面上に露出している構造が、例えば特開２００１−３５８２８７号公報（特許文献１）に開示されている。

また、ノンリード型の半導体装置において、絶縁性樹脂からなる封止体と、半導体チップが搭載されるタブと、前記封止体の実装面に一面を露出する複数のリードと、前記タブの一面に支持される第１の半導体チップと、前記第１の半導体チップに積層搭載された第２の半導体チップとを有し、前記タブが前記封止体の実装面に一面を露出している構造が、例えば特開２００３−３１８３６０号公報（特許文献２）に開示されている。

また、お互いが積層され、かつお互いが電気的に接続される第１の半導体チップおよび第２の半導体チップを備えた半導体装置において、前記第１の半導体チップを固着する第１のダイパッドと、前記第２の半導体チップを固着する第２のダイパッドとを有し、前記第１のダイパッドおよび前記第２のダイパッドの一部が露出される構造が、例えば特開２００２−２６２３３号公報（特許文献３）に開示されている。

特開２００１−３５８２８７号公報 特開２００３−３１８３６０号公報 特開２００２−２６２３３号公報

半導体チップ（以降、単にチップとも呼ぶ）が搭載される基材としてリードフレームを用いた半導体装置（例えば、ＱＦＰ（Quad Flat Package)）は、配線層と絶縁層とで構成される配線基板を用いた半導体装置（例えば、ＢＧＡ(Ball Grid Array））に比べて、半導体装置の製造コストを安くできる。

しかし、ＱＦＰ型の半導体装置では、外部端子となるリードが半導体装置（封止体）の周縁部に配置されるため、ＢＧＡ型の半導体装置と同じ数の外部端子を設ける場合、半導体装置の外形サイズが大きくなってしまう（小型化、多ピン化が困難となる）。

そこで、本願発明者は、半導体チップが搭載されるダイパッド（チップ搭載部）を、半導体チップを封止する封止体の下面（実装面）から露出させ、このダイパッドも外部端子の一つとして使用することを検討した。

一方、近年では、半導体装置の高機能化、あるいは半導体装置が搭載される実装基板の小型化の要求がある。そのため、本願発明者は、さらに、複数あるいは複数種類の半導体チップを１つの半導体装置内に搭載することも検討した。

このような構造の半導体装置について評価をした結果、半導体装置に吸湿不良が発生した。この原因について本願発明者が検討したところ、ダイパッドの一部を封止体から露出させたことにより、封止体とダイパッドとの界面で剥離が生じ、この剥離による隙間を介して外部から水分が封止体の内部に侵入したことがわかった。

また、上記の界面剥離は、ある保護膜（有機モノマーとして少なくともベンゾシクロブテンを骨格に含む高分子から成る膜であって、例えばベンゾシクロブテン膜（以降、単にＢＣＢ膜とも呼ぶ））が主面に形成された半導体チップと封止体との界面でも発生し易いことがわかった。

なお、この吸湿不良により半導体チップの主面まで水分が到達すると、半導体チップの主面に形成された電極パッドが汚染される。そのため、例えばワイヤを介して半導体チップの電極パッドとリードとを電気的に接続する製品に関しては、このワイヤが電極パッドから剥離（断線）する原因となる（半導体装置の信頼性が低下する）。

本発明の目的は、半導体装置の信頼性の低下を抑制することができる技術を提供することにある。

本願発明のその他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置は、ダイパッドと、複数のリードと、ダイパッド上に搭載された第１半導体チップと、第１半導体チップ上に搭載された第２半導体チップと、複数の第１及び第２導電性部材と、ダイパッドの下面が露出するように封止する封止体と、を含み、第２半導体チップの第２主面上に形成された第２保護膜は、有機モノマーとしてベンゾシクロブテンを骨格に含む高分子から成るものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

半導体装置の信頼性の低下を抑制することができる。

本発明の実施の形態１の半導体装置の構造の一例を示す平面図である。 図１の半導体装置の構造の一例を示す裏面図である。 図１の半導体装置の構造を封止体を透過して示す平面図である。 図３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１の半導体装置に搭載される１段目の半導体チップの構造の一例を示す平面図である。 図６のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。 図１の半導体装置に搭載される２段目の半導体チップの構造の一例を示す平面図である。 図８のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図９のＢＣＢ膜の分子構造を表す構造式の一例を示す平面図である。 図１の半導体装置の組み立てで用いられるリードフレームの構造の一例を示す平面図である。 図１のリードフレームにおける１つのデバイス領域の構造の一例を示す部分平面図である。 図１の半導体装置の組み立てにおける１段目チップのダイボンディング後の構造の一例を示す部分平面図である。 図１３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１の半導体装置の組み立てにおける２段目チップのダイボンディング後の構造の一例を示す部分平面図である。 図１６のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分平面図である。 図１９のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１９のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図１の半導体装置の組み立てにおける樹脂モールド後の構造の一例を示す部分平面図である。 図２２のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 本発明の実施の形態２の半導体装置の構造の一例を示す平面図である。 図２５の半導体装置の構造の一例を示す裏面図である。 図２５の半導体装置の構造を封止体を透過して示す平面図である。 図２７のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２７のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図２５の半導体装置に搭載される３段目の半導体チップの構造の一例を示す平面図である。 図３０のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。 図２５の半導体装置の組み立てにおける３段目チップのダイボンディング後の構造の一例を示す部分平面図である。 図３２のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図３２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図２５の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分平面図である。 図３５のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図３５のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 本発明の変形例１の半導体装置の構造を封止体を透過して示す平面図である。 図３８のＡ−Ａ線に沿って切断した構造を示す断面図である。 本発明の変形例２の半導体装置の構造を封止体を透過して示す平面図である。 図４０のＡ−Ａ線に沿って切断した構造を示す断面図である。 本発明の変形例３の半導体装置の構造を封止体を透過して示す平面図である。 図４２のＡ−Ａ線に沿って切断した構造を示す断面図である。 図４２のＢ−Ｂ線に沿って切断した構造を示す断面図である。 本発明の実施の形態１の半導体装置を実装した状態を示す断面図である。

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。

また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す平面図、図２は図１の半導体装置の構造の一例を示す裏面図、図３は図１の半導体装置の構造を封止体を透過して示す平面図、図４は図３のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図５は図３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。また、図６は図１の半導体装置に搭載される１段目の半導体チップの構造の一例を示す平面図、図７は図６のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図、図８は図１の半導体装置に搭載される２段目の半導体チップの構造の一例を示す平面図、図９は図８のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１０は図９のＢＣＢ膜の分子構造を表す構造式の一例を示す平面図である。

まず、本実施の形態１の半導体装置の構造について説明する。

本実施の形態１の半導体装置は、図１〜図３に示すように、複数のリード８ａのうち、外部端子となる複数のアウタリード８ｂが、封止体４の側面４ａから突出した樹脂封止型のものである。詳細に説明すると、複数のリード８ａは封止体４の４つの側面４ａからそれぞれ露出している。また、それぞれのアウタリード８ｂがガルウィング状に曲げ成形されている。さらに、図２、図４および図５に示すように、半導体チップが搭載されるダイパッド８ｄの一部が封止体４の下面４ｂから露出している。

次に、前記ＱＦＰ６の各部位の詳細構成について説明する。

まず、図３に示すように、平面形状が略四角形のダイパッド（タブ、チップ搭載部）８ｄと、ダイパッド８ｄを支持する（ダイパッド８ｄと連結する）複数の吊りリード８ｃと、平面視においてダイパッド８ｄの周囲に配置され、かつ複数の吊りリード８ｃのうちの互いに隣り合う吊りリード８ｃ間に配置された複数のインナリード８ｅと、インナリード８ｅと一体で繋がり、外部端子となる複数のアウタリード８ｂとを有している。なお、図４に示すように、インナリード８ｅは、後述するワイヤが接続される上面（ワイヤ接合面）８ｅａを有している。一方、アウタリード８ｂは、下面（実装面）８ｂａを有している。なお、ダイパッド８ｄの外形サイズは、１段目の半導体チップの外形サイズよりも大きい。言い換えると、平面視では、図３に示すように、ダイパッド８ｄの一部（周縁部）が、１段目の半導体チップ１から露出している。また、断面視では、図４及び図５に示すように、ダイパッド８ｄの一部（周縁部、側面）が、１段目の半導体チップ１の周縁部（側面）から迫り出している。

また、ＱＦＰ６では、図３〜図５に示すように、ダイパッド８ｄの上面（チップ搭載面）８ｄａにダイボンド材１１を介して半導体チップ１がフェイスアップ状態で搭載され、さらに半導体チップ１上にダイボンド材１２を介して半導体チップ２が、同様にフェイスアップ状態で搭載されている。

すなわち、半導体チップ１は、表面１ａと、表面１ａとは反対側の裏面１ｂとを有し、その裏面１ｂがダイパッド８ｄの上面８ｄａと対向するようにダイパッド８ｄ上に搭載されている。一方、半導体チップ２も、表面２ａと、表面２ａとは反対側の裏面２ｂとを有し、その裏面２ｂが半導体チップ１の表面１ａと対向するように半導体チップ１上に搭載されている。したがって、本実施の形態１のＱＦＰ６は、ダイパッド８ｄに２つの半導体チップ１，２が積層されて成るチップ積層型の半導体パッケージである。

また、図６及び図７に示すように、下段側の半導体チップ１は、その表面１ａに複数の電極パッド（ボンディングパッド）１ｃと、図示しない半導体素子（回路素子）１ｅが形成されている。複数の電極パッド１ｃは、前記半導体素子１ｅと電気的に接続されている。

一方、図８及び図９に示すように、上段側の半導体チップ２は、その表面２ａに複数の電極パッド２ｃと、前述の半導体素子１ｅとは異なる図示しない半導体素子（回路素子）２ｅが形成されている。複数の電極パッド２ｃは、前記半導体素子２ｅと電気的に接続されている。

また、ＱＦＰ６では、ダイパッド８ｄを共通端子化した外部端子として用いており、ダイパッド８ｄの一部（下面８ｄｂ、実装面）を封止体４から露出させたダイパッド露出型となっている。したがって、図２、図４及び図５に示すように、封止用樹脂から成る封止体４は、ダイパッド８ｄの下面８ｄｂが露出するように、ダイパッド８ｄ、半導体チップ１、半導体チップ２、及び複数のワイヤ５ａ、５ｂを封止している。

ここで、本実施の形態１のＱＦＰ６では、ダイパッド８ｄに搭載された１段目の半導体チップ１は、例えばコントローラチップ（ＤＳＰ（Digital Signal Processor））である。一方、半導体チップ１上に積層された２段目の半導体チップ２は、例えばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory) である。そして、半導体チップ１は、ＱＦＰ６の外部との信号のやり取りと、半導体チップ２である制御を行っている。すなわち、ＱＦＰ６は、ＳＩＰ（System In Package)型の半導体装置でもある。したがって、コントローラチップ（半導体チップ１）は内部インタフェースと外部インタフェースを含む多くの機能を備えているため、ＳＤＲＡＭ等のメモリチップ（半導体チップ２）に比べて多くの端子数（パッド数）を有している。

したがって、図３に示すように、半導体チップ１の複数の電極パッド１ｃは、平面視において、四角形の表面１ａの四辺のそれぞれに沿って形成されている。そして、半導体チップ１の表面１ａの四辺に沿って複数のインナリード（リード８ａ）８ｅがそれぞれ配置されている。すなわち、表面１ａに設けられた複数の電極パッド１ｃのそれぞれが、半導体チップ１の周囲に設けられた複数のインナリード８ｅとワイヤ接続し易いように、半導体チップ１の表面１ａの４つの辺に沿って複数の電極パッド１ｃが設けられている。

一方、２段目の半導体チップ２では、対向する２辺のみに沿って再配置パッド２ｋ（配線層２ｊのうちのワイヤ２ｂが接続される部分）が複数設けられている。複数の再配置パッド２ｋは、複数の電極パッド２ｃとそれぞれ電気的に接続されている。すなわち、ワイヤ２ｂは、配線層２ｊを介して電極パッド２ｃと電気的に接続されている。半導体チップ２の再配置パッド２ｋについては後で詳しく説明する。

なお、図３及び図６に示すように、半導体チップ１の複数の電極パッド１ｃのうち、半導体チップ２の複数の再配置パッド２ｋが設けられた辺と並ぶ辺に沿って配置された複数の電極パッド１ｃは、少なくとも２列に亘って設けられている。すなわち、この２列に設けられた複数の電極パッド１ｃのうち、外側に配置された複数の電極パッド１ｃは、複数のワイヤ５ａを介して複数のインナリード８ｅとそれぞれ電気的に接続し、一方、２列のうちの内側に配置された複数の電極パッド１ｃは、複数のワイヤ５ｂを介して上段側の半導体チップ２の複数の再配置パッド２ｋとそれぞれ電気的に接続している。

また、ＱＦＰ６では、図３に示すように、ダイパッド８ｄを支持する吊りリード８ｃが、ダイパッド８ｄ、言い換えると、ＱＦＰ６の中央部から各角部に向かって（ＱＦＰ６の対角線に沿って）４本設けられている。そして、この４本の吊りリード８ｃのうちの互いに隣り合う吊りリード８ｃ間に配置され、かつ平面視においてダイパッド８ｄと複数のインナリード（リード８ａ）８ｅとの間にバーリード８ｆ（バスバーともいう）が設けられている。

つまり、複数のインナリード８ｅとダイパッド８ｄとの間の位置に、平面視においてスリット状の開口部８ｇを介してバーリード８ｆが設けられている。バーリード８ｆは、吊りリード８ｃと一体に形成されているとともに、共通化端子であるダイパッド８ｄとも連結部８ｈ（図１２参照）を介して一体に繋がっているため、ダイパッド８ｄを電源電位あるいは基準電位等の共通化端子として使用する場合、バーリード８ｆも同じ電源電位あるいは基準電位となる。

したがって、半導体チップ１の複数の基準電位（以下、ＧＮＤと言う）用の電極パッド１ｃと、バーリード８ｆとを複数箇所でワイヤ５ａを介してダウンボンディングすることで、ＧＮＤ用の外部端子（アウタリード８ｂ）の数を減らすことができる。

言い換えると、ＧＮＤ用の外部端子の数を減らすことにより、アウタリード８ｂの本数を減らしてＱＦＰ６の小型化を図ることができる。また、ＧＮＤ用の外部端子の数を減らすことにより、その減る分の外部端子を他の機能の端子に振り分けることもでき、その結果、ＱＦＰ６の高機能化（高集積化）を図ることができる。

なお、図４及び図５に示すように、各バーリード８ｆは、断面視において、ダイパッド８ｄが位置する高さＨ１と、リード（インナリード８ｅ）が位置する高さＨ２との間の位置（高さ）Ｈ３に配置されている。

これは、ダイパッド８ｄとバーリード８ｆとを連結している図１２に示す連結部８ｈで折り曲げ加工を施し、バーリード８ｆの高さがダイパッド８ｄとインナリード８ｅの間の高さになるようにしたものである。

これにより、バーリード８ｆに対してダウンボンディングを行う際の２ｎｄボンドの位置を高くしてチップ表面の高さに近づけることができ、その結果、ダウンボンディングにおけるワイヤ接続性を向上できる。

なお、半導体チップ１，２は、例えばシリコン（Ｓｉ）から成る。また、インナリード８ｅとアウタリード８ｂから成る複数のリード８ａ、ダイパッド８ｄ、複数の吊りリード８ｃ及びバーリード８ｆは、例えば銅（Ｃｕ）等の金属から成る。さらに、ワイヤ５ａ，５ｂは、例えば金（Ａｕ）または銅（Ｃｕ）から成る。また、封止体４は、例えばエポキシ系の熱硬化性樹脂から成る。

次に、ＱＦＰ６に搭載される半導体チップ１，２について説明する。

本実施の形態１のＱＦＰ６では、１段目に搭載される半導体チップ１は、コントローラチップであり、前述のようにパッド数（端子数）が多いため、図６に示すように複数の電極パッド１ｃは、４つの辺のそれぞれに振り分けて配置されている。また、半導体チップ１は、図７に示すように、シリコン基板１ｄと、その表面１ａに形成された窒化シリコン膜（ＳｉＮ）１ｆと、ボンディング用の複数の電極パッド１ｃを露出するように窒化シリコン膜１ｆ上に形成されたポリイミド膜（保護膜、絶縁膜）１ｇとを有している。

一方、半導体チップ１上に積層された２段目の半導体チップ２は、ＳＤＲＡＭであるが、このＳＤＲＡＭには、図８に示すように複数の電極パッド２ｃと、これらの電極パッド２ｃと電気的に接続する再配線（配線層）２ｊと、前記再配線２ｊと電気的に接続する再配置パッド２ｋとが設けられている。なお、この再配置パッド２ｋは、再配線（配線層）２ｊの一部から成る。また、複数の再配置パッド２ｋは、互いに対向する２つの辺に沿って設けられており、本実施の形態では、平面形状が長方形からなる半導体チップ２の２つの短辺に沿ってそれぞれ設けられている。また、半導体チップ２は、図９に示すように、シリコン基板２ｄと、その表面２ａに形成された窒化シリコン膜（ＳｉＮ）２ｆと、複数の電極パッド２ｃを露出するように窒化シリコン膜２ｆ上に形成されたポリイミド膜２ｇと、複数の電極パッド２ｃを露出するようにポリイミド膜２ｇ上に形成され、かつポリイミド膜１ｇ，２ｇとは異なるＢＣＢ膜（保護膜、絶縁膜）２ｈとを有している。さらに、半導体チップ２の表面２ａ上には、前述のように、複数の電極パッド２ｃと、これらの電極パッド２ｃと電気的に接続する再配線（配線層）２ｊと、前記再配線２ｊの一部から成る再配置パッド２ｋと、複数の電極パッド２ｃ及び再配置パッド２ｋを露出するように再配線２ｊ上に形成されたＢＣＢ膜（保護膜、絶縁膜）２ｉとを有している。なお、本実施の形態では、半導体チップ２の表面２ａと再配線２ｊとの間に配置される絶縁膜として、窒化シリコン膜２ｆ、ポリイミド膜２ｇおよびＢＣＢ膜２ｈの3層構造で説明したが、これに限定されるものではなく、ポリイミド膜２ｇは配置されていなくてもよい。また、本実施の形態では、複数の電極パッド２ｃ及び再配置パッド２ｋがＢＣＢ膜２ｉから露出する構造について説明したが、再配置パッド２ｋ以外は、ＢＣＢ膜２ｉで覆われていても良い。

ここで、ＢＣＢ膜２ｈ，２ｉは、有機モノマーとして少なくとも図１０の構造式に示すベンゾシクロブテン７を骨格に含む高分子から成る膜である。なお、ベンゾシクロブテン７は、多環芳香族炭化水素の一種であり、ベンゼン環にシクロブタンが結合したものであり、低誘電率の絶縁膜として用いることができる。一方、ポリイミド膜１ｇ，２ｇを形成するポリイミドは、主鎖中にイミド結合を有する高分子である。

なお、ＢＣＢ膜２ｈ，２ｉは、樹脂との密着力は、ポリイミド膜に比べて低いが、誘電率もポリイミド膜に比べて低いという特徴を有している。したがって、高密度に配線が設けられた箇所での配線間に配置する絶縁膜としてＢＣＢ膜２ｈ，２ｉを採用することは、より効果的である。

本実施の形態１の半導体チップ２（ＳＤＲＡＭ）では、図８に示すように、表面２ａに高密に複数の再配線２ｊが設けられている。これらの再配線２ｊは、例えば金（Ａｕ）から成り、かつ各電極パッド２ｃそれぞれに対応する再配置パッド２ｋに引き出すための引き出し配線となっているため、長さが長い。すなわち、半導体チップ２の表面２ａには、長さが長く、かつ金から成る再配線２ｊが狭い間隔で高密に並んで設けられているため、再配線２ｊを覆う絶縁膜として誘電率が低くない絶縁膜を用いると、再配線２ｊにおける導体損が大きくなり、半導体チップ２の特性が低下する。

しかしながら、本実施の形態１のＱＦＰ６のように、半導体チップ２における再配線２ｊを覆う絶縁膜としてＢＣＢ膜２ｈ，２ｉを採用することで、再配線２ｊにおける導体損を小さく維持することができ、再配線２ｊを通過する信号の損失を低減して半導体チップ２の特性の低下を抑制することができる。

なお、図９に示す半導体チップ２では、再配線２ｊと窒化シリコン膜２ｆとの間に配置される絶縁膜として、ＢＣＢ膜２ｈとポリイミド膜２ｇの２種類の絶縁膜が配置されている場合を示しているが、再配線２ｊと窒化シリコン膜２ｆとの間に配置される絶縁膜は、ＢＣＢ膜のみであってもよい。

次に、本実施の形態１のＱＦＰ６の半導体チップ２（ＳＤＲＡＭ）において、再配線２ｊが設けられている理由について説明する。

ＳＤＲＡＭ（半導体チップ２）は、基本的に様々なコントローラチップ（半導体チップ１）に対応するようなメモリであるが、コントローラチップのメモリ用インタフェースの位置がチップの種類によって種々異なるため、本実施の形態１のＱＦＰ６では、ＳＤＲＡＭの方でパッド（表面電極）の位置を再配置する技術を用いている。すなわち、ＳＤＲＡＭのパッドの位置を、使用するコントローラチップ（半導体チップ１）のメモリ用インタフェースの位置に合わせてワイヤボンディング用のパッドの位置を再配置している。

そこで、本実施の形態１のＱＦＰ６では、コントローラチップ（半導体チップ１）のメモリ用インタフェースの位置に合わせてＳＤＲＡＭ（半導体チップ２）の電極パッド２ｃの位置を変えている。すなわち、ＳＤＲＡＭ（半導体チップ２）では、半導体チップ１の四角形の表面１ａの何れか対向する２辺に対応するように、図８に示すように、対向する２辺のみに沿ってワイヤボンディング用のボンディングパッドである再配置パッド（一部）２ｋが複数設けられている。つまり、複数の電極パッド２ｃのそれぞれを複数の再配線２ｊによって複数の再配置パッド２ｋの位置に再配置して、半導体チップ１の電極パッド１ｃと半導体チップ２の再配置パッド２ｋとを、及び半導体チップ１の電極パッド１ｃとインナリード８ｅとを容易にワイヤボンディングによって接続できるようにしている。

以上により、本実施の形態１のＱＦＰ６では、ＳＤＲＡＭ（半導体チップ２）に再配線２ｊが形成されており、したがって、この再配線２ｊを覆う絶縁膜として、ＢＣＢ膜２ｈ，２ｉが用いられている。

ただし、前述のようにＢＣＢ膜２ｈ，２ｉは、樹脂との密着力がポリイミド膜に比較して低いという特徴も有している。本実施の形態１のＱＦＰ６は、ダイパッド露出型であるため、ダイパッド８ｄと樹脂の界面から水分が浸入して界面剥離による吸湿不良を引き起こし易い構造である。

しかしながら、樹脂との密着力が低いＢＣＢ膜２ｈ，２ｉが形成されたＳＤＲＡＭ（半導体チップ２）を上段側（封止体４における高さ方向の中央付近）に配置することにより、界面剥離の原因となる可能性の高いダイパッド８ｄからＳＤＲＡＭ（半導体チップ２）の位置を遠ざけることができ、ＱＦＰ６における吸湿不良に対するマージンを増やすことができる。

次に、本実施の形態１のＱＦＰ（半導体装置）６の製造方法について説明する。

図１１は図１の半導体装置の組み立てで用いられるリードフレームの構造の一例を示す平面図、図１２は図１のリードフレームにおける１つのデバイス領域の構造の一例を示す部分平面図である。また、図１３は図１の半導体装置の組み立てにおける１段目チップのダイボンディング後の構造の一例を示す部分平面図、図１４は図１３のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１５は図１３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。さらに、図１６は図１の半導体装置の組み立てにおける２段目チップのダイボンディング後の構造の一例を示す部分平面図、図１７は図１６のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１８は図１６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図１９は図１の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分平面図である。また、図２０は図１９のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２１は図１９のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図２２は図１の半導体装置の組み立てにおける樹脂モールド後の構造の一例を示す部分平面図、図２３は図２２のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２４は図２２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。

まず、図１１に示すようなデバイス領域８ｉが複数連なって形成された薄板状のリードフレーム８を準備する。なお、デバイス領域８ｉは、１つのＱＦＰ６が形成される領域であり、本実施の形態１では、便宜上、１つのデバイス領域８ｉを示す図を用いながらＱＦＰ６の組み立てを説明する。

図１２に示すように、デバイス領域８ｉには、１つのダイパッド（チップ搭載部）８ｄと、このダイパッド８ｄを支持する複数の吊りリード８ｃと、ダイパッド８ｄの周囲に配置され、かつ複数の吊りリード８ｃのうちの互いに隣り合う吊りリード８ｃ間に配置された複数のインナリード８ｅと、インナリード８ｅと一体に形成された複数のアウタリード８ｂとが形成されている。

さらに、ダイパッド８ｄの周囲には、ダイパッド８ｄと連結部８ｈによって繋がるバーリード８ｆが開口部８ｇを介して設けられている。バーリード８ｆは吊りリード８ｃとも一体で繋がっている。

なお、各デバイス領域８ｉは、図１１及び図１２に示すように枠部８ｊによって囲まれており、複数のアウタリード８ｂや複数の吊りリード８ｃは枠部８ｊによって支持されている。

また、リードフレーム８は、例えば銅（Ｃｕ）等の金属から成る。

まず、前述のような複数のデバイス領域８ｉを有する薄板状のリードフレーム８を準備する。

その後、ダイボンドを行う。ダイボンド工程では、まず、図１３〜図１５に示すように１段目の半導体チップ１であるコントローラチップをダイパッド８ｄに搭載し、その後、図１６〜図１８に示すように２段目の半導体チップ２であるＳＤＲＡＭを半導体チップ１上に搭載（積層）する。

この時、半導体チップ１及び半導体チップ２は、それぞれの表面１ａ，２ａが上方に向くように両チップともフェイスアップ状態で搭載する。すなわち、まず、ダイパッド８ｄの上面８ｄａに表面１ａを上方に向けて（ダイパッド８ｄの上面８ｄａと半導体チップ１の裏面１ｂが対向するように）半導体チップ１を搭載し、その後、半導体チップ１上に表面２ａを上方に向けて（半導体チップ１の表面１ａと半導体チップ２の裏面２ｂが対向するように）半導体チップ２を搭載（積層）する。

なお、半導体チップ１は、図６に示すようにその表面１ａの４つの辺それぞれに沿って複数の電極パッド１ｃが形成されているとともに、図７に示すように、表面１ａの各電極パッド１ｃの周囲にはポリイミド膜１ｇが形成されている。すなわち、半導体チップ１の表面１ａには複数の電極パッド１ｃが露出するようにポリイミド膜１ｇが形成されている。

一方、半導体チップ２は、図８及び図９に示すようにその表面２ａに、複数の電極パッド２ｃと、複数の再配置パッド２ｋと、電極パッド２ｃと再配置パッド２ｋとを電気的に接続する複数の再配線２ｊと、再配線２ｊを覆うＢＣＢ膜２ｈ，２ｉとが形成されている。

そこで、本実施の形態１のダイボンド工程では、その表面１ａがポリイミド膜１ｇによって覆われている半導体チップ１を１段目に搭載し、その表面２ａがＢＣＢ膜２ｈ，２ｉによって覆われている半導体チップ２を２段目に搭載する。すなわち、ＱＦＰ６がダイパッド露出型であるため、樹脂との密着力が低い（吸湿不良を引き起こし易い）ＢＣＢ膜２ｈ，２ｉを用いた半導体チップ２が、吸湿要因となり易いダイパッド８ｄから遠ざかる位置（なるべくダイパッド８ｄから離れる位置）に配置されるようにダイボンドを行う。これにより、ダイボンド工程終了時点で吸湿不良対策が施されていることになる。

その後、ワイヤボンディングを行う。ワイヤボンディング工程では、図１９〜図２１に示すように、半導体チップ１の電極パッド１ｃとインナリード８ｅ、半導体チップ１の電極パッド１ｃとバーリード８ｆ、及び半導体チップ２の電極パッド２ｃと半導体チップ１の電極パッド１ｃを、それぞれ導電性部材を介して電気的に接続する。なお、本実施の形態では、導電性部材は、ワイヤ５ａ、５ｂである。

また、前記ワイヤボンディングでは、まず、チップ間のワイヤボンディングを行い、その後、チップーリード間のワイヤボンディングを行う。その際、チップーリード間のワイヤボンディングでは、それぞれのワイヤループの高さの低い順にワイヤボンディングを行うことが好ましい。例えば図１９〜図２１に示す構造の場合、まず、半導体チップ２の電極パッド２ｃと半導体チップ１の電極パッド１ｃとをワイヤ５ｂによって接続する。その後、半導体チップ１の電極パッド１ｃとバーリード８ｆとをワイヤ５ａによって接続し、最後に、半導体チップ１の電極パッド１ｃとインナリード８ｅとを接続する。ただし、図示しないキャピラリのワイヤボンディング時の動作への影響等により、前述のワイヤボンディング順が変わってもよいことは言うまでもない。また、ワイヤ５ａについては、１段目の半導体チップ１にワイヤ５ａの一部を接続した後、ワイヤ５ａの他部をバーリード８ｆ、あるいはインナリード８ｅに接続する、所謂、正ボンディング方式を採用している。一方、ワイヤ５ｂについても、２段目の半導体チップ２にワイヤ５ｂの一部を接続した後、ワイヤ５ｂの他部を１段目の半導体チップ１に接続する、所謂、正ボンディング方式を採用している。ここで、上記のように、本実施の形態では、電源電位あるいは基準電位用のワイヤが接続される部分（バーリード８ｆ）が、ダイパッド８ｄの上面８ｄａよりも高い位置（半導体チップ１の表面１ａと裏面１ｂとの間）に位置している。そのため、ワイヤボンディング工程において正ボンディング方式を採用した場合、２ｎｄボンディング側（ここでは、バーリード８ｆ）においても、電源電位あるいは基準電位用のワイヤは接続し易い。

その後、樹脂モールドを行う。樹脂モールド工程では、例えばエポキシ系の熱硬化性樹脂を用いて、図２２〜図２４に示すように、各デバイス領域８ｉごとに封止体４を形成する。その際、ＱＦＰ６はダイパッド露出型であるため、ダイパッド８ｄの下面８ｄｂが露出するように、ダイパッド８ｄ、半導体チップ１、半導体チップ２、複数のインナリード８ｅ、複数の吊りリード８ｃ、複数のワイヤ５ａ及びワイヤ５ｂを封止する。封止体４の各側面４ａからは複数のアウタリード８ｂが突出した状態となる。

その後、タイバーカットを行う。タイバーカット工程では、隣り合うアウタリード８ｂを連結するタイバー８ｋを切断し、隣り合うアウタリード８ｂ同士を分離する。

その後、バリ取りを行う。本実施の形態１のバリ取り工程では、例えばウォータージェット方式によりバリ取りを行う。ウォータージェット方式を採用することにより、パッケージ本体へのダメージを低減することができる。

また、ウォータージェット方式を採用しても、本実施の形態１のＱＦＰ６では、ダイボンド工程終了時点で吸湿不良対策が施されているため、吸湿不良の問題を回避することができる。

その後、めっき形成を行う。めっき工程では、封止体４から突出した複数のアウタリード８ｂ及びダイパッド８ｄの下面８ｄｂに、例えば錫−ビスマス系等の外装めっきを施す。

その後、切断成形を行う。切断成形工程では、複数のアウタリード８ｂをリードフレーム８の枠部８ｊから切断分離するとともに、ガルウィング状に曲げ成形する。これにより、個片化の完了となる。

その後、マーキングを行う。マーキング工程では、封止体４の表面に、例えばレーザ等を用いて、その製造履歴等をマーキングする。

その後、テスト（選別）を行う。テスト（選別）工程では、組み立てられたＱＦＰ６の電気的特性テストを行い、良品と不良品の選別を行う。

その後、ベーク処理を行う。本ベーク処理工程では、例えば１２５℃で、約１６時間、ＱＦＰ６を加熱処理する。これにより、ＱＦＰ６内に含まれている水分を除去することができるため、吸湿不良に対するマージンを増やすこともできる。また、ＱＦＰ６の反り対策も施すことができる。特にパッケージサイズの大きな半導体装置の反り対策としてより有効である。

なお、本ベーク処理は、樹脂モールド工程終了後から所定の時間内に行うことが好ましいが、少なくとも出荷時の梱包前までに行うものである。

その後、外観スキャナーを行う。ここでは、スキャナーによりＱＦＰ６の外観を検査し、これによってＱＦＰ６の組み立て完了となる。

その後、完成したＱＦＰ６は、ＱＦＰ６の内部に湿気が入らないように梱包（防湿梱包）される。その後、このＱＦＰ６は、図４５に示すように、半田材１３を介してマザーボード等に実装（リフロー実装）される。その際、本実施の形態１のＱＦＰ６では、ＢＣＢ膜２ｈ，２ｉを有する半導体チップ２がダイパッド８ｄから遠い位置に配置されており、ＱＦＰ６の吸湿不良に対するマージンが増えているため、ＱＦＰ６の吸湿不良を起こりにくくすることができる。

さらに、ＱＦＰ６の組み立てのダイボンド工程終了時点で吸湿不良対策が施されているため、その組み立てにおいて、仮に早い段階で吸湿不良が発生したとしても、半導体チップ１，２のアルミニウム製の電極パッド１ｃ，２ｃの腐食の発生を抑制することができる。

本実施の形態１のＱＦＰ６によれば、半導体チップ１上に半導体チップ２が搭載されたチップ積層型で、かつダイパッド８ｄの下面８ｄｂを封止体４の下面４ｂから露出させた構造の半導体パッケージ（ＱＦＰ６）において、有機モノマーとして少なくともベンゾシクロブテン７を骨格に含む高分子から成るＢＣＢ膜２ｈ，２ｉが形成された半導体チップ２をダイパッド８ｄから遠ざけた位置に配置することにより、ダイパッド８ｄと封止体４の界面から水分が浸入したとしてもこの半導体チップ２に水分が到達するのには時間がかかる。

つまり、ダイパッド露出型のＱＦＰ６のダイパッド８ｄ上に積層された半導体チップ１，２において、ＢＣＢ膜２ｈ，２ｉが形成された半導体チップ２を２段目に搭載することにより、半導体チップ２が半導体チップ１よりダイパッド８ｄから離れた位置となるため、ダイパッド８ｄと封止体４の界面から水分が浸入したとしても、この半導体チップ２に水分が到達する時間を長くかかるようにすることができる。すなわち、ＱＦＰ６における吸湿不良に対するマージンを増やすことができる。

これにより、吸湿不良を起こりにくくすることができるため、ＱＦＰ６の信頼性の低下を抑制することができる。

また、複数（本実施の形態１では２個）の半導体チップを積層する構造であるため、複数の半導体チップを平置きする構造に比べてチップ搭載領域が少なくて済み、その結果、ＱＦＰ６の小型化を実現することができる。

また、ダイパッド８ｄの下面８ｄｂを封止体４の下面４ｂから露出させることにより、ダイパッド８ｄをＧＮＤや電源等の共通化端子として用いて外部端子の一つとして使用できるため、ＱＦＰ６の端子数を増やすことができ、ＱＦＰ６の多ピン化を実現することができる。

さらに、ダイパッド８ｄと繋がるバーリード８ｆが設けられていることにより、バーリード８ｆにダウンボンディングを行えるため、共通化する端子数をより増やすことができ、ＱＦＰ６の多ピン化をさらに図ることができる。

また、ＱＦＰ６の端子数を増やすことができるため、端子数を固定的に考えた場合には、ＱＦＰ６の外形サイズを小さくすることができる。すなわち、ＱＦＰ６の小型化を実現することができる。

また、チップ積層によって複数あるいは複数種類の半導体チップが搭載されているため、ＱＦＰ６の高機能化（高集積化）を実現することができる。

（実施の形態２）
図２５は本発明の実施の形態２の半導体装置の構造の一例を示す平面図、図２６は図２５の半導体装置の構造の一例を示す裏面図、図２７は図２５の半導体装置の構造を封止体を透過して示す平面図、図２８は図２７のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２９は図２７のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。さらに、図３０は図２５の半導体装置に搭載される３段目の半導体チップの構造の一例を示す平面図、図３１は図３０のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。

本実施の形態２の半導体装置は、実施の形態１のＱＦＰ６と同様に、チップ積層型で、かつダイパッド露出型の半導体装置であるが、実施の形態１のＱＦＰ６との相違点は、３つの半導体チップが搭載（積層）されたことであり、本実施の形態２でも、前記半導体装置の一例としてＱＦＰ９を取り上げて説明する。

図２５〜図２９に示す本実施の形態２のＱＦＰ９は、実施の形態１のＱＦＰ６における２段目の半導体チップ２上に半導体チップ３を積層したものであり、ダイパッド８ｄの下面８ｄｂが封止体４の下面４ｂに露出していること等のそれ以外の構造は、実施の形態１のＱＦＰ６と同様である。

すなわち、ＱＦＰ９では、図２８及び図２９に示すように、ダイパッド８ｄ上に１段目の半導体チップ１（コントローラチップ）が搭載され、半導体チップ１上に半導体チップ２（ＳＤＲＡＭ）が積層され、さらに半導体チップ２上に半導体チップ３が積層されている。半導体チップ３は、例えばフラッシュメモリ（不揮発性メモリ）である。

図３０及び図３１に示すように、半導体チップ３は、表面３ａとその反対側の裏面３ｂを有しており、表面３ａに複数の電極パッド（ボンディングパッド）３ｃとともに、図示しない半導体素子（回路素子）３ｅが形成されており、複数の電極パッド３ｃは、前記半導体素子３ｅと電気的に接続されている。

また、半導体チップ３は、図３１に示すように、シリコン基板３ｄと、その表面３ａに形成された窒化シリコン（ＳｉＮ）膜３ｆと、ボンディング用の複数の電極パッド３ｃを露出するように窒化シリコン膜３ｆ上に形成されたポリイミド膜（保護膜、絶縁膜）３ｇとを有している。

なお、本実施の形態２のＱＦＰ９では、２段目の半導体チップ（ＳＤＲＡＭ）２上に３段目の半導体チップ（フラッシュメモリ）３が積層されているため、図２７に示すように２段目の半導体チップ２の複数の電極パッド２ｃの一部は、平面視において、半導体チップ３と重なる位置に形成されている。つまり、２段目の半導体チップ２の複数の電極パッド２ｃのうち、一部の電極パッド２ｃは、３段目の半導体チップ３の下方に隠れた配置状態となっており、これらの電極パッド２ｃは、平面視において露出していない。

したがって、３段目の半導体チップ３の下方に隠れた状態で配置されているため、これらの電極パッド２ｃに対してはワイヤボンディングを行うことができない。

そこで、半導体チップ２（ＳＤＲＡＭ）においては、実施の形態１の構造と同様に、図８及び図９に示すように再配線２ｊが表面２ａに形成されている。すなわち、複数の電極パッド２ｃを、ワイヤボンディングを行うことが可能な位置に再配線２ｊによって再配置している。図２７に示す構造では、複数の電極パッド２ｃのそれぞれを再配線２ｊによって引き出して、平面視で、図８の表面２ａにおける露出した２つの対向する辺に沿って複数の再配置パッド２ｋが形成されており、複数の電極パッド２ｃと複数の再配置パッド２ｋとがそれぞれ再配線２ｊによって電気的に接続されている。つまり、半導体チップ２において、再配線（配線層）２ｊの再配置パッド２ｋは、平面視において、３段目の半導体チップ３と重ならない位置に形成されている。

また、半導体チップ２の表面２ａには、実施の形態１で説明したように、長さが長く、かつ金から成る再配線２ｊが狭い間隔で高密に並んで設けられているため、再配線２ｊを覆う絶縁膜として誘電率が低いＢＣＢ膜２ｈ，２ｉが形成されている。

なお、本実施の形態２のＱＦＰ９もダイパッド露出型であるため、実施の形態１のＱＦＰ６と同様にダイパッド８ｄからの吸湿に対して対策を取る必要があるが、本実施の形態２のＱＦＰ９でも、ＢＣＢ膜２ｈ，２ｉを有した半導体チップ２をダイパッド８ｄから遠ざけた位置に配置している。

すなわち、ＢＣＢ膜２ｈ，２ｉを有する半導体チップ２をダイパッド８ｄから遠ざけて２段目（ダイパッド側から）に配置している。

なお、ＱＦＰ９は、３つの半導体チップを積層した構造であり、３段目の半導体チップ３の上には封止体４の一部が配置されているが、チップ３層構造であることから３段目のチップ表面は、封止体表面に比較的近い位置となり易い。そこで、ダイパッド８ｄから遠ざけることと、封止体表面からの吸湿も考慮すると、チップ３層構造の場合、中段（２段目）の位置にＢＣＢ膜２ｈ，２ｉを有する半導体チップ（ＳＤＲＡＭ）２を配置することが好ましい。

その結果、半導体チップ２がダイパッド８ｄから離れた位置となり、かつ封止体表面からも離れているため、ダイパッド８ｄと封止体４の界面や封止体表面から水分が浸入したとしても、この半導体チップ２に水分が到達する時間を長くかかるようにすることができる。すなわち、チップ３層構造のＱＦＰ９における吸湿不良に対するマージンを増やすことができる。

これにより、吸湿不良を起こりにくくすることができるため、ＱＦＰ９の信頼性の低下を抑制することができる。

本実施の形態２のＱＦＰ９のその他の構造については、実施の形態１のＱＦＰ６と同様であるため、その重複説明は省略する。

次に、ＱＦＰ９の組み立てについて説明する。

ＱＦＰ９はチップ３層構造であるため、実施の形態１のＱＦＰ６の組み立てとの相違点は、３段目の半導体チップ３のダイボンドとこの半導体チップ３に対するワイヤボンディングが追加されることである。

ＱＦＰ９の組み立てでは、実施の形態１のＱＦＰ６と同様に、まず、図１１に示すようなデバイス領域８ｉが複数連なって形成された薄板状のリードフレーム８を準備する。なお、デバイス領域８ｉは、１つのＱＦＰ９が形成される領域であり、本実施の形態２でも、便宜上、１つのデバイス領域８ｉを示す図を用いながらＱＦＰ９の組み立てを説明する。

図１２に示すように、デバイス領域８ｉには、１つのダイパッド（チップ搭載部）８ｄと、このダイパッド８ｄを支持する複数の吊りリード８ｃと、ダイパッド８ｄの周囲に配置され、かつ複数の吊りリード８ｃのうちの互いに隣り合う吊りリード８ｃ間に配置された複数のインナリード８ｅと、インナリード８ｅと一体に形成された複数のアウタリード８ｂとを有する薄板状のリードフレーム８を準備する。

また、ダイパッド８ｄの周囲には、ダイパッド８ｄと連結部８ｈによって繋がるバーリード８ｆが開口部８ｇを介して設けられている。バーリード８ｆは吊りリード８ｃとも一体で繋がっている。

なお、各デバイス領域８ｉは、図１１及び図１２に示すように枠部８ｊによって囲まれており、複数のアウタリード８ｂや複数の吊りリード８ｃは枠部８ｊによって支持されている。

また、リードフレーム８は、例えば銅（Ｃｕ）等の金属から成る。

その後、ダイボンドを行う。ダイボンド工程では、まず、図１３〜図１５に示すように１段目の半導体チップ１であるコントローラチップをダイパッド８ｄに搭載し、その後、図１６〜図１８に示すように２段目の半導体チップ２であるＳＤＲＡＭを半導体チップ１上に搭載（積層）し、さらに、図３２〜図３４に示すように３段目の半導体チップ３であるフラッシュメモリを半導体チップ２上に搭載（積層）する。

この時、半導体チップ１、半導体チップ２、及び半導体チップ３は、それぞれの表面１ａ，２ａ，３ａが上方に向くように全てフェイスアップ状態で搭載する。すなわち、まず、ダイパッド８ｄの上面８ｄａに表面１ａを上方に向けて（ダイパッド８ｄの上面８ｄａと半導体チップ１の裏面１ｂが対向するように）半導体チップ１を搭載し、その後、半導体チップ１上に表面２ａを上方に向けて（半導体チップ１の表面１ａと半導体チップ２の裏面２ｂが対向するように）半導体チップ２を搭載（積層）する。さらに、半導体チップ２上に表面３ａを上方に向けて（半導体チップ２の表面２ａと半導体チップ３の裏面３ｂが対向するように）半導体チップ３を搭載（積層）する。

なお、半導体チップ１は、図６に示すようにその表面１ａの４つの辺それぞれに沿って複数の電極パッド１ｃが形成されているとともに、図７に示すように、表面１ａの各電極パッド１ｃの周囲にはポリイミド膜１ｇが形成されている。すなわち、半導体チップ１の表面１ａには複数の電極パッド１ｃが露出するようにポリイミド膜１ｇが形成されている。

一方、半導体チップ２は、図８及び図９に示すようにその表面２ａに、複数の電極パッド２ｃと、複数の再配置パッド２ｋと、電極パッド２ｃと再配置パッド２ｋとを電気的に接続する複数の再配線２ｊと、再配線２ｊを覆うＢＣＢ膜２ｈ，２ｉとが形成されている。

また、半導体チップ３は、半導体チップ１の断面構造と同様の構造であり、図３１に示すように、表面３ａの各電極パッド３ｃの周囲にはポリイミド膜３ｇが形成されている。つまり、半導体チップ３の表面３ａには複数の電極パッド３ｃが露出するようにポリイミド膜３ｇが形成されている。

そこで、本実施の形態２のダイボンド工程では、その表面１ａがポリイミド膜１ｇによって覆われている半導体チップ１を１段目に搭載し、その表面２ａがＢＣＢ膜２ｈ，２ｉによって覆われている半導体チップ２を２段目に搭載し、さらに表面３ａがポリイミド膜３ｇによって覆われている半導体チップ３を３段目に搭載する。

すなわち、ＱＦＰ９もダイパッド露出型であるため、樹脂との密着力が低い（吸湿不良を引き起こし易い）ＢＣＢ膜２ｈ，２ｉを用いた半導体チップ２を、ダイパッド８ｄから遠ざけた位置に配置するとともに、封止体表面からも離れた中段の２段目に配置する。これにより、ＱＦＰ９の組み立てにおいても、実施の形態１のＱＦＰ６と同様にダイボンド工程終了時点で吸湿不良対策が施されていることになる。

その後、ワイヤボンディングを行う。ワイヤボンディング工程では、図１９〜図２１に示すように、半導体チップ１の電極パッド１ｃとインナリード８ｅ、半導体チップ１の電極パッド１ｃとバーリード８ｆ、半導体チップ２の電極パッド２ｃと半導体チップ１の電極パッド１ｃ、及び図３５〜図３７に示すように半導体チップ３の電極パッド３ｃと半導体チップ１の電極パッド１ｃを、それぞれワイヤボンディングによって電気的に接続する。

なお、前記ワイヤボンディングでは、まず、チップ間のワイヤボンディングを行い、その後、チップーリード間のワイヤボンディングを行う。その際、チップーリード間のワイヤボンディングでは、それぞれのワイヤループの高さの低い順にワイヤボンディングを行うことが好ましい。例えばＱＦＰ９のワイヤボンディングの場合、まず、半導体チップ３の電極パッド３ｃと半導体チップ１の電極パッド１ｃとをワイヤ５ｂによって接続し、さらに半導体チップ２の電極パッド２ｃと半導体チップ１の電極パッド１ｃとをワイヤ５ｂによって接続する。その後、半導体チップ１の電極パッド１ｃとバーリード８ｆとをワイヤ５ａによって接続し、最後に、半導体チップ１の電極パッド１ｃとインナリード８ｅとを接続する。ただし、図示しないキャピラリのワイヤボンディング時の動作への影響等により、前述のワイヤボンディング順が変わってもよいことは言うまでもない。

その後、樹脂モールドを行う。樹脂モールド工程では、例えばエポキシ系の熱硬化性樹脂を用いて、各デバイス領域８ｉごとに図２８及び図２９に示すような封止体４を形成する。その際、ＱＦＰ９もダイパッド露出型であるため、ダイパッド８ｄの下面８ｄｂが露出するように、ダイパッド８ｄ、半導体チップ１、半導体チップ２、半導体チップ３、複数のインナリード８ｅ、複数の吊りリード８ｃ、複数のワイヤ５ａ及びワイヤ５ｂを封止する。封止体４の各側面４ａからは複数のアウタリード８ｂが突出した状態となる。

その後、タイバーカットを行う。タイバーカット工程では、図３５に示す隣り合うアウタリード８ｂを連結するタイバー８ｋを切断し、隣り合うアウタリード８ｂ同士を分離する。

その後、バリ取りを行う。本実施の形態１のバリ取り工程では、例えばウォータージェット方式によりバリ取りを行う。ウォータージェット方式を採用することにより、パッケージ本体へのダメージを低減することができる。

また、ウォータージェット方式を採用しても、本実施の形態２のＱＦＰ９では、ダイボンド工程終了時点で吸湿不良対策が施されているため、吸湿不良の問題を回避することができる。

その後、めっき形成を行う。めっき工程では、封止体４から突出した複数のアウタリード８ｂ及びダイパッド８ｄの下面８ｄｂに、例えば錫−ビスマス系等の外装めっきを施す。

その後、切断成形を行う。切断成形工程では、複数のアウタリード８ｂをリードフレーム８の枠部８ｊから切断分離するとともに、ガルウィング状に曲げ成形する。これにより、個片化の完了となる。

その後、マーキングを行う。マーキング工程では、封止体４の表面に、例えばレーザ等を用いて、その製造履歴等をマーキングする。

その後、テスト（選別）を行う。テスト（選別）工程では、組み立てられたＱＦＰ９の電気的特性テストを行い、良品と不良品の選別を行う。

その後、ベーク処理を行う。本ベーク処理工程では、例えば１２５℃で、約１６時間、ＱＦＰ９を加熱処理する。これにより、ＱＦＰ９内に含まれている水分を除去することができるため、吸湿不良に対するマージンを増やすこともできる。また、ＱＦＰ９の反り対策も施すことができる。特にパッケージサイズの大きな半導体装置の反り対策としてより有効である。

なお、本ベーク処理は、樹脂モールド工程終了後から所定の時間内に行うことが好ましいが、少なくとも出荷時の梱包前までに行うものである。

その後、外観スキャナーを行う。ここでは、スキャナーによりＱＦＰ９の外観を検査し、これによってＱＦＰ９の組み立て完了となる。

その後、完成したＱＦＰ９は、ＱＦＰ９の内部に湿気が入らないように梱包（防湿梱包）される。その後、このＱＦＰ９は、半田材１３（図４５参照）を介してマザーボード等に実装（リフロー実装）される。その際、本実施の形態２のＱＦＰ９では、ＢＣＢ膜２ｈ，２ｉを有する半導体チップ２がダイパッド８ｄ及び封止体表面から遠い位置に配置されており、ＱＦＰ９の吸湿不良に対するマージンが増えているため、ＱＦＰ９の吸湿不良を起こりにくくすることができる。

さらに、ＱＦＰ９の組み立てのダイボンド工程終了時点で吸湿不良対策が施されているため、その組み立てにおいて、仮に早い段階で吸湿不良が発生したとしても、半導体チップ１，２，３のアルミニウム製の電極パッド１ｃ，２ｃ，３ｃの腐食の発生を抑制することができる。

本実施の形態２のＱＦＰ９においても、ＢＣＢ膜２ｈ，２ｉが形成された半導体チップ２をダイパッド８ｄ及び封止体表面から遠ざけた２段目の位置に配置することにより、ダイパッド８ｄと封止体４の界面、あるいは封止体表面から水分が浸入したとしてもこの半導体チップ２に水分が到達するのには時間がかかる。

つまり、ダイパッド露出型のＱＦＰ９のダイパッド８ｄ上に積層された半導体チップ１，２，３において、ＢＣＢ膜２ｈ，２ｉが形成された半導体チップ２を２段目に搭載することにより、半導体チップ２が半導体チップ１や半導体チップ３よりダイパッド８ｄや封止体表面から離れた位置となるため、ダイパッド８ｄと封止体４の界面、もしくは封止体表面から水分が浸入したとしても、この半導体チップ２に水分が到達する時間を長くかかるようにすることができる。すなわち、ＱＦＰ９における吸湿不良に対するマージンを増やすことができる。

これにより、吸湿不良を起こりにくくすることができるため、ＱＦＰ９の信頼性の低下を抑制することができる。

なお、本実施の形態２のＱＦＰ９によって得られるその他の効果については、実施の形態１のＱＦＰ６のものと同様であるため、その重複説明は省略する。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

（変形例１）
例えば、前記実施の形態１，２では、ダイパッド８ｄの周囲に設けられた複数のバーリード８ｆを有するＱＦＰ構造について説明したが、図３８及び図３９に示すように、バーリード８ｆがなくてもよい。この場合、前記実施の形態１，２で説明したダイパッド８ｄの外形サイズよりも大きい外形サイズのダイパッド８ｄを使用する。そして、１段目の半導体チップ１から露出するダイパッド８ｄの上面８ｄａにおける周縁部にワイヤ５ａを接続するものである。これにより、前記実施の形態１、２に比べ、ＱＦＰ９の放熱効果をより高めることができる。また、ダイパッド８ｄの半田接続を行う場合、前記実施の形態１，２に比べ、ＱＦＰ９を実装基板に実装した際の実装強度を高めることができる。

（変形例２）
また、例えば図４０及び図４１に示すように、ダイパッドの外形サイズが１段目の半導体チップの外形サイズよりも小さいダイパッド、詳細に説明すると、ダイパッド８ｄの上面８ｄａが半導体チップ１の裏面１ｂより小さい、所謂、小タブを採用してもよい。なお、図４０では、便宜上、図を分かり易くするために各チップの電極パッド及び複数のワイヤを省略して示している。

図４０のＱＦＰ９では、半導体チップ１の裏面１ｂより小さい面積のダイパッド８ｄの周囲に開口部８ｇを介してバーリード８ｆが設けられており、ダイパッド８ｄとバーリード８ｆは、連結部８ｈによって繋がれている。また、図４１の変形例２のＱＦＰ９は、実施の形態２のＱＦＰ９と同様に、各バーリード８ｆに対してダウンボンディングが行われている。

図４１の変形例２のようにＱＦＰ９を小タブ構造とすることにより、ダイパッド８ｄの側面と封止体４との間で剥離が生じたとしても、この剥離が半導体チップ１の表面１ａまで到達（進展）するのを抑制することができる。すなわち、半導体チップ１はシリコン（Ｓｉ）から成り、金属（例えば、銅（Ｃｕ））から成るリードフレーム８（ダイパッド８ｄ）と封止体４を構成する樹脂（例えば、エポキシ系の熱硬化性樹脂）との密着力よりも、半導体チップ１と封止体４を構成する樹脂との密着力の方が高いため、半導体チップ１と樹脂との密着面積がより大きい小タブ構造は、吸湿不良に対するマージンがより大きいと言える。

（変形例３）
また、前記実施の形態１，２では、半導体装置がＱＦＰの場合を取り上げて説明したが、前記半導体装置は、ダイパッド露出型で、かつ複数の半導体チップが積層された構造であれば、ＱＦＰに限らず、図４２〜図４４の変形例３に示すようなＱＦＮ（Quad Flat Non-leaded Package) １０であってもよい。ＱＦＮ１０は、複数のリード８ａのそれぞれが上面（ワイヤ接合面）８ａａと下面（実装面）８ａｂを有し、各リード８ａの下面８ａｂが、アウタ部として封止体４の下面４ｂに露出しているものである。

前記半導体装置がＱＦＮ１０であることにより、実施の形態１，２のＱＦＰ６，９に比べて半導体装置の外形サイズを小さくすることができる。

なお、変形例１の大タブ構造のＱＦＰ９、変形例２の小タブ構造のＱＦＰ９、さらには変形例３のＱＦＮ１０においても、前述のそれぞれの効果以外に、実施の形態１のＱＦＰ９と同様の効果を得ることができることは言うまでもない。

本発明は、リードフレームを用いて組み立てられる半導体装置に利用可能である。

１ 半導体チップ
１ａ 表面（主面）
１ｂ 裏面
１ｃ 電極パッド
１ｄ シリコン基板
１ｅ 半導体素子
１ｆ 窒化シリコン膜
１ｇ ポリイミド膜（保護膜）
２ 半導体チップ
２ａ 表面（主面）
２ｂ 裏面
２ｃ 電極パッド
２ｄ シリコン基板
２ｅ 半導体素子
２ｆ 窒化シリコン膜
２ｇ ポリイミド膜（保護膜）
２ｈ，２ｉ ＢＣＢ膜（保護膜）
２ｊ 再配線（配線層）
２ｋ 再配置パッド（一部）
３ 半導体チップ
３ａ 表面（主面）
３ｂ 裏面
３ｃ 電極パッド
３ｄ シリコン基板
３ｅ 半導体素子
３ｆ 窒化シリコン膜
３ｇ ポリイミド膜
４ 封止体
４ａ 側面
４ｂ 下面
５ａ，５ｂ ワイヤ（導電性部材）
６ ＱＦＰ（半導体装置）
７ ベンゾシクロブテン
８ リードフレーム
８ａ リード
８ａａ 上面
８ａｂ 下面
８ｂ アウタリード
８ｂａ 下面
８ｃ 吊りリード
８ｄ ダイパッド
８ｄａ 上面
８ｄｂ 下面
８ｅ インナリード
８ｅａ 上面
８ｆ バーリード
８ｇ 開口部
８ｈ 連結部
８ｉ デバイス領域
８ｊ 枠部
８ｋ タイバー
９ ＱＦＰ（半導体装置）
１０ ＱＦＮ（半導体装置）
１１ ダイボンド材
１２ ダイボンド材
１３ 半田材

Claims (13)

1. 上面、及び前記上面とは反対側の下面を有するダイパッドと、
   前記ダイパッドの周囲に配置された複数のリードと、
   第１主面、前記第１主面上に形成された複数の第１電極パッド、前記複数の第１電極パッドを露出するように前記第１主面上に形成された第１保護膜、及び前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記ダイパッドの前記上面と対向するように前記ダイパッド上に搭載された第１半導体チップと、
   第２主面、前記第２主面上に形成された複数の第２電極パッド、前記複数の第２電極パッドを露出するように前記第２主面上に形成された第２保護膜、及び前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第１半導体チップの前記第１主面と対向するように前記第１半導体チップ上に搭載された第２半導体チップと、
   前記複数の第１電極パッドと前記複数のリードとをそれぞれ電気的に接続する複数の第１導電性部材と、
   前記複数の第１電極パッドと前記複数の第２電極パッドとをそれぞれ電気的に接続する複数の第２導電性部材と、
   前記ダイパッドの前記下面が露出するように、前記ダイパッド、前記第１半導体チップ、前記第２半導体チップ、前記複数の第１導電性部材、および前記複数の第２導電性部材を封止する封止体と、
   を含み、
   前記第２保護膜は、有機モノマーとしてベンゾシクロブテンを骨格に含む高分子から成り、
   前記第１保護膜は、前記第２保護膜とは異なる材料から成る、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２半導体チップの前記第２主面上に、前記第２保護膜を介して、さらに複数の配線が形成されており、
   前記複数の配線は、前記複数の第２電極パットとそれぞれ電気的に接続されている、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第２半導体チップの前記第２主面上に、さらに第３保護膜が形成されており、
   前記第３保護膜は、前記複数のそれぞれの配線の一部を露出するように前記複数の配線上に形成され、かつ有機モノマーとしてベンゾシクロブテンを骨格に含む高分子から成る、半導体装置。
4. 請求項３に記載の半導体装置において、
   前記複数の配線は、金から成る、半導体装置。
5. 請求項３に記載の半導体装置において、
   前記第３保護膜は、前記第２半導体チップの前記第２主面上で最上層に位置する保護膜である、半導体装置。
6. 請求項３に記載の半導体装置において、
   前記第２半導体チップの前記第２主面は、平面視において、第１方向に延在する第１辺と、前記第１方向と交差する第２方向に延在する第２辺と、を有し、
   前記複数の第２電極パッドは、前記第１方向に沿って、前記第１辺側に配置され、
   前記第３保護膜から露出した前記複数の配線の一部は、前記第２方向に沿って、前記第２辺側に配置されている、半導体装置。
7. 請求項１に記載の半導体装置において、
   前記第１保護膜は、ポリイミド膜である、半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第１保護膜は、前記第１半導体チップの前記第１主面上で最上層に位置する保護膜であり、
   前記第２保護膜は、前記第２半導体チップの前記第２主面上で最上層に位置する保護膜である、半導体装置。
9. 請求項８に記載の半導体装置において、
   平面視において、前記ダイパッドの外形サイズは、前記第１半導体チップの外形サイズより大きい、半導体装置。
10. 請求項８に記載の半導体装置において、
    平面視において、前記ダイパッドの外形サイズは、前記第１半導体チップの外形サイズより小さい、半導体装置。
11. 請求項８に記載の半導体装置において、
    前記ダイパッドは、複数の吊りリードで支持されており、
    前記複数の吊りリードのうちの互いに隣り合う吊りリード間で、かつ平面視において前記ダイパッドと前記複数のリードとの間には、バーリードが設けられている、半導体装置。
12. 請求項１１に記載の半導体装置において、
    前記バーリードは、断面視において、前記ダイパッドが位置する高さと、前記リードが位置する高さの間の高さに配置されている、半導体装置。
13. 請求項２に記載の半導体装置において、
    前記第２半導体チップ上に、さらに第３半導体チップが積層されており、
    前記第２半導体チップの前記複数の第２電極パッドは、平面視において、前記第３半導体チップと重なる位置に形成されており、
    前記第２半導体チップの前記複数のそれぞれの配線の一部は、平面視において、前記第３半導体チップと重ならない位置に形成されており、
    前記複数の第２導電性部材は、前記複数の配線を介して前記第２電極パッドとそれぞれ電気的に接続されている、半導体装置。

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