KR100831481B1 - 반도체 장치와 그것을 이용한 반도체 패키지 및 회로 장치 - Google Patents

반도체 장치와 그것을 이용한 반도체 패키지 및 회로 장치 Download PDF

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Abstract

제1 반도체 소자와 제2 반도체 소자는 각각 전극 패드가 형성된 전극 형성면을 갖는다. 제1 반도체 소자와 제2 반도체 소자는, 각 전극 패드가 각각 노출되도록 적층되고, 또한 각 전극 형성면끼리 대향시켜 접착되어 있다. 제1 및 제2 반도체 소자의 전극 패드는 본딩 와이어를 통하여 제1 및 제2 접속 단자와 접속되어 있다. 제1 및 제2 접속 단자를 갖는 금속 회로판과 제1 및 제2 반도체 소자는, 각 접속 단자의 일부가 노출되도록 밀봉 재료로 밀봉되어 있다.
반도체 소자, 전극 패드, 본딩 와이어, 고밀도 실장, 패키지

Description

반도체 장치와 그것을 이용한 반도체 패키지 및 회로 장치{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR PACKAGE USING THE SAME, AND CIRCUIT DEVICE}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구성을 도시한 평면도.
도 2는 도 1에 도시한 반도체 장치의 단면도.
도 3a, 도 3b 및 도 3c는 도 1에 도시한 반도체 장치의 제조 공정을 도시한 단면도로서, 제1 반도체 소자와 제2 반도체 소자를 적층하는 공정까지 도시한 도면.
도 4a, 도 4b 및 도 4c는 도 3a, 도 3b 및 도 3c에 도시한 반도체 장치의 제조 공정의 평면도.
도 5a, 도 5b 및 도 5c는 도 1에 도시한 반도체 장치의 제조 공정을 도시한 단면도로서, 제1 및 제2 반도체 소자를 수지 밀봉하는 공정까지 도시한 도면.
도 6a, 도 6b 및 도 6c는 도 5a, 도 5b 및 도 5c에 도시한 반도체 장치의 제조 공정의 평면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정에 사용하는 리드 프레임의 구성예를 도시한 평면도.
도 8은 도 1에 도시한 반도체 장치의 변형예를 도시한 평면도.
도 9는 도 1에 도시한 반도체 장치의 다른 변형예를 도시한 평면도.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치에 사용되는 제1 금속 회로판과 그것에 접착된 제1 반도체 소자를 도시한 평면도.
도 11은 도 10에 도시한 제1 금속 회로판 및 제1 반도체 소자의 단면도.
도 12는 본 발명의 제2 실시예에 따른 반도체 장치에 사용되는 제2 금속 회로판과 그것에 접착된 제2 반도체 소자를 도시한 평면도.
도 13은 도 12에 도시한 제2 금속 회로판 및 제2 반도체 소자의 단면도.
도 14a, 도 14b 및 도 14c는 본 발명의 제2 실시예에 따른 반도체 장치의 구성과 그 제조 공정을 도시한 단면도.
도 15는 본 발명의 실시예에 따른 반도체 장치를 실장 보드 위에 실장한 상태를 도시한 단면도.
도 16은 본 발명의 실시예에 따른 반도체 장치를 실장 보드 위에 실장한 다른 상태를 도시한 단면도.
도 17은 본 발명의 실시예에 따른 반도체 장치를 실장 보드 위에 실장한 또 다른 상태를 도시한 단면도.
도 18은 본 발명의 실시예에 따른 반도체 장치를 실장 보드 위에 실장한 또 다른 상태를 도시한 단면도.
도 19은 본 발명의 실시예에 따른 반도체 장치를 패키지 소체로서 사용한 반도체 패키지의 구성을 도시한 단면도.
도 20은 본 발명의 실시예에 따른 반도체 장치를 패키지 소체로서 사용한 반도체 패키지의 다른 구성을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
2 : 제1 반도체 소자
3 : 제2 반도체 소자
4 : 제1 전극 패드
5 : 제2 전극 패드
6 : 접착제층
7 : 금속 회로판
8 : 외부 접속 단자
9 : 내부 접속 단자
10 : 제1 본딩 와이어
11 : 제2 본딩 와이어
12 : 제1 다이 패드부
13 : 제2 다이 패드부
[특허 문헌1] 일본 특개2001-36000호 공보
본 출원은 2005년 10월 24일에 출원된 일본 출원, 특원 2005-308358호에 의 한 우선권의 이익에 기초한다. 따라서, 그에 따른 우선권의 이익을 주장한다. 상기 일본 출원의 내용 전부는, 여기에 참조 문헌으로서 인용된다.
본 발명은, 반도체 장치(semiconductor device)와 그것을 이용한 반도체 패키지(semiconductor package) 및 회로 장치(circuit device)에 관한 것이다.
최근, 반도체 장치의 소형화나 고밀도 실장화 등을 실현하기 위하여, 하나의 패키지 내에 복수의 반도체 소자를 적층하여 밀봉한 스택형 멀티칩 패키지가 실용화되고 있다. 이와 같은 스택형 멀티칩 패키지에 있어서, 복수의 반도체 소자는 배선 기판이나 리드 프레임 위에 차례로 적층된다. 복수의 반도체 소자는 각각 배선 기판이나 리드 프레임의 접속 단자와 본딩 와이어를 통하여 전기적으로 접속된다. 이를 위해, 복수의 반도체 소자는 상하 방향을 일치시켜 적층된다.
종래의 스택형 멀티칩 패키지에 있어서, 최상부의 반도체 소자에 접속된 본딩 와이어는, 필연적으로 복수의 반도체 소자의 적층 두께를 초과한 부분을 통과하게 된다. 따라서, 이 와이어 배선의 형상분만큼 밀봉 수지의 두께를 두껍게 할 필요가 있다. 종래의 스택형 멀티칩 패키지는, 배선 기판이나 리드 프레임 등의 패키지 기체를 필수 구성으로서 갖고 있다. 이 패키지 기체의 두께도 스택형 멀티 칩 패키지(반도체 패키지)의 두께를 두껍게 하는 요인으로 되고 있다.
또한, 종래의 스택형 멀티칩 패키지에 있어서는, 패키지 제작 후(수지 밀봉 후)에 번인(Burn-In) 테스트 등의 신뢰성 평가 시험을 실시하고 있다. 이 때문에, 멀티칩 패키지를 구성하는 반도체 소자 중 하나에 초기 불량이나 결함이 발생하더 라도, 패키지 전체가 불량으로 된다. 반도체 패키지의 수율은, 각 반도체 소자의 수율의 적층수의 거듭 제곱으로 저하한다. 예를 들면, 1소자당 수율이 98%인 반도체 소자를, 적층한 후에 번인 테스트를 실시한 경우, 4층에서는 적층 후의 수율이 80% 이하, 6층에서는 적층 후의 수율이 0.07%까지 저하된다.
특허 문헌 1에는 2개의 반도체 소자를 각각의 본딩 패드 형성면끼리 대향시켜 배치한 반도체 패키지가 기재되어 있다. 그러나, 여기에서는 각 반도체 소자의 본딩 패드 형성면에 절연층을 형성하고, 절연층의 표면에 금속 배선을 더 형성하고, 이들 금속 배선 사이를 땜납 볼로 접속하고 있다. 이로 인해, 반도체 패키지 자체의 두께를 충분히 얇게 할 수는 없다. 또한, 실장 보드와 반도체 패키지의 접속은, 2개의 반도체 소자 사이의 간극에 본딩 와이어를 배치하여 실시하고 있다. 이 점으로부터도 반도체 패키지의 두께가 두꺼워지는 경향이 있다.
본 발명의 목적은, 반도체 소자를 적층하여 밀봉하는 경우의 밀봉 재료의 두께, 나아가서는 패키지 자체의 두께를 얇게 할 수 있으며, 또한 수율적으로 효율적인 적층수로 신뢰성 평가 시험을 실시하는 것을 가능하게 한 반도체 장치와 그것을 이용한 반도체 패키지 및 회로 장치를 제공하는데 있다.
본 발명의 양태에 따른 반도체 장치는, 제1 전극 패드가 형성된 전극 형성면을 갖는 제1 반도체 소자와, 제2 전극 패드가 형성된 전극 형성면을 갖고, 상기 제1 및 제2 전극 패드가 각각 노출되도록, 상기 전극 형성면끼리 대향시켜 상기 제1 반도체 소자와 접착된 제2 반도체 소자와, 상기 제1 및 제2 반도체 소자의 외측에 배치되고, 상기 제1 전극 패드와 제1 본딩 와이어를 개재하여 접속된 제1 접속 단자와, 상기 제2 전극 패드와 제2 본딩 와이어를 개재하여 접속된 제2 접속 단자를 갖는 금속 회로판과, 상기 제1 및 제2 접속 단자의 일부가 노출되도록, 상기 제1 및 제2 반도체 소자와 상기 금속 회로판을 밀봉하는 밀봉 재료를 구비하는 것을 특징으로 하고 있다.
본 발명의 양태에 따른 반도체 패키지는, 반도체 장치 탑재부와, 상기 반도체 장치 탑재부의 주변에 배치된 접속 패드와, 상기 접속 패드와 전기적으로 접속된 실장 단자를 갖는 패키지 기체와, 상기 패키지 기체의 상기 반도체 장치 탑재부에 탑재된 반도체 장치로서, 제1 전극 패드가 형성된 전극 형성면을 갖는 제1 반도체 소자와, 제2 전극 패드가 형성된 전극 형성면을 갖고, 상기 제1 및 제2 전극 패드가 각각 노출되도록, 상기 전극 형성면끼리 대향시켜 상기 제1 반도체 소자와 접착된 제2 반도체 소자와, 상기 제1 및 제2 반도체 소자의 외측에 배치되고, 상기 제1 전극 패드와 제1 본딩 와이어를 개재하여 접속된 제1 접속 단자와, 상기 제2 전극 패드와 제2 본딩 와이어를 개재하여 접속된 제2 접속 단자를 갖는 금속 회로판과, 상기 제1 및 제2 접속 단자의 일부가 노출되도록, 상기 제1 및 제2 반도체 소자와 상기 금속 회로판을 밀봉하는 제1 밀봉 재료를 구비하는 반도체 장치와, 상기 패키지 기체의 상기 접속 패드와 상기 반도체 장치의 상기 제1 및 제2 접속 단자를 전기적으로 접속하는 접속부와, 상기 반도체 장치를 밀봉하는 제2 밀봉 재료를 구비하는 것을 특징으로 하고 있다.
본 발명의 양태에 따른 회로 장치는, 실장 패드를 갖는 실장 보드와, 상기 실장 보드 위에 실장된 반도체 장치로서, 제1 전극 패드가 형성된 전극 형성면을 갖는 제1 반도체 소자와, 제2 전극 패드가 형성된 전극 형성면을 갖고, 상기 제1 및 제2 전극 패드가 각각 노출되도록, 상기 전극 형성면끼리 대향시켜 상기 제1 반도체 소자와 접착된 제2 반도체 소자와, 상기 제1 및 제2 반도체 소자의 외측에 배치되고, 상기 제1 전극 패드와 제1 본딩 와이어를 개재하여 접속된 제1 접속 단자와, 상기 제2 전극 패드와 제2 본딩 와이어를 개재하여 접속된 제2 접속 단자를 갖는 금속 회로판과, 상기 제1 및 제2 접속 단자의 일부가 노출되도록, 상기 제1 및 제2 반도체 소자와 상기 금속 회로판을 밀봉하는 밀봉 재료를 구비하는 반도체 장치와, 상기 실장 보드의 상기 실장 패드와 상기 반도체 장치의 상기 제1 및 제2 접속 단자를 전기적으로 접속하는 접속부를 구비하는 것을 특징으로 하고 있다.
이하, 본 발명을 실시하기 위한 형태에 대하여, 도면을 참조하여 설명한다. 또한, 이하에서는 본 발명의 실시예를 도면에 기초하여 설명하지만, 이들 도면은 도해를 위하여 제공되는 것으로, 본 발명은 이들 도면에 한정되지는 않는다.
도 1 및 도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 구성을 도시한 도면으로, 도 1은 그 평면도, 도 2는 단면도이다. 이들 도면에 도시한 반도체 장치(1)는 제1 반도체 장치(2)와 제2 반도체 소자(3)를 갖고 있다. 제1 반도체 소자(2)는 한 쪽의 주면(2a)에 제1 전극 패드(4)가 형성되어 있다. 제1 반도체 소자(2)의 주면(2a)은 전극 형성면이다.
마찬가지로, 제2 반도체 소자(3)도 한 쪽의 주면(3a)에 제2 전극 패드(5)가 형성되어 있다. 제2 반도체 소자(3)의 주면(3a)은 전극 형성면이다. 제1 및 제2 전극 패드(4, 5)는 각각 반도체 소자(2, 3)의 한 쪽의 단부측에 배치되어 있다. 제1 및 제2 반도체 소자(2, 3)에는, 예를 들면 NAND형 플래시 메모리와 같은 메모리 소자가 적용된다. 단, 이것에 한정되지는 않는다.
제1 및 제2 반도체 소자(2, 3)는, 각각의 전극 형성면(2a, 3a)을 대향시킴과 아울러, 제1 및 제2 전극 패드(4, 5)가 반대측의 단부에 위치하도록 적층되어 있다. 또한, 제1 및 제2 반도체 소자(2, 3)는 전극 형성면(2a, 3a)끼리 접착제층(6)을 개재하여 접착되어 있다. 제1 및 제2 반도체 소자(2, 3)의 전극 형성면(2a, 3a)끼리 접착함에 있어서, 전극 패드(4, 5)가 각각 노출되도록, 제1 및 제2 반도체 소자(2, 3)의 중심 위치를 어긋나게 하여 적층하고 있다.
즉, 제1 반도체 소자(2)는 제2 반도체 소자(3)로 전극 패드(4)가 덮여지지 않도록, 제2 반도체 소자(3)에 대하여 오프셋되어 배치되어 있다. 그 결과, 제2 반도체 소자(3)와 적층된 제1 반도체 소자(2)의 제1 전극 패드(4)는, 상방을 향하여 노출되어 있다. 제2 반도체 소자(3)도 마찬가지이며, 제2 전극 패드(5)는 제1 전극 패드(4)와는 반대측인 하방을 향하여 노출되어 있다.
이와 같이, 제1 및 제2 반도체 소자(2, 3)의 적층 위치를 어긋나게 함으로써, 각각 전극 형성면(2a, 3a)끼리 접착한 다음, 각 전극 패드(4, 5)를 노출시키고 있다. 또한, 제1 및 제2 반도체 소자(2, 3)의 적층 두께(접착제층(6)의 두께를 포함함)가 패키지를 구성할 때의 최대 두께라고 규정한 경우에 있어서도, 제1 전극 패드(4)의 상방에는 제2 반도체 소자(3)의 두께에 상당하는 공간이 생긴다. 마찬가지로, 제2 전극 패드(5)의 상방(도면에서는 하방)에도 제1 반도체 소자(2)의 두 께에 상당하는 공간이 생긴다.
전극 형성면(2a, 3a)끼리 접착한 제1 및 제2 반도체 소자(2, 3)의 외측에는, 금속 회로판(7(7A, 7B))이 배치되어 있다. 금속 회로판(7)은, 예를 들면 구리 합금, 철-니켈 합금 등으로 형성되어 있다. 제1 반도체 소자(2)의 전극측 단부의 외측에 배치된 금속 회로판(7A)은, 제1 반도체 소자(2)와 접속되는 제1 접속 단자를 구성하고 있다. 제2 반도체 소자(3)의 전극측 단부의 외측에 배치된 금속 회로판(7B)은, 제2 반도체 소자(3)와 접속되는 제2 접속 단자를 구성하고 있다.
제1 및 제2 접속 단자(7A, 7B)는 각각 금속판의 일부를 박육화한 단차 형상을 갖고 있으며, 이 단차 형상에 기초하여 외부 접속 단자(8)와 내부 접속 단자(9)가 형성되어 있다. 즉, 제1 및 제2 접속 단자(7A, 7B)는, 각각 단차 형상의 원래 두께 부분(소체 두께 부분)에 외부 접속 단자(8)가 형성되어 있다. 또한, 소체 두께 부분에 상당하는 외부 접속 단자(8)로부터 연속하여 단차 형상으로 박육화된 부분에 내부 접속 단자(9)가 형성되어 있다. 이들 접속 단자(7A, 7B)의 내부 접속 단자(9)는, 각각 접속되는 전극 패드(4, 5)와 동일 방향으로 공간이 생기도록 박육화되어 있다.
즉, 제1 접속 단자(7A)의 내부 접속 단자(9)는, 제1 전극 패드(4)의 노출 방향(도면에서 상방)으로 단차 형상의 테라스부가 형성되도록, 외부 접속 단자(8)로부터 연속하여 단차 형상으로 박육화되어 있다. 제2 접속 단자(7B)의 내부 접속 단자(9)도 마찬가지이고, 제2 전극 패드(5)의 노출 방향(도면에서 하방)으로 단차 형상의 테라스부가 형성되도록, 외부 접속 단자(8)로부터 연속하여 단차 형상으로 박육화되어 있다.
제1 접속 단자(7A)의 내부 접속 단자(9)는, 제1 전극 패드(4)와 동일 방향(도면에서 상방)으로 공간이 형성되어 있다. 제2 접속 단자(7B)의 내부 접속 단자(9)도 마찬가지이고, 제2 전극 패드(5)와 동일 방향(도면에서 하방)으로 공간이 형성되어 있다. 제1 및 제2 접속 단자(7A, 7B)의 내부 접속 단자(9)는, 각각 테라스부가 제1 및 제2 전극 패드(4, 5)와 동일 방향으로 향하고 있다. 또한, 제1 및 제2 접속 단자(7A, 7B)는, 각각 내부 접속 단자(9)를 구성하는 테라스부가 서로 반대 방향을 향하도록 배치되어 있다.
단차 형상을 갖는 접속 단자(7A, 7B)는, 예를 들면 이하와 같이 하여 제작된다. 즉 외부 접속 단자(8)에 상당하는 금속 회로판(7)의 원래 두께 부분에 대하여, 외부 접속 단자(8)의 부분을 제외하고 하프 에칭이나 코이닝을 실시하여 내부 접속 단자(9)를 형성한다. 이와 같이 하여, 외부 접속 단자(8)와 내부 접속 단자(9)를 갖는 접속 단자(7A, 7B)를 제작한다.
금속 회로판(7)의 원래 두께는, 제1 및 제2 반도체 소자(2, 3)의 적층 두께(접착제층(6)의 두께를 포함)에 따라 설정한다. 즉 외부 접속 단자(8)의 두께를 a, 제1 및 제2 반도체 소자(2, 3)의 각 두께를 b, 접착제층(6)의 두께를 c라고 했을 때, 외부 접속 단자(8)의 두께에 상당하는 금속 회로판(7)의 두께 a는 a≥2b+c의 조건을 만족시킨다.
금속 회로판(7)의 원래 두께 부분에 하프 에칭이나 코이닝 등의 가공을 실시하여 내부 접속 단자(9)를 형성함에 있어서, 하프 에칭량 또는 코이닝량 d는 d≥ b+c의 조건을 만족시키는 것이 바람직하다. 이에 따라, 제1 및 제2 접속 단자(7A, 7B)의 내부 접속 단자(9)는 각각 하프 에칭이나 코이닝 등으로 제거된 부분에, 적어도 반도체 소자(2, 3)의 두께 b와 접착체층(6)의 두께 c의 합계 두께 (b+c)에 상당하는 공간이 형성된다. 이와 같은 외부 접속 단자(8) 및 내부 접속 단자(9)에 대하여 은(Ag)이나 금(Au) 등의 도금을 실시하여, 제1 및 제2 접속 단자(7A, 7B)로서 사용한다.
제1 및 제2 반도체 소자(2, 3)의 전극 패드(4, 5)와 제1 및 제2 접속 단자(7A, 7B)의 내부 접속 단자(9)는, 각각 하프 에칭이나 코이닝 등으로 제거된 부분(공간)에 배치된 본딩 와이어(10, 11)를 통하여 전기적으로 접속되어 있다. 즉, 제1 본딩 와이어(10)는 제2 반도체 소자(3)의 두께 b와 접착제층(6)의 두께 c의 합계 두께 (b+c)에 상당하는 공간 내에 수용되어 있다. 마찬가지로, 제2 본딩 와이어(11)는 제1 반도체 소자(2)의 두께 b와 접착제층(6)의 두께 c의 합계 두께 (b+c)에 상당하는 공간 내에 수용되어 있다.
이와 같이, 제1 및 제2 반도체 소자(2, 3)는, 이들 적층 두께 내에 수용된 제1 및 제2 본딩 와이어(10, 11)를 통하여, 각각 제1 및 제2 접속 단자(7A, 7B)의 내부 접속 단자(9)와 접속되어 있다. 제1 및 제2 본딩 와이어(10, 11)를 제1 및 제2 반도체 소자(2, 3)의 적층 두께 내에 수용함으로써, 반도체 장치(1)의 두께를 종래의 장치에 비하여 얇게 할 수 있다.
또한, 제1 및 제2 반도체 소자(2, 3)는 금속 회로판(7)의 일부로서 형성된 다이 패드부(12, 13)에 지지되어 있다. 제1 다이 패드부(12)는 제1 접속 단자(7A) 의 내부 접속 단자(9)와 반대 방향으로부터 하프 에칭이나 코이닝 등으로 박육화되어 있으며, 제1 반도체 소자(2)의 전극 형성면(2a)에 접착제층(14)을 개재하여 접착되어 있다. 마찬가지로, 제2 다이 패드부(13)는 제2 접속 단자(7B)의 내부 접속 단자(9)와 반대 방향으로부터 하프 에칭이나 코이닝 등으로 박육화되어 있으며, 제2 반도체 소자(3)의 전극 형성면(3a)에 접착제층(15)을 개재하여 접착되어 있다. 제1 및 제2 다이 패드부(12, 13)는 각각 반도체 소자(2, 3)의 전극 패드(4, 5)에 방해되지 않는 위치에 배치되어 있다.
제1 및 제2 다이 패드부(12, 13)는, 내부 접속 단자(9)의 형성과 동시에 하프 에칭이나 코이닝 등을 실시하여 형성할 수 있다. 제1 및 제2 반도체 소자(2, 3)가 동일 형상인 경우, 하프 에칭이나 코이닝 등에 의한 박육화는, 내부 접속 단자(9) 및 다이 패드부(12, 13)에 맞추어 양면으로부터 점 대칭으로 되도록 실시하는 것이 바람직하다. 그리고, 각 외부 접속 단자(8)의 일부가 노출되도록, 제1 및 제2 반도체 소자(2, 3)와 금속 회로판(7)(제1 및 제2 접속 단자(7A, 7B))을, 밀봉 수지(16) 등의 밀봉 재료로 밀봉함으로써, 본 실시예의 반도체 장치(1)가 구성되어 있다.
본 실시예의 반도체 장치(1)는, 예를 들면 이하와 같이 하여 제작된다. 반도체 장치(1)의 제조 공정에 대하여, 도 3, 도 4, 도 5 및 도 6을 참조하여 설명한다. 먼저, 도 3a 및 도 4a에 도시한 바와 같이, 제1 및 제2 접속 단자(7A, 7B)와 제1 및 제2 다이 패드부(12, 13)를 갖는 금속 회로판(7)을 준비한다. 금속 회로판(7)으로서는, 예를 들면 도 7에 도시한 바와 같은 리드 프레임(17)을 사용할 수 있다. 도 7에 도시한 리드 프레임(17)은 접속 단자(7A, 7B) 및 다이 패드부(12, 13)를 일체화한 것이며, 또한 이들 각 부를 갖는 장치 형성 영역을 4연 구조로 한 것이다.
전술한 금속 회로판(7)(리드 프레임(17))의 제1 다이 패드부(12) 위에, 접착제층(14)으로서 절연성의 다이 어태치 수지 등을 배치한 후, 제1 반도체 소자(2)를 탑재하여 접착한다(도 3a 및 도 4a). 제1 반도체 소자(2)는 전극 형성면(2a)이 제1 다이 패드부(12)에 접착되도록 배치된다. 이어서, 제1 반도체 소자(2)를 접착한 금속 회로판(7)을, 도 3b 및 도 4b에 도시한 바와 같이 반전시킨 후, 제1 반도체 소자(2) 위 및 제2 다이 패드부(13) 위에 각각 접착제층(6, 15)으로서 절연성의 다이 어태치 수지 등을 배치한다.
다음으로, 도 3c 및 도 4c에 도시한 바와 같이, 제1 반도체 소자(2) 위에 제2 반도체 소자(3)를 오프셋시켜 탑재하여 접착한다. 제2 반도체 소자(3)는 접착제층(6, 15)을 개재하여 제1 반도체 소자(2) 및 제2 다이 어태치부(13)에 접착된다. 이어서, 도 5a 및 도 6a에 도시한 바와 같이, 제1 반도체 소자(2)에 대하여 와이어 본딩을 실시한다. 또한, 도 5b 및 도 6b에 도시한 바와 같이 금속 회로판(7)을 반전시켜서, 제2 반도체 소자(3)에 대하여 와이어 본딩을 실시한다. 이와 같이 하여, 제1 및 제2 반도체 소자(2, 3)의 각 전극 패드(4, 5)와 제1 및 제2 접속 단자(7A, 7B)의 각 내부 접속 단자(9)를, 각각 본딩 와이어(10, 11)를 개재하여 접속한다.
그 후, 도 5c 및 도 6c에 도시한 바와 같이, 제1 및 제2 반도체 소자(2, 3) 와 금속 회로판(7)(제1 및 제2 접속 단자(7A, 7B)를, 예를 들면 밀봉 수지(몰드 수지)(16)로 인젝션 몰드한다. 이 때, 접속 단자(7A, 7B)의 각 외부 접속 단자(8)가 노출되도록 밀봉 수지(16)로 몰드한다. 이와 같이 하여, 제1 및 제2 반도체 소자(2, 3)와 제1 및 제2 접속 단자(7A, 7B)를 밀봉 수지(16)로 밀봉한 후, 리드 프레임(17)으로부터 각 접속 단자(7A, 7B)와 다이 패드부(12, 13)를 각각 잘라 분리시킴으로써, 본 실시예의 반도체 장치(1)가 제작된다.
제1 실시예의 반도체 장치(1)는, 2개의 반도체 소자(2, 3)를 오프셋시켜서 배치함과 아울러, 각각의 전극 패드(4, 5)가 노출되도록, 각 전극 형성면(2a, 3a)을 대향시켜 적층하고 있다. 따라서, 2개의 반도체 소자(2, 3)의 적층 두께 내에서 각 반도체 소자(2, 3)에 대하여 와이어 본딩할 수 있다. 또한, 각 접속 단자(7A, 7B)를 각각 전극 패드(4, 5)의 노출 방향과 동일 방향으로 박육화한 단차 형상으로 하고 있기 때문에, 전극 패드(4, 5)와 내부 접속 단자(9)를 접속하는 본딩 와이어(10, 11)를 2개의 반도체 소자(2, 3)의 적층 두께 내로 용이하게 수용할 수 있다.
접속 단자(7A, 7B)는 각각 외부 접속 단자(8)를 갖고, 아울러 이들 외부 접속 단자(8)의 일부를 제외하고 접속 단자(7A, 7B)와 반도체 소자(2, 3)는 밀봉 수지(16)로 밀봉되어 있다. 이와 같은 반도체 장치(1)는 반도체 패키지로서 직접 사용할 수 있다. 따라서, 박형화된 패키지 구조를 갖는 반도체 장치(1)를 제공하는 것이 가능해진다. 예를 들면, 두께 60㎛의 반도체 소자(2, 3)를 두께 20㎛의 접착제층(60)으로 접착한 경우, 반도체 장치(반도체 패키지)(1)의 두께는 최대 150㎛ 정도로 할 수 있다. 2개의 반도체 소자(2, 3)는 두께 방향에 대하여 대칭이기 때문에, 패키지 구성 재료간의 열 전도율의 차이에 기인하는 휘어짐 등이 발생하지 않는다.
또한, 본 실시예의 반도체 장치(1)에 따르면, 적층하여 패키징한 2개의 반도체 소자(2, 3)에 대하여, 번인(Burn-In) 테스트 등의 신뢰성 평가 시험을 실시할 수 있다. 번인 테스트는 반도체 소자의 적층수가 증가할수록 반도체 패키지로서의 수율이 저하된다. 이에 비하여, 적층수가 2개인 반도체 장치(반도체 패키지)(1)에 번인 테스트를 실시함으로써, 적층수에 기인하는 수율의 저하를 억제할 수 있다. 환언하면, 수율적으로 효율적인 적층수로 번인 테스트를 실시하는 것이 가능한 반도체 장치(1)를 제공할 수 있다.
여기에서, 전술한 실시예에서는, 도 3a 및 도 4a에 도시한 바와 같이, 제1 반도체 소자(2)의 단변측만을 제1 다이 패드부(12)로 지지하고 있다. 이 경우, 반도체 장치(1)의 제조 공정에서의 반송 시에 있어서, 경우에 따라서는 제1 반도체 소자(2)의 지지 구조에 불량이 생길 우려가 있다. 이와 같은 점에 대해서는, 예를 들면 도 8에 도시한 바와 같이, L자 형상의 제1 다이 패드부(12)를 적용하는 것이 유효하다. L자 형상의 제1 다이 패드부(12)에 의하면, 제1 반도체 소자(2)의 단변과 장변이 함께 지지되기 때문에, 제1 반도체 소자(2)의 지지 불량을 유효하게 억제할 수 있다. 도 9에 도시한 바와 같이, 제1 및 제2 다이 패드부(12, 13)를 함께 L자 형상으로 하는 것도 유효하다.
다음으로, 본 발명의 제2 실시예에 따른 반도체 장치에 대하여, 도 10 내지 도 14를 참조하여 설명한다. 이들 도면에 도시한 반도체 장치(20)는 금속 회로판에 박형 리드 프레임을 적용한 것이다. 또한, 전술한 제1 실시예와 동일 부분에 대해서는 동일 부호를 붙이고, 그 설명을 생략한다.
도 10 및 도 11은 제1 반도체 소자(2)의 전극 형성면(2a)을 지지하는 제1 다이 패드부(12)와, 제2 반도체 소자(3)와 접속되는 제2 접속 단자(21)를 갖는 제1 금속 회로판(22)을 도시하고 있다. 도 12 및 도 13은 제2 반도체 소자(3)의 전극 형성면(3a)을 지지하는 제2 다이 패드부(13)와, 제1 반도체 소자(2)와 접속되는 제1 접속 단자(23)를 갖는 제2 금속 회로판(24)을 도시하고 있다. 도 14는 제1 및 제2 금속 회로판(22, 24)을 적용한 반도체 장치(20)의 제조 공정을 도시하고 있다.
제1 금속 회로판(22)은, 전술한 제1 실시예와 마찬가지로, 금속판을 하프 에칭이나 코이닝 등으로 박육화한 박육 부분을 갖는 제1 다이 패드부(12)를 구비하고 있다. 제1 다이 패드부(12)에는 접착제층(14)을 개재하여 제1 반도체 소자(2)가 접착된다. 또한, 제1 금속 회로판(22)은 제1 다이 패드부(12)와 동일 방향으로부터 하프 에칭이나 코이닝 등으로 박육화된 제2 접속 단자(21)를 갖고 있다. 제2 접속 단자(21)는 제2 반도체 소자(3)의 전극 패드(5)와 접속되는 것으로, 외부 접속 단자(8)와 내부 접속 단자(9)가 일체화된 구조를 가지고 있다.
한편, 제2 금속 회로판(24)은 금속판을 하프 에칭이나 코이닝 등으로 박육화한 박육 부분을 갖는 제2 다이 패드부(13)를 구비하고 있다. 제2 다이 패드부(13)에는 접착제층(15)을 개재하여 제2 반도체 소자(3)가 접착된다. 또한, 제2 금속 회로판(24)은 제2 다이 패드부(13)와 동일 방향으로부터 하프 에칭이나 코이닝 등 으로 박육화된 제1 접속 단자(23)를 가지고 있다. 제1 접속 단자(23)는 제1 반도체 소자(2)의 전극 패드(4)와 접속되어, 외부 접속 단자(8)와 내부 접속 단자(9)가 일체화된 구조를 가지고 있다. 제1 및 제2 금속 회로판(22, 24)은 각각 리드 프레임으로서 준비된다.
제1 및 제2 금속 회로판(22, 24)은, 도 14a에 도시한 바와 같이, 반도체 소자(2, 3)의 전극 형성면(2a, 3a)끼리 대향하도록 적층된다. 이 때, 제1 반도체 소자(2) 위에는 접착제층(6)으로서 절연성의 다이 어태치 수지 등을 배치해 둔다. 그리고, 제1 다이 패드부(12)에 지지된 제1 반도체 소자(2)와 제2 다이 패드부(13)에 지지된 제2 반도체 소자(3)를 접착한다. 이어서, 도 14b에 도시한 바와 같이, 제1 및 제2 반도체 소자(2)에 대하여 차례로 와이어 본딩을 실시한다.
그 후, 도 14c에 도시한 바와 같이, 제1 및 제2 반도체 소자(2, 3)와 제1 및 제2 금속 회로판(22, 24)을, 각 접속 단자(23, 22)의 일부를 노출시키면서, 밀봉 수지(몰드 수지)(16) 등의 밀봉 재료로 인젝션 몰드한다. 이와 같이 하여, 제2 실시예의 반도체 장치(20)가 제작된다. 반도체 장치(20)는 제1 및 제2 접속 단자(23, 21)의 형상과 리드 프레임의 구조(다이 패드부와 접속 단자의 관계 등)가 상이한 것 이외에는 제1 실시예의 반도체 장치(1)와 동일한 구성 및 효과를 나타낸다. 따라서, 박형화된 패키지 구조를 갖고, 아울러 수율적으로 효율적인 적층수로 번인 테스트를 실시하는 것이 가능한 반도체 장치(20)를 제공하는 것이 가능해진다.
전술한 제1 및 제2 실시예의 반도체 장치(1, 20)는, 전술한 바와 같이 직접 반도체 패키지로서 사용할 수 있다. 도 15 내지 도 18은 전술한 실시예의 반도체 장치(1)(또는 20)를 반도체 패키지로서 사용하고, 실장 보드(31)에 직접 실장한 회로 장치를 도시하고 있다. 도 15는 실장 보드(31) 위에 1개의 반도체 장치(1)를 실장한 상태를 도시하고 있다. 반도체 장치(1)의 외부 접속 단자(9)와 실장 보드(31)의 실장 패드(32)는 접속재(33)를 개재하여 접속되어 있다. 접속재(33)에는 땜납 볼이나 땜납 페이스트 등의 도전성 재료가 이용된다. 이와 같이, 반도체 장치(1)는 2개의 반도체 소자(2, 3)를 적층한 패키지로서 실장 보드(31) 위에 직접 실장할 수 있다.
반도체 패키지로서 사용하는 반도체 장치(1)는, 예를 들면 도 16, 도 17, 도 18에 도시한 바와 같이, 복수개를 적층하여 실장 보드(31) 위에 실장할 수도 있다. 도 16, 도 17 및 도 18은 각각 4개의 반도체 장치(1)를 실장 보드(31) 위에 실장한 회로 장치를 도시하고 있다. 또한, 반도체 장치(1)의 적층수는 이것에 한정되지 않고, 적절히 설정 가능하다. 도 16에 도시한 회로 장치에 있어서, 각 반도체 장치(1)의 외부 접속 단자(9) 사이와 최하층의 반도체 장치(1)의 외부 접속 단자(9)와 실장 패드(32) 사이는 각각 땜납 볼이나 땜납 페이스트 등의 접속재(33)를 개재하여 전기적으로 접속되어 있다.
도 17에 도시한 회로 장치에 있어서, 각 반도체 장치(1)의 외부 접속 단자(9) 사이는 땜납 볼이나 땜납 페이스트 등의 접속재(33)를 개재하여 전기적으로 접속되어 있다. 반도체 장치(1)와 실장 패드(32)의 접속에는 본딩 와이어(34)가 이용되고 있다. 즉, 최상층의 반도체 장치(1)의 외부 접속 단자(9)와 실장 패 드(32) 사이는 본딩 와이어(34)를 개재하여 전기적으로 접속되어 있다. 도 18은 각 반도체 장치(1) 사이 및 반도체 장치(1)와 실장 패드(32) 사이를 땜납(35)에 의해 일체적으로 접속한 구조를 도시하고 있다. 적층한 반도체 장치(1) 사이나 반도체 장치(1)와 실장 패드(32) 사이의 접속에는 각종 접속 구조를 적용할 수 있다.
제1 및 제2 실시예의 반도체 장치(1, 20)는, 직접 반도체 패키지로서 사용하는 것 이외에, 패키지 소체로서 배선 기판이나 리드 프레임 등의 패키지 기체 위에 탑재하고, 이에 따라 반도체 패키지를 구성할 수도 있다. 도 19 및 도 20은 반도체 장치(1)(또는 20)를 패키지 소체로서 사용한 반도체 패키지를 도시하고 있다. 도 19 및 도 20에 도시한 반도체 패키지(40)는 한 쪽의 주면에 실장 단자로서 형성된 땜납 볼(41)과 다른 쪽의 주면에 형성된 접속 패드(42)를 갖는 배선 기판(43) 위에, 2개의 반도체 장치(1)를 적층하여 탑재한 구성을 가지고 있다. 또한, 반도체 장치(1)의 적층수는 이것에 한정되지 않고, 적절하게 설정 가능하다.
각 반도체 장치(1)를 구성하는 반도체 소자(2, 3)가, 예를 들면 NAND형 플래시 메모리인 경우, 반도체 장치(1) 위에는 컨트롤러 소자(44)를 더 탑재할 수 있다. 도 19에 도시한 반도체 패키지(40)에 있어서, 배선 기판(43)의 접속 패드(42)와 반도체 장치(1)의 외부 접속 단자(9)나 컨트롤러 소자(44)의 전극 패드(45) 사이는 각각 본딩 와이어(46)를 개재하여 접속되어 있다. 도 20에 도시한 반도체 패키지(40)에 있어서, 적층된 반도체 장치(1)의 외부 접속 단자(9) 사이에는 땜납 페이스트 등의 접속재(47)를 개재하여 접속되어 있으며, 또한 최상층의 반도체 장치(1)의 외부 접속 단자(9)는 본딩 와이어(46)를 개재하여 접속 패드(42)와 접속되 어 있다.
이와 같은 반도체 패키지(40)에 따르면, 반도체 장치(1) 자체가 박형화되어 있는 것에 더하여, 반도체 장치(1) 사이의 접착에 요하는 두께도 얇게 할 수 있기 때문에, 패키지 전체적으로 박형화하는 것이 가능해진다. 또한, 미리 반도체 장치(1)의 단계에서 번인 테스트를 실시할 수 있기 때문에, 반도체 패키지(40)의 수율을 향상시킬 수 있다. 도 19 및 도 20에서, 복수개의 반도체 장치(1)는 모두 밀봉 수지(48) 등의 밀봉 재료로 일괄적으로 밀봉되어 있다.
또한, 본 발명은 상기한 각 실시예에 한정되지 않고, 2개의 반도체 소자를 전극 형성면끼리 대향시켜 적층한 각종 형상의 반도체 장치, 그와 같은 반도체 장치를 패키지 기체 위에 탑재하여 구성한 각종 스택형 반도체 패키지, 또한 반도체 장치를 실장 보드 위에 실장한 각종 회로 장치에 적용할 수 있다. 그와 같은 반도체 장치, 반도체 패키지 및 회로 장치도 본 발명에 포함되는 것이다. 본 발명의 실시예는 본 발명의 기술적 사상의 범위 내에서 확장 또는 변경할 수 있다. 이 확장, 변경된 실시예도 본 발명의 기술적 범위에 포함되는 것이다.
본 발명에 따르면, 반도체 소자를 적층하여 밀봉하는 경우의 밀봉 재료의 두께, 나아가서는 패키지 자체의 두께를 얇게 할 수 있으며, 또한 수율적으로 효율적인 적층수로 신뢰성 평가 시험을 실시하는 것을 가능하게 한 반도체 장치와 그것을 이용한 반도체 패키지 및 회로 장치를 제공할 수 있다.

Claims (20)

  1. 제1 전극 패드가 형성된 전극 형성면을 갖는 제1 반도체 소자와,
    제2 전극 패드가 형성된 전극 형성면을 갖고, 상기 제1 및 제2 전극 패드가 각각 노출되도록, 상기 전극 형성면끼리 대향시켜 상기 제1 반도체 소자와 접착된 제2 반도체 소자와,
    상기 제1 및 제2 반도체 소자의 외측에 배치되고, 상기 제1 전극 패드와 제1 본딩 와이어를 개재하여 접속된 제1 접속 단자와, 상기 제2 전극 패드와 제2 본딩 와이어를 개재하여 접속된 제2 접속 단자를 갖는 금속 회로판과,
    상기 제1 및 제2 접속 단자의 일부가 노출되도록, 상기 제1 및 제2 반도체 소자와 상기 금속 회로판을 밀봉하는 밀봉 재료
    를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 접속 단자는, 각각 두께가 상기 제1 및 제2 반도체 소자의 적층 두께와 동등하거나 상기 제1 및 제2 반도체 소자의 적층 두께보다 두꺼운 외부 접속 단자와, 상기 제1 및 제2 본딩 와이어를 상기 적층 두께 내로 수용하도록, 상기 외부 접속 단자로부터 연속하여 형성된 내부 접속 단자를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 접속 단자는 각각 금속판의 일부를 박육화한 단차 형상을 갖고, 또한 상기 외부 접속 단자가 상기 단차 형상의 원래 두께 부분에 형성되어 있음과 함께, 상기 내부 접속 단자가 상기 단차 형상의 박육 부분에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 접속 단자와 상기 제2 접속 단자는, 상기 단차 형상의 테라스부가 서로 반대 방향을 향하도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 금속 회로판은, 상기 제1 반도체 소자의 상기 전극 형성면을 지지하는 제1 다이 패드부와, 상기 제2 반도체 소자의 상기 전극 형성면을 지지하는 제2 다이 패드부를 갖는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 다이 패드부와 상기 제2 다이 패드부의 적어도 한 쪽은 L자 형상을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 금속 회로판은, 상기 제1 반도체 소자의 상기 전극 형성면을 지지하는 제1 다이 패드부와 상기 제2 접속 단자를 갖는 제1 금속 회로판과, 상기 제2 반도체 소자의 상기 전극 형성면을 지지하는 제2 다이 패드부와 상기 제1 접속 단자를 갖는 제2 금속 회로판을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 다이 패드부와 상기 제2 접속 단자, 및 상기 제2 다이 패드부와 상기 제1 접속 단자는, 각각 금속판을 동일 방향으로부터 박육화한 박육 부분을 갖는 것을 특징으로 하는 반도체 장치.
  9. 반도체 장치 탑재부와, 상기 반도체 장치 탑재부의 주변에 배치된 접속 패드와, 상기 접속 패드와 전기적으로 접속된 실장 단자를 갖는 패키지 기체와,
    상기 패키지 기체의 상기 반도체 장치 탑재부에 탑재된 반도체 장치로서,
    제1 전극 패드가 형성된 전극 형성면을 갖는 제1 반도체 소자와,
    제2 전극 패드가 형성된 전극 형성면을 갖고, 상기 제1 및 제2 전극 패드가 각각 노출되도록, 상기 전극 형성면끼리 대향시켜 상기 제1 반도체 소자와 접착된 제2 반도체 소자와,
    상기 제1 및 제2 반도체 소자의 외측에 배치되고, 상기 제1 전극 패드와 제1 본딩 와이어를 개재하여 접속된 제1 접속 단자와, 상기 제2 전극 패드와 제2 본딩 와이어를 개재하여 접속된 제2 접속 단자를 갖는 금속 회로판과,
    상기 제1 및 제2 접속 단자의 일부가 노출되도록, 상기 제1 및 제2 반도체 소자와 상기 금속 회로판을 밀봉하는 제1 밀봉 재료를 구비하는 반도체 장치와,
    상기 패키지 기체의 상기 접속 패드와 상기 반도체 장치의 상기 제1 및 제2 접속 단자를 전기적으로 접속하는 접속부와,
    상기 반도체 장치를 밀봉하는 제2 밀봉 재료
    를 구비하는 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 반도체 패키지는 복수의 상기 반도체 장치를 구비하고, 상기 복수의 반도체 장치는 적층되어 상기 반도체 장치 탑재부에 탑재되어 있는 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 접속부는, 상기 복수의 반도체 장치의 상기 접속 단자와 상기 접속 패드의 사이를 각각 접속하는 본딩 와이어를 갖는 것을 특징으로 하는 반도체 패키지.
  12. 제10항에 있어서,
    상기 접속부는, 상기 복수의 반도체 장치의 상기 접속 단자 사이를 접속하는 도전성 접속재와, 최상층의 상기 반도체 장치의 상기 접속 단자와 상기 접속 패드의 사이를 접속하는 본딩 와이어를 갖는 것을 특징으로 하는 반도체 패키지.
  13. 제9항에 있어서,
    상기 제1 및 제2 접속 단자는, 각각 두께가 상기 제1 및 제2 반도체 소자의 적층 두께와 동등하거나 상기 제1 및 제2 반도체 소자의 적층 두께보다 두꺼운 외부 접속 단자와, 상기 제1 및 제2 본딩 와이어를 상기 적층 두께 내로 수용하도록, 상기 외부 접속 단자로부터 연속하여 형성된 내부 접속 단자를 구비하는 것을 특징으로 하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 제1 및 제2 접속 단자는 각각 금속판의 일부를 박육화한 단차 형상을 갖고, 또한 상기 외부 접속 단자가 상기 단차 형상의 원래 두께 부분에 형성되어 있음과 함께, 상기 내부 접속 단자가 상기 단차 형상의 박육 부분에 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  15. 제13항에 있어서,
    상기 금속 회로판은, 상기 제1 반도체 소자의 상기 전극 형성면을 지지하는 제1 다이 패드부와, 상기 제2 반도체 소자의 상기 전극 형성면을 지지하는 제2 다이 패드부를 갖는 것을 특징으로 하는 반도체 패키지.
  16. 제9항에 있어서,
    상기 금속 회로판은, 상기 제1 반도체 소자의 상기 전극 형성면을 지지하는 제1 다이 패드부와 상기 제2 접속 단자를 갖는 제1 금속 회로판과, 상기 제2 반도체 소자의 상기 전극 형성면을 지지하는 제2 다이 패드부와 상기 제1 접속 단자를 갖는 제2 금속 회로판을 구비하는 것을 특징으로 하는 반도체 패키지.
  17. 실장 패드를 갖는 실장 보드와,
    상기 실장 보드 위에 실장된 반도체 장치로서,
    제1 전극 패드가 형성된 전극 형성면을 갖는 제1 반도체 소자와,
    제2 전극 패드가 형성된 전극 형성면을 갖고, 상기 제1 및 제2 전극 패드가 각각 노출되도록, 상기 전극 형성면끼리 대향시켜 상기 제1 반도체 소자와 접착된 제2 반도체 소자와,
    상기 제1 및 제2 반도체 소자의 외측에 배치되고, 상기 제1 전극 패드와 제1 본딩 와이어를 개재하여 접속된 제1 접속 단자와, 상기 제2 전극 패드와 제2 본딩 와이어를 개재하여 접속된 제2 접속 단자를 갖는 금속 회로판과,
    상기 제1 및 제2 접속 단자의 일부가 노출되도록, 상기 제1 및 제2 반도체 소자와 상기 금속 회로판을 밀봉하는 밀봉 재료를 구비하는 반도체 장치와,
    상기 실장 보드의 상기 실장 패드와 상기 반도체 장치의 상기 제1 및 제2 접속 단자를 전기적으로 접속하는 접속부
    를 구비하는 것을 특징으로 하는 회로 장치.
  18. 제17항에 있어서,
    상기 회로 장치는 복수의 상기 반도체 장치를 구비하고, 상기 복수의 반도체 장치는 적층되어 상기 실장 보드 위에 실장되어 있는 것을 특징으로 하는 회로 장치.
  19. 제18항에 있어서,
    상기 복수의 반도체 장치의 상기 접속 단자 사이, 및 최하층의 상기 반도체 장치의 상기 접속 단자와 상기 실장 패드의 사이는, 각각 도전성 접속재를 개재하여 접속되어 있는 것을 특징으로 하는 회로 장치.
  20. 제18항에 있어서,
    상기 복수의 반도체 장치의 상기 접속 단자 사이는 도전성 접속재를 개재하여 접속되어 있으며, 또한 최상층의 상기 반도체 장치의 상기 접속 단자와 상기 실장 패드의 사이는 본딩 와이어를 개재하여 접속되어 있는 것을 특징으로 하는 회로 장치.
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