TW201327730A - 半導體裝置 - Google Patents

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Abstract

本發明係抑制半導體裝置之可靠性下降。其解決方法為，於使晶粒座8d之下表面8db從密封體4之下表面4b露出之晶片積層結構之QFP6中，將至少包含骨架中含有苯環丁烯之高分子作為有機單體之BCB膜形成於表面之半導體晶片2搭載於遠離晶粒座8d之位置(第2層)，藉此即使從晶粒座8d與密封體4之介面滲入水分，亦可加長水分到達該半導體晶片2之時間，而不易產生吸濕不良。

Description

半導體裝置
本發明係關於半導體裝置技術，尤其係關於應用於晶粒座露出型半導體裝置之有效技術。
例如於日本特開2001-358287號公報(專利文獻1)中揭示有晶片積層型半導體裝置中，第1半導體晶片之背面以樹脂成型狀態露出於與密封樹脂表面同一平面上之結構。
又，例如於日本特開2003-318360號公報(專利文獻2)中揭示有於無引線型半導體裝置中，具有含絕緣性樹脂之密封體；搭載半導體晶片之標籤；在前述密封體之安裝面露出一面之複數個引線；支持於前述標籤之一面之第1半導體晶片；積層搭載於前述第1半導體晶片之第2半導體晶片，前述標籤在前述密封體之安裝面露出一面之結構。
又，例如於日本特開2002-26233號公報(專利文獻3)中揭示有於具備互相積層且互相電性連接之第1半導體晶片及第2半導體晶片之半導體裝置中，具有固著前述第1半導體晶片之第1晶粒座，與固著前述第2半導體晶片之第2晶粒座，前述第1晶粒座及前述第2晶粒座之一部分露出之結構。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2001-358287號公報
[專利文獻2]日本特開2003-318360號公報
[專利文獻3]日本特開2002-26233號公報
使用引線框架作為搭載半導體晶片(以下亦僅稱作「晶片」)之基材之半導體裝置(例如QFP(Quad Flat Package：四面扁平封裝))相較於使用以佈線層與絕緣層構成之佈線基板之半導體裝置(例如BGA(Ball Grid Array：球形陣列))，可使半導體裝置之製造成本較低。
但QFP型半導體裝置中，成外部端子之引線配置於半導體裝置(密封體)之周緣部，因此設有與BGA型半導體裝置相同數量之外部端子之情形中，導致半導體裝置之外形尺寸變大(變得難以小型化、多梢化)。
因此，本申請發明者研討使搭載半導體晶片之晶粒座(晶片搭載部)從密封半導體晶片之密封體之下表面(安裝面)露出，該晶粒座亦作為外部端子之一個使用。
另一方面，近年來有半導體裝置之高功能化或搭載半導體裝置之安裝基板之小型化之要求。因此，本申請發明者進而亦研討有將複數個或複數種半導體晶片搭載於一個半導體裝置內者。
對如此結構之半導體裝置評估，結果半導體裝置產生吸濕不良。本申請發明者對該原因進行研討後，得知藉由使晶粒座之一部分從密封體露出，而在密封體與晶粒座之介面產生剝離，水分經由因該剝離導致之間隙從外部滲入密封體之內部。
又，可知上述介面剝離亦易產生於某保護膜(至少包含骨 架中含苯環丁烯之高分子作為有機單體之膜，例如苯環丁烯膜(以下亦僅稱作「BCB膜」))形成於主面之半導體晶片與密封體之介面。
另，若因該吸濕不良而水分到達半導體晶片之主面，則會污染形成於半導體晶片主面之電極墊。因此，例如關於經由導線電性連接半導體晶片之電極墊與引線之製品，上述情形成為該導線從電極墊剝離(斷線)之原因(半導體裝置之可靠性下降)。
本發明之目的係提供一種可抑制半導體裝置之可靠性下降之技術。
本申請發明之其他課題及新穎特徵由本說明書之記述及添加附圖載明。
如下簡單說明用以解決本申請中揭示之問題之方法中具代表性者之概要。
具代表性之實施形態之半導體裝置包含：晶粒座；複數個引線；搭載於晶粒座上之第1半導體晶片；搭載於第1半導體晶片上之第2半導體晶片；複數個第1及第2導電性構件；及以露出晶粒座之下表面之方式密封之密封體，且形成於第2半導體晶片之第2主面上之第2保護膜係包含骨架中含有苯環丁烯之高分子作為有機單體者。
如下簡單說明本申請揭示之發明中藉由具代表性者所得之效果。
可抑制半導體裝置之可靠性下降。
以下實施形態中除特別需要時外，以同一或相同部分之說明為原則，不重複。
再者，以下實施形態中便利性上需要時，分割成複數個部分或實施形態說明，但除特別明示之情形外，該等互相非無關係者，一者具有為另一者之一部分或全部之變形例、詳情、補充說明等關係。
又，以下實施形態中，言及要素之數量等(包含個數、數值、數量、範圍等)之情形中，除特別明示之情形及原理上明顯限於特定數量之情形等外，不限於該特定數量，亦可為特定數量以上或以下者。
又，以下實施形態中，其構成要素(亦包含要素步驟等)除需要特別明示之情形及一般認為原理上明顯必要之情形等外，當然未必一定需要。
又，以下實施形態中，對於構成要素等，稱為「包含A」、「由A構成」、「具有A」、「含有A」時，除特別載明僅該要素之情形等外，當然不排除其以外之要素。同樣，以下實施形態中，言及構成要素等之形狀、位置關係等時，除特別明示之情形及一般認為原理上明顯相異之情形等外，實質包含與其形狀等近似或類似者等。此對於上述數值及範圍等亦相同。
以下基於附圖詳細說明本發明之實施形態。另，用以說明實施形態之全圖中，對具有同一功能之構件附加同一符 號，省略其重複說明。又，為易瞭解附圖而有對於俯視圖亦附影線之情形。
(實施形態1)
圖1係顯示本發明之實施形態1之半導體裝置之結構之一例之俯視圖，圖2係顯示圖1之半導體裝置之結構之一例之後視圖，圖3係穿透密封體顯示圖1之半導體裝置之結構之俯視圖，圖4係顯示沿著圖3之A-A線切斷之結構之一例之剖面圖，圖5係顯示沿著圖3之B-B線切斷之結構之一例之剖面圖。又，圖6係顯示搭載於圖1之半導體裝置之第1層半導體晶片之結構之一例之俯視圖，圖7係顯示沿著圖6之A-A線切斷之結構之一例之部分剖面圖，圖8係顯示搭載於圖1之半導體裝置之第2層半導體晶片之結構之一例之俯視圖，圖9係顯示沿著圖8之A-A線切斷之結構之一例之剖面圖，圖10係顯示表示圖9之BCB膜之分子結構之結構式之一例之俯視圖。
首先，針對本實施形態1之半導體裝置之結構進行說明。
本實施形態1之半導體裝置如圖1~圖3所示，係複數個引線8a中成外部端子之複數個外引線8b從密封體4之側面4a突出之樹脂密封型者。詳細說明，複數個引線8a從密封體4之4個側面4a分別露出。又，各外引線8b彎曲成形為鷗翼形狀。再者，如圖2、圖4及圖5所示，搭載半導體晶片之晶粒座8d之一部分從密封體4之下表面4b露出。
接著，針對前述QFP6之各部分之詳細構成進行說明。
首先如圖3所示，具有平面形狀大致四角形之晶粒座(標 籤、晶片搭載部)8d；支持晶粒座8d(與晶粒座8d連結)之複數個懸吊引線8c；俯視下配置於晶粒座8d周圍，且配置於複數個懸吊引線8c中互相相鄰之引線8c間之複數個內引線8e；及與內引線8e一體連接，成外部端子之複數個外引線8b。另，如圖4所示，內引線8e具有連接後述導線之上表面(打線接合面)8ea。另一方面，外引線8b具有下表面(安裝面)8ba。另，晶粒座8d之外形尺寸大於第1層半導體晶片之外形尺寸。換言之，俯視下如圖3所示，晶粒座8d之一部分(周緣部)從第1層半導體晶片1露出。又，剖視下如圖4及圖5所示，晶粒座8d之一部分(周緣部、側面)從第1層半導體晶片1之周緣部(側面)推出。
又，QFP6中如圖3~圖5所示，於晶粒座8d之上表面(晶片搭載面)8da經由固晶材11以面朝上狀態搭載半導體晶片1，進而半導體晶片2同樣以面朝上狀態經由固晶材12搭載於半導體晶片1上。
即，半導體晶片1具有表面1a及與表面1a相反側之背面1b，該背面1b以與晶粒座8d之上表面8da對向之方式搭載於晶粒座8d上。另一方面，半導體晶片2亦具有表面2a及與表面2a相反側之背面2b，該背面2b以與半導體晶片1之表面1a對向之方式搭載於半導體晶片1上。因此，本實施形態1之QFP6係於晶粒座8d上積層2個半導體晶片1、2而成之晶片積層型半導體封裝。
又，如圖6及圖7所示，下層側之半導體晶片1於其表面1a形成有複數個電極墊(接合墊)1c，與未圖示之半導體元件 (電路元件)1e。複數個電極墊1c與前述半導體元件1e電性連接。
另一方面，如圖8及圖9所示，上層側之半導體晶片2於其表面2a形成有複數個電極墊2c，及與前述半導體元件1e不同之未圖示之半導體元件(電路元件)2e。複數個電極墊2c與前述半導體元件2e電性連接。
又，QFP6中，將晶粒座8d作為共用端子化之外部端子使用，成為使晶粒座8d之一部分(下表面8db、安裝面)從密封體4露出之晶粒座露出型。因此，如圖2、圖4及圖5所示，含密封用樹脂之密封體4以晶粒座8d之下表面8db露出之方式，密封晶粒座8d、半導體晶片1、半導體晶片2及複數個導線5a、5b。
此處，本實施形態1之QFP6中，搭載於晶粒座8d之第1層半導體晶片1例如係控制器晶片(DSP(Digital Signal Processor：數位信號處理器))。另一方面，積層於半導體晶片1上之第2層半導體晶片2例如係SDRAM(Synchronous Dynamic Random Access Memory：同步動態隨機存取記憶體)。然後，半導體晶片1進行與QFP6外部之信號互換，及半導體晶片2之控制。即，QFP6亦係SIP(System In Package：系統封裝)型半導體裝置。因此，控制器晶片(半導體晶片1)具備含內部介面與外部介面之較多功能，因此與SDRAM等記憶體晶片(半導體晶片2)相比具有較多端子數(墊數)。
因此如圖3所示，半導體晶片1之複數個電極墊1c俯視下沿著四角形之表面1a之四邊分別形成。然後，沿著半導體 晶片1之表面1a之四邊配置有複數個內引線(引線8a)8e。即，以設於表面1a之各個複數電極墊1c易與設於半導體晶片1周圍之複數個內引線8e導線連接之方式，沿著半導體晶片1表面1a之四個邊設有複數個電極墊1c。
另一方面，第2層半導體晶片2中，僅沿著對向之二邊設有複數個再配置墊2k(連接佈線層2j中之導線2b之部分)。複數個重配置墊2k與複數個電極墊2c分別電性連接。即，導線2b經由佈線層2j與電極墊2c電性連接。以下對於半導體晶片2之重配置墊2k詳細說明。
另，如圖3及圖6所示，半導體晶片1之複數個電極墊1c中沿著與設有半導體晶片2之複數個重配置墊2k之邊並列之邊配置之複數個電極墊1c至少設置遍佈2行。即，設於該2行之複數個電極墊1c中配置於外側之複數個電極墊1c經由複數個導線5a與複數個內引線8e分別電性連接，另一方面，配置於2列中內側之複數個電極墊1c經由複數個導線5b與上層側之半導體晶片2之複數個重配置墊2k分別電性連接。
又，QFP6中，如圖3所示，支持晶粒座8d之懸吊引線8c從晶粒座8d換言之從QFP6之中央部向各角部(沿著QFP6之對角線)設有4條。然後，配置於該4條懸吊引線8c中互相相鄰之懸吊引線8c間，且俯視下在晶粒座8d與複數個內引線(引線8a)8e間設有條引線8f(亦稱作匯流條)。
即，在複數個內引線8e與晶粒座8d間之位置，俯視下經由縫隙狀開口部8g設有條引線8f。條引線8f與懸吊引線8c 一體形成，且亦與共用化端子晶粒座8d經由連結部8h(參照圖12)一體連接，因此將晶粒座8d作為電源電位或基準電位等共用化端子使用之情形中，條引線8f亦成為相同電源電位或基準電位。
因此，使半導體晶片1之複數個基準電位(以下稱作GND)用電極墊1c與條引線8f在複數個部位經由導線5a倒焊，藉此可降低GND用外部端子(下引線8b)之數量。
換言之，藉由減少GND用外部端子之數量，而可謀求減少下引線8b之條數且QFP6之小型化。又，藉由減少GND用外部端子之數量，亦可將該減少部分之外部端子分配成其他功能之端子，其結果可謀求QFP6之高功能化(高積體化)。
另，如圖4及圖5所示，各條引線8f配置於在剖視下晶粒座8d所位在之高度H1，與引線(內引線8e)所位在之高度H2間之位置(高度)H3。
此係在連結晶粒座8d與條引線8f之圖12所示之連結部8h實施折彎加工，使條引線8f之高度成為晶粒座8d與內引線8e間之高度者。
藉此，可提高對條引線8f進行倒焊時之2nd接合之位置而接近晶片表面之高度，其結果可提高倒焊之導線連接性。
另，半導體晶片1、2例如包含矽(Si)。又，包含內引線8e與下引線8b之複數個引線8a、晶粒座8d、複數個懸吊引線8c及條引線8f例如包含銅(Cu)等金屬。再者，導線5a、5b例如包含金(Au)或銅(Cu)。又，密封體4例如包含環氧樹脂系熱硬化性樹脂。
接著，針對搭載於QFP6之半導體晶片1、2進行說明。
本實施形態1之QFP6中，搭載於第1層之半導體晶片1係控制器晶片，且如前述焊墊數量(端子數)較多，因此如圖6所示複數個電極墊1c分配於四個邊分別配置。又，半導體晶片1如圖7所示，具有矽基板1d、形成於其表面1a之氮化矽膜(SiN)1f、及以露出接合用之複數個電極墊1c之方式形成於氮化矽膜1f上之聚醯亞胺膜(保護膜、絕緣膜)1g。
另一方面，積層於半導體晶片1上之第2層半導體晶片2係SDRAM，於該SDRAM上如圖8所示設有複數個電極墊2c、與該等電極墊2c電性連接之重佈線(佈線層)2j、與前述重佈線2j電性連接之重配置墊2k。另，該重配置墊2k包含重佈線(佈線層)2j之一部分。又，複數個重配置墊2k沿著互相對向之2個邊設置，本實施形態中，沿著俯視形狀含長方形之半導體晶片2之2個短邊分別設置。又，半導體晶片2如圖9所示具有矽基板2d、形成於其表面2a之氮化矽膜(SiN)2f、以露出複數個電極墊2c之方式形成於氮化矽膜2f上之聚醯亞胺膜2g、及以露出複數個電極墊2c之方式形成於聚醯亞胺膜2g上，且與聚醯亞胺膜1g、2g不同之BCB膜(保護膜、絕緣膜)2h。再者如前述，於半導體晶片2之表面2a上具有複數個電極墊2c、與該等電極墊2c電性連接之重佈線(佈線層)2j、包含前述重佈線2j之一部分之重配置墊2k、以露出複數個電極墊2c及重配置墊2k之方式形成於重佈線2j上之BCB膜(保護膜、絕緣膜)2i。另，本實施形態中，作為配置於半導體晶片2之表面2a與重佈線2j間之絕緣膜，乃以氮化 矽膜2f、聚醯亞胺膜2g及BCB膜2h之3層結構說明，但不限於此，亦可不配置聚醯亞胺膜2g。又，本實施形態中，針對複數個電極墊2c及重配置墊2k從BCB膜2i露出之結構進行說明，但重配置墊2k以外亦可以BCB膜2i覆蓋。
此處，BCB膜2h、2i係至少包含骨架中含圖10之結構式所示之苯環丁烯7之高分子作為有機單體之膜。另，苯環丁烯7係多環芳香族碳氫化合物之一種，且係於苯環中鍵合有環丁烷者，可作為低介電率絕緣膜使用。另一方面，形成聚醯亞胺膜1g、2g之聚醯亞胺係主鏈中具有醯亞胺鍵合之高分子。
另，BCB膜2h、2i具有與樹脂之密接力與聚醯亞胺膜相比較低，介電率與聚醯亞胺膜相比亦較低之特徵。因此，作為高密度地設有佈線部位之佈線間配置之絕緣膜，採用BCB膜2h、2i更有效。
本實施形態1之半導體晶片2(SDRAM)中，如圖8所示，於表面2a高密度地設有複數個重佈線2j。該等重佈線2j例如包含金(Au)，且成為用以向與各電極墊2c分別對應之重佈線墊2k拉出之拉出佈線，因此長度較長。即，於半導體晶片2之表面2a，長度較長且含金之重佈線2j以狹小間隔高密度排列而設，因此若使用介電率不低之絕緣膜作為覆蓋重佈線2j之絕緣膜，則重佈線2j之導體損傷變大，半導體晶片2之特性下降。
但如本實施形態1之QFP6，採用BCB膜2h、2i作為覆蓋半導體晶片2之重佈線2j之絕緣膜，從而可將重佈線2j之導體 損傷維持在較小，可降低通過重佈線2j之信號損失，抑制半導體晶片2之特性下降。
另，圖9所示之半導體晶片2中，作為配置於重佈線2j與氮化矽膜2f間之絕緣膜，顯示配置有BCB膜2h與聚醯亞胺膜2g之2種絕緣膜之情形，但配置於重佈線2j與氮化矽膜2f間之絕緣膜亦可僅為BCB膜。
接著，針對本實施形態1之QFP6之半導體晶片2(SDRAM)中設有重佈線2j之理由進行說明。
SDRAM(半導體晶片2)基本係如與各種控制器晶片(半導體晶片1)對應之記憶體，但控制器晶片之記憶體用介面之位置根據晶片之種類而各不相同，因此本實施形態1之QFP6中，SDRAM係使用將墊(表面電極)之位置重配置之技術。即，使SDRAM之墊位置對照所使用之控制器晶片(半導體晶片1)之記憶體用介面之位置將打線接合用墊之位置重配置。
因此，本實施形態1之QFP6中，對照控制器晶片(半導體晶片1)之記憶體用介面之位置改變SDRAM(半導體晶片2)之電極墊2c之位置。即，SDRAM(半導體晶片2)中，以與半導體晶片1之四角形表面1a之任一者對向之二邊對應之方式，如圖8所示，僅沿著對向之二邊設有複數個打線接合用接合墊即重配置墊(一部分)2k。即，藉由複數個重佈線2j將各個複數個電極墊2c重配置於複數個重配置墊2k之位置，可藉由打線接合容易連接半導體晶片1之電極墊1c與半導體晶片2之重配置墊2k，以及連接半導體晶片1之電極墊 1c與內引線8e。
由上，本實施形態1之QFP6中，於SDRAM(半導體晶片2)上形成有重佈線2j，因此使用BCB膜2h、2i作為覆蓋該重佈線2j之絕緣膜。
但如前述，BCB膜2h、2i亦有與樹脂之密接力比聚醯亞胺膜低之特徵。本實施形態1之QFP6係晶粒座露出型，因此係不易因從晶粒座8d與樹脂之介面滲入水分之介面剝離產生吸濕不良之結構。
但，藉由將形成有與樹脂之密接力較低之BCB膜2h、2i之SDRAM(半導體晶片2)配置於上層側(密封體4之高度方向之中央附近)，而可使SDRAM(半導體晶片2)之位置遠離成為介面剝離原因可能性較高之晶粒座8d，可增加QFP6對於吸濕不良之裕度。
接著，針對本實施形態1之QFP(半導體裝置)6之製造方法進行說明。
圖11係顯示圖1之半導體裝置之組裝所使用之引線框架之結構之一例之俯視圖，圖12係顯示圖1之引線框架之1個器件區域之結構之一例之部分俯視圖。又，圖13係顯示圖1之半導體裝置之組裝之第1層晶片之固晶後之結構之一例之部分俯視圖，圖14係顯示沿著圖13之A-A線切斷之結構之一例之剖面，圖15係顯示沿著圖13之B-B線切斷之結構之一例之剖面圖。再者，圖16係顯示圖1之半導體裝置之組裝中之第2層晶片之固晶後之結構之一例之部分俯視圖，圖17係顯示沿著圖16之A-A線切斷之結構之一例之剖面圖，圖18 係顯示沿著圖16之B-B線切斷之結構之一例之剖面圖，圖19係顯示圖1之半導體裝置組裝中之引線接合後之結構之一例之部分俯視圖。又，圖20係顯示沿著圖19之A-A線切斷之結構之一例之剖面圖，圖21係顯示沿著圖19之B-B線切斷之結構之一例之剖面圖，圖22係顯示圖1之半導體裝置組裝中之樹脂成型後之結構之一例之部分俯視圖，圖23係顯示沿著圖22之A-A線切斷之結構之一例之剖面圖，圖24係顯示沿著圖22之B-B線切斷之結構之一例之剖面圖。
首先，準備如圖11所示之相連複數個器件區域8i形成之薄板狀引線框架8。另，器件區域8i係形成1個QFP6之區域，本實施形態1中，為方便而使用顯示1個器件區域8i之圖加以說明QFP6之組裝。
如圖12所示，於器件區域8i形成有1個晶粒座(晶片搭載部)8d；支持該晶粒座8d之複數個懸吊引線8c；配置於晶粒座8d周圍，且配置於複數個懸吊引線8c中相鄰之懸吊引線8c間之複數個內引線8e；及與內引線8e一體形成之複數個外引線8b。
再者，藉由晶粒座8d與連結部8h連接之條引線8f經由開口部8g設於晶粒座8d周圍。條引線8f亦與懸吊引線8c一體連接。
另，各器件區域8i如圖11及圖12所示藉由框部8j包圍，複數個外引線8b或複數個懸吊引線8c藉由框部8j支持。
又，引線框架8例如包含銅(Cu)等金屬。
首先，準備具有如前述之複數個器件區域8i之薄板狀引 線框架8。
其後進行固晶。在固晶步驟中，首先如圖13~圖15所示，將第1層半導體晶片1即控制器晶片搭載於晶粒座8d，其後如圖16~圖18所示，將第2層半導體晶片2即SDMRAM搭載(積層)於半導體晶片1上。
此時，半導體晶片1及半導體晶片2以各個表面1a、2a朝向上方之方式，兩晶片皆以面朝上狀態搭載。即，首先使表面1a朝向上方(以晶粒座8d之上表面8da與半導體晶片1之背面1b對向之方式)搭載半導體晶片1於晶粒座8d之上表面8da，其後使表面2a朝向上方(以半導體晶片1之表面1a與半導體晶片2之背面2b對向之方式)搭載(積層)半導體晶片2於半導體晶片1上。
另，半導體晶片1如圖6所示沿著其表面1a之四邊分別形成有複數個電極墊1c，且如圖7所示，於表面1a之各電極墊1c周圍形成有聚醯亞胺膜1g。即，於半導體晶片1之表面1a以複數個電極墊1c露出之方式形成有聚醯亞胺膜1g。
另一方面，半導體晶片2如圖8及圖9所示，於其表面2a形成有複數個電極墊2c；複數個重配置墊2k；電性連接電極墊2c與重配置墊2k之複數個重佈線2j；及覆蓋重佈線2j之BCB膜2h、2i。
因此，本實施形態1之固晶步驟中，將其表面1a藉由聚醯亞胺膜1g覆蓋之半導體晶片1搭載於第1層，將其表面2a藉由BCB膜2h、2i覆蓋之半導體晶片2搭載於第2層。即，QFP6係晶粒座露出型，因此以使用與樹脂之密接力較低(易產生 吸濕不良)之BCB膜2h、2i之半導體晶片2配置於遠離易成為吸濕原因之晶粒座8d之位置(盡可能離開晶粒座8d之位置)之方式進行固晶。藉此，在固晶步驟結束之時即已實施吸濕不良對策。
其後進行打線接合。在打線接合步驟中，如圖19~圖21所示，將半導體晶片1之電極墊1c與內引線8e、半導體晶片1之電極墊1c與條引線8f、及半導體晶片2之電極墊2c與半導體晶片1之電極墊1c分別經由導電性構件電性連接。另，本實施形態中，導電性構件係導線5a、5b。
又，前述打線接合中，首先進行晶片間之打線接合，其後進行晶片-引線間之打線接合。此時，在晶片-引線間之打線接合中，以各導線環之高度依序由低至高之順序進行打線接合為佳。例如圖19~圖21所示結構之情形中，首先將半導體晶片2之電極墊2c與半導體晶片1之電極墊1c藉由導線5b連接。其後，將半導體晶片1之電極墊1c與條引線8f藉由導線5a連接，最後連接半導體晶片1之電極墊1c與內引線8e。但由於未圖示之毛細管對打線接合時動作之影響等，當然前述打線接合之順序亦可改變。又，對於導線5a，採用所謂正焊方式，其係將導線5a之一部分連接於第1層半導體晶片1後，將導線5a之另一部分連接於條引線8f或內引線8e。另一方面，對於導線5b，亦採用所謂正焊方式，將導線5b之一部分連接於第2層半導體晶片2後，將導線5b之另一部分連接於第1層半導體晶片1。此處如上述，本實施形態中，連接電源電位或基準電位用導線之連接部分(條引線 8f)位於比晶粒座8d之上表面8da高之位置(半導體晶片1之表面1a與背面1b之間)。因此，打線接合步驟中採用正焊方式之情形中，在2nd接合側(此處係條引線8f)，電源電位或基準電位用導線亦易連接。
其後進行樹脂成型。在樹脂成型步驟中，例如使用環氧系熱硬化性樹脂，如圖22~圖24所示，於每個器件區域8i形成密封體4。此時，QFP6係晶粒座露出型，因此以晶粒座8d之下表面8db露出之方式密封晶粒座8d、半導體晶片1、半導體晶片2、複數個內引線8e、複數個懸吊引線8c、複數個導線5a及導線5b。變成複數個外引線8b從密封體4之各側面4a突出之狀態。
其後進行系桿切割。在系桿切割步驟中，將連結相鄰之外引線8b之系桿8k切斷，將相鄰之外引線8b彼此分離。
其後進行去毛刺。在本實施形態1之去毛刺步驟中，例如利用水沖方式進行去毛刺。藉由採用水沖方式，可降低對封裝本體之損壞。
又，採用水沖方式，在本實施形態1之QFP6中，在固晶步驟結束之時即已實施吸濕不良對策，因此可避免吸濕不良之問題。
其後進行鍍敷形成。在鍍敷步驟中，在從密封體4突出之複數個外引線8b及晶粒座8d之下表面8db實施例如錫-鉍系等之外鍍敷。
其後進行切斷成形。在切斷成形步驟中，將複數個外引線8b自引線框架8之框部8j切斷分離，且彎曲成形為鷗翼形 狀。藉此而分片結束。
其後進行標記。在標記步驟中，於密封體4之表面使用例如雷射等標記其製造歷程等。
其後進行測試(挑選)。在測試(挑選)步驟中，進行組裝後之QFP6之電特性測試，進行良品與不良品之挑選。
其後進行烘烤處理。本烘烤處理步驟中，例如以125℃將QFP6加熱處理約16小時。藉此可將QFP6內所含之水分去除，因此亦可增加對於吸濕不良之裕度。又亦可實施QFP6之彎曲對策。尤其作為封裝尺寸較大之半導體裝置之彎曲對策更有效。
另，本烘烤處理係以在樹脂成型步驟結束後特定時間內進行為佳，但至少至出貨時之捆包前需進行者。
其後進行外觀掃描。此處，藉由掃描器檢查QFP6之外觀，藉此而QFP6之組裝結束。
其後，完成之QFP6以濕氣不進入QFP6內部之方式捆包(防濕捆包)。其後如圖45所示，該QFP6經由焊錫材13安裝(迴流安裝)於母板等上。此時，本實施形態1之QFP6中，具有BCB膜2h、2i之半導體晶片2配置於遠離晶粒座8d之位置，增加QFP6對於吸濕不良之裕度，因此可不易產生QFP6之吸濕不良。
再者，QFP6之組裝之固晶步驟結束之時即已實施吸濕不良對策，因此該組裝中，即使在較早階段已產生吸濕不良，亦可抑制半導體晶片1、2之鋁製電極墊1c、2c之腐蝕之產生。
根據本實施形態1之QFP6，於半導體晶片1上搭載有半導體晶片2之晶片積層型，且使晶粒座8d之下表面8db從密封體4之下表面4b露出結構之半導體封裝(QFP6)中，藉由將至少形成有包含骨架中含苯環丁烯7之高分子作為有機單體之BCB膜2h、2i之半導體晶片2配置於遠離晶粒座8d之位置，即使水分從晶粒座8d與密封體4之介面滲入，水分到達該半導體晶片2亦花費時間。
即，積層於晶粒座露出型QFP6之晶粒座8d上之半導體晶片1、2中，將形成有BCB膜2h、2i之半導體晶片2搭載於第2層，藉此而半導體晶片2變成比半導體晶片1離開晶粒座8d之位置，因此即使水分從晶粒座8d與密封體4之介面滲入，亦可加長水分到達該半導體晶片2之時間。即，可增加QFP6對於吸濕不良之裕度。
藉此可不易產生吸濕不良，因此可抑制QFP6之可靠性下降。
又，係積層複數(本實施形態1中為2個)個半導體晶片之結構，因此與水平放置複數個半導體晶片之結構相比，晶片搭載區域較少即可，其結果可實現QFP6之小型化。
又，藉由使晶粒座8d之下表面8db從密封體4之下表面4b露出，而將晶粒座8d作為GND或電源等之共用化端子使用，可作為外部端子之一個使用，因此可增加QFP6之端子數，可實現QFP6之多梢化。
再者，藉由設有與晶粒座8d連接之條引線8f，而可於條引線8f進行倒焊，因此可進而增加共用化之端子數，可進 而謀求QFP6之多梢化。
又，可增加QFP6之端子數，因此考慮固定端子數之情形中，可縮小QFP6之外形尺寸。即可實現QFP6之小型化。
又，藉由晶片積層搭載有複數個或複數種半導體晶片，因此可實現QFP6之高功能化(高積體化)。
(實施形態2)
圖25係顯示本發明之實施形態2之半導體裝置之結構之一例之俯視圖，圖26係顯示圖25之半導體裝置之結構之一例之後視圖，圖27係穿透密封體顯示圖25之半導體裝置之結構之俯視圖，圖28係顯示沿著圖27之A-A線切斷之結構之一例之剖面圖，圖29係顯示沿著圖27之B-B線切斷之結構之一例之剖面圖。再者，圖30係顯示搭載於圖25之半導體裝置之第3層半導體晶片之結構之一例之俯視圖，圖31係顯示沿著圖30之A-A線切斷之結構之一例之部分剖面圖。
本實施形態2之半導體裝置與實施形態1之QFP6相同，係晶片積層型且晶粒座露出型半導體裝置，但與實施形態1之QFP6不同之處係搭載(積層)有3個半導體晶片，本實施形態2中，作為前述半導體裝置之一例亦取QFP9說明。
圖25~圖29所示之本實施形態2之QFP9，係於實施形態1之QFP6之第2層半導體晶片2上積層有半導體晶片3者，晶粒座8d之下表面8db露出於密封體4之下表面4b等此外之結構與實施形態1之QFP6相同。
即，QFP9中，如圖28及圖29所示，於晶粒座8d上搭載有第1層半導體晶片1(控制器晶片)，於半導體晶片1上積層有 半導體晶片2(SDRAM)，進而於半導體晶片2上積層有半導體晶片3。半導體晶片3係例如快閃記憶體(不揮發性記憶體)。
如圖30及圖31所示，半導體晶片3具有表面3a及與其相反側之背面3b，於表面3a形成有複數個電極墊(接合墊)3c，並且形成有未圖示之半導體元件(電路元件)3e，複數個電極墊3c與前述半導體元件3e電性連接。
又，半導體晶片3如圖31所示，具有矽基板3d、形成於其表面3a之氮化矽(SiN)膜3f、以露出複數個接合用電極墊3c之方式形成於氮化矽膜3f上之聚醯亞胺膜(保護膜、絕緣膜)3g。
另，本實施形態2之QFP9中，於第2層半導體晶片(SDRAM)2上積層有第3層半導體晶片(快閃記憶體)3，因此如圖27所示，第2層半導體晶片2之複數個電極墊2c之一部分形成於俯視下與半導體晶片3重疊之位置。即，第2層半導體晶片2之複數個電極墊2c中，一部分電極墊2c變成隱藏於第3層半導體晶片3下方之配置狀態，該等電極墊2c俯視下不露出。
因此，在隱藏於第3層半導體晶片3下方之狀態下配置，因此無法對該等電極墊2c進行打線接合。
因此，半導體晶片2(SDRAM)中，與實施形態1之結構相同，如圖8及圖9所示，重佈線2j形成於表面2a。即，藉由重佈線2j將複數個電極墊2c重配置於可進行打線接合之位置。圖27所示之結構中，藉由重佈線2j將各個複數個電極 墊2c拉出，俯視下沿著圖8之表面2a所露出之2個對向之邊形成有複數個重配置墊2k，複數個電極墊2c與複數個重配置墊2k分別藉由重佈線2j電性連接。即，半導體晶片2中，重佈線(佈線層)2j之重配置墊2k形成於俯視下不與第3層半導體晶片3重疊之位置。
又，於半導體晶片2之表面2a，如實施形態1說明，長度較長且含金之重佈線2j以狹小間隔高密度並排設置，因此形成有介電率較低之BCB膜2h、2i作為覆蓋重佈線2j之絕緣膜。
另，本實施形態2之QFP9亦為晶粒座露出型，因此與實施形態1之QFP6相同，需要對自晶粒座8d之吸濕採取對策，本實施形態2之QFP9中，亦將具有BCB膜2h、2j之半導體晶片2配置於遠離晶粒座8d之位置。
即，將具有BCB膜2h、2i之半導體晶片2遠離晶粒座8d而配置於第2層(自晶粒座側起)。
另，QFP9係積層有3個半導體晶片之結構，於第3層半導體晶片3上配置有密封體4之一部分，但由於為晶片3層結構，因而第3層晶片表面易成為比較靠近密封體表面之位置。對此，考慮到遠離晶粒座8d，及自密封體表面之吸濕，晶片3層結構之情形中，以於中層(第2層)之位置配置具有BCB膜2h、2i之半導體晶片(SDRAM)2為佳。
其結果，半導體晶片2成為與晶粒座8d隔開之位置，且亦與密封體表面隔開，因此即使水分從晶粒座8d與密封體4之介面或從密封體表面滲入，亦可加長水分到達該半導體 晶片2之時間。即，可增加晶片3層結構之QFP9對於吸濕不良之裕度。
藉此，可不易產生吸濕不良，因此可抑制QFP9之可靠性下降。
關於本實施形態2之QFP9之其他結構與實施形態1之QFP6相同，因此省略其重複說明。
接著針對QFP9之組裝進行說明。
QFP9係晶片3層結構，因此與實施形態1之QFP6之組裝之不同之處在於第3層半導體晶片3之固晶，以及對該半導體晶片3追加打線接合。
QFP9之組裝與實施形態1之QFP6相同，首先準備如圖11所示之相連複數個器件區域8i而形成之薄板狀引線框架8。 另，器件區域8i係形成1個QFP9之區域，本實施形態2中為方便起見，亦使用顯示1個器件區域8i之圖來說明QFP9之組裝。
如圖12所示，準備薄板狀引線框架8，其係於器件區域8i具有：1個晶粒座(晶片搭載部)8d；支持該晶粒座8d之複數個懸吊引線8c；配置於晶粒座8d周圍且配置於複數個懸吊引線8c中互相相鄰之懸吊引線8c間之複數個內引線8e；及與內引線8e一體形成之複數個外引線8b。
又，藉由晶粒座8d與連結部8h所連接之條引線8f經由開口部8g設於晶粒座8d周圍。條引線8f與懸吊引線8c一體連接。
另，各器件區域8i如圖11及圖12所示藉由框部8j包圍，複 數個外引線8b或複數個懸吊引線8c藉由框部8j支持。
又，引線框架8例如包含銅(Cu)等金屬。
其後進行固晶。在固晶步驟中，首先如圖13~圖15所示，將第1層半導體晶片1即控制器晶片搭載於晶粒座8d，其後如圖16~圖18所示，將第2層半導體晶片2即SDRAM搭載(積層)於半導體晶片1上，進而如圖32~圖34所示將第3層半導體晶片3即快閃記憶體搭載(積層)於半導體晶片2上。
此時，半導體晶片1、半導體晶片2及半導體晶片3以各個表面1a、2a、3a朝向上方之方式，全部以面朝上狀態搭載。即，首先使表面1a朝向上方(以晶粒座8d之上表面8da與半導體晶片1之背面1b對向之方式)搭載半導體晶片1於晶粒座8d之上表面8da，其後使表面2a朝向上方(以半導體晶片1之表面1a與半導體晶片2之背面2b對向之方式)搭載(積層)半導體晶片2於半導體晶片1上。再者，使表面3a朝向上方(以半導體晶片2之表面2a與半導體晶片3之背面3b對向之方式)搭載(積層)半導體晶片3於半導體晶片2上。
另，半導體晶片1如圖6所示沿著其表面1a之四邊分別形成有複數個電極墊1c，且如圖7所示，於表面1a之各電極墊1c周圍形成有聚醯亞胺膜1g。即，於半導體晶片1之表面1a以複數個電極墊1c露出之方式形成有聚醯亞胺膜1g。
另一方面，半導體晶片2如圖8及圖9所示，於其表面2a形成有複數個電極墊2c；複數個重配置墊2k；電性連接電極墊2c與重配置墊2k之複數個重佈線2j；及覆蓋重佈線2j之BCB膜2h、2i。
又，半導體晶片3係與半導體晶片1之剖面結構相同之結構，如圖31所示，於表面3a之各電極墊3c周圍形成有聚醯亞胺膜3g。即，於半導體晶片3之表面3a以複數個電極墊3c露出之方式形成有聚醯亞胺膜3g。
因此，本實施形態2之固晶步驟中，將其表面1a藉由聚醯亞胺膜1g覆蓋之半導體晶片1搭載於第1層，將其表面2a藉由BCB膜2h、2i覆蓋之半導體晶片2搭載於第2層，進而將其表面3a藉由聚醯亞胺膜3g覆蓋之半導體晶片3搭載於第3層。
即，QFP9亦係晶粒座露出型，因此將使用與樹脂之密接力較低(易產生吸濕不良)之BCB膜2h、2i之半導體晶片2配置於遠離晶粒座8d之位置，且配置於亦離開密封體表面之中層第2層。藉此，QFP9之組裝中，與實施形態1之QFP6相同，在固晶步驟結束之時即已實施吸濕不良對策。
其後進行打線接合。在打線接合步驟中，如圖19~圖21所示，將半導體晶片1之電極墊1c與內引線8e、半導體晶片1之電極墊1c與條引線8f、半導體晶片2之電極墊2c與半導體晶片1之電極墊1c、及如圖35~圖37所示半導體晶片3之電極墊3c與半導體晶片1之電極墊1c分別藉由打線接合電性連接。
另，前述打線接合中，首先進行晶片間之打線接合，其後進行晶片-引線間之打線接合。此時，在晶片-引線間之打線接合中，以各導線環之高度依序由低至高之順序進行打線接合為佳。例如QFP9之打線接合之情形中，首先將半導 體晶片3之電極墊3c與半導體晶片1之電極墊1c藉由導線5b連接，再者將半導體晶片2之電極墊2c與半導體晶片1之電極墊1c藉由導線5b連接。其後將半導體晶片1之電極墊1c與條引線8f藉由導線5a連接，最後連接半導體晶片1之電極墊1c與內引線8e。但由於未圖示之毛細管對打線接合時動作之影響等，當然前述打線接合之順序亦可改變。
其後進行樹脂成型。在樹脂成型步驟中，例如使用環氧系熱硬化性樹脂，於每個器件區域8i形成如圖28及圖29所示之密封體4。此時，QFP9亦係晶粒座露出型，因此以晶粒座8d之下表面8db露出之方式，密封晶粒座8d、半導體晶片1、半導體晶片2、半導體晶片3、複數個內引線8e、複數個懸吊引線8c、複數個導線5a及導線5b。變成複數個外引線8b從密封體4之各側面4a突出之狀態。
其後進行系桿切割。在系桿切割步驟中，將連結圖35所示之相鄰外引線8b之系桿8k切斷，將相鄰之外引線8b彼此分離。
其後進行去毛刺。在本實施形態1之去毛刺步驟中，例如利用水沖方式進行去毛刺。藉由採用水沖方式可降低對封裝本體之損壞。
又，採用水沖方式，在本實施形態2之QFP9中，在固晶步驟結束之時即已實施吸濕不良對策，因此可避免吸濕不良之問題。
其後進行鍍敷形成。在鍍敷步驟中，在從密封體4突出之複數個外引線8b及晶粒座8d之下表面8db實施例如錫-鉍系 等之外鍍敷。
其後進行切斷成形。在切斷成形步驟中，將複數個外引線8b自引線框架8之框部8j切斷分離，且彎曲成形為鷗翼形狀。藉此而分片結束。
其後進行標記。在標記步驟中，於密封體4之表面使用例如雷射等標記其製造歷程等。
其後進行測試(挑選)。在測試(挑選)步驟中進行組裝後之QFP9之電特性測試，進行良品與不良品之挑選。
其後進行烘烤處理。本烘烤處理步驟中，例如以125℃將QFP9加熱處理約16小時。藉此可將QFP9內所含之水分去除，因此亦可增加對於吸濕不良之裕度。又，亦可實施QFP9之彎曲對策。尤其作為封裝尺寸較大之半導體裝置之彎曲對策更有效。
另，本烘烤處理係以在樹脂成型步驟結束後特定時間內進行為佳，但至少至出貨時之捆包前需進行者。
其後進行外觀掃描。此處，藉由掃描器檢測QFP9之外觀，藉此而QFP9之組裝結束。
其後，完成之QFP9以濕氣不進入QFP9內部之方式捆包(防濕捆包)。其後該QFP9經由焊錫材13(參照圖45)安裝(迴流安裝)於母板等上。此時，本實施形態2之QFP9中，具有BCB膜2h、2i之半導體晶片2配置於遠離晶粒座8d及密封體表面之位置，增加QFP9對於吸濕不良之裕度，因此可不易產生QFP9之吸濕不良。
再者，在QFP9之組裝之固晶步驟結束之時即已實施吸濕 不良對策，因此該組裝中，即使在較早階段已產生吸濕不良，亦可抑制半導體晶片1、2、3之鋁製電極墊1c、2c、3c之腐蝕之產生。
本實施形態2之QFP9中，亦藉由將形成有BCB膜2h、2i之半導體晶片2配置於遠離晶粒座8d及密封體表面之第2層位置，即使水分從晶粒座8d與密封體4之介面或從密封體表面滲入，水分到達該半導體晶片2亦花費時間。
即，積層於晶粒座露出型QFP9之晶粒座8d上之半導體晶片1、2、3中，將形成有BCB膜2h、2i之半導體晶片2搭載於第2層，藉此而半導體晶片2變成比半導體晶片1或半導體晶片3離開晶粒座8d或密封體表面之位置，因此即使水分從晶粒座8d與密封體4之介面或密封體表面滲入，亦可加長水分到達該半導體晶片2之時間。即，可增加QFP9對於吸濕不良之裕度。
藉此可不易產生吸濕不良，因此可抑制QFP9之可靠性下降。
另，對於藉由本實施形態2之QFP9所得之其他效果，與實施形態1之QFP6相同，因此省略其重複說明。
以上基於發明之實施形態具體說明由本發明者完成之發明，但本發明不限於前述發明之實施形態，在不脫離其主旨之範圍內當然可進行各種變更。
(變形例1)
例如前述實施形態1、2中，針對具有設於晶粒座8d周圍之複數個條引線8f之QFP結構進行說明，但如圖38及圖39 所示，亦可無條引線8f。此時，使用比前述實施形態1、2說明之晶粒座8d之外形尺寸大之外形尺寸之晶粒座8d。並且，在從第1層半導體晶片1露出之晶粒座8d之上表面8da之周緣部連接導線5a。藉此，與前述實施形態1、2相比，可進而提高QFP9之放熱效果。又，進行晶粒座8d之焊錫連接之情形中，與前述實施形態1、2相比，可提高將QFP9安裝於安裝基板時之安裝強度。
(變形例2)
又，例如如圖40及圖41所示，可採用晶粒座之外形尺寸小於第1層之半導體晶片之外形尺寸之晶粒座，若詳細說明，晶粒座8d之上表面8da小於半導體晶片1之背面1b，所謂小標籤。另，圖40中為方便且易理解附圖而省略顯示各晶片之電極墊及複數個導線。
圖40之QFP9中，於比半導體晶片1之背面1b小面積之晶粒座8d周圍經由開口部8g設有條引線8f，晶粒座8d與條引線8f藉由連結部8h連接。又，圖41之變形例2之QFP9係與實施形態2之QFP9相同，對各條引線8f進行倒焊。
如圖41之變形例2，藉由使QFP9成小標籤結構，即使在晶粒座8d之側面與密封體4之間產生剝離，亦可抑制該剝離到達(進展)至半導體晶片1之表面1a。即，半導體晶片1包含矽(Si)，相較於含金屬(例如銅(Cu))之引線框架8(晶粒座8d)與構成密封體4之樹脂(例如環氧系熱硬化性樹脂)之密接力，半導體晶片1與構成密封體4之樹脂之密接力較高，因此半導體晶片1與樹脂之密接面積更大之小標籤結構可以 說對於吸濕不良之裕度更大。
(變形例3)
又，前述實施形態1、2中，取QFP之情形說明半導體裝置，但前述半導體裝置若係晶粒座露出型且積層有複數個半導體晶片之結構，則不限於QFP，亦可為如圖42~圖44之變形例3所示之QFN(Quad Flat Non-leaded Package：四側無引腳扁平封裝)10。QFN10各個複數引線8a具有上表面(打線接合面)8aa與下表面(安裝面)8ab，各引線8a之下表面8ab係作為外部露出於密封體4之下表面4b者。
藉由前述半導體裝置為QFN10，與實施形態1、2之QFP6、9相比可縮小半導體裝置之外形尺寸。
另，變形例1之大標籤結構之QFP9、變形例2之小標籤結構之QFP9、進而變形例3之QFN10中，除前述各效果外，當然亦可獲得與實施形態1之QFP9相同之效果。
[產業上之可利用性]
本發明可利用於使用引線框架組裝之半導體裝置。
1‧‧‧半導體晶片
1a‧‧‧表面(主面)
1b‧‧‧背面
1c‧‧‧電極墊
1d‧‧‧矽基板
1e‧‧‧半導體元件
1f‧‧‧氮化矽膜
1g‧‧‧聚醯亞胺膜(保護膜)
2‧‧‧半導體晶片
2a‧‧‧表面(主面)
2b‧‧‧背面
2c‧‧‧電極墊
2d‧‧‧矽基板
2e‧‧‧半導體元件
2f‧‧‧氮化矽膜
2g‧‧‧聚醯亞胺膜(保護膜)
2h‧‧‧BCB膜(保護膜)
2i‧‧‧BCB膜(保護膜)
2j‧‧‧重佈線(佈線層)
2k‧‧‧重佈線墊(一部分)
3‧‧‧半導體晶片
3a‧‧‧表面(主面)
3b‧‧‧背面
3c‧‧‧電極墊
3d‧‧‧矽基板
3e‧‧‧半導體元件
3f‧‧‧氮化矽膜
3g‧‧‧聚醯亞胺膜
4‧‧‧密封體
4a‧‧‧側面
4b‧‧‧下表面
5a‧‧‧導線(導電性構件)
5b‧‧‧導線(導電性構件)
6‧‧‧QFP(半導體裝置)
7‧‧‧苯環丁烯
8‧‧‧引線框架
8a‧‧‧引線
8aa‧‧‧上表面
8ab‧‧‧下表面
8b‧‧‧外引線
8ba‧‧‧下表面
8c‧‧‧懸吊引線
8d‧‧‧晶粒座
8da‧‧‧上表面
8db‧‧‧下表面
8e‧‧‧內引線
8ea‧‧‧上表面
8f‧‧‧條引線
8g‧‧‧開口部
8h‧‧‧連結部
8i‧‧‧器件區域
8j‧‧‧框部
8k‧‧‧系桿
9‧‧‧QFP(半導體裝置)
10‧‧‧QFN(半導體裝置)
11‧‧‧固晶材
12‧‧‧固晶材
13‧‧‧焊錫材
H1、H2、H3‧‧‧高度
圖1係顯示本發明之實施形態1之半導體裝置之結構之一例之俯視圖。
圖2係顯示圖1之半導體裝置之結構之一例之後視圖。
圖3係穿透密封體顯示圖1之半導體裝置之結構之俯視圖。
圖4係顯示沿著圖3之A-A線切斷之結構之一例之剖面圖。
圖5係顯示沿著圖3之B-B線切斷之結構之一例之剖面圖。
圖6係顯示搭載於圖1之半導體裝置之第1層半導體晶片之結構之一例之俯視圖。
圖7係顯示沿著圖6之A-A線切斷之結構之一例之部分剖面圖。
圖8係顯示搭載於圖1之半導體裝置之第2層半導體晶片之結構之一例之俯視圖。
圖9係顯示沿著圖8之A-A線切斷之結構之一例之剖面圖。
圖10係顯示表示圖9之BCB膜之分子結構之結構式之一例之俯視圖。
圖11係顯示圖1之半導體裝置之組裝所使用之引線框架之結構之一例之俯視圖。
圖12係顯示圖1之引線框架中之1個設備區域之結構之一例之部分俯視圖。
圖13係顯示圖1之半導體裝置之組裝中之第1層晶片之固晶後之結構之一例之部分俯視圖。
圖14係顯示沿著圖13之A-A線切斷之結構之一例之剖面圖。
圖15係顯示沿著圖13之B-B線切斷之結構之一例之剖面圖。
圖16係顯示圖1之半導體裝置之組裝中之第2層晶片之固晶後之結構之一例之部分俯視圖。
圖17係顯示沿著圖16之A-A線切斷之結構之一例之剖面 圖。
圖18係顯示沿著圖16之B-B線切斷之結構之一例之剖面圖。
圖19係顯示圖1之半導體裝置之組裝中之引線接合後之結構之一例之部分俯視圖。
圖20係顯示沿著圖19之A-A線切斷之結構之一例之剖面圖。
圖21係顯示沿著圖19之B-B線切斷之結構之一例之剖面圖。
圖22係顯示圖1之半導體裝置之組裝中之樹脂成型後之結構之一例之部分俯視圖。
圖23係顯示沿著圖22之A-A線切斷之結構之一例之剖面圖。
圖24係顯示沿著圖22之B-B線切斷之結構之一例之剖面圖。
圖25係顯示本發明之實施形態2之半導體裝置之結構之一例之俯視圖。
圖26係顯示圖25之半導體裝置之結構之一例之後視圖。
圖27係穿透密封體顯示圖25之半導體裝置之結構之俯視圖。
圖28係顯示沿著圖27之A-A線切斷之結構之一例之剖面圖。
圖29係顯示沿著圖27之B-B線切斷之結構之一例之剖面圖。
圖30係顯示搭載於圖25之半導體裝置之第3層半導體晶片之結構之一例之俯視圖。
圖31係顯示沿著圖30之A-A線切斷之結構之一例之部分剖面圖。
圖32係顯示圖25之半導體裝置之組裝中之第3層晶片之固晶後之結構之一例之部分俯視圖。
圖33係顯示沿著圖32之A-A線切斷之結構之一例之剖面圖。
圖34係顯示沿著圖32之B-B線切斷之結構之一例之剖面圖。
圖35係顯示圖25之半導體裝置之組裝中之引線接合後之結構之一例之部分俯視圖。
圖36係顯示沿著圖35之A-A線切斷之結構之一例之剖面圖。
圖37係顯示沿著圖35之B-B線切斷之結構之一例之剖面圖。
圖38係穿透密封體顯示本發明之變形例1之半導體裝置之結構之俯視圖。
圖39係顯示沿著圖38之A-A線切斷之結構之剖面圖。
圖40係穿透密封體顯示本發明之變形例2之半導體裝置之結構之俯視圖。
圖41係顯示沿著圖40之A-A線切斷之結構之剖面圖。
圖42係穿透密封體顯示本發明之變形例3之半導體裝置之結構之俯視圖。
圖43係顯示沿著圖42之A-A線切斷之結構之剖面圖。
圖44係顯示沿著圖42之B-B線切斷之結構之剖面圖。
圖45係顯示安裝有本發明之實施形態1之半導體裝置之狀態之剖面圖。
1‧‧‧半導體晶片
1a‧‧‧表面(主面)
1b‧‧‧背面
2‧‧‧半導體晶片
2a‧‧‧表面(主面)
2b‧‧‧背面
4‧‧‧密封體
4a‧‧‧側面
4b‧‧‧下表面
5a‧‧‧導線(導電性構件)
6‧‧‧QFP(半導體裝置)
8a‧‧‧引線
8b‧‧‧外引線
8ba‧‧‧下表面
8d‧‧‧晶粒座
8da‧‧‧上表面
8db‧‧‧下表面
8e‧‧‧內引線
8ea‧‧‧上表面
8f‧‧‧條引線
11‧‧‧固晶材
12‧‧‧固晶材
H1、H2、H3‧‧‧高度

Claims (11)

  1. 一種半導體裝置，其特徵在於包含：晶粒座，其具有上表面及與前述上表面相反側之下表面；複數個引線，其配置於前述晶粒座周圍；第1半導體晶片，其具備第1主面、形成於前述第1主面之第1半導體元件、形成於前述第1主面且與前述第1半導體元件電性連接之複數個第1電極墊、以露出前述複數個第1電極墊之方式形成於前述第1主面上之第1保護膜、及與前述第1主面相反側之第1背面，前述第1背面以與前述晶粒座之前述上表面對向之方式搭載於前述晶粒座上；第2半導體晶片，其具備第2主面、形成於前述第2主面之第2半導體元件、形成於前述第2主面且與前述第2半導體元件電性連接之複數個第2電極墊、以露出前述複數個第2電極墊之方式形成於前述第2主面上之第2保護膜、及與前述第2主面相反側之第2背面，前述第2背面以與前述第1半導體晶片之前述第1主面對向之方式搭載於前述第1半導體晶片上；複數個第1導電性構件，其將前述複數個第1電極墊與前述複數個引線分別電性連接；複數個第2導電性構件，其將前述複數個第1電極墊與前述複數個第2電極墊分別電性連接；及密封體，其以露出前述晶粒座之前述下表面之方式，密封前述晶粒座、前述第1半導體晶片、前述第2半導體晶片、前述複數個第1導電性構件及前述複數個第2導電 性構件；且前述第2保護膜包含骨架中含有苯環丁烯之高分子作為有機單體。
  2. 如請求項1之半導體裝置，其中於前述第2半導體晶片之前述第2主面上進而形成有佈線層，前述第2保護膜以露出前述佈線層之一部分之方式形成於前述佈線層上。
  3. 如請求項2之半導體裝置，其中於前述第2半導體晶片上進而積層有第3半導體晶片，前述第2半導體晶片之前述第2電極墊形成於俯視下與前述第3半導體晶片重疊之位置，前述第2半導體晶片之前述佈線層之一部分形成於俯視下不與前述第3半導體晶片重疊之位置，前述第2導電性構件經由前述佈線層與前述第2電極墊電性連接。
  4. 如請求項3之半導體裝置，其中於前述第3半導體晶片上配置有前述密封體之一部分。
  5. 如請求項4之半導體裝置，其中前述密封體包含環氧系熱硬化性樹脂。
  6. 如請求項1之半導體裝置，其中俯視下前述晶粒座之外形尺寸大於前述第1半導體晶片之外形尺寸，前述晶粒座經由前述第1導電性構件與前述第1半導體 晶片之前述第1電極墊電性連接。
  7. 如請求項1之半導體裝置，其中俯視下前述晶粒座之外形尺寸小於前述第1半導體晶片之外形尺寸。
  8. 如請求項1之半導體裝置，其中前述晶粒座以複數個懸吊引線支持，在前述複數個懸吊引線中互相相鄰之懸吊引線間、且俯視下前述晶粒座與前述複數個引線間設有條引線。
  9. 如請求項8之半導體裝置，其中前述條引線配置於剖視下前述晶粒座所位在之高度與前述引線所位在之高度間之高度。
  10. 如請求項1之半導體裝置，其中前述複數引線之各者之下表面露出於前述密封體之下表面。
  11. 如請求項1之半導體裝置，其中於前述第1半導體晶片之前述第1主面，沿著前述第1主面之四邊分別形成有前述複數個第1電極墊，且於前述第1主面之四邊周圍分別配置有前述複數個引線。
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