JP2005347428A - 半導体装置 - Google Patents

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Abstract

【課題】半導体チップや回路基板の搭載領域を縮小すると共に、信号や電源のワイヤー配線の自由度を向上させる。
【解決手段】複数のダイパッド２ａ、２ｂに搭載面の垂直方向に一定以上の段差を設けることにより、半導体チップ３ａ、３ｂや回路基板３ｃをオーバーラップさせて搭載することができるため、半導体チップや回路基板３ｃの搭載領域を縮小することができると共に配線の自由度を向上させることができる。
【選択図】図１

Description

本発明は、複数の半導体チップをパッケージに搭載してなる半導体装置に関するものである。
現在、標準化した表面実装型の半導体パッケージの技術は、銅（Ｃｕ）合金または鉄−ニッケル（Ｆｅ−Ｎｉ）系合金のリードフレームのダイパッド部分に半導体チップがダイボンディングにより搭載され、半導体チップのボンディングパッド（電極パッド）とリードフレームのリード部の先端とが金（Ａｕ）線等の金属細線でワイヤーボンディングされ、所定の形状を有する金型にて樹脂モールドされてパッケージ体が構成されるものである。
以下、従来の表面実装型の半導体装置について図５を参照しながら説明する。
図５（ａ）は従来の半導体装置における要部の構成を示す断面図である。
図５（ａ）に示すように、従来の半導体装置は、リードフレームのダイパッド２の部分に半導体チップ３が接着剤４を介してダイボンディングにより搭載され、半導体チップ３のボンディングパッド（図示せず）とリードフレームのインナーリード部１ａの先端とが金属細線（金線）５でワイヤーボンディングされて電気的接続がなされた状態で、所定の形状を有する金型にて封止樹脂６でモールドされる。そして、樹脂の硬化後は、金型から取り出された半導体装置のリードフレームのアウターリード部１ｂが、リードフォーミング金型にて所定のリード形状に加工されたものである。
なお、半導体装置が完成した後は、電気的接続あるいは信号検査，信頼性試験が行われ、良品判定された製品は梱包出荷される。
近年、ＬＳＩの発達はメモリ／ロジック混載あるいはアナログ／デジタル混載が急速に進行しているが、市場のコスト競争力はさらに進み、今や、単に１チップ化してチップ拡散プロセスにより混載化することは、市場競争に勝つ条件ではなくなってきている。
そこで、最適なチップを選択し、複数の半導体チップを１パッケージ化する方が、混載により１チップ化するよりは、利益を上げる可能性が出てきた。その例としてマルチチップタイプの半導体装置がある。
図５（ｂ）は従来の半導体チップを積層したマルチチップタイプの半導体装置における要部の構成を示す断面図であり、図５（ｃ）は従来の半導体チップを並べたマルチチップタイプの半導体装置における要部の構成を示す断面図である。
図５（ｂ），図５（ｃ）に示すように、マルチチップタイプの半導体装置は、リードフレームのダイパッド主面上に、第１の半導体チップ３ａ，第２の半導体チップ３ｂと言った２つ以上の半導体チップが、接着ペースト４ａ，接着シート４ｂなどによりダイボンディングされた後、金属細線により各インナーリード部とのワイヤーボンドし、封止樹脂による外囲のモールドがなされて２チップ以上を１パッケージとしていた（例えば、特許文献１参照）。
特開２００２−０６６５９８号公報
しかしながら、前記従来の半導体装置において、特にマルチチップタイプの半導体装置では、あえて複数の半導体チップを搭載するため、マルチチップの配置位置やチップサイズの組み合わせにより半導体チップ間の内部接続ワイヤーやリードフレームとの接続ワイヤーが高密度化し、特に、複数のダイパッドを並列に備えて複数の半導体チップを搭載する場合に、搭載する半導体チップや回路基板の搭載領域を確保するために、ダイパッドの間隔を広げる必要があり、実装面積が大きくなると言う問題点があった。また、ワイヤー配線領域に制限が生じるため、電源供給やバス配線の等長配線等が困難になると言う問題点があった。また、内部配線が複雑化するため、信号ピン配置設計に制約を余儀なくされる場合があった。
本発明は、前記従来の課題を解決するために、半導体チップや回路基板の搭載領域を縮小すると共に、信号や電源のワイヤー配線の自由度を向上することを目的とする。
前記目的を達成するため、本発明の請求項１記載の半導体装置は、複数の半導体チップを搭載する半導体装置であって、前記半導体装置の電極となるリードフレームと、前記複数の半導体チップおよびリードフレームを互いに電気的に接続するワイヤー配線と、前記リードフレームに保持されその搭載面の垂直方向に段差を設け前記複数の半導体チップを搭載する複数のダイパッドとを有したことを特徴とする。
請求項２記載の半導体装置は、複数の半導体チップを搭載する半導体装置であって、前記半導体装置の電極となるリードフレームと、前記複数の半導体チップおよびリードフレームを互いに電気的に接続するワイヤー配線と、前記リードフレームに保持されその搭載面の垂直方向に前記半導体チップの厚みより大きな段差を設け前記複数の半導体チップを搭載する複数のダイパッドとを有し、前記複数の半導体チップの一部を互いにオーバーラップさせて前記ダイパッドに搭載可能であることを特徴とする。
請求項３記載の半導体装置は、複数の半導体チップを搭載する半導体装置であって、前記半導体装置の電極となるリードフレームと、前記半導体チップの内の１または２以上の半導体チップと積層させる１または２以上の回路基板と、前記複数の半導体チップおよびリードフレームならびに前記１または２以上の回路基板を互いに電気的に接続するワイヤー配線と、前記リードフレームに保持されその搭載面の垂直方向に前記半導体チップと前記回路基板を積層した厚みより大きな段差を設け前記複数の半導体チップを搭載する複数のダイパッドとを有し、前記複数の半導体チップまたは前記回路基板の一部を互いにオーバーラップさせて前記ダイパッドに搭載可能であることを特徴とする。
請求項４記載の半導体装置は、請求項１または請求項２または請求項３のいずれかに記載の半導体装置において、前記半導体チップの内の１または２以上の半導体チップがワイヤー配線用電極をチップ中央部に備えることを特徴とする。
請求項５記載の半導体装置は、請求項３または請求項４のいずれかに記載の半導体装置において、前記回路基板上に電源供給用のワイヤー配線用電極を有することを特徴とする。
請求項６記載の半導体装置は、請求項３または請求項４または請求項５のいずれかに記載の半導体装置において、前記回路基板上の半導体チップ搭載領域に電源領域を有することを特徴とする。
請求項７記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の半導体装置において、前記ワイヤー配線は互いに電気的に独立し、平面的にはクロスすることを特徴とする。
以上により、半導体チップや回路基板の搭載領域を確保すると共に、信号や電源のワイヤー配線の自由度を向上することができる。
本発明の半導体装置によると、複数のダイパッドに搭載面の垂直方向に一定以上の段差を設けることにより、複数の半導体チップ間や回路基板とにも段差を設けることができ、さらにオーバーラップさせて搭載することができるため、配線の自由度を向上させると共に半導体チップや回路基板の搭載領域を縮小することができる。
また、半導体チップのワイヤー配線用電極をチップの中央部に設けることにより、配線領域をチップの中央部に集中することができ、半導体チップや回路基板をオーバーラップさせる領域をより多く取ることができ、半導体チップや回路基板の搭載領域を縮小することができる。
また、回路基板の半導体チップ搭載領域に電源領域およびＧＮＤ領域を設けることにより、半導体チップに電源およびＧＮＤの供給を容易に行うことができ、配線の自由度を向上させることができる。
また、回路基板上に形成した電源領域およびＧＮＤ領域上に半導体チップを搭載する事によっても、信号配線と半導体チップへの電源およびＧＮＤの供給が容易となり、配線の自由度を向上させることができる。
また、段差のある異なる半導体チップ間や回路基板とのワイヤー配線と上段チップからリードへのワイヤー配線を互いに接触しないようにクロスさせることが段差により容易となり、配線の自由度を向上させることができる。
複数の半導体チップを搭載する半導体装置において、半導体チップを搭載するダイパッドを搭載面に垂直方向に所定の段差を設ける。下段のダイパッドに単独の半導体チップや積層された複数の半導体チップ、あるいは積層された回路基板と半導体チップを搭載したとしても、ダイパッドにこのような段差を設けることにより、搭載した半導体チップや回路基板をオーバーラップさせることができるので、半導体チップや回路基板の搭載領域を縮小することができると共に断面上のワイヤー配線空間の自由度を向上させることができる。
以下、本発明の半導体装置における実施の形態について図面を参照しながら説明する。なお、以下の説明において、図５（ａ）、図５（ｂ）、図５（ｃ）にて説明した部材に対応する部材には同一符号を付し、説明を省略する。
（実施の形態１）
図１（ａ）は本発明の実施の形態１における半導体装置の構成を説明するための断面図であり、マルチチップ型と積層チップ型の複合半導体装置を例示している。
図１（ａ）において、実施の形態１の半導体装置は、互いに搭載面に垂直方向に段差を設けたダイパッド２ａおよびダイパッド２ｂを有し、リードフレームにおけるダイパッド２ａの表面側に第１の半導体チップ３ａが接着ペースト４ａで接着され、ダイパッド２ｂの表面側に第２の半導体チップ３ｂが接着ペースト４ａでダイボンディングされた構造であり、金属細線（金線）５により第１の半導体チップ３ａと第２の半導体チップ３ｂとが電気的に接続され、第１の半導体チップ３ａ、第２の半導体チップ３ｂとリードフレームの各インナーリード部１ａとが電気的に接続され、封止樹脂６による外囲のモールドがなされて２チップを１パッケージ化している。
実施の形態１では、マルチチップ構成の半導体装置において、半導体チップを並べて搭載する際に用いるダイパッドに対して、第１の半導体チップ３ａにおけるダイパッド２ａと第２の半導体チップ３ｂにおけるダイパッド２ａとに段差を持たせチップ表面の高さに段差を持たせる。これによって、第２の半導体チップ３ｂが第１の半導体チップ３ａより低く位置する事により第１の半導体チップ３ａから第２の半導体チップ３ｂをまたぐ形で配線する金属細線（金線）５と第２の半導体チップ３ｂ表面との空間領域が大きく取れる事になり、平行して段差のないダイパッド及びチップ表面をもつマルチチップ型半導体装置よりも金属細線（金線）５の配線自由度を向上させ封止によるワイヤー変形等によるチップとワイヤー接触を防止することができる。
（実施の形態２）
図１（ｂ）は本発明の実施の形態２における半導体装置の構成を説明するための断面図であり、マルチチップ型と積層チップ型の複合半導体装置を例示している。
図１（ｂ）において、実施の形態２の半導体装置は、互いに搭載面に垂直方向に段差を設けたダイパッド２ａおよびダイパッド２ｂを有し、リードフレームにおけるダイパッド２ａの表面側に第１の半導体チップ３ａが接着ペースト４ａで接着され、ダイパッド２ｂの表面側に回路基板３ｃが接着ペースト４ａで接着され、さらに、回路基板３ｃ上に第２の半導体チップ３ｂが、その底面側で接着シート４ｂを介してダイボンディングされた構造であり、金属細線（金線）５により第１の半導体チップ３ａと回路基板３ｃが電気的に接続され、さらに第２の半導体チップ３ｂと回路基板３ｃが電気的に接続され、第１の半導体チップ３ａ、第２の半導体チップ３ｂ、回路基板３ｃとリードフレームの各インナーリード部１ａとが電気的に接続され、封止樹脂６による外囲のモールドがなされて２チップを１パッケージ化している。
実施の形態１では、マルチチップ構成の半導体装置において、半導体チップを並べて搭載する際に用いるダイパッドに対して、第１の半導体チップ３ａにおける裏面のチップエッジと回路基板３ｃのチップ表面エッジが接触しないでオーバーラップできるように、ダイパッド２ａとダイパッド２ｂに回路基板３ｃの厚さより大きい段差を持たせる。これによって、ダイパッド２ａとダイパッド２ｂ間の間隔が必要なくなり、平行して段差のないダイパッドをもつマルチチップ型半導体装置よりもチップ間を詰める事が可能となり、半導体チップや回路基板の搭載領域を縮小することができると共に配線の自由度を向上させることができる。
（実施の形態３）
図１（ｃ）は本発明の実施の形態３における半導体装置の構成を説明するための断面図であり、マルチチップ型と積層チップ型の複合半導体装置を例示している。
図１（ｃ）において、実施の形態３の半導体装置は、互いに搭載面に垂直方向に段差を設けたダイパッド２ａおよびダイパッド２ｂを有し、リードフレームにおけるダイパッド２ｂの表面側に第１の半導体チップ３ａが接着ペースト４ａで接着され、ダイパッド２ａの表面側に第２の半導体チップ３ｂが接着ペースト４ａで接着され、さらに、回路基板３ｃが接着シート４ｂを介してダイボンディングされた構造であり、金属細線（金線）５により第１の半導体チップ３ａが回路基板３ｃの中央部に形成された上部電極に電気的に接続され、さらに、第２の半導体チップ３ｂが回路基板３ｃの上部電極に電気的に接続され、第１の半導体チップ３ａ、第２の半導体チップ３ｂ、回路基板３ｃとリードフレームの各インナーリード部１ａとが電気的に接続され、封止樹脂６による外囲のモールドがなされて２チップを１パッケージ化している。
このように、実施の形態３では、第１の半導体チップ３ａにおける裏面のチップエッジと第２の半導体チップ３ｂや回路基板３ｃの表面エッジが接触しないでオーバーラップできるようにダイパッド２ａとダイパッド２ｂが第２の半導体チップ３ｂもしくは回路基板３ｃを足した厚さより大きい段差を持つ。このように、ダイパッド２ａ，ダイパッド２ｂ間の段差を第２の半導体チップ３ｂもしくは回路基板３ｃを足した厚さより大きくすることにより、第１の半導体チップ３ａ，第２の半導体チップ３ｂ，回路基板３ｃをオーバーラップして配置できるので、平行して段差のないダイパッドをもつマルチチップ型半導体装置よりもチップ間を詰める事が可能となり、半導体チップや回路基板の搭載領域を縮小することができると共に配線の自由度を向上させることができる。この時、回路基板３ｃは上部中央に電極を設けることにより、段差を回路基板３ｃと第２の半導体チップ３間のワイヤー配線を考慮したぶんだけ大きくすることにより、実施の形態２の場合よりさらにオーバーラップすることができ、半導体チップや回路基板の搭載領域を縮小することができると言う効果をより大きくすることができる。
（実施の形態４）
図１（ｄ）は本発明の実施の形態４における半導体装置の構成を説明するための断面図であり、マルチチップ型の半導体装置を例示している。
図１（ｄ）において、実施の形態４の半導体装置は、互いに搭載面に垂直方向に段差を設けたダイパッド２ａおよびダイパッド２ｂを有し、リードフレームにおけるダイパッド２ｂの表面側に第１の半導体チップ３ａが接着ペースト４ａで接着され、ダイパッド２ａの表面側にワイヤー配線用電極をチップ内部に集中させた第２の半導体チップ３ｂが接着ペースト４ａで接着ダイボンディングされた構造であり、金属細線（金線）５により第１の半導体チップ３ａ、第２の半導体チップ３ｂとリードフレームの各インナーリード部１ａが電気的に接続され、封止樹脂６による外囲のモールドがなされて２チップを１パッケージ化している。
実施の形態４では、第２の半導体チップ３ｂのワイヤー配線用電極をチップ中央部に集中させて、かつ、第１の半導体チップ３ａの裏面と第２の半導体チップ３ｂの表面が接触しないでオーバーラップできるようにダイパッド２ａとダイパッド２ｂが第２の半導体チップ３ｂの厚さより大きい段差を持ち、第１の半導体チップ３ａと第２の半導体チップ３ｂをオーバーラップさせて配置した状態で、第１の半導体チップ３ａと第２の半導体チップ３ｂのチップ内部に集中させた電極をワイヤー配線することにより、第２の半導体チップ３ｂのワイヤー配線用電極をチップ周辺に設ける場合よりもオーバーラップする領域を大きくすることができ、半導体チップや回路基板の搭載領域を縮小することができる。
（実施の形態５）
図２（ａ）は本発明の実施の形態５における半導体装置の構成を説明するための断面図であり、マルチチップ型と積層チップ型の複合半導体装置を例示している。図２（ｂ）は本発明の実施の形態５における回路基板の構成を説明するための平面図，図２（ｃ）は本発明の実施の形態５における回路基板の構成を説明するための断面図である。
図２（ａ），図２（ｂ），図２（ｃ）において、実施の形態５の半導体装置は、互いに搭載面に垂直方向に段差を設けたダイパッド２ａおよびダイパッド２ｂを有し、リードフレームにおけるダイパッド２ａの表面側に第１の半導体チップ３ａが接着ペースト４ａで接着され、ダイパッド２ｂの表面側に回路基板３ｃが接着ペースト４ａで接着され、さらに、回路基板３ｃ上に第２の半導体チップ３ｂが、その底面側で接着シート４ｂを介してダイボンディングされた構造であり、金属細線（金線）５により第１の半導体チップ３ａと回路基板３ｃが電気的に接続され、さらに、第２の半導体チップ３ｂと回路基板３ｃが電気的に接続され、第１の半導体チップ３ａ、第２の半導体チップ３ｂ、回路基板３ｃとリードフレームの各インナーリード部１ａとが電気的に接続され、封止樹脂６による外囲のモールドがなされて２チップを１パッケージ化している。
実施の形態５では、電源、ＧＮＤを供給するためのパッドを有したワイヤー配線可能な領域を持ち、さらに、回路基板３ｃ上に２層以上の信号用の配線層３ｃ−１とは独立した電源、ＧＮＤ３ｃ−３用の導電層を持つことで、第２の半導体チップ３ｂへ安定したインピーダンス成分での電源、ＧＮＤ供給や、第１の半導体チップ３ａへの中間バス配線が可能となり、ロングワイヤーを出来るだけ避けてインピーダンスの不整合を低減する事となるので高速動作の妨げになるリターンパス、グラウンドバウンズ等の電気的対策が可能になる。なお、実施の形態５では実施の形態２における回路基板の構成を例に説明したが、実施の形態３における回路基板についても同様の効果を得ることができる。
（実施の形態６）
図３（ａ）は本発明の実施の形態６における半導体装置の構成を説明するための断面図であり、マルチチップ型と積層チップ型の複合半導体装置を例示している。図３（ｂ）は本発明の実施の形態６における回路基板の構成を説明するための平面図，図３（ｃ）は本発明の実施の形態６における回路基板の構成を説明するための断面図である。
図３（ａ），図３（ｂ），図３（ｃ）において、実施の形態６の半導体装置は、互いに搭載面に垂直方向に段差を設けたダイパッド２ａおよびダイパッド２ｂを有し、リードフレームにおけるダイパッド２ａの表面側に第１の半導体チップ３ａが接着ペースト４ａで接着され、ダイパッド２ｂの表面側に第２の半導体チップ３ｂが接着ペースト４ａで接着され、さらに、回路基板３ｃが接着シート４ｂを介してダイボンディングされた構造であり、金属細線（金線）５により第１の半導体チップ３ａと回路基板３ｃが電気的に接続され、さらに、第２の半導体チップ３ｂと回路基板３ｃが電気的に接続され、第１の半導体チップ３ａ、第２の半導体チップ３ｂ、回路基板３ｃとリードフレームの各インナーリード部１ａとが電気的に接続され、封止樹脂６による外囲のモールドがなされて２チップを１パッケージ化している。
実施の形態６では、第１の半導体チップ３ａにおける裏面のチップエッジと第２の半導体チップ３ｂや回路基板３ｃの表面エッジが接触しないでオーバーラップできるようにダイパッド２ａとダイパッド２ｂが第２の半導体チップ３ｂもしくは回路基板３ｃを足した厚さより大きい段差を持つ。このように、ダイパッド２ａ，ダイパッド２ｂ間の段差を第２の半導体チップ３ｂもしくは回路基板３ｃを足した厚さより大きくすることにより、第１の半導体チップ３ａ，第２の半導体チップ３ｂ，回路基板３ｃをオーバーラップして配置できるので、平行して段差のないダイパッドをもつマルチチップ型半導体装置よりもチップ間を詰める事が可能となり、半導体チップや回路基板の搭載領域を縮小することができると共に配線の自由度を向上させることができる。
なお、実施の形態６では実施の形態３における回路基板の構成を例に説明したが、実施の形態２における回路基板についても同様の効果を得ることができる。
（実施の形態７）
図４（ａ）は本発明の実施の形態７における半導体装置の構成を説明するための断面図であり、マルチチップ型の半導体装置を例示している。図４（ｂ）は本発明の実施の形態７におけるワイヤー配線を説明するための平面図である。
図４（ａ），図４（ｂ）において、実施の形態７の半導体装置は、互いに搭載面に垂直方向に段差を設けたダイパッド２ａおよびダイパッド２ｂを有し、リードフレームにおけるダイパッド２ａの表面側に第１の半導体チップ３ａが接着ペースト４ａで接着され、ダイパッド２ｂの表面側に第２の半導体チップ３ｂが接着ペースト４ａで接着ダイボンディングされた構造であり、金属細線（金線）５により第１の半導体チップ３ａと回路基板３ｃが電気的に接続され、さらに、第２の半導体チップ３ｂと回路基板３ｃが電気的に接続され、第１の半導体チップ３ａ、第２の半導体チップ３ｂ、回路基板３ｃとリードフレームの各インナーリード部１ａとが電気的に接続され、封止樹脂６による外囲のモールドがなされて２チップを１パッケージ化している。この時、第１の半導体チップ３ａからインナーリード１ａへ、また、第１の半導体チップ３ａから第２の半導体チップ３ｂへ、さらに、第２の半導体チップ３ｂからインナーリード１ａのワイヤー配線はお互いのワイヤーが平面上クロスして見えて立体的には接触しない様に配線することができる。
実施の形態７では、配線自由度を高めるため、第１の半導体チップ３ａからインナーリード１ａへ、また、第１の半導体チップ３ａから第２の半導体チップ３ｂへ、さらに、第２の半導体チップ３ｂからインナーリード１ａのワイヤー配線はお互いのワイヤーが平面上クロスして見えて立体的には接触しない様に出来る事からワイヤーの配線自由度が向上する。
なお、実施の形態７では実施の形態４の構成を例に説明したが、実施の形態１，実施の形態２，実施の形態３，実施の形態５あるいは実施の形態６における構成に対して適応しても同様の効果を得ることができる。
本発明は、半導体チップや回路基板の搭載領域を縮小することができると共に配線の自由度を向上させることができ、複数の半導体チップをパッケージに搭載してなる半導体装置等に有効である。
（ａ）本発明の実施の形態１における半導体装置の構成を説明するための断面図 （ｂ）本発明の実施の形態２における半導体装置の構成を説明するための断面図 （ｃ）本発明の実施の形態３における半導体装置の構成を説明するための断面図 （ｄ）本発明の実施の形態４における半導体装置の構成を説明するための断面図 （ａ）本発明の実施の形態５における半導体装置の構成を説明するための断面図 （ｂ）本発明の実施の形態５における回路基板の構成を説明するための平面図 （ｃ）本発明の実施の形態５における回路基板の構成を説明するための断面図 （ａ）本発明の実施の形態６における半導体装置の構成を説明するための断面図 （ｂ）本発明の実施の形態６における回路基板の構成を説明するための平面図 （ｃ）本発明の実施の形態６における回路基板の構成を説明するための断面図 （ａ）本発明の実施の形態７における半導体装置の構成を説明するための断面図 （ｂ）本発明の実施の形態７におけるワイヤー配線を説明するための平面図 （ａ）従来の半導体装置における要部の構成を示す断面図 （ｂ）従来の半導体チップを積層したマルチチップタイプの半導体装置における要部の構成を示す断面図 （ｃ）従来の半導体チップを並べたマルチチップタイプの半導体装置における要部の構成を示す断面図
符号の説明
１ａ インナーリード部
１ｂ アウターリード部
２ ダイパッド
２ａ ダイパッド
２ｂ ダイパッド
３ 半導体チップ
３ａ 第１の半導体チップ
３ｂ 第２の半導体チップ
３ｂ−１ チップ搭載エリア
３ｂ−２ ボンディングパッド
３ｃ−１ 配線層
３ｃ−３ 電源またはＧＮＤ
３ｃ 回路基板
４ 接着剤
４ａ 接着ペースト
４ｂ 接着シート
５ 金属細線
６ 封止樹脂
７ 実装基板

Claims (7)

  1. 複数の半導体チップを搭載する半導体装置であって、
    前記半導体装置の電極となるリードフレームと、
    前記複数の半導体チップおよびリードフレームを互いに電気的に接続するワイヤー配線と、
    前記リードフレームに保持されその搭載面の垂直方向に段差を設け前記複数の半導体チップを搭載する複数のダイパッドと
    を有することを特徴とする半導体装置。
  2. 前記段差が前記半導体チップの厚みより大きく、前記複数の半導体チップの一部を互いにオーバーラップさせて前記ダイパッドに搭載可能であることを特徴とする請求項１記載の半導体装置。
  3. 複数の半導体チップを搭載する半導体装置であって、
    前記半導体装置の電極となるリードフレームと、
    前記半導体チップの内の１または２以上の半導体チップと積層させる１または２以上の回路基板と、
    前記複数の半導体チップおよびリードフレームならびに前記１または２以上の回路基板を互いに電気的に接続するワイヤー配線と、
    前記リードフレームに保持されその搭載面の垂直方向に前記半導体チップと前記回路基板を積層した厚みより大きな段差を設け前記複数の半導体チップを搭載する複数のダイパッドと
    を有し、前記複数の半導体チップまたは前記回路基板の一部を互いにオーバーラップさせて前記ダイパッドに搭載可能であることを特徴とする半導体装置。
  4. 前記半導体チップの内の１または２以上の半導体チップがワイヤー配線用電極をチップ中央部に備える事を特徴とする請求項１または請求項２または請求項３のいずれかに記載の半導体装置。
  5. 前記回路基板上に電源供給用のワイヤー配線用電極を有することを特徴とする請求項３または請求項４のいずれかに記載の半導体装置。
  6. 前記回路基板上の半導体チップ搭載領域に電源領域を有することを特徴とする請求項３または請求項４のいずれかに記載の半導体装置。
  7. 前記ワイヤー配線は互いに電気的に独立し、平面的にはクロスすることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の半導体装置。
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