KR20110074135A - 내장 회로 기판을 구비한 시스템 인 패키지 - Google Patents

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김병직
조시연
서호성
박경완
최연호
김유수
강석명
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Abstract

본 발명은 기판과 기판을 전기적으로 연결시키고, 기판내에 다수의 칩을 적층으로 내장하여 구성한 내장 회로 기판을 구비한 시스템 인 패키지에 관한 것으로서, 이를 위해 내장 회로 기판을 구비한 시스템 인 패키지에 있어서, 그 표면에 제 1 회로가 형성된 제 1 기판과, 상기 제 1 기판의 상면에 적층으로 구비되고, 다수의 칩들을 적층으로 내장하여 구비하는 제 2 기판과, 상기 제 2 기판의 상면에 적층으로 구비되고, 그 표면에 제 2 회로가 형성된 제 3 기판을 포함함을 특징으로 하며, 이에 따라, 제품의 두께를 감소시킴과 아울러 슬림화, 소형화 및 박형화할 수 있고, 기판과 기판을 전기적으로 연결시키고, 기판에 품질 테스트가 가능한 형태로 기판 단자가 구성됨으로써, 별도의 테스트 포인트를 추가할 필요가 없고, 내부 모듈 테스트가 가능하며, 이로인해 제품의 불량 판독이 용이하고, 또한, 기존 여러번의 에폭시 몰딩 컴파운드(EMC)공정을 단 한번의 공정으로 가능함으로 제품의 공정을 줄여 제조 원가 및 제조 시간을 절감할 수 있는 이점이 있다.
제 1, 2, 3, 기판, 칩.

Description

내장 회로 기판을 구비한 시스템 인 패키지{SYSTEM IN PACKAGE HAVING EMBEDDED CIRCUIT BOARD}
본 발명은 기판과 기판을 전기적으로 연결시키고, 기판내에 다수의 칩을 적층으로 내장하여 구성한 내장 회로 기판을 구비한 시스템 인 패키지에 관한 것이다.
통상적으로, 전기, 전자 제품이 고성능화되고 전자 기기들이 경량화, 소형화됨에 따라 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 문제로 대두되고 있다.
상기 패키지는 소형화와 박형화 되는 경향으로 연구되고 있어 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안, 연구되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 즉 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올린 것으로서, 시스템 인 패키지(System In Package : SIP 라고도 함)라고 한다.
도 1에 도시된 바와 같이, 종래의 시스템 인 패키지(SIP)(1)는 상면에 다수의 회로패턴(미도시 됨)이 형성된 제 2 인쇄회로기판(2)과, 상기 제 2 인쇄회로기판(2)의 상에 부착되는 다이(3)와, 상기 다이의 상부에 적층되게 구비되는 다수의 칩(4)을 구비한 제 1 인쇄회로기판(2a)으로 구성된다.
상기 칩(4)들과 상기 제 1 인쇄회로기판(2a)의 전극단자(2c)는 와이어 본딩(5)에 의해 전기적으로 연결되고, 또한, 상기 제 1 인쇄회로기판의 전극단자(2c)는 상기 제 2 인쇄회로기판(2)의 전극단자(2b)와 와이어 본딩(5)에 의해 전기적으로 연결된다.
또한, 상기 제 2 인쇄회로기판(2)의 상부에는 상기 제 1, 2 인쇄회로기판(2)(2a)의 상면 전체를 외부 환경으로부터 보호하기 위해 몰딩재로 몰딩부를 형성한다.
그러나, 종래 기술의 시스템 인 패키지는 도 1에 도시된 바와 같이, 제 1 인쇄회로기판(2a)에 다수의 칩(4)들을 적층하고, 와이어 본딩(5)하여 구성되므로 와이어 본딩(5)을 위한 두께 확보를 위해 두께 소형화에 한계가 있으며, 적층된 칩(4)들과 제 1 인쇄회로기판(2a)을 연결하기 위한 와이어들 간에 노이즈가 발생하는 문제점이 있었다. 또한, 상기 다수의 칩(4)들을 적층한 제 1 인쇄회로기판(2a)이 실장되는 제 2 인쇄회로기판(2)에 실장 하기 위해 제 1 인쇄회기판(2a)을 먼저 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)(6a)를 해야 하고, 제 1 인쇄회로기판(2a)을 실장 후 다시 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)(6)를 진행해야하므로 공정상 복잡하다는 단점이 있다.
또한, 다수의 칩(4)들간 와이어 본딩(5)으로 연결이 되므로 불량 발생시 불량 부분 판독과 불량 원인 분석이 어렵고, 제 1 인쇄회로기판(2a)의 불량 판독 및 성능 테스트를 위해 별도의 테스트 포인트 패드가 추가되어야 한다는 단점도 있었다.
따라서, 시스템 인 패키지의 내부 모듈 두께를 줄일 수 있는 장치가 필요하고, 또한, 종래에 여러번의 에폭시 몰딩 컴파운드(EMC) 과정을 1회로 줄여 제품의 제조원가 및 제조시간을 절감하는 장치가 필요하며, 또한, 불량 판독을 위한 기판 단자를 제공하는 장치가 필요한 실정이다.
본 발명은 기판과 기판을 전기적으로 연결시키고, 기판내에 다수의 칩을 적층으로 내장하여 구성함으로써, 제품의 두께를 감소시킴과 아울러 슬림화, 소형화 및 박형화 할 수 있도록 한 내장 회로 기판을 구비한 시스템 인 패키지를 제공하는데 있다.
또한, 본 발명은 기판과 기판을 전기적으로 연결시키고, 기판에 품질 테스트가 가능한 형태로 기판 단자가 구성됨으로써, 별도의 테스트 포인트를 추가할 필요 가 없고, 내부 모듈 테스트가 가능하며, 이로인해 제품의 불량 판독이 용이하도록 한 내장 회로 기판을 구비한 시스템 인 패키지를 제공하는데 있다.
또한, 본 발명은 기판과 기판을 전기적으로 연결시키고, 기판내에 다수의 칩을 적층으로 내장하여 구성함으로써, 기존 여러번의 에폭시 몰딩 컴파운드(EMC)공정을 단 한번의 공정으로 가능하여 제품의 공정을 줄여 제조 원가 및 제조 시간을 절감할 수 있도록 한 내장 회로 기판을 구비한 시스템 인 패키지를 제공하는데 있다.
본 발명은, 내장 회로 기판을 구비한 시스템 인 패키지에 있어서,
그 표면에 제 1 회로가 형성된 제 1 기판;
상기 제 1 기판의 상면에 적층으로 구비되고, 다수의 칩들을 적층으로 내장하여 구비하는 제 2 기판; 및
상기 제 2 기판의 상면에 적층으로 구비되고, 그 표면에 제 2 회로가 형성된 제 3 기판을 포함함을 특징으로 한다.
상술한 바와 같이 본 발명에 의한 내장 회로 기판을 구비한 시스템 인 패키지에 의하면,
기판과 기판을 전기적으로 연결시키고, 기판내에 다수의 칩을 적층으로 내장 하여 구성함으로써, 제품의 두께를 감소시킴과 아울러 슬림화, 소형화 및 박형화할 수 있고, 기판과 기판을 전기적으로 연결시키고, 기판에 품질 테스트가 가능한 형태로 기판 단자가 구성됨으로써, 별도의 테스트 포인트를 추가할 필요가 없고, 내부 모듈 테스트가 가능하며, 이로인해 제품의 불량 판독이 용이하고, 또한, 기존 여러번의 에폭시 몰딩 컴파운드(EMC)공정을 단 한번의 공정으로 가능함으로 제품의 공정을 줄여 제조 원가 및 제조 시간을 절감할 수 있는 효과가 있다.
이하에서는 첨부도면을 참조하여 본 발명의 가장 바람직한 실시예들을 상세히 설명하기로 한다. 이에 앞서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예들에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 변형예들이 있음을 이해하여야 한다.
도 2 및 도 3에 도시된 바와 같이, 내장 회로 기판을 구비한 시스템 인 패키지(10)는 인쇄회로기판(2)과, 다이(3)와, 제 1, 3 기판(20)(40)과, 제 2 기판(30)으로 구성되어 있고, 상기 제 1 기판(20)은 후술하는 상기 제 2 기판(30)에 내장된 다수의 칩(31)들과 전기적으로 연결되도록 상기 다이(3)의 상면에 적층으로 구비되어 있으며, 상기 제 1 기판(20)의 표면에는 상기 다이(3)와 상기 다수의 칩(31)들과 전기적으로 연결되도록 제 1 회로(22)가 형성되어 있고, 상기 제 2 기판(30)은 상기 다수의 칩(31)들을 적층으로 내장하여 구비하도록 상기 제 1 기판(20)의 상면 에 적층으로 구비되어 있으며, 상기 제 3 기판(40)은 상기 다수의 칩(31)들과 전기적으로 연결되도록 상기 제 2 기판(30)의 상면에 적층으로 구비되어 있고, 상기 제 3 기판(40)의 표면에는 상기 다수의 칩(31)들과 전기적으로 연결되도록 제 2 회로(42)가 형성되어 있다.
도 3에 도시된 바와 같이, 상기 칩(31)들은 적어도 2개 이상의 웨이퍼 레벨 패키지(Wafer Level Package : WLP)로 적층으로 이루어져 있다.
도 2 및 도 3에 도시된 바와 같이, 상기 칩(31)들의 사이에는 상기 칩(31)들을 서로 부착하도록 다이 어터치 필름(50)(die attach film)이 구비되어 있다.
상기 제 1, 3 기판(20)(40)은 구리 금속판(Cu foil)으로 이루어져 있고, 상기 제 1, 3 기판(20)(40)은 상기 구리 금속판이외에 다른 금속판으로도 이루어질 수 있다.
상기 제 2 기판(30)은 폴리프로필렌 글리콜(polypropylene glycol : PPG) 기판으로 이루어져 있고, 상기 제 2 기판(30)은 상기 폴리프로필렌 글리콜(polypropylene glycol : PPG) 기판이외에 다른 재질의 기판으로도 이루어질 수 있다.
상기 제 3 기판(40)에는 상기 인쇄회로기판(2)의 전극 단자(2b)와 와이어(5) 본딩에 의해 전기적으로 연결되도록 제 1 기판 단자(43)가 구비되어 있다.
상기 제 1, 3 기판(20)(40)에는 제품의 불량 판독 및 내부 연결 확인을 위한 테스트를 하도록 제 2 기판 단자(21)(41)가 구비되어 있다.
상기 제 2 기판 단자(21)(41)는 범프부(Bump part) 또는 범프 밴드(Bump Band)로 이루어져 있다.
상기 칩(31)들의 상, 하면에는 상기 제 1, 3 기판(20)(40)의 제 1, 2 회로(22)(42)와 전기적으로 연결하도록 전극(31a)이 구비되어 있다.
여기서, 상기 칩(31)들은 집적회로 칩, 반도체 칩등 중 어느 하나로 이루어진다.
상기와 같은 구성을 가지는 본 발명의 바람직한 일 실시 예에 의한 내장 회로 기판을 구비한 시스템 인 패키지의 동작과정을 첨부된 도 2 및 도 3을 참조하여 더욱 상세히 설명하면 다음과 같다.
도 2 및 도 3에 도시된 바와 같이, 내장 회로 기판을 구비한 시스템 인 패키지(10)는 그 표면에 제 1 회로(22)가 형성된 제 1 기판(20)과, 제 2 기판(30)과, 그 표면에 제 2 회로(42)가 형성된 제 3 기판(40)으로 구성된다.
이 상태에서, 인쇄회로기판(2)의 상면에 다이(3)를 구비하고, 상기 다이(3)의 상부에 적층으로 상기 제 1 기판(20)을 구비한다.
상기 제 1 기판(20)의 상면에는 상기 제 2 기판(30)을 적층으로 구비한다.
상기 제 2 기판(30)에는 다수의 칩(31)들을 적층으로 내장하여 구비한다.
상기 제 1 기판(20)에 형성된 제 1 회로(22)는 상기 제 2 기판(30)에 내장된 칩(31)들의 전극(31a)과 전기적으로 연결된다.
상기 제 2 기판(30)의 칩(31)들의 사이에는 다이 어터치 필름(50)에 의해 부착된다.
도 2 및 도 3에 도시된 바와 같이, 상기 제 2 기판(30)의 상면에는 상기 제 3 기판(40)을 적층으로 구비한다.
상기 제 3 기판(40)의 제 2 회로(42)는 상기 칩(31)들의 전극(31a)과 전기적으로 연결된다.
상기 제 3 기판(40)에는 상기 인쇄회로기판(2)의 전극 단자(2b)와 와이어(5) 본딩에 의해 전기적으로 연결되는 제 1 기판 단자(43)가 구비된다.
이 상태에서, 상기 제 1, 3 기판(20)(40)에는 제품의 불량 판독 및 내부 연결 확인을 위한 제 2 기판 단자(21)(41)가 구비되어 있으므로, 별도의 테스트 포인트 설계없이 상기 제 2 기판 단자(21)(41)를 통해 내부 연결 확인을 테스트할 수 있다. 이로인해, 제품의 불량판독이 용이하다.
또한, 도 2 및 도 3에 도시된 바와 같이, 상기 다이(3)와 상기 제 1 기판(20)은 제 1 회로(22)에 의해 전기적으로 연결됨으로, 상기 제 3 기판(40)의 제 1 기판 단자(43)와 상기 인쇄회로기판(2)의 전극 단자(2b)가 서로 와이어(5) 본딩에 의해 전기적으로 연결시 발생되는 노이즈 및 신호 간섭등을 방지할 수 있다.
상기 제 1, 3 기판(20)(40)은 구리 금속판으로 이루어지고, 상기 제 2 기판(30)은 폴리프로필렌 글리콜(polypropylene glycol : PPG) 기판으로 이루어진다.
이 상태에서, 도 2 및 도 3에 도시된 바와 같이, 상기 제 1, 2 ,3 기판(20)(30)(40), 상기 칩(31)들 및 상기 와이어(5)를 보호하기 위해 상기 인쇄회로기판(2)의 상면 전체를 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)(6) 공정을 통해 몰딩하여 밀봉한다.
이와 같이, 다수의 칩(31)을 적층으로 내장하여 구비하는 회로 기판을 구비한 시스템 인 패키지(10)를 구성함으로써, 여러번의 에폭시 몰딩 컴파운드(6)(Epoxy Molding Compound : EMC) 공정을 단 한번으로 가능하고, 이로인해 제품의 제조원가 및 제조 시간을 절감하며, 제품의 슬림화, 소형화 및 박형화가 가능하다.
이상에서 설명한 본 발명의 내장 회로 기판을 구비한 시스템 인 패키지는 전술한 실시 예 및 도면에 의해 한정되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 시스템 인 패키지의 구성을 나타낸 측단면도.
도 2는 본 발명의 일 실시예에 따른 내장 회로 기판을 구비한 시스템 인 패키지의 구성을 나타낸 측단면도.
도 3은 본 발명의 일 실시예에 따른 내장 회로 기판을 구비한 시스템 인 패키지의 구성을 나타낸 확대 측단면도.

Claims (8)

  1. 내장 회로 기판을 구비한 시스템 인 패키지에 있어서,
    그 표면에 제 1 회로가 형성된 제 1 기판;
    상기 제 1 기판의 상면에 적층으로 구비되고, 다수의 칩들을 적층으로 내장하여 구비하는 제 2 기판; 및
    상기 제 2 기판의 상면에 적층으로 구비되고, 그 표면에 제 2 회로가 형성된 제 3 기판을 포함함을 특징으로 하는 내장 회로 기판을 구비한 시스템 인 패키지.
  2. 제 1 항에 있어서, 상기 칩들은 적어도 2개 이상의 웨이퍼 레벨 패키지로 적층으로 이루어짐을 특징으로 하는 내장 회로 기판을 구비한 시스템 인 패키지.
  3. 제 1 항에 있어서, 상기 칩들의 사이에는 다이 어터치 필름이 구비됨을 특징으로 하는 내장 회로 기판을 구비한 시스템 인 패키지.
  4. 제 1 항에 있어서, 상기 제 1, 3 기판은 구리 금속판으로 이루어지고, 상기 제 2 기판은 폴리프로필렌 글리콜(PPG) 기판으로 이루어짐을 특징으로 하는 내장 회로 기판을 구비한 시스템 인 패키지.
  5. 제 1 항에 있어서, 상기 제 3 기판에는 상기 시스템 인 패키지에 구비된 인쇄회로기판의 전극단자와 와이어 본딩에 의해 전기적으로 연결되는 제 1 기판 단자가 구비됨을 특징으로 하는 내장 회로 기판을 구비한 시스템 인 패키지.
  6. 제 1 항에 있어서, 상기 제 1, 3기판에는 내부 연결 확인을 위한 테스트를 하도록 제 2 기판 단자가 구비됨을 특징으로 하는 내장 회로 기판을 구비한 시스템 인 패키지.
  7. 제 6 항에 있어서, 상기 제 2 기판 단자는 범프부로 이루어짐을 특징으로 하는 내장 회로 기판을 구비한 시스템 인 패키지.
  8. 제 1 항에 있어서, 상기 칩들의 상, 하면에는 상기 제 1, 3 기판의 제 1, 2 회로와 전기적으로 연결하는 전극이 구비됨을 특징으로 하는 내장 회로 기판을 구 비한 시스템 인 패키지.
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