KR100743649B1 - 멀티 칩 패키지 - Google Patents

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Abstract

본 발명은 멀티 칩 패키지를 개시한다. 개시된 본 발명의 멀티 칩 패키지는 양측면에 전극단자들이 배열된 인쇄회로기판과, 상기 인쇄회로기판 상에 적층된 적어도 둘 이상의 반도체 칩과, 상기 반도체 칩들의 각 본딩패드와 연결된 수 개의 본딩와이어와, 상기 적층된 반도체 칩들의 측면에 배치되며, 연직으로 배치된 본딩와이어들 및 전극단자를 연결하는 수 개의 도전패턴을 갖는 연결필름과, 상기 연결필름 내측의 인쇄회로기판 상에 반도체 칩들 및 본딩와이어를 덮도록 형성된 봉지제를 포함하는 것을 특징으로 한다.

Description

멀티 칩 패키지{MULTI CHIP PACKAGE}
도 1은 종래 기술에 따른 멀티 칩 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지를 도시한 단면도.
도 3은 도 2의 a-a'선에 따른 단면도.
도 4a 및 도 4b는 본 발명의 실시예에 따른 멀티 칩 패키지의 형성방법을 설명하기 위한 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
200 : 인쇄회로기판 210 : 제1반도체 칩
220 : 제2반도체 칩 230 : 제3반도체 칩
240 : 제4반도체 칩 A : 접착제
250 : 더미 칩 260a : 제1본딩와이어
260b : 제2본딩와이어 260c : 제3본딩와이어
260d : 제4본딩와이어 270 : 봉지제
280 : 솔더 볼 CP : 도전패턴
CF : 연결필름
본 발명은 멀티 칩 패키지에 관한 것으로, 보다 상세하게는, 적층되는 반도체 칩의 개수가 증가함에 따라 본딩와이어 형성을 위한 여유 공간 확보를 위해 패키지의 폭을 증가시켜야 하는 문제 및 길어지는 본딩와이어로 인한 동작 속도 저하 문제를 방지할 수 있는 멀티 칩 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 멀티 칩 패키지(Multi Chip Package) 기술이 제안되었다.
상기 멀티 칩 패키지는 서로 다른 기능을 갖는 두 개 이상의 반도체 칩들을 하나의 패키지로 제작한 형태로서, 통상, 여러개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법, 또는, 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법으로 제작된다. 특히, 후자의 방법은 실장 면적을 감소시킬 수 있다는 잇점을 갖는다.
그러나, 최근 적층되는 반도체 칩의 개수가 증가하면서, 반도체 칩과 기판을 전기적으로 연결하는 본딩와이어(bonding wire)의 수가 증가하고 그 길이가 점차 길어지고 있고, 그에 따른 문제들이 유발되고 있다.
이하에서는, 도 1을 참조하여, 종래의 멀티 칩 패키지의 구조 및 그 문제점을 설명하도록 한다.
도 1을 참조하면, 종래의 멀티 칩 패키지는 인쇄회로기판(100) 상에 2개 이상의 반도체 칩들(110, 120, 130, 140)이 접착제(A)를 매개로해서 스택킹(stacking)되고, 상기 각 반도체 칩들(110, 120, 130, 140) 상에 형성된 본딩패드(미도시)와 인쇄회로기판(100) 상에 형성된 본드핑거(미도시)들이 본딩와이어들(160a, 160b, 160c, 160d)에 의해 전기적으로 연결되며, 상기 반도체 칩들(110, 120, 130, 140)과 본딩와이어들(160a, 160b, 160c, 160d)을 밀봉하도록 인쇄회로기판(100) 상에 봉지제(epoxy molding compound ; 170)가 형성된 구조이다.
미설명된 도면부호 150은 반도체 칩들(110, 120, 130, 140)간 간격 확보를 위한 더미 칩(dummy chip)을, 그리고, 180은 인쇄회로기판(100) 저면에 부착되는 솔더 볼을 각각 나타낸다. 상기 더미 칩(150)은 절연 테이프(tape)나 접착제 등으로 대체될 수도 있다.
그런데, 도 1과 같은 종래의 멀티 칩 패키지의 경우 적층되는 반도체 칩의 개수가 증가함에 따라 상부에 형성되는 반도체 칩과 기판을 전기적으로 연결시키는 본딩와이어 형성을 위한 필요 공간이 증가하게되어 패키지의 폭이 증가하게 된다는 문제점이 있다.
보다 구체적으로 설명하면, 하나의 반도체 칩이 적층될 때마다 적층된 반도체 칩의 본딩와이어를 형성해 주기 위해서는 수평방향으로 약 200㎛ 정도(편측으로 100㎛씩)의 추가적인 여유 공간이 필요하게 되어, 패키지의 폭이 커지게 되므로 패키지의 실장 밀도가 감소하게된다. 그리고, 적층되는 반도체 칩의 개수가 특정 개수 이상이 되면 큰 패키지 사이즈(size)로 인해 모듈(module) 제작 자체가 불가능해지는 문제까지 유발된다.
부가해서, 전술한 종래의 멀티 칩 패키지에서는 적층되는 반도체 칩의 개수가 증가함에 따라 본딩와이어의 길이가 길어지게 되어, 제품의 동작 속도가 느려지는 등 그 특성이 열화되는 문제가 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 적층되는 반도체 칩의 개수가 증가함에 따라 본딩와이어 형성을 위한 여유 공간 확보를 위해 패키지의 폭을 증가시켜야 하는 문제 및 길어지는 본딩와이어로 인한 동작 속도 저하 문제를 방지할 수 있는 멀티 칩 패키지를 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 멀티 칩 패키지는, 양측면에 전극단 자들이 배열된 인쇄회로기판; 상기 인쇄회로기판 상에 적층된 적어도 둘 이상의 반도체 칩; 상기 반도체 칩들의 각 본딩패드와 연결된 수 개의 본딩와이어; 상기 적층된 반도체 칩들의 측면에 배치되며, 연직으로 배치된 본딩와이어들 및 전극단자를 연결하는 수 개의 도전패턴을 갖는 연결필름; 및 상기 연결필름 내측의 인쇄회로기판 상에 반도체 칩들 및 본딩와이어를 덮도록 형성된 봉지제;를 포함한다.
여기서, 상기 도전패턴은 도전성 에폭시 수지 또는 금속으로 형성한다.
또한, 상기의 목적을 달성하기 위한 본 발명의 멀티 칩 패키지는, 상기 인쇄회로기판 저면에 부착된 외부 회로와의 전기적 연결 수단을 더 포함한다. 이때, 상기 전기적 연결 수단은 솔더 볼 또는 솔더 페이스트이다.
(실시예)
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 2를 참조하면, 본 발명의 멀티 칩 패키지는 양측면에 전극단자(미도시)들이 배열된 인쇄회로기판(200)과, 상기 인쇄회로기판(200) 상에 적층된 적어도 둘 이상의 반도체 칩(210, 220, 230, 240)과, 상기 반도체 칩들(210, 220, 230, 240)의 각 본딩패드(미도시)와 연결된 수 개의 본딩와이어(260a, 260b, 260c, 260d)와, 상기 적층된 반도체 칩들(210, 220, 230, 240)의 측면에 배치되며, 연직으로 배치된 본딩와이어들(260a, 260b, 260c, 260d) 및 전극단자(미도시)를 연결하는 수 개 의 도전패턴(미도시)을 갖는 연결필름(CF)과, 상기 연결필름(CF) 내측의 인쇄회로기판(200) 상에 반도체 칩들(210, 220, 230, 240) 및 본딩와이어(260a, 260b, 260c, 260d)를 덮도록 형성된 봉지제(270)를 포함한다.
미설명된 도면부호 250은 반도체 칩들(210, 220, 230, 240)간 간격 확보를 위한 더미 칩(dummy chip)을, 그리고, 280은 인쇄회로기판(200) 저면에 부착된 솔더 볼을 각각 나타낸다. 상기 더미 칩(150)은 절연 테이프(tape)나 접착제 등으로 대체될 수도 있다.
이때, 상기 본딩와이어들(260a, 260b, 260c, 260d)과 솔더 볼(280)은 연결필름(CF) 및 전극단자(미도시)를 통해 전기적으로 연결된다.
한편, 상기 솔더 볼(280) 대신에 솔더 볼(280) 보다 두께가 얇은 솔더 페이스트만을 형성시킬 수도 있는데, 상기 솔더 볼(280)을 형성하는 경우를 BGA(ball grid array) 방식이라 하고, 솔더 볼(280) 대신 솔더 페이스트를 사용하는 경우를 LGA(land grid array) 방식이라 한다.
도 3은 도 2의 a-a'선에 따른 단면도로서, 이를 참조하면, 본 발명에서 사용한 연결필름(CF)의 평면구조를 보다 자세하게 알 수 있다.
도 3을 참조하면, 상기 연결필름(CF)은 연직선으로 배치된 본딩와이어들(260a, 260b, 260c, 260d)과 인쇄회로기판(200) 측면의 전극단자(205)를 전기적으로 연결시키는 도전패턴(CP)을 갖는다. 여기서, 상기 연직선으로 배치된 본딩와이어들(260a, 260b, 260c, 260d)은 동일한 기능을 수행하는 본딩와이어들이며, 상기 도전패턴(CP)은 도전성 접착제인 도전성 에폭시 수지 또는 금속을 사용해서 라이팅 (writting) 또는 스크린 프린팅(screen printing) 방식으로 형성할 수 있고, 경우에 따라서는, 도금방식에 따른 금속패턴으로 형성할 수도 있다.
이하에서는, 도 4a 내지 도 4b를 참조하여, 도 2에 도시된 바와 같은 본 발명의 멀티 칩 패키지를 형성하는 방법에 대해서 설명하도록 한다.
도 4a를 참조하면, 연결패턴 형성 예정 영역에 전극단자(미도시)가 형성된 인쇄회로기판(200)을 마련한 후, 상기 인쇄회로기판(200) 상에 제1, 제2, 제3 및 제4반도체 칩(210, 220, 230, 240)을 접착제(A)를 매개로해서 차례로 적층한다. 이때, 상기 각 반도체 칩들(210, 220, 230, 240) 사이에는 더미 칩(250)이 개재된다.
그런 다음, 상기 반도체 칩들(210, 220, 230, 240)의 각 본딩패드(미도시)와 인쇄회로기판(200)을 연결시키는 제1, 제2, 제3 및 제4본딩와이어들(260a, 260b, 260c, 260d)을 형성하고, 상기 반도체 칩들(210, 220, 230, 240) 및 본딩와이어들(260a, 260b, 260c, 260d)을 덮도록 인쇄회로기판(200) 상에 봉지제(270)를 형성한다.
도 4b를 참조하면, 상기 인쇄회로기판(200) 상에 반도체 칩들(210, 220, 230, 240)과 본딩와이어들(260a, 260b, 260c, 260d) 및 봉지제(270)가 형성된 구조물의 가장자리 부분을 절단하는 싱글레이션(singulation) 공정을 수행한 후, 상기 싱글레이션된 구조물의 절단면에 도 3에 도시된 바와 같은 연결필름(CF)을 부착한다. 이때, 상기 연결필름(CF)은 반도체 칩들(210, 220, 230, 240)과 최대한 가까운 위치에 형성함이 바람직하다. 그런 다음, 상기 인쇄회로기판(200)의 저면에 전기적 연결 수단으로서 솔더 볼(280)을 부착한다. 여기서, 상기 솔더 볼(280)은 봉지제 (270)를 형성하기 전에 부착할 수도 있다.
이와 같이, 본 발명은 반도체 칩들의 측면에 배치되며, 연직으로 배치된 본딩와이어들 및 인쇄회로기판의 전극단자를 연결하는 도전패턴을 갖는 연결필름을 형성해줌으로써, 적층되는 반도체 칩의 개수가 증가함에 따라 유발되는 패키지의 폭 증가 문제를 방지하고, 패키지의 실장 밀도를 높여줄 수 있다.
아울러, 본 발명의 멀티 칩 패키지 구조에서는 본딩와이어의 길이를 감소시킬 수 있기 때문에 제품의 동작 속도를 개선할 수 있다.
한편, 이상에서 도시하고 설명한 본 발명의 멀티 칩 패키지에서는 연결필름(CF)으로 본딩와이어들(260a, 260b, 260c, 260d)과 인쇄회로기판(200)의 전극단자를 연결시켜주고, 상기 전극단자와 연결된 솔더 볼(280)을 외부 회로와의 전기적 연결 수단으로 사용하였지만, 본 발명의 다른 실시예에서는, 상기 연결필름 자체를 외부 회로와의 연결 수단으로 사용할 수도 있다.
이렇게 연결필름을 외부 회로와의 연결 수단으로 사용하는 본 발명의 다른 실시예의 경우, 전극단자를 구비한 인쇄회로기판 및 솔더 볼이 필요 없으며, 다만 반도체 칩들을 지지해줄 지지 기판을 마련한 후, 상기 지지 기판 상에 반도체 칩들을 적층하고, 본딩와이어 및 봉지제를 형성한 다음, 싱글레이션(singulation) 공정 이후 연결필름을 부착하면 된다. 이 경우, 고가의 인쇄회로기판(200)을 사용하지 않으므로 생산 원가를 감소시킬 수 있으며, 또한, 상기 지지 기판은 차후에 제거할 수 있기 때문에 패키지의 높이를 낮춰줄 수 있다는 잇점이 있다.
또한, 이상에서 설명한 본 발명의 실시예 및 다른 실시예에서는 본딩패드가 반도체 칩의 가장자리에 형성된 에지(edge) 패드형 반도체 칩을 적층하는 경우만을 설명하였지만, 본 발명의 방법은 본딩패드가 반도체 칩의 중앙부에 형성된 센터(center) 패드형 반도체 칩을 적층하는 경우에도 적용될 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 멀티 칩 패키지를 구현함에 있어서, 반도체 칩들의 측면에 배치되며, 연직으로 배치된 본딩와이어들 및 인쇄회로기판의 전극단자를 연결하는 도전패턴을 갖는 연결필름을 형성해줌으로써, 적층되는 반도체 칩의 개수가 증가함에 따라 유발되는 패키지의 폭 증가 문제를 방지하고, 패키지의 실장 밀도를 높여줄 수 있다.
또한, 본 발명은 본딩와이어의 길이를 감소시킬 수 있기 때문에 제품의 동작 속도를 개선할 수 있다.
아울러, 본 발명에서 인쇄회로기판을 사용하지 않는 경우 생산 원가를 감소시킬 수 있고, 패키지의 높이를 낮춰줄 수 있다는 잇점이 있다.

Claims (4)

  1. 양측면에 전극단자들이 배열된 인쇄회로기판;
    상기 인쇄회로기판 상에 적층된 적어도 둘 이상의 반도체 칩;
    상기 반도체 칩들의 각 본딩패드와 연결된 수 개의 본딩와이어;
    상기 적층된 반도체 칩들의 측면에 배치되며, 연직으로 배치된 본딩와이어들 및 전극단자를 연결하는 수 개의 도전패턴을 갖는 연결필름; 및
    상기 연결필름 내측의 인쇄회로기판 상에 반도체 칩들 및 본딩와이어를 덮도록 형성된 봉지제;
    를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1 항에 있어서,
    상기 도전패턴은 도전성 에폭시 수지 또는 금속으로 형성한 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1 항에 있어서,
    상기 인쇄회로기판 저면에 부착된 외부 회로와의 전기적 연결 수단을 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 3 항에 있어서,
    상기 전기적 연결 수단은 솔더 볼 또는 솔더 페이스트인 것을 특징으로 하는 멀티 칩 패키지.
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