KR20070094405A - 멀티 칩 패키지 - Google Patents
멀티 칩 패키지 Download PDFInfo
- Publication number
- KR20070094405A KR20070094405A KR1020060025046A KR20060025046A KR20070094405A KR 20070094405 A KR20070094405 A KR 20070094405A KR 1020060025046 A KR1020060025046 A KR 1020060025046A KR 20060025046 A KR20060025046 A KR 20060025046A KR 20070094405 A KR20070094405 A KR 20070094405A
- Authority
- KR
- South Korea
- Prior art keywords
- dummy double
- pattern die
- semiconductor chips
- dummy
- double pattern
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
본 발명은 멀티 칩 패키지를 개시한다. 개시된 본 발명의 멀티 칩 패키지는 인쇄회로기판과, 상기 인쇄회로기판 상부에 배치되며, 양면에 회로패턴이 형성되고 가장자리에 상기 양면의 회로패턴들을 상호 연결시키는 비아패턴을 갖는 제1 더미 더블패턴 다이와, 상기 제1 더미 더블패턴 다이 저면 및 상면 각각에 부착된 제1 및 제2 반도체 칩과, 상기 제1 더미 더블패턴 다이의 회로패턴과 인쇄회로기판을 전기적으로 연결시키는 제1 범프와, 상기 제2 반도체 칩을 포함한 제1 더미 더블패턴 다이 상부에 배치되며, 양면에 회로패턴이 형성되고 가장자리에 상기 양면의 회로패턴들을 상호 연결시키는 비아패턴을 갖는 제2 더미 더블패턴 다이와, 상기 제2 더미 더블패턴 다이 저면 및 상면 각각에 부착된 제3 및 제4 반도체 칩과, 상기 제2더미 더블패턴 다이의 회로패턴과 제1 더미 더블패턴 다이의 회로패턴을 전기적으로 연결시키는 제2 범프와, 상기 인쇄회로기판 저면에 형성된 솔더 볼을 포함하는 것을 특징으로 한다.
Description
도 1 및 도 2는 종래 기술에 따른 멀티 칩 패키지를 도시한 단면도.
도 3는 본 발명의 실시예에 따른 멀티 칩 패키지를 도시한 단면도.
도 4는 본 발명에서 사용한 더미 더블패턴 다이의 상세도.
(도면의 주요 부분에 대한 부호의 설명)
200 : 인쇄회로기판 210 : 제1 반도체 칩
220 : 제2 반도체 칩 230 : 제3 반도체 칩
240 : 제4 반도체 칩 250a : 제1 더미 더블패턴 다이
250b : 제3 더미 더미 더블패턴 다이 260a : 제1 범프
260b : 제2 범프 260c : 제3 범프
260d : 제4 범프 270 : 봉지제
280 : 솔더 볼 1 : 웨이퍼
2 : 제1 절연막 3 : 제2 절연막
4 : 씨드막 5 : 감광막패턴
6 : 금속배선층 H : 비아홀
V : 비아패턴
본 발명은 멀티 칩 패키지에 관한 것으로, 보다 상세하게는, 적층되는 반도체 칩의 개수가 증가함에 따라 본딩와이어 형성을 위한 여유 공간 확보를 위해 패키지의 폭 및 높이를 증가시켜야 하는 문제를 개선할 수 있는 멀티 칩 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 멀티 칩 패키지(Multi Chip Package) 기술이 제안되었다.
상기 멀티 칩 패키지는 서로 다른 기능을 갖는 두 개 이상의 반도체 칩들을 하나의 패키지로 제작한 형태로서, 통상, 여러개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법, 또는, 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법으로 제작된다. 특히, 후자의 방법은 실장 면적을 감소시킬 수 있다는 잇점을 갖는다.
그러나, 최근 적층되는 반도체 칩의 개수가 증가하면서, 반도체 칩과 기판을 전기적으로 연결하는 본딩와이어(bonding wire)의 수가 증가하고 그 길이가 점차 길어지고 있고, 그에 따른 문제들이 유발되고 있다.
이하에서는, 도 1 및 도 2를 참조하여, 종래의 멀티 칩 패키지의 구조 및 그 문제점을 설명하도록 한다.
도 1을 참조하면, 종래의 멀티 칩 패키지는 인쇄회로기판(100) 상에 2개 이상의 반도체 칩들(110, 120, 130, 140)이 접착제(A)를 매개로해서 스택킹(stacking)되고, 상기 각 반도체 칩들(110, 120, 130, 140) 상에 형성된 본딩패드(미도시)와 인쇄회로기판(100) 상에 형성된 본드핑거(미도시)들이 본딩와이어들(160a, 160b, 160c, 160d)에 의해 전기적으로 연결되며, 상기 반도체 칩들(110, 120, 130, 140)과 본딩와이어들(160a, 160b, 160c, 160d)을 밀봉하도록 인쇄회로기판(100) 상에 봉지제(epoxy molding compound ; 170)가 형성된 구조이다.
미설명된 도면부호 150은 반도체 칩들(110, 120, 130, 140)간 간격 확보를 위한 더미 칩(dummy chip)을, 그리고, 180은 인쇄회로기판(100) 저면에 부착되는 솔더 볼을 각각 나타낸다.
그러나, 도 1과 같은 종래의 멀티 칩 패키지의 경우 적층되는 반도체 칩의 개수가 증가함에 따라 상부에 형성되는 반도체 칩과 기판을 전기적으로 연결시키는 본딩와이어 형성을 위한 필요 공간이 증가하게되어 패키지의 높이 및 폭이 증가하게 된다는 문제점이 있다. 이에 따라, 패키지의 실장 밀도가 감소하게되고, 심한 경우, 큰 패키지 사이즈(size)로 인해 모듈(module) 제작 자체가 불가능해지는 문제까지 유발될 수 있다.
한편, 도 2는 상부에 적층되는 반도체 칩의 크기가 점차로 작아지는 경우로서, 이 경우, 반도체 칩들 사이에 더미 칩(dummy chip)이 필요하지 않으나, 도 1에서와 마찬가지로, 반도체 칩의 개수가 증가함에 따라 상부에 형성되는 반도체 칩과 기판을 전기적으로 연결시키는 본딩와이어 형성을 위한 필요 공간이 증가하게되어 패키지의 높이 및 폭이 증가하게 된다는 문제점이 있다.
그리고, 도시하지는 않았으나, 본딩와이어를 이용하지 않고 메탈 필름 테입(metal film tape)을 반도체 칩들 사이에 개재시키고 상기 메탈 필름 테입과 인쇄회로기판을 메탈 라인으로 연결시키는 경우에도, 역시, 적층되는 반도체 칩의 개수가 증가함에 따라 상기 메탈 라인 형성을 위한 필요 공간이 증가하게 되어 패키지의 폭을 증가한다는 문제점이 발생한다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 적층되는 반도체 칩의 개수가 증가함에 따라 본딩와이어 또는 메탈 라인 형성을 위한 여유 공간 확보를 위해 패키지의 폭 및 높이를 증가시켜야 하는 문제를 개선할 수 있는 멀티 칩 패키지를 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 멀티 칩 패키지는, 인쇄회로기판; 상기 인쇄회로기판 상부에 배치되며, 양면에 회로패턴이 형성되고 가장자리에 상기 양면의 회로패턴들을 상호 연결시키는 비아패턴을 갖는 제1 더미 더블패턴 다이; 상기 제1 더미 더블패턴 다이 저면 및 상면 각각에 부착된 제1 및 제2 반도체 칩; 상기 제1 더미 더블패턴 다이의 회로패턴과 인쇄회로기판을 전기적으로 연결시키는 제1 범프; 상기 제2 반도체 칩을 포함한 제1 더미 더블패턴 다이 상부에 배치되며, 양면에 회로패턴이 형성되고 가장자리에 상기 양면의 회로패턴들을 상호 연결시키는 비아패턴을 갖는 제2 더미 더블패턴 다이; 상기 제2 더미 더블패턴 다이 저면 및 상면 각각에 부착된 제3 및 제4 반도체 칩; 상기 제2더미 더블패턴 다이의 회로패턴과 제1 더미 더블패턴 다이의 회로패턴을 전기적으로 연결시키는 제2 범프; 및 상기 인쇄회로기판 저면에 형성된 솔더 볼;을 포함한다.
여기서, 상기 제1 및 제2 반도체 칩과 제1 더미 더블패턴 다이를 기계적 및 전기적으로 연결시키는 제3 범프를 더 포함한다.
상기 제3 및 제4 반도체 칩과 제2 더미 더블패턴 다이를 기계적 및 전기적으로 연결시키는 제4 범프를 더 포함한다.
상기 제1 및 제2 반도체 칩과 제1 더미 더블패턴 다이 사이의 공간을 밀봉하는 봉지제를 더 포함한다.
상기 제3 및 제4 반도체 칩과 제2 더미 더블패턴 다이 사이의 공간을 밀봉하는 봉지제를 더 포함한다.
(실시예)
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 설명하기로 한다.
도 3는 본 발명의 실시예에 따른 멀티 칩 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 3를 참조하면, 본 발명의 멀티 칩 패키지는 인쇄회로기판(200)과, 상기 인쇄회로기판(200) 상부에 배치되며, 양면에 회로패턴이 형성되고 가장자리에 상기 양면의 회로패턴들을 상호 연결시키는 비아패턴(V)을 갖는 제1 더미 더블패턴 다이(250a)과, 상기 제1 더미 더블패턴 다이(250a) 저면 및 상면 각각에 부착된 제1 및 제2 반도체 칩(210, 220)과, 상기 제1 더미 더블패턴 다이(250a)의 회로패턴과 인쇄회로기판(200)을 전기적으로 연결시키는 제1 범프(260a)와, 상기 제2 반도체 칩(220)을 포함한 제1 더미 더블패턴 다이(250a) 상부에 배치되며, 양면에 회로패턴이 형성되고 가장자리에 상기 양면의 회로패턴들을 상호 연결시키는 비아패턴(V)을 갖는 제2 더미 더블패턴 다이(250b)과, 상기 제2 더미 더블패턴 다이(250b) 저면 및 상면 각각에 부착된 제3 및 제4 반도체 칩(230, 240)과, 상기 제2 더미 더블패턴 다이(250b)의 회로패턴과 제1 더미 더블패턴 다이(250a)의 회로패턴을 전기적으로 연결시키는 제2 범프(260b) 및 상기 인쇄회로기판(200) 저면에 형성된 솔더 볼(280)로 구성된다.
또한, 본 발명의 멀티 칩 패키지는 상기 제1 및 제2 반도체 칩(210, 220)과 제1 더미 더블패턴 다이(250a)를 기계적 및 전기적으로 연결시키는 제3 범프(260c) 및 상기 제3 및 제4 반도체 칩(230, 240)과 제2 더미 더블패턴 다이(250b)를 기계적 및 전기적으로 연결시키는 제4 범프(260d)를 더 포함하고, 상기 제1 및 제2반도체 칩(210, 220)과 제1 더미 더블패턴 다이(250a) 사이의 공간 및 상기 제3 및 제4반도체 칩(230, 240)과 제2더미 더블패턴 다이(250b) 사이의 공간을 밀봉하는 봉지제(270)를 더 포함할 수 있다.
여기서, 상기 제3 및 제4 범프(260a, 260c)들은 솔더 범프(solder bump) 또는 스터드 범프(stud bump)이다.
한편, 도 4는 본 발명에서 사용한 제1 및 제2더미 더블패턴 다이(250a, 250b)의 부분 상세도로서, 이를 참조하면, 상기 제1 및 제2더미 더블패턴 다이(250a, 250b)는 가장자리에 비아홀(H)이 형성되고 상기 비아홀(H) 측벽에 구리 재질의 비아패턴(V)이 형성된 웨이퍼(1) 양면 각각에 제1 절연막(2), 제2 절연막(3), 씨드막(4), 감광막패턴(5) 및 구리배선층(6) 등을 차례로 형성함으로써 만들어진다. 이때, 상기 비아홀(H)은 구리 재질의 비아패턴(V)으로 그 일부만 채워질 수도 있고, 완전히 매립될 수도 있다.
이와 같이, 본 발명은 양면에 회로패턴을 갖는 제1 더미 더블패턴 다이(250a) 양면 각각에 반도체 칩들(210, 220)을 부착하고, 상기 반도체 칩들(210, 220)이 부착된 제1 더미 더블패턴 다이(250a)를 제1 범프(260a)를 매개로해서 인쇄회로기판(200)에 부착한다. 그리고, 또 다른 반도체 칩들(230, 240)이 양면 각각에 부착된 제2 더미 더플패턴 다이(250b)를 제2 범프(260b)를 매개로해서 제1 더미 더블패턴 다이(250a)에 부착한다.
이 경우, 본딩와이어를 사용하지 않고 범프만을 사용하여 반도체 칩들을 적층시키기 때문에, 적층되는 반도체 칩의 개수가 증가하더라도 본딩와이어의 개수 및 길이 증가에 따른 패키지의 폭 증가 문제는 발생하지 않는다. 또한, 하나의 더미 더블패턴 다이 양면 각각에 반도체 칩을 부착하기 때문에, 반도체 칩의 실장 밀도를 높이고 패키지의 두께를 감소시킬 수 있다.
또한, 본 발명에서 사용한 제1 및 제2 더미 더블패턴 다이(250a, 250b)는 반도체 칩의 기판 재료인 실리콘 웨이퍼를 사용해서 만들기 때문에, 상기 반도체 칩들(210, 220, 230, 240)과 제1 및 제2 더미 더블패턴 다이(250a, 250b) 간 열팽창계수가 유사하므로 열팽창계수 차이에서 기인하는 휘어짐(warpage) 문제가 발생하지 않는다는 잇점이 있다.
부가해서, 본 발명의 멀티 칩 패키지의 경우 인쇄회로기판(200)과 제1 반도체 칩(210) 사이의 공간과 제1 및 제2 반도체 칩(210, 220)이 부착된 제1 더미 더블패턴 다이(250a)와 제2 및 제3 반도체 칩(230, 240)이 부착된 제2 더미 더블패턴 다이(250b) 사이의 공간을 통해서 열방출이 용이하게 이루어질 수 있어서 제품의 신뢰성이 향상된다.
한편, 전술한 본 발명의 실시예에서는 제1 및 제2반도체 칩(210, 220)과 제1 더미 더블패턴 다이(250a) 사이의 공간 및 상기 제3 및 제4반도체 칩(230, 240)과 제2더미 더블패턴 다이(250b) 사이의 공간을 봉지제(270)로 밀봉하였지만, 경우에 따라서는, 상기 봉지제를 형성하지 않을 수도 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명에서는 양면에 반도체 칩들을 부착시킨 더미 더블패턴 다이를 범프를 사용해서 인쇄회로기판 상에 차례로 적층하여 멀티 칩 패키지를 구현한다. 이 경우, 본딩와이어를 사용하지 않고 범프만을 사용하여 반도체 칩들을 적층시키기 때문에, 적층되는 반도체 칩의 개수가 증가하더라도 본딩와이어의 개수 및 길이 증가에 따른 패키지의 폭 증가 문제는 발생하지 않는다. 또한, 하나의 더미 더블패턴 다이 양면 각각에 반도체 칩을 부착하기 때문에, 반도체 칩의 실장 밀도를 높이고 패키지의 두께를 감소시킬 수 있다.
또한, 본 발명의 멀티 칩 패키지의 경우 인쇄회로기판과 더미 더블패턴 다이 사이의 공간 및 더미 더블패턴 다이들 사이의 공간을 통해서 열방출이 용이하게 이루어질 수 있어서 제품의 신뢰성이 향상된다.
부가해서, 본 발명에서 사용한 더미 더블패턴 다이는 반도체 칩의 기판 재료인 실리콘 웨이퍼를 사용해서 만들기 때문에, 반도체 칩과 더미 더블패턴 다이 간 열팽창계수가 유사하여 휘어짐(warpage) 문제가 발생하지 않는다는 잇점이 있다.
Claims (5)
- 인쇄회로기판;상기 인쇄회로기판 상부에 배치되며, 양면에 회로패턴이 형성되고 가장자리에 상기 양면의 회로패턴들을 상호 연결시키는 비아패턴을 갖는 제1 더미 더블패턴 다이;상기 제1 더미 더블패턴 다이 저면 및 상면 각각에 부착된 제1 및 제2 반도체 칩;상기 제1 더미 더블패턴 다이의 회로패턴과 인쇄회로기판을 전기적으로 연결시키는 제1 범프;상기 제2 반도체 칩을 포함한 제1 더미 더블패턴 다이 상부에 배치되며, 양면에 회로패턴이 형성되고 가장자리에 상기 양면의 회로패턴들을 상호 연결시키는 비아패턴을 갖는 제2 더미 더블패턴 다이;상기 제2 더미 더블패턴 다이 저면 및 상면 각각에 부착된 제3 및 제4 반도체 칩;상기 제2더미 더블패턴 다이의 회로패턴과 제1 더미 더블패턴 다이의 회로패턴을 전기적으로 연결시키는 제2 범프; 및상기 인쇄회로기판 저면에 형성된 솔더 볼;을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
- 제 1 항에 있어서,상기 제1 및 제2 반도체 칩과 제1 더미 더블패턴 다이를 기계적 및 전기적으로 연결시키는 제3 범프를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
- 제 1 항에 있어서,상기 제3 및 제4 반도체 칩과 제2 더미 더블패턴 다이를 기계적 및 전기적으로 연결시키는 제4 범프를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
- 제 1 항에 있어서,상기 제1 및 제2 반도체 칩과 제1 더미 더블패턴 다이 사이의 공간을 밀봉하는 봉지제를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
- 제 1 항에 있어서,상기 제3 및 제4 반도체 칩과 제2 더미 더블패턴 다이 사이의 공간을 밀봉하는 봉지제를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060025046A KR20070094405A (ko) | 2006-03-17 | 2006-03-17 | 멀티 칩 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060025046A KR20070094405A (ko) | 2006-03-17 | 2006-03-17 | 멀티 칩 패키지 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070094405A true KR20070094405A (ko) | 2007-09-20 |
Family
ID=38688320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060025046A KR20070094405A (ko) | 2006-03-17 | 2006-03-17 | 멀티 칩 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070094405A (ko) |
-
2006
- 2006-03-17 KR KR1020060025046A patent/KR20070094405A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101070913B1 (ko) | 반도체 칩 적층 패키지 | |
| KR100923562B1 (ko) | 반도체 패키지 및 그 형성방법 | |
| KR100833589B1 (ko) | 스택 패키지 | |
| JP2007251145A (ja) | 積層パッケージ | |
| US8492889B2 (en) | Semiconductor package | |
| US20100013075A1 (en) | Stacked-type semiconductor device package | |
| US7750482B2 (en) | Integrated circuit package system including zero fillet resin | |
| KR101227078B1 (ko) | 반도체 패키지 및 그 형성방법 | |
| KR100743649B1 (ko) | 멀티 칩 패키지 | |
| US20080164620A1 (en) | Multi-chip package and method of fabricating the same | |
| US20140097530A1 (en) | Integrated circuit package | |
| KR20090022771A (ko) | 스택 패키지 | |
| KR20010063236A (ko) | 적층 패키지와 그 제조 방법 | |
| KR20030059459A (ko) | 칩 적층 패키지 | |
| KR20070094405A (ko) | 멀티 칩 패키지 | |
| KR20110050028A (ko) | 인쇄회로기판 및 이를 포함하는 반도체 패키지 | |
| KR100376884B1 (ko) | 스택 패키지 | |
| KR20060133800A (ko) | 칩 스택 패키지 | |
| KR100351925B1 (ko) | 적층형 반도체 패키지 | |
| KR100650770B1 (ko) | 플립 칩 더블 다이 패키지 | |
| KR20050104960A (ko) | 칩 스택 패키지 | |
| KR100924553B1 (ko) | 메모리 모듈 | |
| KR100826982B1 (ko) | 메모리 모듈 | |
| KR20090011966A (ko) | 스택 패키지 및 그의 제조 방법 | |
| KR20080058013A (ko) | 멀티칩 패키지 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |