KR101227078B1 - 반도체 패키지 및 그 형성방법 - Google Patents

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Abstract

반도체 패키지 및 그 형성방법이 제공된다. 이 반도체 패키지는 인쇄 회로 기판, 인쇄 회로 기판 상에 실장되고, 인쇄 회로 기판에 인접한 하부면 및 하부면에 대향된 상부면을 포함하는 제 1 반도체 칩 및 제 1 반도체 칩 상에 실장된 칩 패키지를 포함한다. 칩 패키지는 제 1 반도체 칩의 상부면과 전기적으로 직접 연결될 수 있다.
Figure R1020080117488
반도체 패키지, 인터포저, 비메모리 소자, 메모리 소자

Description

반도체 패키지 및 그 형성방법{SEMICONDUCTOR PACKAGE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 반도체 패키지 및 그 형성방법에 관한 것이다.
반도체 산업에서 집적 회로에 대한 패키징(packaging) 기술은 소형화에 대한 요구를 만족시키기 위해 지속적으로 발전하고 있다. 복수 개의 반도체 칩을 단일의 패키지 내에 실장하는 멀티칩 패키지가 연구되고 있다. 멀티칩 패키지 중에서, 각각 다른 기능을 갖는 복수의 반도체 칩을 단일의 패키지에 밀봉하여 시스템을 실현하는 시스템 인 패키지(System In Package:SIP)가 주목받고 있다.
시스템 인 패키지의 고속 동작을 위하여, 비메모리 소자와 메모리 소자가 직접 연결되는 것이 요구되고 있다. 그러나, 비메모리 소자와 메모리 소자가 다른 패드 위치를 가지거나, 소자의 설계가 변경되면 직접 연결은 불가능해진다. 따라서, 소자의 종류나 설계에 관계없이, 상호 연결이 가능한 반도체 패키지가 요구되고 있다.
본 발명의 목적은 고속 동작이 가능한 반도체 패키지 및 그 형성방법을 제공하는 것이다.
본 발명의 다른 목적은 설계 변경에 관계없이 비메모리 소자와 메모리 소자 패키지의 직접 연결이 가능한 반도체 패키지 및 그 형성방법을 제공하는 것이다.
상기 반도체 패키지는 인쇄 회로 기판, 상기 인쇄 회로 기판 상에 실장되고, 상기 인쇄 회로 기판에 인접한 하부면 및 상기 하부면에 대향된 상부면을 포함하는 제 1 반도체 칩 및 상기 제 1 반도체 칩 상에 실장된 칩 패키지를 포함하되, 상기 칩 패키지는 상기 제 1 반도체 칩의 상부면과 전기적으로 직접 연결된다.
상기 칩 패키지는 인터포저 및 제 2 반도체 칩을 포함하되, 상기 인터포저는 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 전기적으로 연결할 수 있다.
상기 인터포저는 관통 전극을 가지는 반도체 기판을 포함할 수 있다.
상기 제 1 반도체 칩은 그 상부면에 배치된 제 1 범프 패드를 포함하며, 상기 인터포저는 그 하부면에 배치되며, 상기 관통 전극과 전기적으로 연결된 제 1 범프를 포함하되, 상기 제 1 범프는 상기 제 1 범프 패드와 접촉할 수 있다.
상기 제 2 반도체 칩은 상기 관통 전극에 접하는 제 2 범프을 가지는 플립 칩 및 상기 플립 칩 상에 실장되며, 본딩 패드를 가지는 제 3 반도체 칩을 포함할 수 있다.
상기 칩 패키지는 상기 본딩 패드 및 상기 관통 전극을 전기적으로 연결하는 본딩 와이어를 더 포함할 수 있다.
상기 칩 패키지는 상기 제 3 반도체 칩, 상기 플립 칩 및 상기 인터포저를 덮는 인캡슐레이션막을 포함하며, 상기 반도체 패키지는 상기 인캡슐레이션막, 상기 제 1 반도체 칩 및 상기 인쇄 회로 기판을 덮는 몰딩막을 더 포함할 수 있다.
상기 제 1 반도체 칩은 비메모리 소자를 포함하며, 상기 제 2 반도체 칩은 메모리 소자를 포함할 수 있다. 상기 인쇄 회로 기판은 그 하부면에 배치된 솔더 볼을 포함할 수 있다.
상기 반도체 패키지는 인쇄 회로 기판, 상기 인쇄 회로 기판 상에 실장된 제 1 반도체 칩, 상기 제 1 반도체 칩에 직접 접하는 인터포저, 상기 인터포저 상에 실장된 제 2 반도체 칩, 상기 인터포저 및 상기 제 2 반도체 칩을 덮는 인캡슐레이션막 및 상기 인캡슐레이션막, 상기 제 1 반도체 칩 및 상기 인쇄 회로 기판을 덮는 몰딩막을 포함하되, 상기 인터포저는 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 전기적으로 연결한다.
상기 반도체 패키지의 형성방법은 칩 패키지를 준비하는 것, 인쇄 회로 기판 상에 제 1 반도체 칩을 실장하는 것 그리고 상기 제 1 반도체 칩에 직접 접하도록, 상기 제 1 반도체 칩 상에 칩 패키지를 실장하는 것을 포함할 수 있다.
상기 칩 패키지를 준비하는 것은 인터포저를 준비하는 것, 상기 인터포저 상에 플립 칩을 실장하는 것 그리고 상기 플립 칩 상에 제 2 반도체 칩을 실장하는 것을 포함할 수 있다.
상기 인터포저를 준비하는 것은 반도체 기판에 관통 전극을 형성하는 것, 상 기 반도체 기판의 하부면에 상기 관통 전극과 연결되는 재배선 패턴을 형성하는 것 그리고 상기 재배선 패턴에 접촉하는 제 1 범프를 형성하는 것을 포함할 수 있다.
상기 제 1 반도체 칩은 그 상부면에 형성된 제 1 범프 패드를 포함하되, 상기 제 1 반도체 칩 상에 상기 칩 패키지를 실장하는 것은, 상기 제 1 범프를 상기 제 1 범프 패드에 접합시키는 것을 포함할 수 있다.
상기 칩 패키지는 메모리 소자를 포함하며, 상기 제 1 반도체 칩은 비메모리 소자를 포함할 수 있다.
상기 플립 칩은 그 하부면에 형성된 제 2 범프를 포함하되, 상기 인터포저 상에 상기 플립 칩을 실장하는 것은, 상기 제 2 범프를 상기 관통 전극에 접합시키는 것을 포함할 수 있다.
상기 제 2 반도체 칩은 본딩 패드를 포함하되, 상기 칩 패키지를 준비하는 것은, 상기 본딩 패드와 상기 관통 전극을 전기적으로 연결하는 와이어를 형성하는 것을 더 포함할 수 있다.
상기 칩 패키지는 상기 제 2 반도체 칩, 상기 플립 칩 및 상기 인터포저를 덮는 인캡슐레이션막을 포함하되, 상기 반도체 패키지의 형성방법은 상기 칩 패키지, 상기 제 1 반도체 칩 및 상기 인쇄 회로 기판을 덮는 몰딩막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 칩 패키지가 반도체 칩에 직접 실장된다. 로직 소자와 메모리 소자의 패드 또는 범프 위치가 변경되더라도, 인터포저에 의하여 서 로 연결될 수 있다. 즉, 로직 소자와 메모리 소자의 설계 변경에도 불구하고, 인터포저에 의하여 고속 동작이 가능한 반도체 패키지가 구현될 수 있다.
이하, 본 발명의 실시예에 따른 반도체 패키지 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 크기와 상대적 크기는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위하여 사용되었지만, 이러한 용어들에 의하여 다양한 부분, 물질 등이 한정되어서는 안 된다. 또한, 이러한 용어들은 단지 어느 소정 부분을 다른 부분과 구별하기 위하여 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수 있다.
도 1a을 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지가 설명된다.
상기 반도체 패키지는 인쇄 회로 기판(10), 제 1 반도체 칩(20) 및 제 1 칩 패키지(P1)를 포함한다. 상기 인쇄 회로 기판(10)의 하부면에 하부 기판 패턴(14)이 배치된다. 상기 하부 기판 패턴(14)에 솔더 볼(16)이 부착된다. 상기 솔더 볼(16)은 상기 인쇄 회로 기판(10)을 외부 회로와 전기적으로 연결하는 역할을 한다. 상기 인쇄 회로 기판(10)의 상부면에 상부 기판 패턴(12)이 배치된다.
상기 인쇄 회로 기판(10) 상에 제 1 반도체 칩(20)이 배치된다. 상기 제 1 반도체 칩(20)과 상기 인쇄 회로 기판(10) 사이에 접착층이 개재될 수 있다. 상기 제 1 반도체 칩(20)은 비메모리 소자, 즉 로직 소자(logic device)일 수 있다. 상기 제 1 반도체 칩(20)은 그 상부면의 가장자리에 배치된 제 1 본딩 패드(22)를 포함할 수 있다. 상기 제 1 본딩 패드(22)는 제 1 와이어(26)에 의하여 상기 상부 기판 패턴(12)과 전기적으로 연결될 수 있다. 상기 제 1 반도체 칩(20)은 그 상부면에 배치된 제 1 범프 패드(24)를 포함한다. 상기 제 1 범프 패드(24)는 상기 제 1 반도체 칩(20) 상부면의 중앙에 배치될 수 있다.
상기 제 1 반도체 칩(20) 상에, 상기 제 1 반도체 칩(20)에 직접 연결된 제 1 칩 패키지(P1)가 배치된다. 상기 제 1 칩 패키지(P1)는 인터포저(I), 제 2 반도체 칩(120a) 및 인캡슐레이션막(encapsulation layer,140)을 포함할 수 있다. 상기 인터포저(I)는 상기 제 1 반도체 칩(20)과 상기 제 2 반도체 칩(120a)을 전기적으로 연결하는 역할을 한다. 상기 인터포저(I)는 관통 전극(110)을 가지는 반도체 기판(100)을 포함할 수 있다. 상기 인터포저(I)는 상기 관통 전극(110)과 연결되는 재배선 패턴(103)을 포함할 수 있다. 상기 재배선 패턴(103)은 상기 반도체 기판(100)의 하부면에 형성된 절연막(미도시)에 배치될 수 있다. 상기 재배선 패 턴(103)에 연결된 제 1 범프(105)가 배치된다. 상기 제 1 범프(105)는 상기 제 1 범프 패드(24)에 접합된다.
상기 인터포저(I) 상에 상기 제 2 반도체 칩(120a)이 배치된다. 상기 제 2 반도체 칩(120a)은 플립 칩(122a), 제 3 반도체 칩(124a) 및 제 4 반도체 칩(126a)을 포함할 수 있다. 상기 플립 칩(122a)은 제 2 범프(115)를 가질 수 있다. 상기 제 2 범프(115)는 상기 관통 전극(110)에 접합될 수 있다. 상기 플립 칩(122a), 제 3 반도체 칩(124a) 및 제 4 반도체 칩(126a)은 메모리 소자일 수 있다. 상기 플립 칩(122a)과 상기 제 3 반도체 칩(124a) 사이, 및 상기 제 3 반도체 칩(124a)과 상기 제 4 반도체 칩(126a) 사이에 접착층(미도시)이 개재될 수 있다.
상기 제 3 반도체 칩(124a) 및 제 4 반도체 칩(126a)은 각각 제 2 본딩 패드(131) 및 제 3 본딩 패드(133)를 가질 수 있다. 상기 제 2 본딩 패드(131) 및 제 3 본딩 패드(133)는 각각 제 2 와이어(132) 및 제 3 와이어(134)에 의하여 상기 관통 전극(110)에 전기적으로 연결될 수 있다. 상기 제 2 반도체 칩(120a) 및 인터포저(I)를 덮는 인캡슐레이션막(140)이 제공된다. 상기 인캡슐레이션막(140)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)를 포함할 수 있다. 상기 인캡슐레이션막(140), 상기 제 1 반도체 칩(20) 및 상기 인쇄 회로 기판(10)을 덮는 몰딩막(150)이 제공된다. 상기 몰딩막(150)은 상기 인캡슐레이션막(140)과 동일한 물질일 수 있다.
본 발명의 실시예에 따르면, 제 1 칩 패키지(P1)가 제 1 반도체 칩(20)에 직접 연결된다. 상기 제 2 반도체 칩(120a)과 제 1 반도체 칩(20)의 패드 또는 범프 위치가 변경되더라도, 상기 인터포저(I)에 의하여 서로 연결될 수 있다. 즉, 로직 소자와 메모리 소자의 설계 변경에도 불구하고, 고속 동작이 가능한 반도체 패키지가 구현될 수 있다.
도 1b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지가 설명된다. 이하에서는 위에서 설명된 부분은 간명함을 위하여 생략되며, 오히려 그 차이점이 설명된다.
반도체 패키지는 인쇄 회로 기판(10), 제 1 반도체 칩(20) 및 제 2 칩 패키지(P2)를 포함한다. 상기 인쇄 회로 기판(10)은 상부 기판 패턴(12), 하부 기판 패턴(14) 및 솔더 볼(16)을 포함할 수 있다. 상기 제 1 반도체 칩(20)은 그 상부면에 제 1 본딩 패드(22) 및 제 1 범프 패드(24)를 포함할 수 있다. 상기 제 1 본딩 패드(22)와 상기 상부 기판 패턴(12)을 전기적으로 연결하는 제 1 와이어(26)가 제공된다.
상기 제 1 반도체 칩(20) 상에, 상기 제 1 반도체 칩에 직접 접하는 제 2 칩 패키지(P2)가 배치된다. 상기 제 2 칩 패키지(P2)는 인터포저(I), 제 2 반도체 칩(120b) 및 인캡슐레이션막(140)을 포함할 수 있다. 상기 인터포저(I)는 관통 전극(110)을 가지는 반도체 기판(100), 재배선 패턴(103) 및 제 1 범프(105)를 포함한다.
상기 제 2 반도체 칩(120b)은 제 5 반도체 칩(122b), 제 6 반도체 칩(124b), 제 7 반도체 칩(126b) 및 제 8 반도체 칩(128b)을 포함할 수 있다. 상기 제 5, 제 6, 제 7 반도체 칩(122b,124b,126b)은 관통 배선(125)에 의하여 서로 전기적으로 연결될 수 있다. 상기 관통 배선(125)은 제 2 범프(115)와 접촉할 수 있다. 상기 제 8 반도체 칩(128b)은 그 상부면에 제 4 본딩 패드(136)을 가질 수 있다. 상기 제 4 본딩 패드(136)는 제 4 와이어(135)에 의하여 상기 관통 전극(110)과 전기적으로 연결될 수 있다.
상기 제 1, 제 2 칩 패키지(P1,P2)는 다양한 형태로 구체화될 수 있으며, 더 많은 반도체 칩을 포함할 수 있다. 본 발명의 실시예에서 설명된 제 2 반도체 칩(120a,120b)의 형태가 본 발명의 기술적 사상을 제한하는 것으로 해석되어서는 안 될 것이다.
도 2 내지 3d을 참조하여, 본 발명의 실시예에 따른 반도체 패키지의 형성방법이 설명된다.
도 2를 참조하면, 인쇄 회로 기판(10) 상에 제 1 반도체 칩(20)이 실장된다. 상기 인쇄 회로 기판(10)은 상부면에 형성된 상부 기판 패턴(12) 및 하부면에 형성된 하부 기판 패턴(14)을 포함할 수 있다. 상기 하부 기판 패턴(14)에 외부 회로와 연결되는 솔더 볼(solder ball,16)이 형성될 수 있다. 상기 제 1 반도체 칩(20)은 그 상부면의 가장자리에 형성된 제 1 본딩 패드(22)를 포함할 수 있다. 상기 제 1 본딩 패드(22)와 상기 상부 기판 패턴(12)을 연결하는 제 1 와이어(26)가 형성될 수 있다. 상기 제 1 반도체 칩(20)의 상부면에 제 1 범프 패드(24)가 형성된다. 상기 제 1 범프 패드(24)는 상기 제 1 반도체 칩(20)의 상부면 중앙에 형성될 수 있다.
도 3a를 참조하면, 반도체 기판(100)에 관통 전극(through hole via,110)이 형성된다. 상기 관통 전극(110)을 형성하는 것은 레이저 드릴(laser drill)을 이용하여 상기 반도체 기판(100)에 비아 홀을 형성하는 것 그리고 비아 홀에 전도성 금속을 채우는 것을 포함할 수 있다. 상기 전도성 금속은 전해 도금 방법으로 채워질 수 있다.
도 3b를 참조하면, 상기 반도체 기판(100) 상에 다른 형태의 제 2 반도체 칩(120a,120b)이 각각 실장된다. 상기 일 형태의 제 2 반도체 칩(120a,120b)은 본 발명의 기술적 사상을 전달하기 위한 것이며, 다른 형태로 구체화될 수 있다. 상기 제 2 반도체 칩(120a)은 플립 칩(122a), 제 3 반도체 칩(124a) 및 제 4 반도체 칩(126a)을 포함할 수 있다. 상기 플립 칩(122a)은 제 2 범프(115)를 가지며, 상기 제 2 범프(115)는 상기 관통 전극(110)에 접합될 수 있다. 상기 제 3 반도체 칩(124a) 및 제 4 반도체 칩(126a)은 각각 제 2 본딩 패드(131) 및 제 3 본딩 패드(133)를 포함할 수 있다. 상기 제 2 본딩 패드(131)와 상기 관통 전극(110)을 연결하는 제 2 와이어(132)가 형성될 수 있다. 상기 제 3 본딩 패드(133)와 상기 관통 전극(110)을 연결하는 제 3 와이어(134)가 형성될 수 있다.
상기 다른 형태의 제 2 반도체 칩(120b)은 제 5 반도체 칩(122b), 제 6 반도체 칩(124b), 제 7 반도체 칩(126b) 및 제 8 반도체 칩(128b)을 포함할 수 있다. 상기 제 5, 제 6, 제 7 반도체 칩(122b,124b,126b)은 관통 배선(125)에 의하여 서로 전기적으로 연결될 수 있다. 상기 관통 배선(125)과 접촉하는 제 2 범프(115)가 상기 제 5 반도체 칩(122b)의 하부면에 형성된다. 상기 제 2 범프(115)는 상기 관통 전극(110)에 접합되도록 형성될 수 있다. 상기 제 8 반도체 칩(128b)은 제 4 본 딩 패드(136)를 포함할 수 있다. 상기 제 4 본딩 패드(136)와 상기 관통 전극(110)을 전기적으로 연결하는 제 4 와이어(135)가 형성될 수 있다.
도 3c를 참조하면, 상기 제 2 반도체 칩(120a,120b) 및 상기 반도체 기판(100)의 상부면을 덮는 인캡슐레이션막(140)이 형성된다. 상기 인캡슐레이션막(140)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)로 형성될 수 있다. 상기 반도체 기판(100)의 후면(backside)을 식각하여, 상기 반도체 기판(100)의 두께가 얇아질 수 있다. 상기 반도체 기판(100)의 후면을 식각하는 것은 기계적 연마 공정을 먼저 진행하고, 습식 식각 공정을 진행하는 것을 포함할 수 있다. 상기 기계적 연마 공정을 먼저 진행하는 것은 공정 시간을 절약하기 위함이다.
상기 반도체 기판(100)의 하부면에 상기 관통 전극(110)에 접촉하는 재배선 패턴(103)이 형성된다. 상기 재배선 패턴(103)에 접촉하는 제 1 범프(105)가 형성된다. 이에 의해, 인터포저(interposer,I)는 상기 반도체 기판(100), 관통 전극(110), 재배선 패턴(103) 및 제 1 범프(105)를 포함할 수 있다.
도 3d를 참조하면, 상기 반도체 기판(100)을 절단하여 다른 형태의 상기 제 2 반도체 칩(120a,120b)을 분리시킨다. 이에 의해, 제 1 칩 패키지(P1) 및 제 2 칩 패키지(P2)가 형성된다. 상기 반도체 기판(100)을 절단하기 전에, 웨이퍼 레벨 테스트(wafer level test)를 진행하여 양품의 소자가 분별될 수 있다.
상기 제 1 반도체 칩(20) 상에 제 1 칩 패키지(P1) 또는 제 2 칩 패키지(P2)가 실장된다(도 1a 및 1b 참조). 상기 제 1 반도체 칩(20) 상에 제 1 칩 패키지(P1) 또는 제 2 칩 패키지(P2)를 실장하는 것은 상기 제 1 범프(105)를 상기 제 1 범프 패드(24)에 접합하는 것을 포함할 수 있다. 상기 제 1 칩 패키지(P1)(또는 제 2 칩 패키지(P2)), 제 1 반도체 칩(20) 및 인쇄 회로 기판(10)을 덮는 몰딩막이 형성된다. 상기 몰딩막은 에폭시 몰딩 컴파운드로 형성될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1b는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 내지 3d는 본 발명의 실시예에 따른 반도체 패키지의 형성방법을 설명하기 위한 단면도들이다.

Claims (20)

  1. 인쇄 회로 기판;
    상기 인쇄 회로 기판 상에 실장되는 제 1 반도체 칩; 및
    상기 제 1 반도체 칩 상에 실장되되, 인터포저 및 상기 인터포저 상의 반도체 칩군을 포함하는 칩 패키지를 포함하되,
    상기 인터포저는 상기 제 1 반도체 칩에 상기 반도체 칩군을 전기적으로 연결하고,
    제 1 도전성 단자는 상기 제 1 반도체 칩의 상부면 상에 배치되고, 제 2 도전성 단자는 상기 인터포저의 하부면 상에 배치되고, 그리고 상기 제 2 도전성 단자는 또한 상기 제 1 도전성 단자 상에 배치되는 반도체 패키지.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 인터포저는 관통 전극들을 가지는 반도체 기판을 포함하는 반도체 패키지.
  4. 청구항 3에 있어서,
    상기 제 1 도전성 단자는 상기 제 1 반도체 칩의 상기 상부면 상의 제 1 범프 패드들을 포함하며,
    상기 제 2 도전성 단자는 상기 인터포저의 상기 하부면 상의 제 1 범프들을 포함하되,
    상기 제 1 범프들은 상기 관통 전극들 및 상기 제 1 범프 패드에 전기적으로 연결되는 반도체 패키지.
  5. 청구항 3에 있어서,
    상기 반도체 칩군은:
    상기 관통 전극들에 연결되는 범프들을 가지되, 상기 인터포저 상에 플립 칩처럼 배치되는 제 2 반도체 칩; 및
    본딩 패드들을 가지되, 상기 제 2 반도체 칩 상의 제 3 반도체 칩을 포함하는 반도체 패키지.
  6. 청구항 5에 있어서,
    상기 본딩 패드들 및 상기 관통 전극들을 전기적으로 연결하는 본딩 와이어들을 더 포함하는 반도체 패키지.
  7. 청구항 5에 있어서,
    상기 제 3 반도체 칩, 상기 제 2 반도체 칩 및 상기 인터포저를 덮는 인캡슐레이션막을 더 포함하며,
    상기 인캡슐레이션막, 상기 제 1 반도체 칩 및 상기 인쇄 회로 기판을 덮는 몰딩막을 더 포함하는 반도체 패키지.
  8. 청구항 1에 있어서,
    상기 제 1 반도체 칩은 비메모리 소자를 포함하며, 상기 반도체 칩군은 메모리 소자들을 포함하는 반도체 패키지.
  9. 청구항 1에 있어서,
    상기 인쇄 회로 기판의 하부면 상의 솔더 볼을 더 포함하는 반도체 패키지.
  10. 청구항 1에 있어서,
    상기 반도체 칩군의 내부의 관통 연결 배선들을 더 포함하되,
    상기 관통 연결 배선들은 상기 제 3 반도체 칩 및 상기 제 2 반도체 칩을 관통하도록 연장되면서 이들을 전기적으로 연결하는 반도체 패키지.
  11. 청구항 1에 있어서,
    상기 칩 패키지는 적어도 하나의 반도체 칩을 완전히 관통하도록 연장되는 관통 연결 배선을 갖는 상기 적어도 하나의 반도체 칩을 포함하는 반도체 패키지.
  12. 청구항 11에 있어서,
    상기 관통 연결 배선을 갖는 상기 적어도 하나의 반도체 칩은 본딩 와이어에 연결되지 않는 반도체 패키지.
  13. 청구항 11에 있어서,
    상기 관통 연결 배선을 갖는 상기 적어도 하나의 반도체 칩은 상기 칩 패키지에서 최상부의 반도체 칩이 아닌 반도체 패키지.
  14. 청구항 1에 있어서,
    상기 칩 패키지는 복수의 반도체 칩들을 포함하되,
    상기 복수의 반도체 칩들 각각은 인접하는 반도체 칩의 관통 연결 배선에 정렬되는 관통 연결 배선을 갖는 반도체 패키지.
  15. 청구항 1에 있어서,
    상기 칩 패키지는 직접적으로 적층된 복수의 반도체 칩들을 포함하는 반도체 패키지.
  16. 청구항 1에 있어서,
    상기 칩 패키지는 서로 이격되지 않도록 적층된 복수의 반도체 칩들을 포함하는 반도체 패키지.
  17. 청구항 1에 있어서,
    상기 칩 패키지는 복수의 반도체 칩들을 포함하고,
    상기 복수의 반도체 칩들의 최상부 반도체 칩은 본딩 와이어에 연결되는 반도체 패키지.
  18. 청구항 1에 있어서,
    상기 인터포저에 가장 근접하는 상기 반도체 칩군의 반도체 칩은 본딩 와이어에 연결되지 않는 반도체 패키지.
  19. 청구항 3에 있어서,
    상기 반도체 칩군은 그의 하부면 상에 배치된 범프들을 포함하고,
    상기 반도체 칩군의 상기 범프들 각각은 상기 인터포저의 각각의 관통 전극에 정렬되는 반도체 패키지.
  20. 청구항 3에 있어서,
    상기 칩 패키지는 상기 인터포저의 각각의 관통 전극에 정렬되는 관통 연결 배선들을 갖는 적어도 하나의 반도체 칩을 포함하는 반도체 패키지.
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