KR101563909B1 - 패키지 온 패키지 제조 방법 - Google Patents

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KR101563909B1
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김동진
김진한
차세웅
이지훈
김준동
고영범
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Abstract

본 발명은 패키지 온 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 양호한 품질로 판정된 기판 및 반도체 칩만을 선택하여 하부 패키지를 제조한 후, 그 위에 인터포저 등을 도전 가능하게 형성시킨 새로운 방식의 패키지 온 패키지 제조 방법에 관한 것이다.
즉, 본 발명은 스트립 기판에 대한 불량 검사를 실시하여 불량품을 배제한 양품의 낱개 기판들을 선택하고, 양품의 낱개 기판들을 캐리어 위에 부착한 후, 양품의 낱개 기판에 대한 칩 부착 공정과, 몰딩 공정과, 백그라인딩 공정과, 인터포저 형성 공정 등을 포함하는 일련의 패키지 온 패키지 제조 공정을 진행함으로써, 패키지 온 패키지의 불량을 완전하게 방지할 수 있도록 한 새로운 방식의 패키지 온 패키지 제조 방법을 제공하고자 한 것이다.

Description

패키지 온 패키지 제조 방법{Method for manufacturing Package On Package}
본 발명은 패키지 온 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 양호한 품질로 판정된 기판 및 반도체 칩만을 선택하여 하부 패키지를 제조한 후, 그 위에 인터포저 등을 도전 가능하게 형성시킨 새로운 방식의 패키지 온 패키지 제조 방법에 관한 것이다.
각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 그에 따라 웨이퍼 레벨의 칩 스케일 패키지, 인터포저에 여러개의 칩을 한꺼번에 부착하여 기판에 탑재시킨 칩 적층형 패키지, 인터포저를 사이에 두고 상하로 적층되는 패키지 온 패키지(POP, Package On Package) 등 다양한 구조의 반도체 패키지가 개발되고 있다.
여기서, 종래의 팬-인 타입 패키지 온 패키지(Fan-in-POP)의 구성 및 그 제조 과정을 살펴보면 다음과 같다.
첨부한 도 4는 종래의 팬-인 타입 패키지 온 패키지의 제조 공정을 나타낸 단면도이고, 도 5는 제조 완료된 종래의 팬-인 타입 패키지 온 패키지를 나타낸 단면도이다.
먼저, 상기 하부 반도체 패키지(100)를 제조하고자, 다수의 반도체 패키지 제조 영역이 가로 및 세로방향을 따라 등간격으로 형성된 스트립 형태의 인쇄회로기판(102)이 구비되고, 이 스트립 기판(102)의 각 반도체 패키지 제조영역의 중앙부에 반도체 칩(104)이 도전성 범프(106)를 매개로 전기적 신호 교환 가능하게 적층 부착된다.
연이어, 상기 반도체 칩(104)의 사방 주변 영역 즉, 기판(102)의 테두리 영역에 형성된 전도성패턴에 적층용 볼(108)이 융착되며, 이 적층용 볼(108)은 인터포저(200)와 전기적으로 연결하기 위한 수단이 된다.
이어서, 상기 기판(102)의 상면에 걸쳐 몰딩 컴파운드 수지(110)가 몰딩되는 단계가 진행되어, 반도체 칩(104)과 적층용 볼(108)이 외부로부터 보호 가능하게 봉지되는 상태가 되며, 바람직하게는 반도체 칩(104)에서 발생하는 열을 외부로 용이하게 방출시키기 위하여 몰딩 컴파운드 수지(110)의 상면과 반도체 칩(104)의 상면이 동일 평면을 이루도록 하여 반도체 칩(104)의 상면이 외부로 노출되도록 한다.
다음으로, 상기 몰딩 컴파운드 수지(110)의 상면에 레이저 가공에 의한 일정 깊이의 관통 몰드 비아(112: TMV, Through Mold Via)를 형성하는 단계가 진행되며, 이때 상기 적층용 볼(108)이 나타날 때까지의 깊이로 관통 몰드 비아(112)를 형성하게 된다.
이어서, 상기와 같이 제조된 하부 반도체 패키지(100)의 관통 몰드 비아(112)에 인터포저(200)를 도전 가능하게 적층하는 단계가 진행된다.
상기 인터포저(200)는 일반 인쇄회로기판(PCB)를 사용하거나, 반도체 칩과 동일한 실리콘 재질에 재배선 등의 회로배선이 형성된 구조로 구비되어, 하부 반도체 패키지(100)와 상부 반도체 패키지(300)를 도전 가능하게 연결하는 매개체 역할을 하고, 특히 원하는 방향으로 재배선 등을 형성하여 원하는 위치에 상부 반도체 패키지와의 접속을 위한 도전성 패드(202)가 형성된 구조로 구비된다.
즉, 상기 인터포저(200)는 그 상면에 상부 반도체 패키지(300)의 입출력단자(302)가 접속 연결되는 도전성 패드(202)가 노출되고, 저면에는 도전성 패드(202)와 비아홀(204) 또는 재배선(미도시됨)을 통하여 연결되는 볼랜드(206)가 형성된 구조로 구비된다.
이때, 상기 인터포저(200)의 볼랜드(206)에는 접속용 볼(208)이 융착되는 바, 이 접속용 볼(208)을 하부 반도체 패키지(100)의 관통 몰드 비아(112)내의 적층용 볼(108) 위에 적층하여 상호 융착시킴으로써, 하부 반도체 패키지(100)에 대한 인터포저(200)의 전기적 연결 및 적층이 이루어진다.
이어서, 상기 인터포저(200)의 도전성 패드(202) 위에 상부 반도체 패키지(300)의 입출력단자(302)를 융착시킴으로써, 상부 반도체 패키지(300)의 적층이 이루어진다.
참고로, 상기 인터포저(200)의 도전성 패드(202) 위에 상부 반도체 패키지(300)가 적층되지 않고, 복수의 반도체 칩이 적층 부착되기도 한다.
다음으로, 상기 하부 반도체 패키지(100)의 기판(102) 저면에 노출된 볼랜드에 전자기기의 마더보드 등에 연결되는 솔더볼(109)을 융착시킨 후, 기판(102) 및 인터포저(200) 등의 소잉라인(114)을 따라 소잉함으로써, 도 5서 보듯이 개개의 패키지 온 패키지가 완성된다.
그러나, 상기한 종래의 팬-인 타입 패키지 온 패키지는 다음과 같은 문제점이 있다.
상기와 같은 패키지 온 패키지를 제조하고자, 다수의 반도체 패키지 영역이 소잉라인을 경계로 가로 및 세로방향을 따라 배열된 스트립 기판을 사용하지만, 스트립 기판을 구성하는 각 낱개의 기판들 중 불량품이 존재하는 경우, 불량품 기판을 포함하는 최종 패키지 온 패키지 제품도 불량품이 되는 문제점이 있다.
다시 말해서, 생산수율 향상을 위하여 패키지 온 패키지의 하부 반도체 패키지를 낱개가 아닌 여러개를 한꺼번에 제조한 후, 소잉 공정을 통하여 낱개의 패키지로 제품화하고자, 다수의 반도체 패키지 영역을 갖는 스트립 기판을 사용하지만, 스트립 기판을 구성하는 각 낱개의 기판들 중 불량품이 존재하는 경우, 불량품 기판을 포함하는 최종 패키지 온 패키지 제품의 불량을 초래하는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 스트립 기판에 대한 불량 검사를 실시하여 불량품을 배제한 양품의 낱개 기판들을 선택하고, 양품의 낱개 기판들을 캐리어 위에 부착한 후, 양품의 낱개 기판에 대한 칩 부착 공정과, 몰딩 공정과, 백그라인딩 공정과, 인터포저 형성 공정 등을 포함하는 일련의 패키지 온 패키지 제조 공정을 진행함으로써, 패키지 온 패키지의 불량을 완전하게 방지할 수 있도록 한 새로운 방식의 패키지 온 패키지 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은: 하나의 반도체 패키징을 위한 다수의 낱개 기판을 포함하는 스트립 기판에 대한 불량 검사를 실시하여, 양품의 낱개 기판만을 소잉하여 구비하는 단계와; 일정 면적의 캐리어 위에 양품의 낱개 기판들을 일정 간격으로 부착시키는 단계와; 상기 각 낱개 기판 위에 양품으로 판정된 반도체 칩을 도전성 범프를 매개로 전기적 신호 교환 가능하게 부착하는 단계와; 상기 반도체 칩의 사방 주변에 해당하는 각 낱개 기판의 테두리 영역에 적층용 단자를 부착하는 단계와; 상기 각 낱개 기판을 비롯하여 반도체 칩 및 적층용 단자들을 봉지시키기 위하여, 캐리어의 상면에 걸쳐 일정 두께의 몰딩 컴파운드 수지를 몰딩하는 단계와; 상기 적층용 단자의 상면이 노출될 때까지 몰딩 컴파운드 수지의 상면을 그라인딩하는 단계와; 상기 몰딩 컴파운드 수지의 상면 위에 적층용 단자와 도전 가능하게 연결되는 인터포저를 형성하는 단계와; 상기 캐리어를 제거한 후, 각 낱개기판의 볼랜드에 입출력단자를 부착하는 단계; 를 포함하는 것을 특징으로 하는 패키지 온 패키지 제조 방법을 제공한다.
또한, 상기 인터포저 위에 상부 반도체 패키지를 적층한 후, 각 낱개 기판 사이의 소잉라인을 따라 소잉하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 인터포저를 형성하는 단계는: 인터포저용 인쇄회로기판(PCB)을 적층용 단자와 도전 가능하게 연결시키며 몰딩 컴파운드 수지의 상면 위에 적층하여 이루어지는 것을 특징으로 한다.
또는, 상기 인터포저를 형성하는 단계는: 범핑 공정을 이용하여 적층용 단자와 도전 가능하게 연결되는 재배선을 몰딩 컴파운드 수지의 상면 원하는 위치로 연장 배열하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 캐리어는 재사용 가능한 글래스 또는 실리콘 재질을 이용하여 일정한 두께로 만들어진 것임을 특징으로 한다.
또한, 상기 적층용 단자는 솔더볼 또는 구리 스터드 범프로 채택된 것임을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 스트립 기판에 대한 불량 검사를 실시하여 불량품을 배제한 양품의 낱개 기판들을 선택하고, 양품의 낱개 기판만을 패키지 온 패키지 제조에 사용함으로써, 패키지 온 패키지의 불량을 완전하게 방지할 수 있다.
둘째, 낱개 기판을 지지하는 수단으로서, 일정 두께의 캐리어를 이용함에 따라, 마치 스트립 기판과 같이 다수의 패키지를 한꺼번에 제조할 수 있으므로, 생산수율을 유지시킬 수 있다.
셋째, 일정 두께의 캐리어가 각 낱개 기판을 지지하는 동시에 견고하게 잡아주고 있기 때문에, 칩 부착 및 몰딩 공정 등 일련의 패키지 온 패키지 제조 공정 중 발생할 수 있는 기판의 워피지 현상을 방지할 수 있다.
도 1은 본 발명에 따른 패키지 온 패키지 제조 방법을 나타낸 단면도,
도 2 및 도 3은 본 발명에 따른 패키지 온 패키지 제조 방법에 의하여 제조된 패키지 온 패키지의 예를 나타낸 단면도,
도 4 및 도 5는 각각 종래의 팬-인 타입 패키지 온 패키지의 제조 공정을 나타낸 단면도 및 제조 완료된 패키지 온 패키지를 나타낸 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명의 설명에 사용되는 용어 중, 낱개 기판은 다수의 반도체 패키지 제조 영역이 가로 및 세로방향을 따라 등간격으로 형성된 스트립 형태의 인쇄회로기판, 즉 하나의 반도체 패키지 제조 영역을 이루는 낱개 기판이 가로 및 세로방향을 따라 등간격으로 형성된 스트립 형태의 인쇄회로기판으로부터 낱개 단위로 소잉된 상태의 기판을 의미함을 밝혀둔다.
첨부한 도 1은 본 발명의 바람직한 실시예에 따른 패키지 온 패키지 제조 방법을 나타낸 단면도이다.
먼저, 상기 스트립 기판에 대한 불량 검사를 실시한다.
예를 들어, 통상의 비전 시스템과 같이 테스트 장비를 이용하여 스트립 기판의 회로 설계 영역 등을 테스트하여, 스트립 기판을 구성하는 각 낱개 기판에 대한 양품 또는 불량품을 판정할 수 있다.
이렇게 하나의 반도체 패키징을 위한 다수의 낱개 기판을 포함하는 스트립 기판에 대한 불량 검사를 실시한 후, 각 낱개 기판 단위로 소잉하여 양품의 낱개 기판(120)만을 패키지 온 패키지 제조 공정에 제공한다.
이어서, 본 발명의 패키지 온 패키지 제조 공정을 위한 지지부재로서, 일정 면적의 캐리어(130)를 구비한다.
상기 캐리어(130)는 글래스 또는 실리콘 재질을 이용하여 일정한 두께로 만들어진 구조로 구비하여, 후술하는 바와 같이 패키지 온 패키지 제조후 별도의 분리 공정을 통하여 재사용을 도모할 수 있도록 한다.
이렇게 구비된 캐리어(130) 위에 양면 접착테이프와 같은 접착수단을 부착한 다음, 그 위에 양품의 낱개 기판(120)들을 일정 간격으로 부착시킨다.
다음으로, 상기 각 낱개 기판(120) 위에 양품으로 판정된 반도체 칩(104)을 도전성 범프(106)를 매개로 전기적 신호 교환 가능하게 부착한다.
보다 상세하게는, 상기 반도체 칩(104)의 본딩패드에 도전성 범프(106)를 통상의 도금 공정 등을 이용하여 일체로 연결한 후, 이 도전성 범프(106)를 각 낱개 기판(120)의 중앙영역에 노출된 전도성 패턴에 융착시킴으로써, 각 낱개 기판(120) 위에 양품으로 판정된 반도체 칩(104)이 도전 가능하게 부착되는 상태가 된다.
이때, 상기 반도체 칩(104)은 통상의 비전 시스템 등과 같은 테스트 장비를 이용하여 웨이퍼 상태의 각 반도체 칩의 집적 회로 영역 등이 제대로 동작하는지를 테스트한 후, 양품으로 판정된 것만을 채택한 것이다.
다음으로, 상기 반도체 칩(104)의 사방 주변에 해당하는 각 낱개 기판(120)의 테두리 영역에 노출된 전도성 패턴에 상부 반도체 패키지 또는 인터포저를 도전 가능하게 적층할 수 있도록 한 적층용 단자(122)가 부착되며, 이 적층용 단자(122)는 솔더볼 또는 구리 스터드 범프 등이 사용될 수 있다.
바람직하게는, 각 낱개 기판(120)에 부착된 적층용 단자(122)는 반도체 칩(104)의 상면과 동일하거나 더 높은 높이의 것을 사용하며, 그 이유는 후술하는 바와 같이 그라인딩 공정시 상부 반도체 패키지 또는 인터포저 적층 연결을 위한 적층용 단자(122)의 상면만이 노출되도록 하거나, 또는 반도체 칩의 열방출을 위하여 반도체 칩(104)의 상면도 노출시킬 수 있도록 함에 있다.
이어서, 상기 캐리어(130)의 상면에 걸쳐 일정 두께의 몰딩 컴파운드 수지(110)를 오버 몰딩하는 단계를 진행하여, 상기 각 낱개 기판(120)을 비롯하여 그 위에 부착된 반도체 칩(104) 및 적층용 단자(122)들이 한꺼번에 몰딩 컴파운드 수지(110)에 의하여 봉지되는 상태가 되도록 한다.
연이어, 상기 적층용 단자(122)의 상면이 노출될 때까지 몰딩 컴파운드 수지(110)의 상면을 그라인딩하는 단계가 진행된다.
이에, 상부 반도체 패키지 또는 인터포저 적층 연결을 위한 적층용 단자(122)의 상면만이 몰딩 컴파운드 수지(110)를 통하여 외부로 노출되거나, 또는 적층용 단자(122)의 상면 뿐만 아니라 반도체 칩(104)의 상면도 열방출을 위하여 외부로 노출되는 상태가 된다.
이와 같이 몰딩 컴파운드 수지(110)의 상면을 그라인딩하는 단계를 진행함으로써, 캐리어(130) 위에 일단 하부 반도체 패키지(100)가 완성되는 상태가 된다.
다음으로, 상기 몰딩 컴파운드 수지(110)의 상면 위에 적층용 단자(122)와 도전 가능하게 연결되는 인터포저(200)를 형성하는 단계가 진행된다.
상기 인터포저(200)를 형성하는 단계의 일 실시예는 인터포저용 인쇄회로기판(PCB)을 적층용 단자(122)와 도전 가능하게 연결시키며 몰딩 컴파운드 수지(110)의 상면 위에 적층하여 이루어진다.
예를 들어, 인터포저용 인쇄회로기판의 저면에 노출된 볼랜드와 적층용 단자(122)를 도전 가능하게 융착시킴으로써, 인터포저용 인쇄회로기판(PCB)이 몰딩 컴파운드 수지(110)의 상면 위에 적층되는 상태가 되고, 이렇게 적층된 인터포저용 인쇄회로기판의 상면에 상부 반도체 패키지가 전기적 신호 교환 가능하게 적층될 수 있다.
상기 인터포저(200)를 형성하는 단계의 다른 실시예는 적층용 단자(122)와 도전 가능하게 연결되는 재배선을 몰딩 컴파운드 수지(110)의 상면 원하는 위치로 연장 배열하여 이루어진다.
예를 들어, 도 1에서 보듯이 제1패시베이션층(115)을 몰딩 컴파운드 수지(110)의 표면에 도포하는 과정과, 포토 레지스트 공정을 이용하여 제1패시베이션층(115)의 일부를 제거하는 동시에 적층용 단자(122)의 상면을 노출시키는 과정과, 적층용 단자(122)에서 안쪽방향으로 회로라인와 같은 재배선(116)을 도금하는 과정과, 볼패드 자리가 되는 재배선(116)의 끝단부를 제외하고 나머지 표면에 제2패시베이션층(117)을 형성하는 과정 등을 통하여 본 발명의 다른 실시예에 따른 인터포저(200) 형성 단계가 이루어진다.
다음으로, 상기 캐리어(130)를 각 낱개 기판(120)의 저면 및 몰딩 컴파운드 수지(110)의 저면으로부터 떼어내는 분리 단계를 진행한 후, 각 낱개 기판(120)의 저면에 노출된 볼랜드에 솔더볼(109)과 같은 입출력단자를 부착하는 단계가 진행된다.
이어서, 상기 인터포저(200) 위에 상부 반도체 패키지(300)를 적층한 후, 각 낱개 기판(120) 사이의 소잉라인(124), 각 낱개 기판(120) 사이의 몰딩 컴파운드 수지 및 그 위의 인터포저에 형성된 소잉라인(124)을 따라 소잉하는 단계를 진행함으로써, 낱개 단위의 패키지 온 패키지가 완성된다.
첨부한 도 2 및 도 3은 상기한 본 발명의 패키지 온 패키지 제조 방법에 의하여 제조된 패키지 온 패키지의 다른 형태를 나타낸 단면도이다.
도 2에서 보듯이, 상기한 패키지 온 패키지를 제조하는 공정 중, 반도체 칩(104)의 사방 주변에 해당하는 각 낱개 기판(120)의 테두리 영역에 노출된 전도성 패턴에 적층용 단자(122)가 부착할 때, 이 적층용 단자(122)를 구리 스터드 범프로 부착할 수 있다.
도 3에서 보듯이, 상기한 패키지 온 패키지를 제조하는 공정 중, 인터포저 형성 공정을 진행하지 않고, 몰딩 컴파운드 수지(110)를 통하여 노출된 적층용 단자(122) 위에 상부 반도체 패키지(300)를 직접 도전 가능하게 적층 연결할 수 있다.
예를 들어, 일반적인 볼 그리드 어레이 반도체 패키지를 상부 반도체 패키지(300)로 채택한 경우, 상부 반도체 패키지(300)의 저면에 부착된 입출력단자(302)를 직접 적층용 단자(122) 위에 도전 가능하게 연결시킴으로써, 인터포저 없이 하부 반도체 패키지(100) 위에 상부 반도체 패키지(300)가 적층될 수 있다.
이상에서 설명한 바와 같이, 본 발명은 스트립 기판에 대한 불량 검사를 실시하여 불량품을 배제한 양품의 낱개 기판만을 스트립 기판으로부터 소잉하여 구비한 상태에서, 낱개 기판 및 칩 부착 공정 등을 위한 지지수단으로서 캐리어를 이용하여 일련의 패키지 온 패키지 제조 공정을 진행함으로써, 기존에 스트립 기판 단위로 패키지 온 패키지를 제조할 때 스트립 기판에 불량의 낱개 기판이 포함됨에 따라 패키지 온 패키지의 불량 현상이 발생되는 것을 완전하게 방지할 수 있다.
100 : 하부 반도체 패키지 102 : 기판
104 : 반도체 칩 106 : 도전성 범프
108 : 적층용 볼 109 : 솔더볼
110 : 몰딩 컴파운드 수지 112 : 관통 몰드 비아
114 : 소잉라인 115 : 제1패시베이션층
116 : 재배선 117 : 제2패시베이션층
120 : 양품의 낱개 기판 122 : 적층용 단자
124 : 소잉라인 130 : 캐리어
200 : 인터포저 202 : 도전성 패드
204 : 비아홀 206 : 볼랜드
208 : 접속용 볼 300 : 상부 반도체 패키지
302 : 입출력단자

Claims (6)

  1. 하나의 반도체 패키징을 위한 다수의 낱개 기판을 포함하는 스트립 기판에 대한 불량 검사를 실시하여, 양품의 낱개 기판(120)만을 소잉하여 제공하는 단계와;
    일정 면적의 캐리어(130) 위에 양품의 낱개 기판(120)들을 일정 간격으로 부착시키는 단계와;
    상기 각 낱개 기판(120) 위에 양품으로 판정된 반도체 칩(104)을 도전성 범프(106)를 매개로 전기적 신호 교환 가능하게 부착하는 단계와;
    상기 반도체 칩(104)의 사방 주변에 해당하는 각 낱개 기판(120)의 테두리 영역에 적층용 단자(122)를 부착하는 단계와;
    상기 각 낱개 기판(120)을 비롯하여 반도체 칩(104) 및 적층용 단자(122)들을 봉지시키기 위하여, 캐리어(130)의 상면에 걸쳐 일정 두께의 몰딩 컴파운드 수지(110)를 몰딩하는 단계와;
    상기 적층용 단자(122)의 상면이 노출될 때까지 몰딩 컴파운드 수지(110)의 상면을 그라인딩하는 단계와;
    상기 몰딩 컴파운드 수지(110)의 상면 위에 적층용 단자(122)와 도전 가능하게 연결되는 인터포저(200)를 형성하는 단계와;
    상기 캐리어(130)를 제거한 후, 각 낱개 기판(120)의 볼랜드에 입출력단자를 부착하는 단계;
    를 포함하는 것을 특징으로 하는 패키지 온 패키지 제조 방법.
  2. 청구항 1에 있어서,
    상기 인터포저(200) 위에 상부 반도체 패키지(300)를 적층한 후, 각 낱개 기판(120) 사이의 소잉라인(124)을 따라 소잉하는 단계를 더 포함하는 것을 특징으로 하는 패키지 온 패키지 제조 방법.
  3. 청구항 1에 있어서,
    상기 인터포저(200)를 형성하는 단계는:
    인터포저용 인쇄회로기판(PCB)을 적층용 단자(122)와 도전 가능하게 연결시키며 몰딩 컴파운드 수지(110)의 상면 위에 적층하여 이루어지는 것을 특징으로 하는 패키지 온 패키지 제조 방법.
  4. 청구항 1에 있어서,
    상기 인터포저(200)를 형성하는 단계는:
    범핑 공정을 이용하여 적층용 단자(122)와 도전 가능하게 연결되는 재배선을 몰딩 컴파운드 수지(110)의 상면 원하는 위치로 연장 배열하여 이루어지는 것을 특징으로 하는 패키지 온 패키지 제조 방법.
  5. 청구항 1에 있어서,
    상기 캐리어(130)는 재사용 가능한 글래스 또는 실리콘 재질을 이용하여 일정한 두께로 만들어진 것임을 특징으로 하는 패키지 온 패키지 제조 방법.
  6. 청구항 1에 있어서,
    상기 적층용 단자(122)는 솔더볼 또는 구리 스터드 범프로 채택된 것임을 특징으로 하는 패키지 온 패키지 제조 방법.
KR1020140107512A 2014-08-19 2014-08-19 패키지 온 패키지 제조 방법 KR101563909B1 (ko)

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