CN116864456A - 多晶粒封装及其制造方法 - Google Patents

Abstract

多晶粒封装包含多晶粒封装中包含的集成电路晶粒中的多个非主动晶粒。可以包含非主动晶粒以减少在多晶粒封装中使用的封装胶材料及/或底部填充材料的量，这降低多晶粒封装中的热膨胀系数失配量。此外，多个非主动晶粒可以以相邻方式定位于两个或更多个主动集成电路晶粒之间。在多晶粒封装的特定区域中使用多个非主动晶粒增加多晶粒封装中的间隙数量。多晶粒封装中增加的间隙数量提供多晶粒封装中用于应力和应变吸收的区域的增加量，并使得多晶粒封装中的应力和应变分布更均匀。

Description

多晶粒封装及其制造方法

技术领域

本公开实施例关于半导体制造技术，特别关于多晶粒封装及其制造方法。

背景技术

多晶粒封装可以包含接合到中介层的一或多个集成电路(integrated circuit，IC)晶粒。集成电路晶粒的范例包含单芯片系统(system-on-chip，SoC)集成电路晶粒、动态随机存取存储器(dynamic random access memory，DRAM)集成电路晶粒、逻辑集成电路晶粒及/或高频宽存储器(high bandwidth memory，HBM)集成电路晶粒以及其他范例。中介层可用于将球接触面积从集成电路晶粒重新分布到中介层的更大面积。中介层可以实现三维(three-dimensional，3D)封装及/或其他先进的半导体封装技术。

发明内容

根据一些实施例提供多晶粒封装。此多晶粒封装包含贴附至中介层的多个主动集成电路晶粒；以及多个并排的非主动晶粒，定位于多个主动集成电路晶粒中的两个或更多个之间并贴附至中介层。

根据另一些实施例提供多晶粒封装。此多晶粒封装包含贴附至中介层的多个主动集成电路晶粒；贴附至中介层的第一非主动晶粒，其中第一非主动晶粒定位于多个主动集成电路晶粒中的两个或更多个之间；贴附至中介层的第二非主动晶粒，其中第二非主动晶粒定位成紧邻第一非主动晶粒的第一侧，并且定位于多个主动集成电路晶粒中的两个或更多个之间；以及贴附至中介层的第三非主动晶粒，其中第三非主动晶粒定位成紧邻第一非主动晶粒的与第一侧相反的第二侧，并且定位于多个主动集成电路晶粒中的两个或更多个之间。

根据又一些实施例提供多晶粒封装的制造方法。此方法包含形成多晶粒封装的中介层，其中中介层包含多个重布线层；将多个非主动晶粒贴附至中介层；将多个主动集成电路晶粒贴附至中介层，其中多个非主动晶粒在中介层上并排配置成一排，使得多个非主动晶粒和多个主动集成电路晶粒由第一间隙隔开；用底部填充材料或模制化合物中的至少一个填充第一间隙；以及在用底部填充材料或模制化合物中的至少一个填充间隙之后，将多晶粒封装贴附至装置封装基底。

附图说明

通过以下的详细描述配合所附图式，可以更加理解本公开实施例的面向。需强调的是，根据产业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。

图1是可以在其中实施本文描述的系统及/或方法的例示性环境的示意图。

图2A和图2B是本文描述的例示性多晶粒封装的示意图。

图3是本文描述的例示性实施方式的示意图。

图4A和图4B是本文描述的例示性装置封装的示意图。

图5A和图5B是本文描述的例示性实施方式的示意图。

图6A～图6E是本文描述的例示性实施方式的示意图。

图7A和图7B是本文描述的例示性实施方式的示意图。

图8A～图8C是本文描述的例示性实施方式的示意图。

图9A～图9C是本文描述的例示性实施方式的示意图。

图10A和图10B是本文描述的例示性实施方式的示意图。

图11是本文描述的多晶粒封装的例示性实施方式的示意图。

图12A和图12B是本文描述的例示性实施方式的示意图。

图13是本文描述的多晶粒封装的例示性实施方式的示意图。

图14是本文描述的装置封装的例示性实施方式的示意图。

图15是本文描述的装置封装的例示性实施方式的示意图。

图16是本文描述的装置的例示性组件的示意图。

图17是与形成装置封装相关的例示性制程的流程图。

其中，附图标记说明如下：

100：环境

105：重布线层工具组

110：平坦化工具组

115：连接工具组

120：自动化测试设备工具组

125：切单工具组

130：晶粒贴附工具组

135：封胶工具组

140：印刷电路板工具组

145：表面粘着工具组

150：成品工具组

155：传输工具组

200：多晶粒封装

202a，202b，202c，202d：外缘

204，206，208：主动集成电路晶粒

210a，210b，210c：非主动晶粒

212，212a，212b：间隙

214：填充材料

214a，410：底部填充材料

214b：封装胶材料

216：中介层

218，224：连接结构

220：重布线层

222：介电材料层

300，500，600，700，800，900，1000，1100，1200，1300，1400，1500：实施方式

400：装置封装

402：装置封装基底

404：加固结构

406：导电结构的上层

408：粘着剂层

412：导电结构的下层

416：顶层

418：底层

420：中间层

422：导电端子

502，802：载体

902：框架

1600：装置

1610：总线

1620：处理器

1630：存储器

1640：输入组件

1650：输出组件

1660：通讯组件

1700：制程

1710，1720，1730，1740，1750：方框

A-A，B-B，C-C，D-D，E-E：线

D1，D2，D3，D4，D5，D6，D7，D8，D9，D10，D11，D12：距离

L1，L2：长度

W1，W2，W3：宽度

具体实施方式

以下内容提供许多不同实施例或范例，用于实施本公开实施例的不同部件。组件和配置的具体范例描述如下，以简化本公开实施例。当然，这些仅仅是范例，而非用于限定本公开实施例。举例来说，叙述中提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。此外，本公开实施例在不同范例中可以重复使用参考标号及/或字母。此重复是为了简化和清楚的目的，而非代表所讨论的不同实施例及/或组态之间有特定的关系。

另外，本文可能使用空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……之上”、“上方的”及类似的用词，以便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语涵盖使用中或操作中的装置的不同方位，以及图式中描绘的方位。当装置被转向不同方位时(旋转90度或其他方位)，则在此使用的空间相对形容词也将依转向后的方位来解释。

在多晶粒封装中，可以用封装胶材料及/或底部填充材料填充集成电路(IC)晶粒之间的间隙。间隙可以在多晶粒封装中提供吸收多晶粒封装所经历的应力和应变的区域。这些间隙可能会产生高强度应力，特别是当多晶粒封装中出现热膨胀系数(coefficientof thermal expansion，CTE)失配时。热膨胀系数失配可能发生在例如集成电路晶粒与封装胶材料及/或底部填充材料之间。当多晶粒封装处于热负载下时，由多晶粒封装中的热膨胀系数失配导致的高强度应力可能导致多晶粒封装中的翘曲、弯曲及/或破裂。多晶粒封装中的翘曲、弯曲及/或破裂可能导致多晶粒封装的物理损坏(例如底部填充材料与集成电路晶粒的脱层、底部填充材料的破裂)，这可能导致多晶粒封装失效及/或其中包含的一或多个集成电路晶粒失效。

本文描述的一些实施方式提供多晶粒封装，其包含在多晶粒封装中包含的集成电路晶粒中的非主动晶粒。可以包含非主动晶粒以减少在多晶粒封装中使用的封装胶材料及/或底部填充材料的量，这降低多晶粒封装中的热膨胀系数失配量。此外，多个非主动晶粒可以以相邻方式定位于两个或更多个主动集成电路晶粒之间(例如在逻辑集成电路晶粒和高频宽存储器(HBM)集成电路晶粒之间、在两个高频宽存储器集成电路晶粒之间)。与在特定区域中使用单个非主动晶粒相反，在多晶粒封装的特定区域中使用多个非主动晶粒增加多晶粒封装中的间隙数量。相较于在特定区域中使用单个非主动晶粒，多晶粒封装中增加的间隙数量提供多晶粒封装中用于应力和应变吸收的区域的增加量，并使得多晶粒封装中的应力和应变分布更均匀。因此，在多晶粒封装的特定区域中使用多个非主动晶粒可以降低多晶粒封装中的热膨胀系数失配量，这可以减少多晶粒封装中的翘曲、弯曲及/或破裂的可能性。减少多晶粒封装中翘曲、弯曲及/或破裂的可能性可以降低多晶粒封装失效的可能性及/或可以降低其中包含的一或多个集成电路晶粒失效的可能性，这可以提高多晶粒封装产率。

图1是例示性环境100的示意图，在环境100中可以实现本文描述的系统及/或方法。如图1所示，环境100可以包含多个半导体制程工具组105～150和传输工具组155。多个半导体制程工具组105～150可以包含重布线层(redistribution layer，RDL)工具组105、平坦化工具组110、连接工具组115、自动化测试设备(automated test equipment，ATE)工具组120、切单(singulation)工具组125、晶粒贴附工具组130、封胶工具组135、印刷电路板(printed circuit board，PCB)工具组140、表面粘着(surface mount，SMT)工具组145和成品工具组150。例示性环境100的半导体制程工具组105～150可以包含在一或多个设施中，例如半导体清洁或半洁净室、半导体制造厂、半导体制程设施、委外封装测试(outsourcedassembly and test，OSAT)设施及/或制造设施以及其他范例。

在一些实施方式中，半导体制程工具组105～150以及由半导体制程工具组105～150进行的操作分布横跨多个设施。额外地或替代地，半导体制程工具组105～150中的一或多个可以横跨多个设施细分。由半导体制程工具组105～150进行的操作顺序可以基于半导体封装的类型或半导体封装的完成状态而变化。

半导体制程工具组105～150中的一或多个可以进行操作的组合以组装半导体封装(例如将一或多个集成电路晶粒贴附至基底，其中基底提供到计算装置的外部连接性，以及其他范例)。额外地或替代地，半导体制程工具组105～150中的一或多个可以进行操作的组合以确保半导体封装的品质及/或可靠性(例如在制造的各个阶段测试和分类一或多个集成电路晶粒及/或半导体封装)。

半导体封装可以对应于一种类型的半导体封装。举例来说，半导体封装可以对应于覆晶(flipchip，FC)型半导体封装、球栅阵列(ball grid array，BGA)型半导体封装、多晶粒封装(multi-chip package，MCP)型半导体封装或芯片级封装(chip scale package，CSP)型半导体封装。额外地或替代地，半导体封装可以对应于塑胶无引线芯片载体(plastic leadless chip carrier，PLCC)型半导体封装、系统级封装(system-in-package，SIP)型半导体封装、陶瓷无引线芯片载体(ceramic leadless chip carrier，CLCC)型半导体封装或薄外线封装(thin small outline package，TSOP)型半导体封装以及其他范例。

重布线层工具组105包含能够在半导体基底(例如半导体晶圆以及其他范例)上形成一或多个层和材料的图案(例如介电层、导电重布线层及/或垂直连接进接结构(导孔)以及其他范例)的一或多个工具。重布线层工具组105可以包含一或多个光微影工具(例如光微影曝光工具、光阻涂布工具、光阻显影工具以及其他范例)的组合、一或多个蚀刻工具(例如以等离子体为主的蚀刻工具、干式蚀刻工具或湿式蚀刻工具以及其他范例)的组合以及一或多个沉积工具(例如化学气相沉积(chemical vapor deposition，CVD)工具、物理气相沉积(physical vapor deposition，PVD)工具、原子层沉积(atomic layer deposition，ALD)工具或镀覆工具以及其他范例)。在一些实施方式中，例示性环境100包含多种类型的此类工具作为重布线层工具组105的一部分。

平坦化工具组110包含能够研磨或平坦化半导体基底(例如半导体晶圆)的各个层的一或多个工具。平坦化工具组110也可以包含能够使半导体基底薄化的工具。平坦化工具组110可以包含化学机械平坦化(chemical mechanical planarization，CMP)工具或抛光(lapping)工具以及其他范例。在一些实施方式中，例示性环境100包含多种类型的此类工具作为平坦化工具组110的一部分。

连接工具组115包含能够形成连接结构(例如导电结构)作为半导体封装的一部分的一或多个工具。由连接工具组115形成的连接结构可以包含导线、螺栓(stud)、柱、凸块或焊球以及其他范例。由连接工具组115形成的连接结构可以包含例如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料、或钯(Pd)材料以及其他范例的材料。连接工具组115可以包含凸块工具、打线接合(wirebond)工具或镀覆工具以及其他范例。在一些实施方式中，例示性环境100包含多种类型的此类工具作为连接工具组115的一部分。

自动化测试设备工具组120包含能够测试一或多个集成电路晶粒及/或半导体封装(例如封装后的一或多个集成电路晶粒)的品质和可靠性的一或多个工具。自动化测试设备工具组120可以进行晶圆测试操作、已知良好晶粒(known good die，KGD)测试操作、半导体封装测试操作或系统级(例如填充一或多个半导体封装及/或一或多个集成电路晶粒的电路板)测试操作以及其他范例。自动化测试设备工具组120可以包含参数测试器工具、速度测试器工具及/或预烧(burn-in)工具以及其他范例。额外地或替代地，自动化测试设备工具组120可以包含探针工具、探针卡工具、测试界面工具、测试插座工具、测试处理器工具、预烧板工具及/或预烧板装载器/卸载器工具以及其他范例。在一些实施方式中，例示性环境100包含多种类型的此类工具作为自动化测试设备工具组120的一部分。

切单工具组125包含能够从载体切单(例如分离、移除)一或多个集成电路晶粒或半导体封装的一或多个工具。举例来说，切单工具组125可以包含切割(dicing)工具、锯切(sawing)工具或激光工具，其从半导体基底切割一或多个集成电路晶粒。额外地或替代地，切单工具组125可以包含从引线架(leadframe)切除半导体封装的剪切和成型工具。额外地或替代地，切单工具组125可以包含起槽(router)工具或激光工具，其从有机基底材料的条或板移除半导体封装以及其他范例。在一些实施方式中，例示性环境100包含多种类型的此类工具作为切单工具组125的一部分。

晶粒贴附工具组130包含能够将一或多个集成电路晶粒贴附至中介层、引线架及/或有机基底材料的条以及其他范例的一或多个工具。晶粒贴附工具组130可以包含取放工具、贴胶工具、回流工具(例如熔炉)、焊接工具或环氧树脂涂布工具以及其他范例。在一些实施方式中，例示性环境100包含多种类型的此类工具作为晶粒贴附工具组130的一部分。

封胶工具组135包含能够封胶一或多个集成电路晶粒(例如一或多个集成电路晶粒贴附至中介层、引线架或有机基底材料的条)的一或多个工具。举例来说，封胶工具组135可以包含模制工具，其将一或多个集成电路晶粒封胶在塑胶模制化合物中。额外地或替代地，封胶工具组135可以包含涂布工具，其在一或多个集成电路晶粒和底下的表面(例如中介层或有机基底材料的条以及其他范例)之间涂布环氧树脂聚合物底部填充材料。在一些实施方式中，例示性环境100包含多种类型的此类工具作为封胶工具组135的一部分。

印刷电路板工具组140包含能够形成具有一或多层导电迹线(traces)的印刷电路板的一或多个工具。印刷电路板工具组140可以形成一种类型的印刷电路板，例如单层印刷电路板、多层印刷电路板或高密度连接(high density connection，HDI)印刷电路板以及其他范例。在一些实施方式中，印刷电路板工具组140使用一或多层积层膜材料及/或玻璃纤维强化环氧树脂材料形成中介层及/或基底。印刷电路板工具组140可以包含层压工具、镀覆工具、光刻(photoengraving)工具、激光切割工具、取放工具、蚀刻工具、涂布工具、接合工具及/或固化工具(例如熔炉)以及其他范例。在一些实施方式中，例示性环境100包含多种类型的此类工具作为印刷电路板工具组140的一部分。

表面粘着工具组145包含能够将半导体封装安装到电路板(例如中央处理单元(central processing unit，CPU)印刷电路板、存储器模块印刷电路板、车用电路板及/或显示系统板以及其他范例)的一或多个工具。表面粘着工具组145可以包含模板(stencil)工具、焊膏印刷工具、取放工具、回流工具(例如熔炉)及/或检查工具以及其他范例。在一些实施方式中，例示性环境100包含多种类型的此类工具作为表面粘着工具组145的一部分。

成品工具组150包含能够准备包含半导体封装的最终产品以运送给客户的一或多个工具。成品工具组150可以包含卷带(tape-and-reel)工具、取放工具、承载盘堆叠工具、装箱工具、坠落测试工具、旋转料架(carousel)工具、受控环境存储工具及/或密封工具以及其他范例。在一些实施方式中，例示性环境100包含多种类型的此类工具作为成品工具组150的一部分。

运输工具组155包含能够在半导体制程工具105～150之间运输在制品(work-in-process，WIP)的一或多个工具。运输工具组155可以被配置为容纳一或多个运输载体，例如晶圆运输载体(例如晶圆盒或前开式晶圆传送盒(front opening unified pod，FOUP)以及其他范例)、晶粒载体运输载体(例如膜框架以及其他范例)及/或封装运输载体(例如联合电子装置工程(joint electron device engineering，JEDEC)托盘或载体带卷盘以及其他范例)。运输工具组155也可以被配置为在运输载体之间转移及/或组合在制品。运输工具组155可以包含取放工具、输送工具、机械臂工具、架空起重运输(overhead hoisttransport，OHT)工具、自动化物料搬运系统(automated materially handling system，AMHS)工具及/或其他类型的工具。在一些实施方式中，例示性环境100包含多种类型的此类工具作为运输工具组155的一部分。

半导体制程工具组105～150中的一或多个可以进行本文描述的一或多个操作。举例来说，半导体制程工具组105～150中的一或多个可以进行结合图5A、图5B、图6A～图6E、图7A、图7B、图8A～图8C、图9A～图9C、图10A及/或图10B以及其他范例所述的一或多个操作。作为另一范例，半导体制程工具组105～150中的一或多个可以形成多晶粒封装的中介层、可以将多个非主动晶粒贴附至中介层、可以将多个主动集成电路晶粒贴附至中介层，其中多个非主动晶粒在中介层上并列配置成一排，使得多个非主动晶粒和多个主动集成电路晶粒由间隙隔开、可以用底部填充材料或模制化合物中的至少一个填充间隙、及/或可以在用底部填充材料或模制化合物中的至少一个填充间隙之后，将多晶粒封装贴附至装置封装基底以及其他范例。

提供图1所示的工具组的数量和配置作为一或多个范例。实际上，除了图1所示的工具组之外，可能存在额外的工具组、不同的工具组或不同配置的工具组。此外，可以在单个工具组内实施图1所示的两个或更多个工具组、或者可以将图1所示的单个工具组实施为多个分散式工具组。额外地或替代地，环境100的一或多个工具组可以进行一或多个功能，这些功能被描述为由环境100的另一工具组进行。

图2A和图2B是本文描述的例示性多晶粒封装200的示意图。多晶粒封装200包含封装的半导体装置，其包含多个晶粒或芯片。可以将多个晶粒垂直配置及/或堆叠、水平配置、及/或前述的组合。多晶粒封装200可以称为晶圆上芯片(chip on wafer，CoW)封装、三维(3D)封装、2.5D封装及/或包含多个晶粒或芯片的其他类型的半导体封装。

图2A绘示多晶粒封装200的上视图。如图2A所示，多晶粒封装200可以包含对应于多晶粒封装200的周边的多个外缘。在其他范例中，多个外缘可以包含外缘202a、外缘202b、外缘202c和外缘202d以及其他范例。如图2A中的范例所示，多晶粒封装200可以是近似正方形或近似矩形。因此，外缘202a和202c可以位于多晶粒封装200的两侧、外缘202b和202d可以位于多晶粒封装200的两侧、外缘202a和202b可以大致正交、外缘202a和202d可以大致正交、外缘202c和202b可以大致正交、以及外缘202c和202d可以大致正交。然而，在其他实施方式中，多晶粒封装200可以是近似圆形(或大致圆形)、六边形或其他形状。或者，多晶粒封装200可以包含非标准形状或非晶形状。

如图2A进一步所示，多晶粒封装200可以包含多个主动集成电路晶粒，例如主动集成电路晶粒204～208作为范例。主动集成电路晶粒204～208可以包含多个晶粒，其包含多晶粒封装200的主动集成电路且进行多晶粒封装200的电和处理功能。主动集成电路晶粒204～208的范例包含逻辑集成电路晶粒、存储器集成电路晶粒、高频宽存储器集成电路晶粒、输入/输出(I/O)晶粒、单芯片系统(SoC)集成电路晶粒、动态随机存取存储器(DRAM)集成电路晶粒、静态随机存取存储器(static random access memory，SRAM)集成电路晶粒、中央处理单元(CPU)集成电路晶粒、图形处理单元(graphics processing unit，GPU)集成电路晶粒、数字信号处理(digital signal processing，DSP)集成电路晶粒、特定应用集成电路(application specific integrated circuit，ASIC)集成电路晶粒及/或其他类型的主动集成电路晶粒。主动集成电路晶粒204～208可以是各种尺寸及/或形状，并且可以定位于多晶粒封装200上的各种位置和配置中。

多晶粒封装200可以更包含非主动晶粒210a和210b。在一些实施方式中，多晶粒封装200包含比图2A的范例所示的数量更多的非主动晶粒。非主动晶粒210a和210b可以包含作为被动组件的晶粒及/或不进行多晶粒封装200的电及/或处理功能的晶粒。非主动晶粒210a和210b的范例包含虚设晶粒、集成被动装置(integrated passive device，IPD)晶粒及/或其他类型的非主动晶粒。虚设晶粒也可以称为插入晶粒、填充晶粒及/或不进行多晶粒封装200的电及/或处理功能的其他类型的晶粒。集成被动装置晶粒可以包含电容器或电容器晶粒、电阻器或电阻器晶粒、电感器或电感器晶粒、或前述的组合。

可以决定及/或选择在多晶粒封装200的上视图中的非主动晶粒210a和210b的数量及/或位置(例如上视图中的晶粒的水平配置)以实现及/或满足多晶粒封装200的一或多个参数。多晶粒封装200中晶粒的水平配置中的未使用区域(例如未被至少一个晶粒占据的区域)可能导致多晶粒封装200的抗挠性(stiffness)降低及/或刚性(rigidity)降低。这可能会增加多晶粒封装200弯曲、翘曲及/或物理损坏的可能性。因此，可以决定及/或选择非主动晶粒210a和210b的数量及/或位置以减少及/或最小化上视图中晶粒的水平配置中的未使用区域。因此，非主动晶粒210a和210b可以定位于两个或更多个主动集成电路晶粒之间(例如主动集成电路晶粒206和208之间)的未使用区域中、可以定位于邻近(或紧邻)一或多个主动集成电路晶粒的未使用区域中(例如紧邻主动集成电路晶粒204)、或前述的组合，以最小化上视图中晶粒的水平配置中的未使用区域。

非主动晶粒210a和210b可以定位成并排或彼此紧邻(例如与由一或多个主动集成电路晶粒204～208隔开相反)。换言之，非主动晶粒210a可以定位成与非主动晶粒210b并排及/或紧邻，并且非主动晶粒210b可以定位成与非主动晶粒210a并排及/或紧邻。

非主动晶粒210a可以定位成比非主动晶粒210b更靠近主动集成电路晶粒204(和多晶粒封装200的中心)，而非主动晶粒210b可以定位成比非主动晶粒210a更靠近多晶粒封装200的外缘202c。因此，非主动晶粒210a和210b可以沿着外缘202a和外缘202c之间的方向定位成一排，如图2A的范例所示。然而，在其他实施方式中，非主动晶粒210a和210b可以沿着外缘202b和外缘202d之间的方向定位成一排。

如图2A进一步所示，在多晶粒封装200中，主动集成电路晶粒204～208和非主动晶粒210a和210b可以由间隙212隔开及/或分开。举例来说，主动集成电路晶粒204和主动集成电路晶粒206可以由间隙212隔开及/或分开。作为另一范例，主动集成电路晶粒204和主动集成电路晶粒208可以由间隙212隔开及/或分开。作为另一范例，主动集成电路晶粒204和非主动晶粒210a可以由间隙212隔开及/或分开。作为另一范例，主动集成电路晶粒206和非主动晶粒210a可以由间隙212隔开及/或分开。作为另一范例，主动集成电路晶粒206和非主动晶粒210b可以由间隙212隔开及/或分开。作为另一范例，主动集成电路晶粒208和非主动晶粒210a可以由间隙212隔开及/或分开。作为另一范例，主动集成电路晶粒208和非主动晶粒210b可以由间隙212隔开及/或分开。作为另一范例，非主动晶粒210a和非主动晶粒210b可以由间隙212隔开及/或分开。

间隙212可以提供主动集成电路晶粒204～208与非主动晶粒210a和210b之间的物理及/或电分离。可以用填充材料214填充间隙212，这可以提供额外的电绝缘及/或可以为主动集成电路晶粒204～208和非主动晶粒210a和210b提供额外的刚性及/或结构完整性。填充材料214可以包含一或多种类型的非导电材料及/或绝缘材料。填充材料214可以填充主动集成电路晶粒204～208中的两个或更多个之间的间隙212、可以填充非主动晶粒210a和210b中的两个或更多个之间的间隙212、及/或可以填充主动集成电路晶粒204～208中的一或多个与非主动晶粒210a和210b中的一或多个之间的间隙212以及其他范例。填充材料214可以填充多晶粒封装200中未被晶粒占据的主动集成电路晶粒204～208和非主动晶粒210a和210b周围的其他区域。

在由非主动晶粒210a和210b占据的区域中包含两个或更多个非主动晶粒，与单个非主动晶粒相反，增加主动集成电路晶粒204～208之间的区域中的间隙212的数量，同时仍然提供多晶粒封装200中的晶粒对多晶粒封装200的充分水平覆盖。多晶粒封装200中的晶粒对多晶粒封装200的充分水平覆盖提供多晶粒封装200中足够的刚度，而间隙212增加的数量提供多晶粒封装200中应力和应变的分布增加。具体而言，可以降低多晶粒封装200中的特定间隙212经历的应力和应变的大小，使得多晶粒封装200中的应力和应变的大小更均匀地分布到多晶粒封装200中的其他间隙212。作为范例，包含非主动晶粒210a和210b提供非主动晶粒210a和非主动晶粒210b之间的多晶粒封装200中的额外间隙。相较于如果包含单个非主动晶粒(没有额外的间隙212)来取代非主动晶粒210a和210b，非主动晶粒210a和非主动晶粒210b之间的此额外间隙212在多晶粒封装200中提供用于应力和应变吸收的额外区域，这可以降低非主动晶粒210a和主动集成电路晶粒204之间的间隙212中可能经历的应力和应变的大小。

图2B沿着图2A中的线A-A(例如沿着外缘202a和外缘202c之间的方向)绘示多晶粒封装200的剖面图。如图2B所示，主动集成电路晶粒204和非主动晶粒210a和210b贴附至、安装至及/或接合至多晶粒封装200的中介层216。主动集成电路晶粒206和208可以用类似的方式贴附至、安装至及/或接合至中介层216。

主动集成电路晶粒204～208和非主动晶粒210a和210b可以通过多个连接结构218贴附至中介层216。连接结构218可以包含螺栓、柱、凸块、焊球、微凸块、凸块下金属化(under-bump metallization，UBM)结构及/或其他类型的连接结构以及其他范例。连接结构218可以包含一或多种材料，例如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料、铅(Pb)材料或钯(Pd)材料以及其他范例。在一些实施方式中，所述一或多种材料可以是无铅的(例如无Pb)。

连接结构218可以将主动集成电路晶粒204～208和非主动晶粒210a和210b的底表面上的着陆区(例如焊垫)连接到中介层216的顶表面上的着陆区。在一些实施方式中，连接结构218可以包含一或多个用于发信号的电连接(例如主动集成电路晶粒204～208、非主动晶粒210a和210b及/或中介层216的对应着陆区电连接到主动集成电路晶粒204～208、非主动晶粒210a和210b及/或中介层216的相应的电路及/或迹线。

在一些实施方式中，连接结构218可以包含用于贴附目的及/或间隔目的的一或多个机械连接(例如主动集成电路晶粒204～208、非主动晶粒210a和210b及/或中介层216的对应着陆区不电连接到主动集成电路晶粒204～208、非主动晶粒210a和210b及/或中介层216的相应电路及/或迹线)。在一些实施方式中，连接结构218中的一或多个可以电和机械地起作用。

如图2B进一步所示，一或多种类型的填充材料214可以包含在中介层216之上以及主动集成电路晶粒204～208、非主动晶粒210a和210b及/或连接结构218周围的区域中。举例来说，底部填充材料214a可以包含在主动集成电路晶粒204～208下方的连接结构218之间、以及非主动晶粒210a和210b下方的连接结构218之间。作为另一范例，封装胶材料(也称为模制化合物)214b可以包含在围绕多晶粒封装200的周边的底部填充材料214a的部分上方及/或上及/或中介层216上方及/或上。

底部填充材料214a可以包含聚合物、分散在树脂中的一或多种填料、环氧基树脂及/或其他类型的绝缘材料。在一些实施方式中，底部填充材料214a填充非主动晶粒210a和210b之间、主动集成电路晶粒204～208中的两个或更多个之间及/或主动集成电路晶粒204～208中的一或多个和非主动晶粒210a和210b中的一或多个之间的间隙212中。在一些实施方式中，底部填充材料214a可以完全填充间隙212，直到大致到达主动集成电路晶粒204～208及/或非主动晶粒210a和210b的顶表面。底部填充材料214a可以从主动集成电路晶粒204～208中的一或多个及/或非主动晶粒210a和210b中的一或多个朝多晶粒封装200的周边向外延伸。举例来说，底部填充材料214a可以以渐缩(tapered)或倾斜方式向外延伸。作为另一范例，底部填充材料214a可以以凹入方式或凸出方式向外延伸。

封装胶材料214b可以包含聚合物、分散在树脂中的一或多种填料、环氧基树脂及/或其他类型的绝缘材料。在一些实施方式中，封装胶材料214b可以完全围绕主动集成电路晶粒204～208和非主动晶粒210a和210b的顶表面，使得封装胶材料214b保护多晶粒封装200中的主动集成电路晶粒204～208和非主动集成电路晶粒210a和210b的顶表面。

中介层216可以包含重布线结构及/或另一类型的结构，其包含在一或多个介电材料层222中的多个重布线层(RDLs)220。中介层216可以被配置为在中介层216的两侧上的连接结构218和连接结构224之间分配电信号。重布线层220和连接结构224可以包含一或多种材料，例如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料或钯(Pd)材料以及其他范例。在一些实施方式中，重布线层220包含连接重布线层220的一或多个金属化层的一或多个导电垂直进接连接结构(导孔)。

如上所述，提供图2A和图2B作为范例。其他范例可以与关于图2A和图2B描述的不同。

图3是本文描述的例示性实施方式300的示意图。例示性实施方式300包含用于多晶粒封装200的例示性非主动晶粒配置，其中多晶粒封装200包含具有相同近似宽度和相同近似长度的多个非主动晶粒210a和210b。

如图3所示，非主动晶粒210a和210b可以各自具有长度L1。如上所述，对于非主动晶粒210a和210b中的每一个，长度L1可以大致相同，以降低多晶粒封装200中晶粒水平布局的复杂性，并降低多晶粒封装200中的填充材料214的不均匀分布的可能性。在一些实施方式中，长度L1包含在约1.4毫米至约26毫米的范围，使得非主动晶粒210a和210b的尺寸足以使晶粒贴附工具组130在中介层216上取放非主动晶粒210a和210b，同时为多晶粒封装200中的间隙212提供足够的尺寸。然而，上述范围的其他值在本公开实施例的范围内。非主动晶粒210a和210b的长度L1可以小于主动集成电路晶粒204的长度L2。

如图3进一步所示，非主动晶粒210a和210b的两个或更多个边缘可以在多晶粒封装200中对齐。举例来说，紧邻及/或面向主动集成电路晶粒206的非主动晶粒210a和210b的相应边缘可以大致对齐，因为相应边缘可以大致位于沿着外缘202a和外缘202c之间的相同水平面。作为另一范例，紧邻及/或面向主动集成电路晶粒208的非主动晶粒210a和210b的相应边缘可以大致对齐，因为相应边缘可以大致位于沿着外缘202a和202c之间的相同水平面。单独或结合非主动晶粒210a和210b的长度L1大致相同的非主动晶粒210a和210b的对齐可以进一步降低多晶粒封装200中晶粒的水平布局的复杂性及/或可以进一步降低多晶粒封装200中的填充材料214的不均匀分布的可能性。

非主动晶粒210a和210b可以分别具有宽度W1和W2。如上所述，对于非主动晶粒210a和210b中的每一个，宽度W1和W2可以大致相同。在一些实施方式中，宽度W1和W2中的每一个可以大于或约等于1.4毫米至约26毫米，使得非主动晶粒210a和210b的尺寸足以使晶粒贴附工具组130在中介层216上取放非主动晶粒210a和210b，同时为多晶粒封装200中的间隙212提供足够的尺寸。然而，上述范围的其他值在本公开实施例的范围内。在一些实施方式中，长度L1与宽度W1或宽度W2之间的长宽比包含在约1∶1至约5：1的范围，使得非主动晶粒210a和210b的尺寸足以使芯片贴附工具组130在中介层216上取放非主动芯片210a和210b，同时为多晶粒封装200中的间隙212提供足够的尺寸。然而，上述范围的其他值在本公开实施例的范围内。

如图3进一步所示，间隙212可以提供多晶粒封装200中的晶粒之间的距离D1～D4。因此，非主动晶粒210a和主动集成电路晶粒204之间的间隙212的宽度可以对应于非主动晶粒210a和主动集成电路晶粒204之间的距离D1。非主动晶粒210a和非主动晶粒210b之间的间隙212的宽度可以对应于非主动晶粒210a和非主动晶粒210b之间的距离D2。非主动晶粒210a和主动集成电路晶粒206之间的间隙212的宽度可以对应于非主动晶粒210a和主动集成电路晶粒206之间(以及非主动晶粒210b和主动集成电路晶粒206之间)的距离D3。非主动晶粒210b和主动集成电路晶粒208之间的间隙212的宽度可以对应于非主动晶粒210b和主动集成电路晶粒208之间(以及非主动晶粒210a和主动集成电路晶粒208之间)的距离D4。在一些实施方式中，距离D1～D4中的一或多个(以及因此多晶粒封装200中的晶粒之间的间隙212的宽度)可以包含在约50微米至约200微米的范围，以提供在多晶粒封装200中破裂和晶粒碰撞的足够低的可能性，同时在晶粒下方的中介层216实现足够低的应力大小。然而，上述范围的其他值在本公开实施例的范围内。

如图3进一步所示，主动集成电路晶粒204～208和非主动晶粒210b可以定位成与多晶粒封装200的周边(例如外缘202a～202c)相距一距离D5～D12。举例来说，主动集成电路晶粒204可以定位成与外缘202a相距距离D5、可以定位成与外缘202b相距距离D6、并且可以定位成与外缘202d相距距离D7。作为另一范例，主动集成电路晶粒206可以定位成与外缘202b相距距离D8，并且可以定位成与外缘202c相距距离D9。作为另一范例，主动集成电路晶粒208可以定位成与外缘202c相距距离D10，并且可以定位成与外缘202d相距距离D11。作为另一范例，非主动晶粒210b可以定位成与外缘202c相距距离D12。在一些实施方式中，距离D5～D12中的一或多个可以包含在约60微米至约150微米的范围。然而，上述范围的其他值在本公开实施例的范围内。此外，距离D5～D12中的两个或更多个可以是不同的值、距离D5～D12中的两个或更多个可以是相同的值、或前述的组合。

如上所述，提供图3作为范例。其他范例可以与关于图3描述的不同。

图4A和图4B是本文描述的例示性装置封装400的示意图。装置封装400包含封装的半导体装置，其包含一或多个多晶粒封装200。在一些实施方式中，在装置封装400中垂直配置及/或堆叠、水平配置多个多晶粒封装200及/或前述的组合。装置封装400可以称为基底上晶圆上芯片(chip on wafer on substrate，CoWoS)封装、3D封装、2.5D封装及/或其他类型的半导体封装，其包含一或多个多晶粒封装200。

图4A绘示装置封装400的上视图。如图4A所示，装置封装400包含多晶粒封装200。多晶粒封装200包含多个并排的非主动集成电路晶粒(例如非主动晶粒210a和非主动晶粒210b)，其定位于多晶粒封装200的主动集成电路晶粒中的两个或更多个(例如主动集成电路晶粒204～208中的两个或更多个)之间。

如图4A进一步所示，多晶粒封装200被包含在装置封装基底402上方及/或上。加固结构404可以沿着装置封装基底402的外缘被包含在装置封装基底402上方及/或上。因此，装置封装基底402可以由加固结构404描出轮廓或围绕。多晶粒封装200可以定位于加固结构404的周边内。可以包含加固结构404以减少翘曲和弯曲，并保持装置封装基底402的平面性。加固结构404可以包含主动电路、非主动结构或前述的组合。加固结构404可以包含一或多种金属材料、一或多种介电材料及/或其他类型的材料的一或多种材料。

图4B包含沿着图4A中的线B-B的剖面图。如图4B所示，多晶粒封装200可以贴附至装置封装基底402。多晶粒封装200的连接结构224可以与包含在装置封装基底402中的导电结构的上层406连接。加固结构404可以通过粘着剂层408(例如环氧树脂、有机粘着剂)贴附至装置封装基底402的顶表面。另一底部填充材料410可以包含在多晶粒封装200下方和连接结构224之间。

如图4B进一步所示，装置封装基底402可以包含导电结构的下层412。导电结构的下层406和导电结构的下层412可以通过垂直连接结构414电连接，垂直连接结构414可以包含穿透硅通孔(through silicon vias，TSVs)、整合扇出型通孔(through integratedfanout vias，TIVs)、互连及/或其他类型的导电结构。导电结构的上层406、导电结构的下层412和垂直连接结构414可以各自包含一或多种材料，例如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料或钯(Pd)材料以及其他范例。

导电结构的上层406可以包含在装置封装基底402的顶层416(例如顶部核心层)中、导电结构的下层412可以包含在底层418(例如底部核心层)中、及/或垂直连接结构414可以包含装置封装基底402的中间层420(例如中间核心层)中。顶层416、底层418和中间层420可以各自包含一或多种绝缘材料、一或多种介电材料及/或一或多种其他类型的非导电材料。

导电结构的下层412可以与导电端子422电连接。导电端子422可以包含球栅阵列(BGA)球、平面网格阵列(land grid array，LGA)焊垫、针栅阵列(pin grid array，PGA)插针及/或其他类型的导电端子。

如上所述，提供图4A和图4B作为范例。其他范例可以与关于图4A和图4B描述的不同。

图5A和图5B是本文描述的例示性实施方式500的示意图。具体而言，例示性实施方式500包含用于形成多晶粒封装200的一部分的例示性制程。

如图5A所示，可以在载体502上形成中介层216。载体502可以包含载体基底、晶圆、虚设晶圆、处理基底及/或可以在其上制造半导体晶圆的其他类型的结构。重布线层工具组105可以形成中介层216，可以包含在载体502上方及/或上形成多个介电材料层222和多个重布线层220。举例来说，重布线层工具组105可以沉积介电材料层222的第一层，可以移除第一层的一部分以在第一层中形成凹槽，并且可以在凹槽中形成第一重布线层220。重布线层工具组105可以继续进行类似的制程操作以构建中介层216，直到实现足够或期望配置的重布线层220。

在一些实施方式中，介电材料222的层由光敏材料形成，例如聚苯并唑(polybenzoxazole，PBO)、聚酰亚胺、苯环丁烯(benzocyclobutene，BCB)及/或其他材料。介电材料222的层的形成可以通过旋转涂布、层压、化学气相沉积及/或通过进行其他合适的沉积。然后可以将介电材料222的层图案化。图案化可以通过合适的制程，例如通过使用光微影遮罩将介电材料222的层暴露于光源(例如紫外(ultraviolet，UV)光源、深紫外(deepUV，DUV)光源、极紫外(extreme UV，EUV)光源)，并在曝光之后在介电材料222的层中显影图案。

重布线层220的形成可以通过在凹槽中的介电材料222的层上方及/或上形成晶种层。在一些实施方式中，晶种层包含金属层，其可以是单层或包含由不同材料形成的多个子层的复合层。在一些实施方式中，晶种层包含钛(Ti)层和钛层上方的铜(Cu)层。晶种层的形成可以使用例如物理气相沉积(溅镀)、电镀、化学气相沉积及/或其他合适的沉积技术。

然后可以在晶种层上形成和图案化光阻。光阻的形成可以通过旋转涂布或其他合适的沉积技术，并且可以暴露于光以图案化。图案化形成穿过光阻的开口以经由光阻暴露晶种层。然后可以经由光阻的开口沉积导电材料，并沉积到晶种层的暴露部分上。导电材料的形成可以通过镀覆，例如电镀或无电镀、物理气相沉积、化学气相沉积及/或其他合适的沉积技术。导电材料和底下的晶种层的一部分的组合可以对应于重布线层220。随后可以移除未形成导电材料的晶种层的一部分和光阻。可以通过灰化(ashing)或剥除制程移除光阻，例如使用氧等离子体或其他合适的化学物质。一旦移除光阻，就移除晶种层的暴露部分，例如通过使用蚀刻制程，例如通过湿式或干式蚀刻。

如图5B所示，可以在中介层216上方及/或上形成连接结构218。具体而言，连接工具组115可以在中介层216的最顶部重布线层220上方及/或上形成连接结构218。在一些实施方式中，连接结构218包含延伸到中介层216中的导孔部分、在中介层216的顶表面上并沿着中介层216的顶表面延伸的焊垫部分、在焊垫部分上方的柱状部分及/或其他部分。

形成连接结构218可以包含多个制程操作。可以在最顶部重布线层220上方及/或上形成晶种层。在一些实施方式中，晶种层包含金属层，其可以是单层或包含由不同材料形成的多个子层的复合材料。在一些实施方式中，晶种层包含钛(Ti)层和钛层上方的铜(Cu)层。晶种层的形成可以使用例如物理气相沉积(溅镀)、电镀、化学气相沉积及/或其他合适的沉积技术。

在形成晶种层之后，然后可以在晶种层上形成和图案化光阻。可以通过旋转涂布或通过进行其他合适的沉积操作来形成光阻。可以曝光光阻以图案化。光阻的图案可以对应于连接结构218的导孔部分和焊垫部分。可以进行图案化以形成穿过光阻的开口以暴露出晶种层。

然后可以在光阻的开口中和晶种层的暴露部分上形成导电材料。导电材料的形成可以通过镀覆，例如电镀或无电镀，或通过进行其他合适的沉积操作。在一些实施方式中，导电材料以顺应性(conformal)方式形成，使得导电材料部分地填充穿过光阻的开口。晶种层的下层部分和导电材料的组合可以对应于连接结构218的导孔部分和焊垫部分。连接结构218的焊垫部分可以称为UBM焊垫。连接结构218的导孔部分可以称为UBM导孔。

随后可以移除光阻和其上未形成导电材料的晶种层的部分。可以在灰化操作或剥除操作中移除光阻。一旦移除光阻，就可以通过蚀刻制程移除晶种层的暴露部分，例如通过湿式或干式蚀刻。

在形成导孔部分和焊垫部分之后，然后形成并图案化光阻以形成连接结构218的柱状部分。然后在光阻的开口中以及焊垫部分的暴露部分上形成导电材料，以形成连接结构218的柱状部分。可以在镀覆操作中形成导电材料，例如电镀操作或无电镀操作及/或在其他合适的沉积操作中。连接结构218的柱状部分也可以称为UBM柱。

随后，可以在柱状部分上方形成导电连接器。在导电连接器包含焊接材料的一些实施方式中，可以在光阻的开口中和柱状部分上形成焊接材料。在形成导电连接器之后，可以移除光阻。可以在灰化操作或剥除操作以及其他范例中移除光阻。

如上所述，提供图5A和图5B作为范例。其他范例可以与关于图5A和图5B描述的不同。

图6A～图6E是本文描述的例示性实施方式600的示意图。例示性实施方式600可以包含将晶粒贴附至多晶粒封装200的中介层216的范例。在一些实施方式中，可以在结合例示性实施方式500描述的操作之后进行结合图6A～图6D描述的操作中的一或多个操作。图6A绘示在形成中介层之后的中介层216的上视图。

如图6B所示，非主动晶粒210a和210b可以贴附至中介层216。晶粒贴附工具组130可以使非主动晶粒210a和210b定位于中介层216上方及/或上，使得非主动晶粒210a邻近(例如并排及/或紧邻)非主动晶粒210b，并使得非主动晶粒210b邻近(例如并排及/或紧邻)非主动晶粒210a。此外，非主动晶粒210a和210b可以定位于中介层216上方及/或上，使得非主动晶粒210a和210b之间包含间隙212。非主动晶粒210a和210b也可以定位于中介层216上方及/或上，使得非主动晶粒210a定位于比非主动晶粒210b更靠近中介层216的中心，并使得非主动晶粒210b定位于比非主动晶粒210a更靠近中介层216的外缘(例如对应于多晶粒封装200的外缘202c)。

如图6C所示，主动集成电路晶粒206和208可以贴附至中介层216。晶粒贴附工具组130可以使主动集成电路晶粒206定位于邻近(例如并排及/或紧邻)非主动晶粒210a和210b的相应第一侧，使得主动集成电路晶粒206和非主动晶粒210a和210b之间包含间隙212。晶粒贴附工具组130可以使主动集成电路晶粒208定位于邻近(例如并排及/或紧邻)非主动晶粒210a和210b的相应的第二侧，与相应的第一侧相对，使得主动集成电路晶粒208与非主动晶粒210a和210b之间包含间隙212。

如图6D所示，主动集成电路晶粒204可以贴附至中介层216。晶粒贴附工具组130可以使主动集成电路晶粒204定位于邻近(例如并排及/或紧邻)非主动晶粒210a的第三侧，使得主动集成电路晶粒204和非主动晶粒210a之间包含间隙212。第三侧可以与非主动晶粒210a的第一侧和非主动晶粒210b的第二侧大致正交。晶粒贴附工具组130可以使主动集成电路晶粒204定位于邻近(例如并排及/或紧邻)主动集成电路晶粒206和208。

图6A～图6D绘示在主动集成电路晶粒204～208贴附至中介层216之前，非主动晶粒210a和210b贴附至中介层216的范例。主动集成电路晶粒204～208可能比非主动晶粒210a和210b更复杂且更昂贵，并且主动集成电路晶粒204可能比主动集成电路晶粒206和208更复杂且更昂贵。因此，非主动晶粒210a和210b以及主动集成电路晶粒204～208可以以此特定顺序贴附至中介层216，以减少由于将非主动晶粒210a和210b以及主动集成电路晶粒204～208贴附至中介层216期间可能发生的损坏及/或其他制程缺陷而报废的主动集成电路晶粒204～208的可能性及/或减少其数量。这可以减少在形成多晶粒封装200的制程中报废的更复杂且更昂贵的晶粒的数量。然而，非主动晶粒210a和210b以及主动集成电路晶粒204～208的其他贴附顺序在本公开实施例的范围内。

图6E沿着图6D中的线C-C绘示多晶粒封装200的剖面图。如图6E所示，多个多晶粒封装200可以形成在同一中介层216上。这些多晶粒封装200随后可以在一或多个后续制程操作之后被切割或切成单独的多晶粒封装200。如图6E进一步所示，每个多晶粒封装200可以包含通过连接结构218贴附至中介层216的晶粒(例如主动集成电路晶粒204～208和非主动晶粒210a和210b)。

如上所述，提供图6A～图6E作为范例。其他范例可以与关于图6A～图6E描述的不同。

图7A和图7B是本文描述的例示性实施方式700的示意图。例示性实施方式700可以包含在多晶粒封装200的晶粒周围形成填充材料214的范例。在一些实施方式中，可以在结合例示性实施方式500及/或例示性实施方式600描述的操作之后进行结合图7A和图7B描述的操作中的一或多个。

如图7A所示，可以在中介层216之上的连接结构218周围沉积底部填充材料214a。此外，可以在每个多晶粒封装200上的晶粒的侧面之间和周围沉积底部填充材料214a。封胶工具组135可以在毛细流动制程中沉积底部填充材料214a，其中毛细效应用于将底部填充材料214a沉积于连接结构218之间以及主动集成电路晶粒204～208和非主动晶粒210a和210b之间。或者，可以使用其他合适的技术来沉积底部填充材料214a。

如图7B所示，封装胶材料214b可以设置在多晶粒封装200的周边周围并在底部填充材料214a上方。封胶工具组135可以通过压缩模制、传递模制或通过其他合适的技术来沉积封装材料214b。可以以液体或半液体形式施加封装胶材料214b，然后随后固化。在一些实施方式中，平坦化工具组110可以进行平坦化操作以移除和平坦化封装胶材料214b的上表面。平坦化操作可以包含化学机械平坦化操作、磨削(grinding)操作、蚀刻操作及/或其他合适的制程。

如上所述，提供图7A和图7B作为范例。其他范例可以与关于图7A和图7B描述的不同。

图8A～图8C是本文描述的例示性实施方式800的示意图。例示性实施方式800可以包含形成多晶粒封装200的连接结构224的范例。在一些实施方式中，可以在结合例示性实施方式500、例示性实施方式600及/或例示性实施方式700描述的操作之后进行结合图8A～图8C描述的操作中的一或多个操作。

如图8A所示，载体802可以贴附至多晶粒封装200的晶粒的顶表面。可以使用释放层贴附载体802。释放层使载体802能够随后被移除。

如图8B所示，进行载体基底脱层(de-bonding)以将载体502从中介层216拆离(detach)(或“脱层”)。切单工具组125可以使用一或多个技术使载体502脱层，例如在载体502和中介层216之间的释放层上投射光(例如激光或UV光)，使得释放层在光的热下分解。这使得载体502能够从中介层216移除。

如图8C所示，在中介层216的底侧上方及/或上形成连接结构224，使得连接结构218和连接结构224包含在中介层216的两侧上。具体而言，连接工具组115可以在中介层216的最底部重布线层220上方及/或上形成连接结构224。在一些实施方式中，连接结构224包含延伸到中介层216中的导孔部分、在中介层216的顶表面上并沿着中介层216的顶表面延伸的焊垫部分、焊垫部分上方的柱状部分及/或其他部分。此外，连接结构224可以包含可控塌陷芯片连接(controlled collapse chip connection，C4)凸块、微凸块、无电镀镍－无电镀钯浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)技术形成的凸块及/或其他类型的导电结构，其连接到连接结构224的焊垫柱状部分。重布线层工具组105可以以与上述用于连接结构218的类似方式并使用类似技术形成连接结构224。

如上所述，提供图8A～图8C作为范例。其他范例可以与关于图8A～图8C描述的不同。

图9A～图9C是本文描述的例示性实施方式900的示意图。例示性实施方式900可以包含将多晶粒封装200切割或切成单独块的范例。在一些实施方式中，可以在结合例示性实施方式500、例示性实施方式600、例示性实施方式700及/或例示性实施方式800描述的操作之后进行结合图9A～图9C描述的操作中的一或多个。

如图9A所示，进行载体基底脱层以将载体802从多晶粒封装200的晶粒拆离(或“脱层”)。切单工具组125可以使用一或多种技术使载体载体802脱层，例如在载体802和多晶粒封装200的晶粒之间的释放层上投射光(例如激光或UV光)，使得释放层在光的热下分解。这使得载体802能够从多晶粒封装200的晶粒移除。

如图9B所示，多晶粒封装200可以贴附至框架902。框架902可以称为带框架或其他类型的框架，其在将多晶粒封装200切割或锯成单独块的切单操作期间支撑多晶粒封装200。在一些实施方式中，自动化测试设备工具组120可以在切单操作之前对多晶粒封装200进行晶圆测试。

如图9C所示，进行切单操作以将多晶粒封装200切割或锯成单独块。切单工具组125可以通过沿着多晶粒封装200之间的切割线区切割或锯切来进行切单操作。随后可以在切单操作之后移除框架902。

如上所述，提供图9A～图9C作为范例。其他范例可以与关于图9A～图9C描述的不同。

图10A和图10B是本文描述的例示性实施方式1000的示意图。例示性实施方式1000可以包含将多晶粒封装200贴附至装置封装基底402作为形成装置封装400的制程的一部分的范例。在一些实施方式中，可以在结合例示性实施方式500、例示性实施方式600、例示性实施方式700、例示性实施方式800及/或例示性实施方式900描述的操作之后进行结合图10B和图10B描述的一或多个操作。

如图10A所示，多晶粒封装200可以贴附至装置封装400的装置封装基底402。印刷电路板工具组140可以形成装置封装基底402，并且晶粒贴附工具组130可以将多晶粒封装200贴附至装置封装基底402。在一些实施方式中，回流多晶粒封装200的连接结构224以将多晶粒封装200贴附至装置封装基底402的导电结构406。

如图10B所示，可以在装置封装基底402之上的多晶粒封装200周围沉积底部填充材料410。此外，可以在连接结构224之间和周围沉积底部填充材料410。封胶工具组135可以在毛细流动制程中沉积底部填充材料410，其中毛细效应用于将底部填充材料410沉积于连接结构224之间。或者，可以使用其他合适的技术来沉积底部填充材料410。

如上所述，提供图10A和图10B作为范例。其他范例可以与关于图10A和图10B描述的不同。

图11是本文描述的多晶粒封装200的例示性实施方式1100的示意图。例示性实施方式1100所示的多晶粒封装200可以包含与图2A、图2B和图3所示的多晶粒封装200类似的结构、晶粒及/或层的组态。举例来说，例示性实施方式1100所示的多晶粒封装200可以包含主动集成电路晶粒204～208、非主动晶粒210a和210b、以及围绕主动集成电路晶粒204～208和非主动晶粒210a和210b的填充材料214。然而，例示性实施方式1100所示的多晶粒封装200中的非主动晶粒210a和210b具有不同的宽度，与大致相同的宽度相反。非主动晶粒210a和210b的不同宽度能够灵活地放置多晶粒封装200中的间隙212，这可以增加多晶粒封装200中应力和应变分布的均匀性。增加多晶粒封装200中的应力和应变分布的均匀性可以降低多晶粒封装200中的单个间隙212中经历的应力大小，这可以降低多晶粒封装200中的翘曲、破裂及/或其他类型的物理损坏的可能性。

图11绘示例示性实施方式1100中的多晶粒封装200的上视图。如图11所示，多晶粒封装200可以包含对应于多晶粒封装200的周边的多个外缘。多个外缘可以包含外缘202a、外缘202b、外缘202c和外缘202d以及其他范例。如图2A的范例所示，多晶粒封装200可以是近似正方形或近似矩形。因此，外缘202a和202c可以位于多晶粒封装200的两侧，外缘202b和202d可以位于多晶粒封装200的两侧，外缘202a和202b可以大致正交，外缘202a和202d可以大致正交，外缘202c和202b可以大致正交，并且外缘202c和202d可以大致正交。然而，在其他实施方式中，多晶粒封装200可以是近似圆形(或大致圆形)、六边形或其他形状。或者，多晶粒封装200可以包含非标准形状或非晶形状。

如图11进一步所示，多晶粒封装200可以包含多个主动集成电路晶粒，举例来说，例如主动集成电路晶粒204～208。多晶粒封装200可以更包含非主动晶粒210a和210b。非主动晶粒210a和210b可以定位成并排或彼此紧邻(例如与被一或多个主动集成电路晶粒204～208隔开相反)。换言之，非主动晶粒210a可以定位成与非主动晶粒210b并排及/或紧邻，并且非主动晶粒210b可以定位成与非主动晶粒210b并排及/或紧邻。

非主动晶粒210a可以定位成比非主动晶粒210b更靠近主动集成电路晶粒204(和多晶粒封装200的中心)，而非主动晶粒210b可以定位成比非主动晶粒210a更靠近多晶粒封装200的外缘202c。因此，非主动晶粒210a和210b可以沿着外缘202a和外缘202c之间的方向定位成一排，如图2A的范例所示。然而，在其他实施方式中，非主动晶粒210a和210b可以沿着外缘202b和外缘202d之间的方向定位成一排。

如图11进一步所示，在多晶粒封装200中，主动集成电路晶粒204～208和非主动晶粒210a和210b可以由间隙212隔开及/或分开。举例来说，主动集成电路晶粒204和主动集成电路晶粒206可以由间隙212隔开及/或分开。作为另一范例，主动集成电路晶粒204和主动集成电路晶粒208可以由间隙212隔开及/或分开。作为另一范例，主动集成电路晶粒204和非主动晶粒210a可以由间隙212隔开及/或分开。作为另一范例，主动集成电路晶粒206和非主动晶粒210a可以由间隙212隔开及/或分开。作为另一范例，主动集成电路晶粒206和非主动晶粒210b可以由间隙212隔开及/或分开。作为另一范例，主动集成电路晶粒208和非主动晶粒210b可以由间隙212隔开及/或分开。作为另一范例，主动集成电路晶粒208和非主动晶粒210b可以由间隙212隔开及/或分开。作为另一范例，非主动晶粒210a和非主动晶粒210b可以由间隙212隔开及/或分开。

间隙212可以提供主动集成电路晶粒204～208与非主动晶粒210a和210b之间的物理及/或电分离。可以用填充材料214填充间隙212，这可以提供额外的电绝缘及/或可以为主动集成电路晶粒204～208和非主动晶粒210a和210b提供额外的刚性及/或结构完整性。填充材料214可以填充多晶粒封装200中未被晶粒占据的主动集成电路晶粒204～208和非主动晶粒210a和210b周围的其他区域。

非主动晶粒210a的宽度W1和非主动晶粒210b的宽度W2可以是不同的宽度。作为范例，非主动晶粒210b的宽度W2可以大于非主动晶粒210a的宽度W1。这使得非主动晶粒210a和210b之间的间隙212能够定位成更靠近非主动晶粒210a和主动集成电路晶粒204之间的间隙212，相较于如果非主动晶粒210a和210b具有约略相同的宽度或如果非主动晶粒210a的宽度W1大于非主动晶粒210b的宽度W2。在一些情况下，通过将非主动晶粒210a和210b之间的间隙212放置成更靠近非主动晶粒210a和主动集成电路晶粒204之间的间隙212，可以更均匀地分布间隙212中的应力。然而，非主动晶粒210a的宽度W1大于非主动晶粒210b的宽度W2的其他实施方式在本公开实施例的范围内。

在一些实施方式中，非主动晶粒210b的宽度W2与非主动晶粒210a的宽度W1的比例包含在大于1∶1至小于或约10∶1的范围，以确保宽度W2大于宽度W1以增加应力分布均匀性，并确保非主动晶粒210a的尺寸足够大以能够通过晶粒贴附工具组130进行放置。然而，上述范围的其他值在本公开实施例的范围内。

如上所述，提供图11作为范例。其他范例可以与关于图11描述的不同。

图12A和图12B是本文描述的例示性实施方式1200的示意图。例示性实施方式1200包含在本文描述的多晶粒封装200中的晶粒之间的间隙212中经历的应力大小的范例。

图12A绘示在主动集成电路晶粒204和相邻的非主动晶粒210a之间的间隙212a中以及在非主动晶粒210a和相邻的非主动晶粒210b之间的间隙212b中经历的应力大小的范例。在图12A的上部绘示多晶粒封装200的由上而下视图，并且在图12A的下部绘示沿着线D-D的剖面图。在此范例中，非主动晶粒210a的宽度大致相等。

在图12A的范例中，在间隙212a中经历的应力的大小大于在间隙212b中经历的应力。然而，在间隙212a和212b中经历的应力的大小两者可以都小于如果省略间隙212使得在主动集成电路晶粒204和单个非主动晶粒之间仅包含单个间隙212a。

图12B绘示在主动集成电路晶粒204和相邻的非主动晶粒210a之间的间隙212a中以及在非主动晶粒210a和相邻的非主动晶粒210b之间的间隙212b中经历的应力大小的范例。在图12B的上部绘示多晶粒封装200的由上而下视图，并且在图12B的下部绘示沿着线E-E的剖面图。在此范例中，非主动晶粒210a和210b的宽度不同。具体而言，非主动晶粒210b的宽度W2大于非主动晶粒210a的宽度W1。这使得间隙212b定位成更靠近间隙212a且更靠近主动集成电路晶粒204。

在图12B的范例中，非主动晶粒210a和210b的宽度可以被配置为使得在间隙212a和212b中经历的应力的大小大致相等。在间隙212a和212b中经历的应力的大小两者可以都小于如果省略间隙212使得在主动集成电路晶粒204和单个非主动晶粒之间仅包含单个间隙212a。

如上所述，提供图12A和图12B作为范例。其他范例可以与关于图12A和图12B描述的不同。

图13是本文描述的多晶粒封装200的例示性实施方式1300的示意图。例示性实施方式1300所示的多晶粒封装200可以包含与图2A、图2B和图3所示的多晶粒封装200类似的结构、晶粒及/或层的组态。举例来说，多晶粒例示性实施方式1300所示的多晶粒封装200可以包含主动集成电路晶粒204～208、非主动晶粒210a和210b、以及围绕主动集成电路晶粒204～208和非主动晶粒210a和210b的填充材料214。然而，例示性实施方式1300所示的多晶粒封装200中的非主动晶粒210a和210b具有不同的宽度，与大致相同的宽度相反。此外，例示性实施方式1300所示的多晶粒封装200包含至少一额外的非主动晶粒(例如非主动晶粒210c)。额外的非主动晶粒和不同宽度的非主动晶粒的组合能够灵活地放置多晶粒封装200中的间隙212，这可以增加多晶粒封装200中应力和应变分布的均匀性。增加多晶粒封装200中应力和应变分布的均匀性可以降低在多晶粒封装200中的单个间隙212中经历的应力的大小，这可以降低多晶粒封装200中的翘曲、破裂及/或其他类型的物理损坏的可能性。

如图13所示，例示性实施方式1300中的多晶粒封装200包含主动集成电路晶粒204～208。例示性实施方式1300中的多晶粒封装200包含非主动晶粒210b，其可以位于主动集成电路晶粒204～208中的两个或更多个之间。例示性实施方式1300中的多晶粒封装200包含非主动晶粒210a，其可以定位成紧邻非主动晶粒210b的第一侧且介于主动集成电路晶粒204～208中的两个或更多个之间。例示性实施方式1300中的多晶粒封装200包含非主动晶粒210c，其可以定位成紧邻非主动晶粒210b的与第一侧相反的第二侧且介于主动集成电路晶粒204～208中的两个或更多个之间。非主动晶粒210a～210c可以配置成一排，使得非主动晶粒210a定位成靠近多晶粒封装200的中心(并且靠近主动集成电路晶粒204)，使得非主动晶粒210c定位成靠近多晶粒封装200的外缘202c，并且使得非主动晶粒210b定位于非主动晶粒210a和非主动晶粒210c之间。非主动晶粒210a～210c可以由间隙212隔开，可以用填充材料214填充间隙212。图13所示的非主动晶粒的数量是范例，其他数量的非主动晶粒在本公开实施例的范围内。

在一些实施方式中，邻近或紧邻主动集成电路晶粒206的非主动晶粒210a～210c的第一相应边缘可以在多晶粒封装200中大致对齐。在一些实施方式中，邻近或紧邻主动集成电路晶粒208的非主动晶粒210a～210c的第二相应边缘可以在多晶粒封装200中大致对齐。因此，非主动晶粒210a～210c的长度L1(绘示于图3)可以是大致相同的长度。

非主动晶粒210a可以包含宽度Wl，非主动晶粒210b可以包含宽度W2，并且非主动晶粒210c可以包含宽度W3。在一些实施方式中，宽度W1～W3大致相等。在一些实施方式中，宽度W1～W3中的两个或更多个是不同的宽度。如上所述，非主动晶粒210b的宽度W2可以大于非主动晶粒210a的宽度W1。在一些实施方式中，非主动晶粒210c的宽度W3也大于非主动晶粒210a的宽度W1。在一些实施方式中，非主动晶粒210b的宽度W2大于非主动晶粒210c的宽度W3。在一些实施方式中，非主动晶粒210c的宽度W3大于非主动晶粒210b的宽度W2。

在一些实施方式中，非主动晶粒210c的宽度W3与非主动晶粒210a的宽度Wl的比例包含在大于1∶1至小于或约10∶1的范围，以确保宽度W3大于宽度W1以增加应力分布均匀性，并确保非主动晶粒210a的尺寸足够大以能够通过晶粒贴附工具组130进行放置。然而，上述范围的其他值在本公开实施例的范围内。

如上所述，提供图13作为范例。其他范例可以与关于图13描述的不同。

图14是本文描述的装置封装400的例示性实施方式1400的示意图。例示性实施方式1400的装置封装400可以类似于结合图4A和图4B绘示和描述的装置封装400，并且可以包含与其类似的结构、组件及/或层的组态。然而，例示性实施方式1400的装置封装400中的多晶粒封装200包含多逻辑集成电路多晶粒封装200。如图14所示，多晶粒封装200包含多个主动集成电路晶粒204、多个主动集成电路晶粒206、多个主动集成电路晶粒208、多个非主动晶粒210a和多个非主动晶粒210b。图14所示的主动晶粒和非主动晶粒的数量是范例，并且主动集成电路晶粒和非主动晶粒的其他数量在本公开实施例的范围内。

如图14所示，包含主动集成电路晶粒204、主动集成电路晶粒206、主动集成电路晶粒208、非主动晶粒210a和非主动晶粒210b的晶粒组可以在多晶粒封装200上群组在一起。晶粒组可以包含如图14所示的镜像配置、可以包含非镜像(例如复制配置)及/或多晶粒封装中的其他配置。主动集成电路晶粒204可以定位于多晶粒封装200的中心处或附近，并且主动集成电路晶粒206、主动集成电路晶粒208、非主动晶粒210a和非主动晶粒210b可以定位于装置封装400的装置封装基底402的外缘处或附近(靠近加固结构404)。或者，主动集成电路晶粒206、主动集成电路晶粒208、非主动晶粒210a和非主动晶粒210b可以定位于多晶粒封装200的中心处或附近，并且主动集成电路晶粒204可以定位于装置封装400的装置封装基底402的外缘处或附近(靠近加固结构404)。

如上所述，提供图14作为范例。其他范例可以与关于图14描述的不同。

图15是本文描述的装置封装400的例示性实施方式1500的示意图。例示性实施方式1500的装置封装400可以类似于例示性实施方式1400的装置封装400。然而，各组侧面包含在不同的多晶粒封装200中，使得例示性实施方式1500的装置封装400包含多个多晶粒封装200。

如上所述，提供图15作为范例。其他范例可以与关于图15描述的不同。

图16是装置1600的例示性组件的示意图。在一些实施方式中，半导体制程工具组105～150及/或运输工具组155中的一或多个可以包含一或多个装置1600及/或装置1600的一或多个组件。如图16所示，装置1600可以包含总线1610、处理器1620、存储器1630、输入组件1640、输出组件1650和通讯组件1660。

总线1610包含使装置1600的组件之间能够进行有线及/或无线通讯的一或多个组件。总线1610可以将图16的两个或更多个组件耦合在一起，例如通过操作耦合、通讯耦合、电子耦合及/或电耦合。处理器1620包含中央处理单元、图形处理单元、微处理器、控制器、微控制器、数字信号处理器、现场可编程栅极阵列、专用集成电路及/或其他类型的处理组件。处理器1620以硬件、固件、或硬件和软件的组合来实施。在一些实施方式中，处理器1620包含一或多个处理器，其能够被编程以进行本文别处描述的一或多个操作或制程。

存储器1630包含易失性及/或非易失性存储器。举例来说，存储器1630可以包含随机存取存储器(random access memory，RAM)、只读存储器(read only memory，ROM)、硬盘机及/或其他类型的存储器(例如快闪存储器、磁存储器及/或光学存储器)。存储器1630可以包含内部存储器(例如RAM、ROM或硬盘机)及/或可移动存储器(例如通过通用序列总线(universal serial bus)连接可移动)。存储器1630可以是非暂态电脑可读取媒体。存储器1630存储与装置1600的操作有关的信息、指令及/或软件(例如一或多个软件应用程序)。在一些实施中，存储器1630包含耦合到一或多个处理器(例如处理器1620)的一或多个存储器，例如通过总线1610。

输入组件1640使装置1600能够接收输入，例如使用者输入及/或感测输入。举例来说，输入组件1640可以包含触控屏幕、键盘、小键盘(keypad)、鼠标、按钮、麦克风、开关、感测器、全球定位系统感测器、加速计、陀螺仪及/或致动器。输出组件1650使装置1600能够提供输出，例如通过显示器、扬声器及/或发光二极管。通讯组件1660使装置1600能够通过有线连接及/或无线连接与其他装置通讯。举例来说，通讯组件1660可以包含接收器、发射器、收发器、数据机、网络接口卡及/或天线。

装置1600可以进行本文描述的一或多个操作或制程。举例来说，非暂态电脑可读取媒体(例如存储器1630)可以存储一组指令(例如一或多个指令或代码)以供处理器1620执行。处理器1620可以进行该组指令以进行本文描述的一或多个操作或制程。在一些实施方式中，由一或多个处理器1620执行该组指令使一或多个处理器1620及/或装置1600进行本文描述的一或多个操作或制程。在一些实施方式中，使用固线式电路(hardwiredcircuitry)代替该组指令或与该组指令结合以进行本文描述的一或多个操作或制程。额外地或替代地，处理器1620可以被配置为进行本文描述的一或多个操作或制程。因此，本文描述的实施方式不限于固线电路和软件的任何特定组合。

提供图16所示的组件的数量和配置作为范例。相较于图16所示的组件，装置1600可以包含额外的组件、较少的组件、不同的组件或不同配置的组件。额外地或替代地，装置1600的一组组件(例如一或多个组件)可以进行一或多个功能，这些功能被描述为由装置1600的另一组组件进行。

图17是与形成装置封装相关的例示性制程1700的流程图。在一些实施方式中，由一或多个半导体制程工具组(例如半导体制程工具组105～150中的一或多个)进行图17的一或多个制程框。额外地或替代地，可以由装置1600的一或多个组件进行图17的一或多个制程框，例如处理器1620、存储器1630、输入组件1640、输出组件1650及/或通讯组件1660。

如图17所示，制程1700可以包含形成多晶粒封装的中介层(方框1710)。举例来说，半导体制程工具组105～150中的一或多个可以形成多晶粒封装200的中介层216，如上所述。在一些实施方式中，中介层216包含多个重布线层220。

如图17进一步所示，制程1700可以包含将多个非主动晶粒贴附至中介层(方框1720)。举例来说，半导体制程工具组105～150中的一或多个可以将多个非主动晶粒210a～210c贴附至中介层216，如上所述。

如图17进一步所示，制程1700可以包含将多个主动集成电路晶粒贴附至中介层(方框1730)。举例来说，半导体制程工具组105～150中的一或多个可以将多个主动集成电路晶粒204～208贴附至中介层216，如上所述。在一些实施方式中，多个非主动晶粒210a～210c并排设置在中介层216上的一排中，使得多个非主动晶粒210a～210c和多个主动集成电路晶粒204～208由间隙212隔开。

如图17进一步所示，制程1700可以包含用底部填充材料或模制化合物中的至少一个填充间隙(方框1740)。举例来说，半导体制程工具组105～150中的一或多个可以用底部填充材料214a或模制化合物(例如封装胶材料214b)中的至少一个填充间隙212，如上所述。

如图17进一步所示，制程1700可以包含在用底部填充材料或模制化合物中的至少一个填充间隙之后，将多晶粒封装贴附至装置封装基底(方框1750)。举例来说，半导体制程工具组105～150中的一或多个可以在用底部填充材料214a或模制化合物(例如封装胶材料214b)中的至少一个填充间隙212之后，将多晶粒封装200贴附至装置封装基底402，如上所述。

制程1700可以包含额外的实施方式，例如下文描述的及/或与本文别处描述的一或多个其他制程相关的任何单个实施方式或实施方式的任何组合。

在第一实施方式中，多晶粒封装200是第一多晶粒封装200，并且制程1700包含形成第二多晶粒封装200的另一中介层216，其中第二多晶粒封装200的另一中介层216包含另一多个重布线层220，将另一多个非主动晶粒210a～210c贴附至第二多晶粒封装200的另一中介层216，将另一多个主动集成电路晶粒204～208贴附至第二多晶粒封装200的另一中介层216，其中其他多个非主动晶粒210a～210c并排设置在另一中介层216上的一排中，使得其他多个非主动晶粒210a～210c和其他多个主动集成电路晶粒204～208由其他间隙212隔开，用另一底部填充材料214a或另一模制化合物(例如封装胶材料214b)中的至少一个填充其他间隙212，并在用其他底部填充材料214a或其他模制化合物(例如封装胶材料214b)中的至少一个填充其他间隙212之后，将第二多晶粒封装200贴附至装置封装基底402。

在第二实施方式中，单独或结合第一实施方式，多个非主动晶粒210a～210c包含第一非主动晶粒210a和与第一非主动晶粒210a并排的第二非主动晶粒210b，第二非主动晶粒210b定位成比第一非主动晶粒210a更靠近多晶粒封装200的外缘202c，并且第二非主动晶粒210b的宽度W2与第一非主动晶粒210a的宽度W1的比例包含在大于1∶1至小于或约等于10∶1的范围。

在第三实施方式中，单独或结合第一实施方式和第二实施方式中的一或多个，多个非主动晶粒210a～210c包含与第二非主动晶粒210b并排的第三非主动晶粒210c，第三非主动晶粒210c定位成比第二非主动晶粒210b更靠近多晶粒封装200的外缘202c，并且第三非主动晶粒210c的宽度W3与第一非主动晶粒210a晶粒的宽度W1的比例包含在大于1∶1至小于或约等于10∶1的范围。

在第四实施方式中，单独或结合第一至第三实施方式中的一或多个，第一非主动晶粒210a和第二非主动晶粒210b的相应第一边缘大致对齐且邻近多个主动集成电路晶粒204～208中的第一主动集成电路晶粒206，并且第一非主动晶粒210a和第二非主动晶粒210b的与相应第一边缘相反的相应第二边缘大致对齐且邻近多个主动集成电路晶粒204～208的第二主动集成电路晶粒208。

在第五实施方式中，单独或结合第一至第四实施方式中的一或多个，第一非主动晶粒210a的第三边缘大致正交于相应的第一边缘和相应的第二边缘且邻近多个主动集成电路晶粒204～208的第三主动集成电路晶粒204。

虽然图17绘示制程1700的例示性方框，但在一些实施方式中，相较于图17描绘的方框，制程1700包含额外的方框、较少的方框、不同的方框或不同配置的方框。额外地或替代地，可以并行进行制程1700的两个或更多个方框。

以此方式，多晶粒封装包含在多晶粒封装中包含的集成电路晶粒中的多个非主动晶粒。可以包含非主动晶粒以减少在多晶粒封装中使用的封装胶材料及/或底部填充材料的量，这降低多晶粒封装中的热膨胀系数失配量。此外，多个非主动晶粒可以以相邻方式定位于两个或更多个主动集成电路晶粒之间。与在特定区域中使用单个非主动晶粒相反，在多晶粒封装的特定区域中使用多个非主动晶粒增加多晶粒封装中的间隙数量。相较于在特定区域中使用单个非主动晶粒，多晶粒封装中增加的间隙数量提供多晶粒封装中用于应力和应变吸收的区域增加，并使得多晶粒封装中的应力和应变分布更均匀。因此，在多晶粒封装的特定区域中使用多个非主动晶粒可以减少多晶粒封装中的热膨胀系数失配量，这可以减少多晶粒封装中的翘曲、弯曲及/或破裂的可能性。减少多晶粒封装中翘曲、弯曲及/或破裂的可能性可以降低多晶粒封装失效的可能性及/或可以降低其中包含的一或多个集成电路晶粒失效的可能性，这可以提高多晶粒封装良率。

如上文更详细描述的，本文描述的一些实施方式提供多晶粒封装。多晶粒封装包含贴附至中介层的多个主动集成电路晶粒。多晶粒封装包含多个并排的非主动晶粒，其定位于多个主动集成电路晶粒中的两个或更多个之间并贴附至中介层。

在一实施例中，多晶粒封装更包含填充材料，包含在：介于主动集成电路晶粒之间的多个第一间隙，介于多个并排的非主动晶粒之间的多个第二间隙，以及介于多个并排的非主动晶粒和多个主动集成电路晶粒之间的多个第三间隙。

在一实施例中，多个并排的非主动晶粒包含：第一非主动晶粒；以及与第一非主动晶粒并排的第二非主动晶粒，其中第二非主动晶粒定位成比第一非主动晶粒更靠近多晶粒封装的外缘。

在一实施例中，第二非主动晶粒的宽度大于第一非主动晶粒的宽度。

在一实施例中，第一非主动晶粒的长度与第二非主动晶粒的长度是大致相同的长度。

在一实施例中，多个主动集成电路晶粒中邻近第一非主动晶粒的第一非主动晶粒与主动集成电路晶粒之间的间隙的宽度包含在约50微米至约200微米的范围。

在一实施例中，多个并排的非主动晶粒包含虚设晶粒或集成被动装置(IPD)中的至少一个。

在一实施例中，多个主动集成电路晶粒是多晶粒封装中的第一多个主动集成电路晶粒；多个并排的非主动晶粒是多晶粒封装中的第一多个并排的非主动晶粒；以及多晶粒封装更包含：贴附至中介层的第二多个主动集成电路晶粒；以及第二多个并排的非主动晶粒，其定位于第二多个主动集成电路晶粒中的两个或更多个之间并贴附至中介层。

如上文更详细描述的，本文描述的一些实施方式提供多晶粒封装。多晶粒封装包含贴附至中介层的多个主动集成电路晶粒。多晶粒封装包含贴附至中介层的第一非主动晶粒，其中第一非主动晶粒定位于多个主动集成电路晶粒中的两个或更多个之间。多晶粒封装包含贴附至中介层的第二非主动晶粒，其中第二非主动晶粒定位成紧邻第一非主动晶粒的第一侧，并且定位于多个主动集成电路晶粒中的两个或更多个之间。多晶粒封装包含贴附至中介层的第三非主动晶粒，其中第三非主动晶粒定位成紧邻第一非主动晶粒的与第一侧相反的第二侧，并且定位于多个主动集成电路晶粒中的两个或更多个之间。

在一实施例中，第一非主动晶粒、第二非主动晶粒和第三非主动晶粒的第一相应边缘在多晶粒封装中大致对齐；第一非主动晶粒、第二非主动晶粒和第三非主动晶粒的与多个第一相应边缘相反的第二相应边缘在多晶粒封装中大致对齐。

在一实施例中，第一非主动晶粒的宽度大于第二非主动晶粒的宽度；以及第三非主动晶粒的宽度大于第二非主动晶粒的宽度。

在一实施例中，第一非主动晶粒的宽度大于第三非主动晶粒的宽度。

在一实施例中，第三非主动晶粒的宽度大于第二非主动晶粒的宽度。

在一实施例中，第二非主动晶粒定位成比第一非主动晶粒且比第三非主动晶粒更靠近多晶粒封装的中心；第三非主动晶粒定位成比第一非主动晶粒且比第二非主动晶粒更靠近多晶粒封装的外缘；以及第一非主动晶粒定位于第二非主动晶粒和第三非主动晶粒之间。

如上文更详细描述的，本文描述的一些实施方式提供一种方法。方法包含形成多晶粒封装的中介层，其中中介层包含多个重布线层。方法包含将多个非主动晶粒贴附至中介层。方法包含将多个主动集成电路晶粒贴附至中介层，其中多个非主动晶粒在中介层上并排配置成一排，使得多个非主动晶粒和多个主动集成电路晶粒由间隙隔开。方法包含用底部填充材料或模制化合物中的至少一个填充间隙。方法包含在用底部填充材料或模制化合物中的至少一个填充间隙之后，将多晶粒封装贴附至装置封装基底。

在一实施例中，多晶粒封装为第一多晶粒封装；以及方法更包含：形成第二多晶粒封装的另一中介层，其中第二多晶粒封装的另一中介层包含另一多个重布线层；将另一多个主动集成电路晶粒贴附至第二多晶粒封装的另一中介层；将另一多个非主动晶粒贴附至第二多晶粒封装的另一中介层；其中另一多个非主动晶粒在另一中介层上并排配置成一排，使得另一多个非主动晶粒和另一多个主动集成电路晶粒由多个第二间隙隔开；用另一底部填充材料或另一模制化合物中的至少一个填充第二间隙；以及在用另一底部填充材料或另一模制化合物中的至少一个填充第二间隙之后，将第二多晶粒封装贴附至装置封装基底。

在一实施例中，多个非主动晶粒包含：第一非主动晶粒；以及与第一非主动晶粒并排的第二非主动晶粒，其中第二非主动晶粒定位成比第一非主动晶粒更靠近多晶粒封装的外缘，以及其中第二非主动晶粒的宽度与第一非主动晶粒的宽度的比例包含在大于1∶1至小于或约等于10∶1的范围。

在一实施例中，多个非主动晶粒包含：与第二非主动晶粒并排的第三非主动晶粒，其中第三非主动晶粒定位成比第二非主动晶粒更靠近多晶粒封装的外缘，以及其中第三非主动晶粒的宽度与第一非主动晶粒的宽度的比例包含在大于1∶1至小于或约等于10∶1的范围。

在一实施例中，第一非主动晶粒和第二非主动晶粒的相应第一边缘大致对齐且邻近多个主动集成电路晶粒中的第一主动集成电路晶粒；以及与相应第一边缘相反的第一非主动晶粒和第二非主动晶粒的相应第二边缘大致对齐且邻近多个主动集成电路晶粒中的第二主动集成电路晶粒。

在一实施例中，第一非主动晶粒的第三边缘大致正交于相应第一边缘和相应第二边缘且与多个主动集成电路晶粒中的第三主动集成电路晶粒相邻。

以上概述数个实施例的部件，使得本技术领域中具有通常知识者可以更加理解本公开实施例的多个面向。本技术领域中具有通常知识者应该理解，他们能轻易地以本公开实施例为基础，设计或修改其他制程和结构，以达到与本文介绍的实施例相同的目的及/或优点。本技术领域中具有通常知识者也应该理解，此类等效的结构未悖离本公开实施例的精神与范围，并且他们能在不违背本公开实施例的精神和范围下，做各式各样的改变、取代和调整。

Claims (10)

1.一种多晶粒封装，包括：

多个主动集成电路晶粒，贴附至一中介层；以及

多个并排的非主动晶粒，定位于所述主动集成电路晶粒中的两个或更多个之间并贴附至该中介层。

2.如权利要求1所述的多晶粒封装，更包括：

一填充材料，包含在：

多个第一间隙，介于所述主动集成电路晶粒之间，

多个第二间隙，介于所述并排的非主动晶粒之间，以及

多个第三间隙，介于所述并排的非主动晶粒和所述主动集成电路晶粒之间。

3.如权利要求1所述的多晶粒封装，其中所述并排的非主动晶粒包括：

一第一非主动晶粒；以及

一第二非主动晶粒，与该第一非主动晶粒并排，

其中该第二非主动晶粒定位成比该第一非主动晶粒更靠近该多晶粒封装的外缘。

4.如权利要求3所述的多晶粒封装，其中该第二非主动晶粒的宽度大于该第一非主动晶粒的宽度。

5.如权利要求3所述的多晶粒封装，其中该第一非主动晶粒的长度与该第二非主动晶粒的长度是大致相同的长度。

6.如权利要求3所述的多晶粒封装，其中所述主动集成电路晶粒中邻近该第一非主动晶粒的该第一非主动晶粒与该主动集成电路晶粒之间的一间隙的宽度包括在约50微米至约200微米的范围。

7.如权利要求1所述的多晶粒封装，其中所述并排的非主动晶粒包括至少一个：

一虚设晶粒，或

一集成被动装置。

8.如权利要求1所述的多晶粒封装，其中所述主动集成电路晶粒是该多晶粒封装中的第一多个主动集成电路晶粒；

其中所述并排的非主动晶粒是该多晶粒封装中的第一多个并排的非主动晶粒；以及

其中该多晶粒封装更包括：

第二多个主动集成电路晶粒，贴附至该中介层；以及

第二多个并排的非主动晶粒，定位于该第二多个主动集成电路晶粒中的两个或更多个之间并贴附至该中介层。

9.一种多晶粒封装，包括：

多个主动集成电路晶粒，贴附至一中介层；

一第一非主动晶粒，贴附至该中介层，

其中该第一非主动晶粒定位于所述主动集成电路晶粒中的两个或更多个之间；

一第二非主动晶粒，贴附至该中介层，

其中该第二非主动晶粒定位成紧邻该第一非主动晶粒的一第一侧，并且定位于所述主动集成电路晶粒中的两个或更多个之间；以及

一第三非主动晶粒，贴附至该中介层，

其中该第三非主动晶粒定位成紧邻该第一非主动晶粒的与该第一侧相反的一第二侧，并且定位于所述主动集成电路晶粒中的两个或更多个之间。

10.一种多晶粒封装的制造方法，包括：

形成一多晶粒封装的一中介层，

其中该中介层包括多个重布线层；

将多个非主动晶粒贴附至该中介层；

将多个主动集成电路晶粒贴附至该中介层，

其中所述非主动晶粒在该中介层上并排配置成一排，使得所述非主动晶粒和所述主动集成电路晶粒由多个第一间隙隔开；

用一底部填充材料或一模制化合物中的至少一个填充所述第一间隙；以及

在用该底部填充材料或该模制化合物中的至少一个填充所述第一间隙之后，将该多晶粒封装贴附至一装置封装基底。