TWI845113B - 多晶粒封裝及其製造方法 - Google Patents

Abstract

多晶粒封裝包含多晶粒封裝中包含的積體電路晶粒中的多個非主動晶粒。可以包含非主動晶粒以減少在多晶粒封裝中使用的封裝膠材料及/或底部填充材料的量，這降低多晶粒封裝中的熱膨脹係數失配量。此外，多個非主動晶粒可以以相鄰方式定位於兩個或更多個主動積體電路晶粒之間。在多晶粒封裝的特定區域中使用多個非主動晶粒增加多晶粒封裝中的間隙數量。多晶粒封裝中增加的間隙數量提供多晶粒封裝中用於應力和應變吸收的區域的增加量，並使得多晶粒封裝中的應力和應變分佈更均勻。

Description

多晶粒封裝及其製造方法

本發明實施例關於半導體製造技術，特別關於多晶粒封裝及其製造方法。

多晶粒封裝可以包含接合到中介層的一或多個積體電路(integrated circuit，IC)晶粒。積體電路晶粒的範例包含單晶片系統(system-on-chip，SoC)積體電路晶粒、動態隨機存取記憶體(dynamic random access memory，DRAM)積體電路晶粒、邏輯積體電路晶粒及/或高頻寬記憶體(high bandwidth memory，HBM)積體電路晶粒以及其他範例。中介層可用於將球接觸面積從積體電路晶粒重新分佈到中介層的更大面積。中介層可以實現三維(three-dimensional，3D)封裝及/或其他先進的半導體封裝技術。

根據一些實施例提供多晶粒封裝。此多晶粒封裝包含貼附至中介層的多個主動積體電路晶粒；以及多個並排的非主動晶粒，定位於多個主動積體電路晶粒中的兩個或更多個之間並貼附至中介層。

根據另一些實施例提供多晶粒封裝。此多晶粒封裝包含貼附至中介層的多個主動積體電路晶粒；貼附至中介層的第一非主動晶粒，其中第一非主動晶粒定位於多個主動積體電路晶粒中的兩個或更多個之間；貼附至中介層的第二非主動晶粒，其中第二非主動晶粒定位成緊鄰第一非主動晶粒的第一側，並且定位於多個主動積體電路晶粒中的兩個或更多個之間；以及貼附至中介層的第三非主動晶粒，其中第三非主動晶粒定位成緊鄰第一非主動晶粒之與第一側相反的第二側，並且定位於多個主動積體電路晶粒中的兩個或更多個之間。

根據又一些實施例提供多晶粒封裝的製造方法。此方法包含形成多晶粒封裝的中介層，其中中介層包含多個重佈線層；將多個非主動晶粒貼附至中介層；將多個主動積體電路晶粒貼附至中介層，其中多個非主動晶粒在中介層上並排配置成一排，使得多個非主動晶粒和多個主動積體電路晶粒由第一間隙隔開；用底部填充材料或模製化合物中的至少一個填充第一間隙；以及在用底部填充材料或模製化合物中的至少一個填充間隙之後，將多晶粒封裝貼附至裝置封裝基底。

100:環境

105:重佈線層工具組

110:平坦化工具組

115:連接工具組

120:自動化測試設備工具組

125:切單工具組

130:晶粒貼附工具組

135:封膠工具組

140:印刷電路板工具組

145:表面黏著工具組

150:成品工具組

155:運輸工具組

200:多晶粒封裝

202a,202b,202c,202d:外緣

204,206,208:主動積體電路晶粒

210a,210b,210c:非主動晶粒

212,212a,212b:間隙

214:填充材料

214a,410:底部填充材料

214b:封裝膠材料

216:中介層

218,224:連接結構

220:重佈線層

222:介電材料層

300,500,600,700,800,900,1000,1100,1200,1300,1400,1500:實施方式

400:裝置封裝

402:裝置封裝基底

404:加固結構

406:導電結構的上層

408:黏著劑層

412:導電結構的下層

416:頂層

418:底層

420:中間層

422:導電端子

502,802:載體

902:框架

1600:裝置

1610:匯流排

1620:處理器

1630:記憶體

1640:輸入組件

1650:輸出組件

1660:通訊組件

1700:製程

1710,1720,1730,1740,1750:方框

A-A,B-B,C-C,D-D,E-E:線

D1,D2,D3,D4,D5,D6,D7,D8,D9,D10,D11,D12:距離

L1,L2:長度

W1,W2,W3:寬度

藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的面向。需強調的是，根據產業上的標準慣例，許多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。

第1圖是可以在其中實施本文描述的系統及/或方法之例示性環境的示意圖。

第2A和2B圖是本文描述的例示性多晶粒封裝的示意圖。

第3圖是本文描述的例示性實施方式的示意圖。

第4A和4B圖是本文描述的例示性裝置封裝的示意圖。

第5A和5B圖是本文描述的例示性實施方式的示意圖。

第6A~6E圖是本文描述的例示性實施方式的示意圖。

第7A和7B圖是本文描述的例示性實施方式的示意圖。

第8A~8C圖是本文描述的例示性實施方式的示意圖。

第9A~9C圖是本文描述的例示性實施方式的示意圖。

第10A和10B圖是本文描述的例示性實施方式的示意圖。

第11圖是本文描述的多晶粒封裝的例示性實施方式的示意圖。

第12A和12B圖是本文描述的例示性實施方式的示意圖。

第13圖是本文描述的多晶粒封裝的例示性實施方式的示意圖。

第14圖是本文描述的裝置封裝的例示性實施方式的示意圖。

第15圖是本文描述的裝置封裝的例示性實施方式的示意圖。

第16圖是本文描述的裝置的例示性組件的示意圖。

第17圖是與形成裝置封裝相關之例示性製程的流程圖。

以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，而非用於限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實 施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可以重複使用參考標號及/或字母。此重複是為了簡化和清楚之目的，而非代表所討論的不同實施例及/或組態之間有特定的關係。

另外，本文可能使用空間相對用語，例如「在......之下」、「在......下方」、「下方的」、「在......之上」、「上方的」及類似的用詞，以便於描述如圖所示之一個(些)元件或部件與另一個(些)元件或部件之間的關係。這些空間相對用語涵蓋使用中或操作中的裝置之不同方位，以及圖式中描繪的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則在此使用的空間相對形容詞也將依轉向後的方位來解釋。

在多晶粒封裝中，可以用封裝膠材料及/或底部填充材料填充積體電路(IC)晶粒之間的間隙。間隙可以在多晶粒封裝中提供吸收多晶粒封裝所經歷的應力和應變的區域。這些間隙可能會產生高強度應力，特別是當多晶粒封裝中出現熱膨脹係數(coefficient of thermal expansion，CTE)失配時。熱膨脹係數失配可能發生在例如積體電路晶粒與封裝膠材料及/或底部填充材料之間。當多晶粒封裝處於熱負載下時，由多晶粒封裝中的熱膨脹係數失配導致的高強度應力可能導致多晶粒封裝中的翹曲、彎曲及/或破裂。多晶粒封裝中的翹曲、彎曲及/或破裂可能導致多晶粒封裝的物理損壞(例如底部填充材料與積體電路晶粒的脫層、底部填充材料的破裂)，這可能導致多晶粒封裝失效及/或其中包含的一或多個積體電路晶粒失效。

本文描述的一些實施方式提供多晶粒封裝，其包含在多晶粒封裝中包含的積體電路晶粒中的非主動晶粒。可以包含非主動晶粒以減少在多晶 粒封裝中使用的封裝膠材料及/或底部填充材料的量，這降低多晶粒封裝中的熱膨脹係數失配量。此外，多個非主動晶粒可以以相鄰方式定位於兩個或更多個主動積體電路晶粒之間(例如在邏輯積體電路晶粒和高頻寬記憶體(HBM)積體電路晶粒之間、在兩個高頻寬記憶體積體電路晶粒之間)。與在特定區域中使用單個非主動晶粒相反，在多晶粒封裝的特定區域中使用多個非主動晶粒增加多晶粒封裝中的間隙數量。相較於在特定區域中使用單個非主動晶粒，多晶粒封裝中增加的間隙數量提供多晶粒封裝中用於應力和應變吸收的區域的增加量，並使得多晶粒封裝中的應力和應變分佈更均勻。因此，在多晶粒封裝的特定區域中使用多個非主動晶粒可以降低多晶粒封裝中的熱膨脹係數失配量，這可以減少多晶粒封裝中的翹曲、彎曲及/或破裂的可能性。減少多晶粒封裝中翹曲、彎曲及/或破裂的可能性可以降低多晶粒封裝失效的可能性及/或可以降低其中包含的一或多個積體電路晶粒失效的可能性，這可以提高多晶粒封裝產率。

第1圖是例示性環境100的示意圖，在環境100中可以實現本文描述的系統及/或方法。如第1圖所示，環境100可以包含多個半導體製程工具組105~150和運輸工具組155。多個半導體製程工具組105~150可以包含重佈線層(redistribution layer，RDL)工具組105、平坦化工具組110、連接工具組115、自動化測試設備(automated test equipment，ATE)工具組120、切單(singulation)工具組125、晶粒貼附工具組130、封膠工具組135、印刷電路板(printed circuit board，PCB)工具組140、表面黏著(surface mount，SMT)工具組145和成品工具組150。例示性環境100的半導體製程工具組105~150可以包含在一或多個設施中，例如半導體清潔或半潔淨室、半導體製造廠、半導體 製程設施、委外封裝測試(outsourced assembly and test，OSAT)設施及/或製造設施以及其他範例。

在一些實施方式中，半導體製程工具組105~150以及由半導體製程工具組105~150進行的操作分佈橫跨多個設施。額外地或替代地，半導體製程工具組105~150中的一或多個可以橫跨多個設施細分。由半導體製程工具組105~150進行的操作順序可以基於半導體封裝的類型或半導體封裝的完成狀態而變化。

半導體製程工具組105~150中的一或多個可以進行操作的組合以組裝半導體封裝(例如將一或多個積體電路晶粒貼附至基底，其中基底提供到計算裝置的外部連接性，以及其他範例)。額外地或替代地，半導體製程工具組105~150中的一或多個可以進行操作的組合以確保半導體封裝的品質及/或可靠性(例如在製造的各個階段測試和分類一或多個積體電路晶粒及/或半導體封裝)。

半導體封裝可以對應於一種類型的半導體封裝。舉例來說，半導體封裝可以對應於覆晶(flipchip，FC)型半導體封裝、球柵陣列(ball grid array，BGA)型半導體封裝、多晶粒封裝(multi-chip package，MCP)型半導體封裝或晶片級封裝(chip scale package，CSP)型半導體封裝。額外地或替代地，半導體封裝可以對應於塑膠無引線晶片載體(plastic leadless chip carrier，PLCC)型半導體封裝、系統級封裝(system-in-package，SIP)型半導體封裝、陶瓷無引線晶片載體(ceramic leadless chip carrier，CLCC)型半導體封裝或薄外線封裝(thin small outline package，TSOP)型半導體封裝以及其他範例。

重佈線層工具組105包含能夠在半導體基底(例如半導體晶圓以及其他範例)上形成一或多個層和材料的圖案(例如介電層、導電重佈線層及/或垂直連接進接結構(導孔)以及其他範例)的一或多個工具。重佈線層工具組105可以包含一或多個光微影工具(例如光微影曝光工具、光阻塗佈工具、光阻顯影工具以及其他範例)的組合、一或多個蝕刻工具(例如以電漿為主的蝕刻工具、乾式蝕刻工具或濕式蝕刻工具以及其他範例)的組合以及一或多個沉積工具(例如化學氣相沉積(chemical vapor deposition，CVD)工具、物理氣相沉積(physical vapor deposition，PVD)工具、原子層沉積(atomic layer deposition，ALD)工具或鍍覆工具以及其他範例)。在一些實施方式中，例示性環境100包含多種類型的此類工具作為重佈線層工具組105的一部分。

平坦化工具組110包含能夠研磨或平坦化半導體基底(例如半導體晶圓)的各個層的一或多個工具。平坦化工具組110也可以包含能夠使半導體基底薄化的工具。平坦化工具組110可以包含化學機械平坦化(chemical mechanical planarization，CMP)工具或拋光(lapping)工具以及其他範例。在一些實施方式中，例示性環境100包含多種類型的此類工具作為平坦化工具組110的一部分。

連接工具組115包含能夠形成連接結構(例如導電結構)作為半導體封裝的一部分的一或多個工具。由連接工具組115形成的連接結構可以包含導線、螺栓(stud)、柱、凸塊或銲球以及其他範例。由連接工具組115形成的連接結構可以包含例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料、或鈀(Pd)材料以及其他範例的材料。連接工具組115可以包含凸塊工具、打線接合(wirebond)工具或鍍覆工具以及其他範 例。在一些實施方式中，例示性環境100包含多種類型的此類工具作為連接工具組115的一部分。

自動化測試設備工具組120包含能夠測試一或多個積體電路晶粒及/或半導體封裝(例如封裝後的一或多個積體電路晶粒)的品質和可靠性的一或多個工具。自動化測試設備工具組120可以進行晶圓測試操作、已知良好晶粒(known good die，KGD)測試操作、半導體封裝測試操作或系統級(例如填充一或多個半導體封裝及/或一或多個積體電路晶粒的電路板)測試操作以及其他範例。自動化測試設備工具組120可以包含參數測試器工具、速度測試器工具及/或預燒(burn-in)工具以及其他範例。額外地或替代地，自動化測試設備工具組120可以包含探針工具、探針卡工具、測試界面工具、測試插座工具、測試處理器工具、預燒板工具及/或預燒板裝載器/卸載器工具以及其他範例。在一些實施方式中，例示性環境100包含多種類型的此類工具作為自動化測試設備工具組120的一部分。

切單工具組125包含能夠從載體切單(例如分離、移除)一或多個積體電路晶粒或半導體封裝的一或多個工具。舉例來說，切單工具組125可以包含切割(dicing)工具、鋸切(sawing)工具或雷射工具，其從半導體基底切割一或多個積體電路晶粒。額外地或替代地，切單工具組125可以包含從引線架(leadframe)切除半導體封裝的剪切和成型工具。額外地或替代地，切單工具組125可以包含起槽(router)工具或雷射工具，其從有機基底材料的條或板移除半導體封裝以及其他範例。在一些實施方式中，例示性環境100包含多種類型的此類工具作為切單工具組125的一部分。

晶粒貼附工具組130包含能夠將一或多個積體電路晶粒貼附至中 介層、引線架及/或有機基底材料的條以及其他範例的一或多個工具。晶粒貼附工具組130可以包含取放工具、貼膠工具、回流工具(例如熔爐)、銲接工具或環氧樹脂塗佈工具以及其他範例。在一些實施方式中，例示性環境100包含多種類型的此類工具作為晶粒貼附工具組130的一部分。

封膠工具組135包含能夠封膠一或多個積體電路晶粒(例如一或多個積體電路晶粒貼附至中介層、引線架或有機基底材料的條)的一或多個工具。舉例來說，封膠工具組135可以包含模製工具，其將一或多個積體電路晶粒封膠在塑膠模製化合物中。額外地或替代地，封膠工具組135可以包含塗佈工具，其在一或多個積體電路晶粒和底下的表面(例如中介層或有機基底材料的條以及其他範例)之間塗佈環氧樹脂聚合物底部填充材料。在一些實施方式中，例示性環境100包含多種類型的此類工具作為封膠工具組135的一部分。

印刷電路板工具組140包含能夠形成具有一或多層導電跡線(traces)的印刷電路板的一或多個工具。印刷電路板工具組140可以形成一種類型的印刷電路板，例如單層印刷電路板、多層印刷電路板或高密度連接(high density connection，HDI)印刷電路板以及其他範例。在一些實施方式中，印刷電路板工具組140使用一或多層積層膜材料及/或玻璃纖維強化環氧樹脂材料形成中介層及/或基底。印刷電路板工具組140可以包含層壓工具、鍍覆工具、光刻(photoengraving)工具、雷射切割工具、取放工具、蝕刻工具、塗佈工具、接合工具及/或固化工具(例如熔爐)以及其他範例。在一些實施方式中，例示性環境100包含多種類型的此類工具作為印刷電路板工具組140的一部分。

表面黏著工具組145包含能夠將半導體封裝安裝到電路板(例如 中央處理單元(central processing unit，CPU)印刷電路板、記憶體模組印刷電路板、車用電路板及/或顯示系統板以及其他範例)的一或多個工具。表面黏著工具組145可以包含模板(stencil)工具、銲膏印刷工具、取放工具、回流工具(例如熔爐)及/或檢查工具以及其他範例。在一些實施方式中，例示性環境100包含多種類型的此類工具作為表面黏著工具組145的一部分。

成品工具組150包含能夠準備包含半導體封裝的最終產品以運送給客戶的一或多個工具。成品工具組150可以包含捲帶(tape-and-reel)工具、取放工具、承載盤堆疊工具、裝箱工具、墜落測試工具、旋轉料架(carousel)工具、受控環境儲存工具及/或密封工具以及其他範例。在一些實施方式中，例示性環境100包含多種類型的此類工具作為成品工具組150的一部分。

運輸工具組155包含能夠在半導體製程工具105~150之間運輸在製品(work-in-process，WIP)的一或多個工具。運輸工具組155可以被配置為容納一或多個運輸載體，例如晶圓運輸載體(例如晶圓盒或前開式晶圓傳送盒(front opening unified pod，FOUP)以及其他範例)、晶粒載體運輸載體(例如膜框架以及其他範例)及/或封裝運輸載體(例如聯合電子裝置工程(joint electron device engineering，JEDEC)托盤或載體帶捲盤以及其他範例)。運輸工具組155也可以被配置為在運輸載體之間轉移及/或組合在製品。運輸工具組155可以包含取放工具、輸送工具、機械臂工具、架空起重運輸(overhead hoist transport，OHT)工具、自動化物料搬運系統(automated materially handling system，AMHS)工具及/或其他類型的工具。在一些實施方式中，例示性環境100包含多種類型的此類工具作為運輸工具組155的一部分。

半導體製程工具組105~150中的一或多個可以進行本文描述的 一或多個操作。舉例來說，半導體製程工具組105~150中的一或多個可以進行結合第5A、5B、6A~6E、7A、7B、8A~8C、9A~9C、10A及/或10B圖以及其他範例所述之一或多個操作。作為另一範例，半導體製程工具組105~150中的一或多個可以形成多晶粒封裝的中介層、可以將多個非主動晶粒貼附至中介層、可以將多個主動積體電路晶粒貼附至中介層，其中多個非主動晶粒在中介層上並列配置成一排，使得多個非主動晶粒和多個主動積體電路晶粒由間隙隔開、可以用底部填充材料或模製化合物中的至少一個填充間隙、及/或可以在用底部填充材料或模製化合物中的至少一個填充間隙之後，將多晶粒封裝貼附至裝置封裝基底以及其他範例。

提供第1圖所示之工具組的數量和配置作為一或多個範例。實際上，除了第1圖所示之工具組之外，可能存在額外的工具組、不同的工具組或不同配置的工具組。此外，可以在單個工具組內實施第1圖所示之兩個或更多個工具組、或者可以將第1圖所示之單個工具組實施為多個分散式工具組。額外地或替代地，環境100的一或多個工具組可以進行一或多個功能，這些功能被描述為由環境100的另一工具組進行。

第2A和2B圖是本文描述的例示性多晶粒封裝200的示意圖。多晶粒封裝200包含封裝的半導體裝置，其包含多個晶粒或晶片。可以將多個晶粒垂直配置及/或堆疊、水平配置、及/或前述之組合。多晶粒封裝200可以稱為晶圓上晶片(chip on wafer，CoW)封裝、三維(3D)封裝、2.5D封裝及/或包含多個晶粒或晶片之其他類型的半導體封裝。

第2A圖繪示多晶粒封裝200的上視圖。如第2A圖所示，多晶粒封裝200可以包含對應於多晶粒封裝200的周邊的多個外緣。在其他範例中，多 個外緣可以包含外緣202a、外緣202b、外緣202c和外緣202d以及其他範例。如第2A圖中的範例所示，多晶粒封裝200可以是近似正方形或近似矩形。因此，外緣202a和202c可以位於多晶粒封裝200的兩側、外緣202b和202d可以位於多晶粒封裝200的兩側、外緣202a和202b可以大致正交、外緣202a和202d可以大致正交、外緣202c和202b可以大致正交、以及外緣202c和202d可以大致正交。然而，在其他實施方式中，多晶粒封裝200可以是近似圓形(或大致圓形)、六邊形或其他形狀。或者，多晶粒封裝200可以包含非標準形狀或非晶形狀。

如第2A圖進一步所示，多晶粒封裝200可以包含多個主動積體電路晶粒，例如主動積體電路晶粒204~208作為範例。主動積體電路晶粒204~208可以包含多個晶粒，其包含多晶粒封裝200的主動積體電路且進行多晶粒封裝200的電和處理功能。主動積體電路晶粒204~208的範例包含邏輯積體電路晶粒、記憶體積體電路晶粒、高頻寬記憶體積體電路晶粒、輸入/輸出(I/O)晶粒、單晶片系統(SoC)積體電路晶粒、動態隨機存取記憶體(DRAM)積體電路晶粒、靜態隨機存取記憶體(static random access memory，SRAM)積體電路晶粒、中央處理單元(CPU)積體電路晶粒、圖形處理單元(graphics processing unit，GPU)積體電路晶粒、數位訊號處理(digital signal processing，DSP)積體電路晶粒、特定應用積體電路(application specific integrated circuit，ASIC)積體電路晶粒及/或其他類型的主動積體電路晶粒。主動積體電路晶粒204~208可以是各種尺寸及/或形狀，並且可以定位於多晶粒封裝200上的各種位置和配置中。

多晶粒封裝200可以更包含非主動晶粒210a和210b。在一些實施方式中，多晶粒封裝200包含比第2A圖的範例所示之數量更多的非主動晶粒。 非主動晶粒210a和210b可以包含作為被動組件的晶粒及/或不進行多晶粒封裝200的電及/或處理功能的晶粒。非主動晶粒210a和210b的範例包含虛設晶粒、積體被動裝置(integrated passive device，IPD)晶粒及/或其他類型的非主動晶粒。虛設晶粒也可以稱為插入晶粒、填充晶粒及/或不進行多晶粒封裝200的電及/或處理功能的其他類型的晶粒。積體被動裝置晶粒可以包含電容器或電容器晶粒、電阻器或電阻器晶粒、電感器或電感器晶粒、或前述之組合。

可以決定及/或選擇在多晶粒封裝200的上視圖中的非主動晶粒210a和210b的數量及/或位置(例如上視圖中的晶粒的水平配置)以實現及/或滿足多晶粒封裝200的一或多個參數。多晶粒封裝200中晶粒的水平配置中的未使用區域(例如未被至少一個晶粒佔據的區域)可能導致多晶粒封裝200的抗撓性(stiffness)降低及/或剛性(rigidity)降低。這可能會增加多晶粒封裝200彎曲、翹曲及/或物理損壞的可能性。因此，可以決定及/或選擇非主動晶粒210a和210b的數量及/或位置以減少及/或最小化上視圖中晶粒的水平配置中的未使用區域。因此，非主動晶粒210a和210b可以定位於兩個或更多個主動積體電路晶粒之間(例如主動積體電路晶粒206和208之間)的未使用區域中、可以定位於鄰近(或緊鄰)一或多個主動積體電路晶粒的未使用區域中(例如緊鄰主動積體電路晶粒204)、或前述之組合，以最小化上視圖中晶粒的水平配置中的未使用區域。

非主動晶粒210a和210b可以定位成並排或彼此緊鄰(例如與由一或多個主動積體電路晶粒204~208隔開相反)。換言之，非主動晶粒210a可以定位成與非主動晶粒210b並排及/或緊鄰，並且非主動晶粒210b可以定位成與非主動晶粒210a並排及/或緊鄰。

非主動晶粒210a可以定位成比非主動晶粒210b更靠近主動積體電路晶粒204(和多晶粒封裝200的中心)，而非主動晶粒210b可以定位成比非主動晶粒210a更靠近多晶粒封裝200的外緣202c。因此，非主動晶粒210a和210b可以沿著外緣202a和外緣202c之間的方向定位成一排，如第2A圖的範例所示。然而，在其他實施方式中，非主動晶粒210a和210b可以沿著外緣202b和外緣202d之間的方向定位成一排。

如第2A圖進一步所示，在多晶粒封裝200中，主動積體電路晶粒204~208和非主動晶粒210a和210b可以由間隙212隔開及/或分開。舉例來說，主動積體電路晶粒204和主動積體電路晶粒206可以由間隙212隔開及/或分開。作為另一範例，主動積體電路晶粒204和主動積體電路晶粒208可以由間隙212隔開及/或分開。作為另一範例，主動積體電路晶粒204和非主動晶粒210a可以由間隙212隔開及/或分開。作為另一範例，主動積體電路晶粒206和非主動晶粒210a可以由間隙212隔開及/或分開。作為另一範例，主動積體電路晶粒206和非主動晶粒210b可以由間隙212隔開及/或分開。作為另一範例，主動積體電路晶粒208和非主動晶粒210a可以由間隙212隔開及/或分開。作為另一範例，主動積體電路晶粒208和非主動晶粒210b可以由間隙212隔開及/或分開。作為另一範例，非主動晶粒210a和非主動晶粒210b可以由間隙212隔開及/或分開。

間隙212可以提供主動積體電路晶粒204~208與非主動晶粒210a和210b之間的物理及/或電分離。可以用填充材料214填充間隙212，這可以提供額外的電絕緣及/或可以為主動積體電路晶粒204~208和非主動晶粒210a和210b提供額外的剛性及/或結構完整性。填充材料214可以包含一或多種類型的非導電材料及/或絕緣材料。填充材料214可以填充主動積體電路晶粒204~208中的 兩個或更多個之間的間隙212、可以填充非主動晶粒210a和210b中的兩個或更多個之間的間隙212、及/或可以填充主動積體電路晶粒204~208中的一或多個與非主動晶粒210a和210b中的一或多個之間的間隙212以及其他範例。填充材料214可以填充多晶粒封裝200中未被晶粒佔據的主動積體電路晶粒204~208和非主動晶粒210a和210b周圍的其他區域。

在由非主動晶粒210a和210b佔據的區域中包含兩個或更多個非主動晶粒，與單個非主動晶粒相反，增加主動積體電路晶粒204~208之間的區域中的間隙212的數量，同時仍然提供多晶粒封裝200中的晶粒對多晶粒封裝200的充分水平覆蓋。多晶粒封裝200中的晶粒對多晶粒封裝200的充分水平覆蓋提供多晶粒封裝200中足夠的剛度，而間隙212增加的數量提供多晶粒封裝200中應力和應變的分佈增加。具體而言，可以降低多晶粒封裝200中的特定間隙212經歷的應力和應變的大小，使得多晶粒封裝200中的應力和應變的大小更均勻地分佈到多晶粒封裝200中的其他間隙212。作為範例，包含非主動晶粒210a和210b提供非主動晶粒210a和非主動晶粒210b之間的多晶粒封裝200中的額外間隙。相較於如果包含單個非主動晶粒(沒有額外的間隙212)來取代非主動晶粒210a和210b，非主動晶粒210a和非主動晶粒210b之間的此額外間隙212在多晶粒封裝200中提供用於應力和應變吸收的額外區域，這可以降低非主動晶粒210a和主動積體電路晶粒204之間的間隙212中可能經歷的應力和應變的大小。

第2B圖沿著第2A圖中的線A-A(例如沿著外緣202a和外緣202c之間的方向)繪示多晶粒封裝200的剖面圖。如第2B圖所示，主動積體電路晶粒204和非主動晶粒210a和210b貼附至、安裝至及/或接合至多晶粒封裝200的中 介層216。主動積體電路晶粒206和208可以用類似的方式貼附至、安裝至及/或接合至中介層216。

主動積體電路晶粒204~208和非主動晶粒210a和210b可以藉由多個連接結構218貼附至中介層216。連接結構218可以包含螺栓、柱、凸塊、銲球、微凸塊、凸塊下金屬化(under-bump metallization，UBM)結構及/或其他類型的連接結構以及其他範例。連接結構218可以包含一或多種材料，例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料、鉛(Pb)材料或鈀(Pd)材料以及其他範例。在一些實施方式中，所述一或多種材料可以是無鉛的(例如無Pb)。

連接結構218可以將主動積體電路晶粒204~208和非主動晶粒210a和210b的底表面上的著陸區(例如銲墊)連接到中介層216的頂表面上的著陸區。在一些實施方式中，連接結構218可以包含一或多個用於發訊號的電連接(例如主動積體電路晶粒204~208、非主動晶粒210a和210b及/或中介層216的對應著陸區電連接到主動積體電路晶粒204~208、非主動晶粒210a和210b及/或中介層216之相應的電路及/或跡線。

在一些實施方式中，連接結構218可以包含用於貼附目的及/或間隔目的的一或多個機械連接(例如主動積體電路晶粒204~208、非主動晶粒210a和210b及/或中介層216的對應著陸區不電連接到主動積體電路晶粒204~208、非主動晶粒210a和210b及/或中介層216的相應電路及/或跡線)。在一些實施方式中，連接結構218中的一或多個可以電和機械地起作用。

如第2B圖進一步所示，一或多種類型的填充材料214可以包含在中介層216之上以及主動積體電路晶粒204~208、非主動晶粒210a和210b及/或 連接結構218周圍的區域中。舉例來說，底部填充材料214a可以包含在主動積體電路晶粒204~208下方的連接結構218之間、以及非主動晶粒210a和210b下方的連接結構218之間。作為另一範例，封裝膠材料(也稱為模製化合物)214b可以包含在圍繞多晶粒封裝200的周邊的底部填充材料214a的部分上方及/或上及/或中介層216上方及/或上。

底部填充材料214a可以包含聚合物、分散在樹脂中的一或多種填料、環氧基樹脂及/或其他類型的絕緣材料。在一些實施方式中，底部填充材料214a填充非主動晶粒210a和210b之間、主動積體電路晶粒204~208中的兩個或更多個之間及/或主動積體電路晶粒204~208中的一或多個和非主動晶粒210a和210b中的一或多個之間的間隙212中。在一些實施方式中，底部填充材料214a可以完全填充間隙212，直到大致到達主動積體電路晶粒204~208及/或非主動晶粒210a和210b的頂表面。底部填充材料214a可以從主動積體電路晶粒204~208中的一或多個及/或非主動晶粒210a和210b中的一或多個朝多晶粒封裝200的周邊向外延伸。舉例來說，底部填充材料214a可以以漸縮(tapered)或傾斜方式向外延伸。作為另一範例，底部填充材料214a可以以凹入方式或凸出方式向外延伸。

封裝膠材料214b可以包含聚合物、分散在樹脂中的一或多種填料、環氧基樹脂及/或其他類型的絕緣材料。在一些實施方式中，封裝膠材料214b可以完全圍繞主動積體電路晶粒204~208和非主動晶粒210a和210b的頂表面，使得封裝膠材料214b保護多晶粒封裝200中的主動積體電路晶粒204~208和非主動積體電路晶粒210a和210b的頂表面。

中介層216可以包含重佈線結構及/或另一類型的結構，其包含在 一或多個介電材料層222中的多個重佈線層(RDLs)220。中介層216可以被配置為在中介層216的兩側上的連接結構218和連接結構224之間分配電訊號。重佈線層220和連接結構224可以包含一或多種材料，例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料或鈀(Pd)材料以及其他範例。在一些實施方式中，重佈線層220包含連接重佈線層220的一或多個金屬化層之一或多個導電垂直進接連接結構(導孔)。

如上所述，提供第2A和2B圖作為範例。其他範例可以與關於第2A和2B圖描述的不同。

第3圖是本文描述的例示性實施方式300的示意圖。例示性實施方式300包含用於多晶粒封裝200的例示性非主動晶粒配置，其中多晶粒封裝200包含具有相同近似寬度和相同近似長度的多個非主動晶粒210a和210b。

如第3圖所示，非主動晶粒210a和210b可以各自具有長度L1。如上所述，對於非主動晶粒210a和210b中的每一個，長度L1可以大致相同，以降低多晶粒封裝200中晶粒水平佈局的複雜性，並降低多晶粒封裝200中的填充材料214的不均勻分佈的可能性。在一些實施方式中，長度L1包含在約1.4毫米至約26毫米的範圍，使得非主動晶粒210a和210b的尺寸足以使晶粒貼附工具組130在中介層216上取放非主動晶粒210a和210b，同時為多晶粒封裝200中的間隙212提供足夠的尺寸。然而，上述範圍的其他值在本發明實施例的範圍內。非主動晶粒210a和210b的長度L1可以小於主動積體電路晶粒204的長度L2。

如第3圖進一步所示，非主動晶粒210a和210b的兩個或更多個邊緣可以在多晶粒封裝200中對齊。舉例來說，緊鄰及/或面向主動積體電路晶粒206之非主動晶粒210a和210b的相應邊緣可以大致對齊，因為相應邊緣可以大 致位於沿著外緣202a和外緣202c之間的相同水平面。作為另一範例，緊鄰及/或面向主動積體電路晶粒208之非主動晶粒210a和210b的相應邊緣可以大致對齊，因為相應邊緣可以大致位於沿著外緣202a和202c之間的相同水平面。單獨或結合非主動晶粒210a和210b的長度L1大致相同之非主動晶粒210a和210b的對齊可以進一步降低多晶粒封裝200中晶粒的水平佈局的複雜性及/或可以進一步降低多晶粒封裝200中的填充材料214的不均勻分佈的可能性。

非主動晶粒210a和210b可以分別具有寬度W1和W2。如上所述，對於非主動晶粒210a和210b中的每一個，寬度W1和W2可以大致相同。在一些實施方式中，寬度W1和W2中的每一個可以大於或約等於1.4毫米至約26毫米，使得非主動晶粒210a和210b的尺寸足以使晶粒貼附工具組130在中介層216上取放非主動晶粒210a和210b，同時為多晶粒封裝200中的間隙212提供足夠的尺寸。然而，上述範圍的其他值在本發明實施例的範圍內。在一些實施方式中，長度L1與寬度W1或寬度W2之間的長寬比包含在約1：1至約5：1的範圍，使得非主動晶粒210a和210b的尺寸足以使晶片貼附工具組130在中介層216上取放非主動晶片210a和210b，同時為多晶粒封裝200中的間隙212提供足夠的尺寸。然而，上述範圍的其他值在本發明實施例的範圍內。

如第3圖進一步所示，間隙212可以提供多晶粒封裝200中的晶粒之間的距離D1~D4。因此，非主動晶粒210a和主動積體電路晶粒204之間的間隙212的寬度可以對應於非主動晶粒210a和主動積體電路晶粒204之間的距離D1。非主動晶粒210a和非主動晶粒210b之間的間隙212的寬度可以對應於非主動晶粒210a和非主動晶粒210b之間的距離D2。非主動晶粒210a和主動積體電路晶粒206之間的間隙212的寬度可以對應於非主動晶粒210a和主動積體電路晶粒 206之間(以及非主動晶粒210b和主動積體電路晶粒206之間)的距離D3。非主動晶粒210b和主動積體電路晶粒208之間的間隙212的寬度可以對應於非主動晶粒210b和主動積體電路晶粒208之間(以及非主動晶粒210a和主動積體電路晶粒208之間)的距離D4。在一些實施方式中，距離D1~D4中的一或多個(以及因此多晶粒封裝200中的晶粒之間的間隙212的寬度)可以包含在約50微米至約200微米的範圍，以提供在多晶粒封裝200中破裂和晶粒碰撞之足夠低的可能性，同時在晶粒下方的中介層216實現足夠低的應力大小。然而，上述範圍的其他值在本發明實施例的範圍內。

如第3圖進一步所示，主動積體電路晶粒204~208和非主動晶粒210b可以定位成與多晶粒封裝200的周邊(例如外緣202a~202c)相距一距離D5~D12。舉例來說，主動積體電路晶粒204可以定位成與外緣202a相距距離D5、可以定位成與外緣202b相距距離D6、並且可以定位成與外緣202d相距距離D7。作為另一範例，主動積體電路晶粒206可以定位成與外緣202b相距距離D8，並且可以定位成與外緣202c相距距離D9。作為另一範例，主動積體電路晶粒208可以定位成與外緣202c相距距離D10，並且可以定位成與外緣202d相距距離D11。作為另一範例，非主動晶粒210b可以定位成與外緣202c相距距離D12。在一些實施方式中，距離D5~D12中的一或多個可以包含在約60微米至約150微米的範圍。然而，上述範圍的其他值在本發明實施例的範圍內。此外，距離D5~D12中的兩個或更多個可以是不同的值、距離D5~D12中的兩個或更多個可以是相同的值、或前述之組合。

如上所述，提供第3圖作為範例。其他範例可以與關於第3圖描述的不同。

第4A和4B圖是本文描述的例示性裝置封裝400的示意圖。裝置封裝400包含封裝的半導體裝置，其包含一或多個多晶粒封裝200。在一些實施方式中，在裝置封裝400中垂直配置及/或堆疊、水平配置多個多晶粒封裝200及/或前述之組合。裝置封裝400可以稱為基底上晶圓上晶片(chip on wafer on substrate，CoWoS)封裝、3D封裝、2.5D封裝及/或其他類型的半導體封裝，其包含一或多個多晶粒封裝200。

第4A圖繪示裝置封裝400的上視圖。如第4A圖所示，裝置封裝400包含多晶粒封裝200。多晶粒封裝200包含多個並排的非主動積體電路晶粒(例如非主動晶粒210a和非主動晶粒210b)，其定位於多晶粒封裝200的主動積體電路晶粒中的兩個或更多個(例如主動積體電路晶粒204~208中的兩個或更多個)之間。

如第4A圖進一步所示，多晶粒封裝200被包含在裝置封裝基底402上方及/或上。加固結構404可以沿著裝置封裝基底402的外緣被包含在裝置封裝基底402上方及/或上。因此，裝置封裝基底402可以由加固結構404描出輪廓或圍繞。多晶粒封裝200可以定位於加固結構404的周邊內。可以包含加固結構404以減少翹曲和彎曲，並保持裝置封裝基底402的平面性。加固結構404可以包含主動電路、非主動結構或前述之組合。加固結構404可以包含一或多種金屬材料、一或多種介電材料及/或其他類型的材料的一或多種材料。

第4B圖包含沿著第4A圖中的線B-B的剖面圖。如第4B圖所示，多晶粒封裝200可以貼附至裝置封裝基底402。多晶粒封裝200的連接結構224可以與包含在裝置封裝基底402中的導電結構的上層406連接。加固結構404可以藉由黏著劑層408(例如環氧樹脂、有機黏著劑)貼附至裝置封裝基底402的頂 表面。另一底部填充材料410可以包含在多晶粒封裝200下方和連接結構224之間。

如第4B圖進一步所示，裝置封裝基底402可以包含導電結構的下層412。導電結構的下層406和導電結構的下層412可以藉由垂直連接結構414電連接，垂直連接結構414可以包含穿透矽通孔(through silicon vias，TSVs)、整合扇出型通孔(through integrated fanout vias，TIVs)、互連及/或其他類型的導電結構。導電結構的上層406、導電結構的下層412和垂直連接結構414可以各自包含一或多種材料，例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料或鈀(Pd)材料以及其他範例。

導電結構的上層406可以包含在裝置封裝基底402的頂層416(例如頂部核心層)中、導電結構的下層412可以包含在底層418(例如底部核心層)中、及/或垂直連接結構414可以包含裝置封裝基底402的中間層420(例如中間核心層)中。頂層416、底層418和中間層420可以各自包含一或多種絕緣材料、一或多種介電材料及/或一或多種其他類型的非導電材料。

導電結構的下層412可以與導電端子422電連接。導電端子422可以包含球柵陣列(BGA)球、平面網格陣列(land grid array，LGA)銲墊、針柵陣列(pin grid array，PGA)插針及/或其他類型的導電端子。

如上所述，提供第4A和4B圖作為範例。其他範例可以與關於第4A和4B圖描述的不同。

第5A和5B圖是本文描述的例示性實施方式500的示意圖。具體而言，例示性實施方式500包含用於形成多晶粒封裝200的一部分的例示性製程。

如第5A圖所示，可以在載體502上形成中介層216。載體502可以 包含載體基底、晶圓、虛設晶圓、處理基底及/或可以在其上製造半導體晶圓之其他類型的結構。重佈線層工具組105可以形成中介層216，可以包含在載體502上方及/或上形成多個介電材料層222和多個重佈線層220。舉例來說，重佈線層工具組105可以沉積介電材料層222的第一層，可以移除第一層的一部分以在第一層中形成凹槽，並且可以在凹槽中形成第一重佈線層220。重佈線層工具組105可以繼續進行類似的製程操作以構建中介層216，直到實現足夠或期望配置的重佈線層220。

在一些實施方式中，介電材料222的層由光敏材料形成，例如聚苯並

唑(polybenzoxazole，PBO)、聚醯亞胺、苯環丁烯(benzocyclobutene，BCB)及/或其他材料。介電材料222的層的形成可以藉由旋轉塗佈、層壓、化學氣相沉積及/或藉由進行其他合適的沉積。然後可以將介電材料222的層圖案化。圖案化可以藉由合適的製程，例如藉由使用光微影遮罩將介電材料222的層暴露於光源(例如紫外(ultraviolet，UV)光源、深紫外(deep UV，DUV)光源、極紫外(extreme UV，EUV)光源)，並在曝光之後在介電材料222的層中顯影圖案。

重佈線層220的形成可以藉由在凹槽中的介電材料222的層上方及/或上形成晶種層。在一些實施方式中，晶種層包含金屬層，其可以是單層或包含由不同材料形成的多個子層的複合層。在一些實施方式中，晶種層包含鈦(Ti)層和鈦層上方的銅(Cu)層。晶種層的形成可以使用例如物理氣相沉積(濺鍍)、電鍍、化學氣相沉積及/或其他合適的沉積技術。

然後可以在晶種層上形成和圖案化光阻。光阻的形成可以藉由旋轉塗佈或其他合適的沉積技術，並且可以暴露於光以圖案化。圖案化形成穿 過光阻的開口以經由光阻暴露晶種層。然後可以經由光阻的開口沉積導電材料，並沉積到晶種層的暴露部分上。導電材料的形成可以藉由鍍覆，例如電鍍或無電鍍、物理氣相沉積、化學氣相沉積及/或其他合適的沉積技術。導電材料和底下的晶種層的一部分的組合可以對應於重佈線層220。隨後可以移除未形成導電材料的晶種層的一部分和光阻。可以藉由灰化(ashing)或剝除製程移除光阻，例如使用氧電漿或其他合適的化學物質。一旦移除光阻，就移除晶種層的暴露部分，例如藉由使用蝕刻製程，例如藉由濕式或乾式蝕刻。

如第5B圖所示，可以在中介層216上方及/或上形成連接結構218。具體而言，連接工具組115可以在中介層216的最頂部重佈線層220上方及/或上形成連接結構218。在一些實施方式中，連接結構218包含延伸到中介層216中的導孔部分、在中介層216的頂表面上並沿著中介層216的頂表面延伸的銲墊部分、在銲墊部分上方的柱狀部分及/或其他部分。

形成連接結構218可以包含多個製程操作。可以在最頂部重佈線層220上方及/或上形成晶種層。在一些實施方式中，晶種層包含金屬層，其可以是單層或包含由不同材料形成的多個子層的複合材料。在一些實施方式中，晶種層包含鈦(Ti)層和鈦層上方的銅(Cu)層。晶種層的形成可以使用例如物理氣相沉積(濺鍍)、電鍍、化學氣相沉積及/或其他合適的沉積技術。

在形成晶種層之後，然後可以在晶種層上形成和圖案化光阻。可以藉由旋轉塗佈或藉由進行其他合適的沉積操作來形成光阻。可以曝光光阻以圖案化。光阻的圖案可以對應於連接結構218的導孔部分和銲墊部分。可以進行圖案化以形成穿過光阻的開口以暴露出晶種層。

然後可以在光阻的開口中和晶種層的暴露部分上形成導電材 料。導電材料的形成可以藉由鍍覆，例如電鍍或無電鍍，或藉由進行其他合適的沉積操作。在一些實施方式中，導電材料以順應性(conformal)方式形成，使得導電材料部分地填充穿過光阻的開口。晶種層的下層部分和導電材料的組合可以對應於連接結構218的導孔部分和銲墊部分。連接結構218的銲墊部分可以稱為UBM銲墊。連接結構218的導孔部分可以稱為UBM導孔。

隨後可以移除光阻和其上未形成導電材料的晶種層的部分。可以在灰化操作或剝除操作中移除光阻。一旦移除光阻，就可以藉由蝕刻製程移除晶種層的暴露部分，例如藉由濕式或乾式蝕刻。

在形成導孔部分和銲墊部分之後，然後形成並圖案化光阻以形成連接結構218的柱狀部分。然後在光阻的開口中以及銲墊部分的暴露部分上形成導電材料，以形成連接結構218的柱狀部分。可以在鍍覆操作中形成導電材料，例如電鍍操作或無電鍍操作及/或在其他合適的沉積操作中。連接結構218的柱狀部分也可以稱為UBM柱。

隨後，可以在柱狀部分上方形成導電連接器。在導電連接器包含銲接材料的一些實施方式中，可以在光阻的開口中和柱狀部分上形成銲接材料。在形成導電連接器之後，可以移除光阻。可以在灰化操作或剝除操作以及其他範例中移除光阻。

如上所述，提供第5A和5B圖作為範例。其他範例可以與關於第5A和5B圖描述的不同。

第6A~6E圖是本文描述的例示性實施方式600的示意圖。例示性實施方式600可以包含將晶粒貼附至多晶粒封裝200的中介層216的範例。在一些實施方式中，可以在結合例示性實施方式500描述的操作之後進行結合第6A ~6D圖描述的操作中的一或多個操作。第6A圖繪示在形成中介層之後的中介層216的上視圖。

如第6B圖所示，非主動晶粒210a和210b可以貼附至中介層216。晶粒貼附工具組130可以使非主動晶粒210a和210b定位於中介層216上方及/或上，使得非主動晶粒210a鄰近(例如並排及/或緊鄰)非主動晶粒210b，並使得非主動晶粒210b鄰近(例如並排及/或緊鄰)非主動晶粒210a。此外，非主動晶粒210a和210b可以定位於中介層216上方及/或上，使得非主動晶粒210a和210b之間包含間隙212。非主動晶粒210a和210b也可以定位於中介層216上方及/或上，使得非主動晶粒210a定位於比非主動晶粒210b更靠近中介層216的中心，並使得非主動晶粒210b定位於比非主動晶粒210a更靠近中介層216的外緣(例如對應於多晶粒封裝200的外緣202c)。

如第6C圖所示，主動積體電路晶粒206和208可以貼附至中介層216。晶粒貼附工具組130可以使主動積體電路晶粒206定位於鄰近(例如並排及/或緊鄰)非主動晶粒210a和210b的相應第一側，使得主動積體電路晶粒206和非主動晶粒210a和210b之間包含間隙212。晶粒貼附工具組130可以使主動積體電路晶粒208定位於鄰近(例如並排及/或緊鄰)非主動晶粒210a和210b的相應的第二側，與相應的第一側相對，使得主動積體電路晶粒208與非主動晶粒210a和210b之間包含間隙212。

如第6D圖所示，主動積體電路晶粒204可以貼附至中介層216。晶粒貼附工具組130可以使主動積體電路晶粒204定位於鄰近(例如並排及/或緊鄰)非主動晶粒210a的第三側，使得主動積體電路晶粒204和非主動晶粒210a之間包含間隙212。第三側可以與非主動晶粒210a的第一側和非主動晶粒210b的 第二側大致正交。晶粒貼附工具組130可以使主動積體電路晶粒204定位於鄰近(例如並排及/或緊鄰)主動積體電路晶粒206和208。

第6A~6D圖繪示在主動積體電路晶粒204~208貼附至中介層216之前，非主動晶粒210a和210b貼附至中介層216的範例。主動積體電路晶粒204~208可能比非主動晶粒210a和210b更複雜且更昂貴，並且主動積體電路晶粒204可能比主動積體電路晶粒206和208更複雜且更昂貴。因此，非主動晶粒210a和210b以及主動積體電路晶粒204~208可以以此特定順序貼附至中介層216，以減少由於將非主動晶粒210a和210b以及主動積體電路晶粒204~208貼附至中介層216期間可能發生的損壞及/或其他製程缺陷而報廢之主動積體電路晶粒204~208的可能性及/或減少其數量。這可以減少在形成多晶粒封裝200的製程中報廢的更複雜且更昂貴的晶粒的數量。然而，非主動晶粒210a和210b以及主動積體電路晶粒204~208的其他貼附順序在本發明實施例的範圍內。

第6E圖沿著第6D圖中的線C-C繪示多晶粒封裝200的剖面圖。如第6E圖所示，多個多晶粒封裝200可以形成在同一中介層216上。這些多晶粒封裝200隨後可以在一或多個後續製程操作之後被切割或切成單獨的多晶粒封裝200。如第6E圖進一步所示，每個多晶粒封裝200可以包含藉由連接結構218貼附至中介層216的晶粒(例如主動積體電路晶粒204~208和非主動晶粒210a和210b)。

如上所述，提供第6A~6E圖作為範例。其他範例可以與關於第6A~6E圖描述的不同。

第7A和7B圖是本文描述的例示性實施方式700的示意圖。例示性實施方式700可以包含在多晶粒封裝200的晶粒周圍形成填充材料214的範例。 在一些實施方式中，可以在結合例示性實施方式500及/或例示性實施方式600描述的操作之後進行結合第7A和7B圖描述的操作中的一或多個。

如第7A圖所示，可以在中介層216之上的連接結構218周圍沉積底部填充材料214a。此外，可以在每個多晶粒封裝200上的晶粒的側面之間和周圍沉積底部填充材料214a。封膠工具組135可以在毛細流動製程中沉積底部填充材料214a，其中毛細效應用於將底部填充材料214a沉積於連接結構218之間以及主動積體電路晶粒204~208和非主動晶粒210a和210b之間。或者，可以使用其他合適的技術來沉積底部填充材料214a。

如第7B圖所示，封裝膠材料214b可以設置在多晶粒封裝200的周邊周圍並在底部填充材料214a上方。封膠工具組135可以藉由壓縮模製、傳遞模製或藉由其他合適的技術來沉積封裝材料214b。可以以液體或半液體形式施加封裝膠材料214b，然後隨後固化。在一些實施方式中，平坦化工具組110可以進行平坦化操作以移除和平坦化封裝膠材料214b的上表面。平坦化操作可以包含化學機械平坦化操作、磨削(grinding)操作、蝕刻操作及/或其他合適的製程。

如上所述，提供第7A和7B圖作為範例。其他範例可以與關於第7A和7B圖描述的不同。

第8A~8C圖是本文描述的例示性實施方式800的示意圖。例示性實施方式800可以包含形成多晶粒封裝200的連接結構224的範例。在一些實施方式中，可以在結合例示性實施方式500、例示性實施方式600及/或例示性實施方式700描述的操作之後進行結合第8A~8C圖描述的操作中的一或多個操作。

如第8A圖所示，載體802可以貼附至多晶粒封裝200的晶粒的頂 表面。可以使用釋放層貼附載體802。釋放層使載體802能夠隨後被移除。

如第8B圖所示，進行載體基底脫層(de-bonding)以將載體502從中介層216拆離(detach)(或「脫層」)。切單工具組125可以使用一或多個技術使載體502脫層，例如在載體502和中介層216之間的釋放層上投射光(例如雷射或UV光)，使得釋放層在光的熱下分解。這使得載體502能夠從中介層216移除。

如第8C圖所示，在中介層216的底側上方及/或上形成連接結構224，使得連接結構218和連接結構224包含在中介層216的兩側上。具體而言，連接工具組115可以在中介層216的最底部重佈線層220上方及/或上形成連接結構224。在一些實施方式中，連接結構224包含延伸到中介層216中的導孔部分、在中介層216的頂表面上並沿著中介層216的頂表面延伸的銲墊部分、銲墊部分上方的柱狀部分及/或其他部分。此外，連接結構224可以包含可控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鍍鎳-無電鍍鈀浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)技術形成的凸塊及/或其他類型的導電結構，其連接到連接結構224的銲墊柱狀部分。重佈線層工具組105可以以與上述用於連接結構218的類似方式並使用類似技術形成連接結構224。

如上所述，提供第8A~8C圖作為範例。其他範例可以與關於第8A~8C圖描述的不同。

第9A~9C圖是本文描述的例示性實施方式900的示意圖。例示性實施方式900可以包含將多晶粒封裝200切割或切成單獨塊的範例。在一些實施方式中，可以在結合例示性實施方式500、例示性實施方式600、例示性實施方 式700及/或例示性實施方式800描述的操作之後進行結合第9A~9C圖描述的操作中的一或多個。

如第9A圖所示，進行載體基底脫層以將載體802從多晶粒封裝200的晶粒拆離(或「脫層」)。切單工具組125可以使用一或多種技術使載體載體802脫層，例如在載體802和多晶粒封裝200的晶粒之間的釋放層上投射光(例如雷射或UV光)，使得釋放層在光的熱下分解。這使得載體802能夠從多晶粒封裝200的晶粒移除。

如第9B圖所示，多晶粒封裝200可以貼附至框架902。框架902可以稱為帶框架或其他類型的框架，其在將多晶粒封裝200切割或鋸成單獨塊的切單操作期間支撐多晶粒封裝200。在一些實施方式中，自動化測試設備工具組120可以在切單操作之前對多晶粒封裝200進行晶圓測試。

如第9C圖所示，進行切單操作以將多晶粒封裝200切割或鋸成單獨塊。切單工具組125可以藉由沿著多晶粒封裝200之間的切割線區切割或鋸切來進行切單操作。隨後可以在切單操作之後移除框架902。

如上所述，提供第9A~9C圖作為範例。其他範例可以與關於第9A~9C圖描述的不同。

第10A和10B圖是本文描述的例示性實施方式1000的示意圖。例示性實施方式1000可以包含將多晶粒封裝200貼附至裝置封裝基底402作為形成裝置封裝400的製程的一部分的範例。在一些實施方式中，可以在結合例示性實施方式500、例示性實施方式600、例示性實施方式700、例示性實施方式800及/或例示性實施方式900描述的操作之後進行結合第10B和10B圖描述的一或多個操作。

如第10A圖所示，多晶粒封裝200可以貼附至裝置封裝400的裝置封裝基底402。印刷電路板工具組140可以形成裝置封裝基底402，並且晶粒貼附工具組130可以將多晶粒封裝200貼附至裝置封裝基底402。在一些實施方式中，回流多晶粒封裝200的連接結構224以將多晶粒封裝200貼附至裝置封裝基底402的導電結構406。

如第10B圖所示，可以在裝置封裝基底402之上的多晶粒封裝200周圍沉積底部填充材料410。此外，可以在連接結構224之間和周圍沉積底部填充材料410。封膠工具組135可以在毛細流動製程中沉積底部填充材料410，其中毛細效應用於將底部填充材料410沉積於連接結構224之間。或者，可以使用其他合適的技術來沉積底部填充材料410。

如上所述，提供第10A和10B圖作為範例。其他範例可以與關於第10A和10B圖描述的不同。

第11圖是本文描述的多晶粒封裝200的例示性實施方式1100的示意圖。例示性實施方式1100所示之多晶粒封裝200可以包含與第2A、2B和3圖所示之多晶粒封裝200類似的結構、晶粒及/或層的組態。舉例來說，例示性實施方式1100所示之多晶粒封裝200可以包含主動積體電路晶粒204~208、非主動晶粒210a和210b、以及圍繞主動積體電路晶粒204~208和非主動晶粒210a和210b的填充材料214。然而，例示性實施方式1100所示之多晶粒封裝200中的非主動晶粒210a和210b具有不同的寬度，與大致相同的寬度相反。非主動晶粒210a和210b的不同寬度能夠靈活地放置多晶粒封裝200中的間隙212，這可以增加多晶粒封裝200中應力和應變分佈的均勻性。增加多晶粒封裝200中的應力和應變分佈的均勻性可以降低多晶粒封裝200中的單個間隙212中經歷的應力大 小，這可以降低多晶粒封裝200中的翹曲、破裂及/或其他類型的物理損壞的可能性。

第11圖繪示例示性實施方式1100中的多晶粒封裝200的上視圖。如第11圖所示，多晶粒封裝200可以包含對應於多晶粒封裝200的周邊的多個外緣。多個外緣可以包含外緣202a、外緣202b、外緣202c和外緣202d以及其他範例。如第2A圖的範例所示，多晶粒封裝200可以是近似正方形或近似矩形。因此，外緣202a和202c可以位於多晶粒封裝200的兩側，外緣202b和202d可以位於多晶粒封裝200的兩側，外緣202a和202b可以大致正交，外緣202a和202d可以大致正交，外緣202c和202b可以大致正交，並且外緣202c和202d可以大致正交。然而，在其他實施方式中，多晶粒封裝200可以是近似圓形(或大致圓形)、六邊形或其他形狀。或者，多晶粒封裝200可以包含非標準形狀或非晶形狀。

如第11圖進一步所示，多晶粒封裝200可以包含多個主動積體電路晶粒，舉例來說，例如主動積體電路晶粒204~208。多晶粒封裝200可以更包含非主動晶粒210a和210b。非主動晶粒210a和210b可以定位成並排或彼此緊鄰(例如與被一或多個主動積體電路晶粒204~208隔開相反)。換言之，非主動晶粒210a可以定位成與非主動晶粒210b並排及/或緊鄰，並且非主動晶粒210b可以定位成與非主動晶粒210b並排及/或緊鄰。

非主動晶粒210a可以定位成比非主動晶粒210b更靠近主動積體電路晶粒204(和多晶粒封裝200的中心)，而非主動晶粒210b可以定位成比非主動晶粒210a更靠近多晶粒封裝200的外緣202c。因此，非主動晶粒210a和210b可以沿著外緣202a和外緣202c之間的方向定位成一排，如第2A圖的範例所示。然而，在其他實施方式中，非主動晶粒210a和210b可以沿著外緣202b和外緣 202d之間的方向定位成一排。

如第11圖進一步所示，在多晶粒封裝200中，主動積體電路晶粒204~208和非主動晶粒210a和210b可以由間隙212隔開及/或分開。舉例來說，主動積體電路晶粒204和主動積體電路晶粒206可以由間隙212隔開及/或分開。作為另一範例，主動積體電路晶粒204和主動積體電路晶粒208可以由間隙212隔開及/或分開。作為另一範例，主動積體電路晶粒204和非主動晶粒210a可以由間隙212隔開及/或分開。作為另一範例，主動積體電路晶粒206和非主動晶粒210a可以由間隙212隔開及/或分開。作為另一範例，主動積體電路晶粒206和非主動晶粒210b可以由間隙212隔開及/或分開。作為另一範例，主動積體電路晶粒208和非主動晶粒210b可以由間隙212隔開及/或分開。作為另一範例，主動積體電路晶粒208和非主動晶粒210b可以由間隙212隔開及/或分開。作為另一範例，非主動晶粒210a和非主動晶粒210b可以由間隙212隔開及/或分開。

間隙212可以提供主動積體電路晶粒204~208與非主動晶粒210a和210b之間的物理及/或電分離。可以用填充材料214填充間隙212，這可以提供額外的電絕緣及/或可以為主動積體電路晶粒204~208和非主動晶粒210a和210b提供額外的剛性及/或結構完整性。填充材料214可以填充多晶粒封裝200中未被晶粒佔據的主動積體電路晶粒204~208和非主動晶粒210a和210b周圍的其他區域。

非主動晶粒210a的寬度W1和非主動晶粒210b的寬度W2可以是不同的寬度。作為範例，非主動晶粒210b的寬度W2可以大於非主動晶粒210a的寬度W1。這使得非主動晶粒210a和210b之間的間隙212能夠定位成更靠近非主動晶粒210a和主動積體電路晶粒204之間的間隙212，相較於如果非主動晶粒210a 和210b具有約略相同的寬度或如果非主動晶粒210a的寬度W1大於非主動晶粒210b的寬度W2。在一些情況下，藉由將非主動晶粒210a和210b之間的間隙212放置成更靠近非主動晶粒210a和主動積體電路晶粒204之間的間隙212，可以更均勻地分佈間隙212中的應力。然而，非主動晶粒210a的寬度W1大於非主動晶粒210b的寬度W2的其他實施方式在本發明實施例的範圍內。

在一些實施方式中，非主動晶粒210b的寬度W2與非主動晶粒210a的寬度W1的比例包含在大於1：1至小於或約10：1的範圍，以確保寬度W2大於寬度W1以增加應力分佈均勻性，並確保非主動晶粒210a的尺寸足夠大以能夠藉由晶粒貼附工具組130進行放置。然而，上述範圍的其他值在本發明實施例的範圍內。

如上所述，提供第11圖作為範例。其他範例可以與關於第11圖描述的不同。

第12A和12B圖是本文描述的例示性實施方式1200的示意圖。例示性實施方式1200包含在本文描述的多晶粒封裝200中的晶粒之間的間隙212中經歷的應力大小的範例。

第12A圖繪示在主動積體電路晶粒204和相鄰的非主動晶粒210a之間的間隙212a中以及在非主動晶粒210a和相鄰的非主動晶粒210b之間的間隙212b中經歷的應力大小的範例。在第12A圖的上部繪示多晶粒封裝200的由上而下視圖，並且在第12A圖的下部繪示沿著線D-D的剖面圖。在此範例中，非主動晶粒210a的寬度大致相等。

在第12A圖的範例中，在間隙212a中經歷的應力的大小大於在間隙212b中經歷的應力。然而，在間隙212a和212b中經歷的應力的大小兩者可以 都小於如果省略間隙212使得在主動積體電路晶粒204和單個非主動晶粒之間僅包含單個間隙212a。

第12B圖繪示在主動積體電路晶粒204和相鄰的非主動晶粒210a之間的間隙212a中以及在非主動晶粒210a和相鄰的非主動晶粒210b之間的間隙212b中經歷的應力大小的範例。在第12B圖的上部繪示多晶粒封裝200的由上而下視圖，並且在第12B圖的下部繪示沿著線E-E的剖面圖。在此範例中，非主動晶粒210a和210b的寬度不同。具體而言，非主動晶粒210b的寬度W2大於非主動晶粒210a的寬度W1。這使得間隙212b定位成更靠近間隙212a且更靠近主動積體電路晶粒204。

在第12B圖的範例中，非主動晶粒210a和210b的寬度可以被配置為使得在間隙212a和212b中經歷的應力的大小大致相等。在間隙212a和212b中經歷的應力的大小兩者可以都小於如果省略間隙212使得在主動積體電路晶粒204和單個非主動晶粒之間僅包含單個間隙212a。

如上所述，提供第12A和12B圖作為範例。其他範例可以與關於第12A和12B圖描述的不同。

第13圖是本文描述的多晶粒封裝200的例示性實施方式1300的示意圖。例示性實施方式1300所示之多晶粒封裝200可以包含與第2A、2B和3圖所示之多晶粒封裝200類似的結構、晶粒及/或層的組態。舉例來說，多晶粒例示性實施方式1300所示之多晶粒封裝200可以包含主動積體電路晶粒204~208、非主動晶粒210a和210b、以及圍繞主動積體電路晶粒204~208和非主動晶粒210a和210b的填充材料214。然而，例示性實施方式1300所示之多晶粒封裝200中的非主動晶粒210a和210b具有不同的寬度，與大致相同的寬度相反。此外， 例示性實施方式1300所示之多晶粒封裝200包含至少一額外的非主動晶粒(例如非主動晶粒210c)。額外的非主動晶粒和不同寬度的非主動晶粒的組合能夠靈活地放置多晶粒封裝200中的間隙212，這可以增加多晶粒封裝200中應力和應變分佈的均勻性。增加多晶粒封裝200中應力和應變分佈的均勻性可以降低在多晶粒封裝200中的單個間隙212中經歷的應力的大小，這可以降低多晶粒封裝200中的翹曲、破裂及/或其他類型的物理損壞的可能性。

如第13圖所示，例示性實施方式1300中的多晶粒封裝200包含主動積體電路晶粒204~208。例示性實施方式1300中的多晶粒封裝200包含非主動晶粒210b，其可以位於主動積體電路晶粒204~208中的兩個或更多個之間。例示性實施方式1300中的多晶粒封裝200包含非主動晶粒210a，其可以定位成緊鄰非主動晶粒210b的第一側且介於主動積體電路晶粒204~208中的兩個或更多個之間。例示性實施方式1300中的多晶粒封裝200包含非主動晶粒210c，其可以定位成緊鄰非主動晶粒210b之與第一側相反的第二側且介於主動積體電路晶粒204~208中的兩個或更多個之間。非主動晶粒210a~210c可以配置成一排，使得非主動晶粒210a定位成靠近多晶粒封裝200的中心(並且靠近主動積體電路晶粒204)，使得非主動晶粒210c定位成靠近多晶粒封裝200的外緣202c，並且使得非主動晶粒210b定位於非主動晶粒210a和非主動晶粒210c之間。非主動晶粒210a~210c可以由間隙212隔開，可以用填充材料214填充間隙212。第13圖所示之非主動晶粒的數量是範例，其他數量的非主動晶粒在本發明實施例的範圍內。

在一些實施方式中，鄰近或緊鄰主動積體電路晶粒206的非主動晶粒210a~210c的第一相應邊緣可以在多晶粒封裝200中大致對齊。在一些實施 方式中，鄰近或緊鄰主動積體電路晶粒208的非主動晶粒210a~210c的第二相應邊緣可以在多晶粒封裝200中大致對齊。因此，非主動晶粒210a~210c的長度L1(繪示於第3圖)可以是大致相同的長度。

非主動晶粒210a可以包含寬度W1，非主動晶粒210b可以包含寬度W2，並且非主動晶粒210c可以包含寬度W3。在一些實施方式中，寬度W1~W3大致相等。在一些實施方式中，寬度W1~W3中的兩個或更多個是不同的寬度。如上所述，非主動晶粒210b的寬度W2可以大於非主動晶粒210a的寬度W1。在一些實施方式中，非主動晶粒210c的寬度W3也大於非主動晶粒210a的寬度W1。在一些實施方式中，非主動晶粒210b的寬度W2大於非主動晶粒210c的寬度W3。在一些實施方式中，非主動晶粒210c的寬度W3大於非主動晶粒210b的寬度W2。

在一些實施方式中，非主動晶粒210c的寬度W3與非主動晶粒210a的寬度W1的比例包含在大於1：1至小於或約10：1的範圍，以確保寬度W3大於寬度W1以增加應力分佈均勻性，並確保非主動晶粒210a的尺寸足夠大以能夠藉由晶粒貼附工具組130進行放置。然而，上述範圍的其他值在本發明實施例的範圍內。

如上所述，提供第13圖作為範例。其他範例可以與關於第13圖描述的不同。

第14圖是本文描述的裝置封裝400的例示性實施方式1400的示意圖。例示性實施方式1400的裝置封裝400可以類似於結合第4A和4B圖繪示和描述的裝置封裝400，並且可以包含與其類似的結構、組件及/或層的組態。然而，例示性實施方式1400的裝置封裝400中的多晶粒封裝200包含多邏輯積體電 路多晶粒封裝200。如第14圖所示，多晶粒封裝200包含多個主動積體電路晶粒204、多個主動積體電路晶粒206、多個主動積體電路晶粒208、多個非主動晶粒210a和多個非主動晶粒210b。第14圖所示之主動晶粒和非主動晶粒的數量是範例，並且主動積體電路晶粒和非主動晶粒的其他數量在本發明實施例的範圍內。

如第14圖所示，包含主動積體電路晶粒204、主動積體電路晶粒206、主動積體電路晶粒208、非主動晶粒210a和非主動晶粒210b的晶粒組可以在多晶粒封裝200上群組在一起。晶粒組可以包含如第14圖所示之鏡像配置、可以包含非鏡像(例如複製配置)及/或多晶粒封裝中的其他配置。主動積體電路晶粒204可以定位於多晶粒封裝200的中心處或附近，並且主動積體電路晶粒206、主動積體電路晶粒208、非主動晶粒210a和非主動晶粒210b可以定位於裝置封裝400的裝置封裝基底402的外緣處或附近(靠近加固結構404)。或者，主動積體電路晶粒206、主動積體電路晶粒208、非主動晶粒210a和非主動晶粒210b可以定位於多晶粒封裝200的中心處或附近，並且主動積體電路晶粒204可以定位於裝置封裝400的裝置封裝基底402的外緣處或附近(靠近加固結構404)。

如上所述，提供第14圖作為範例。其他範例可以與關於第14圖描述的不同。

第15圖是本文描述的裝置封裝400的例示性實施方式1500的示意圖。例示性實施方式1500的裝置封裝400可以類似於例示性實施方式1400的裝置封裝400。然而，各組側面包含在不同的多晶粒封裝200中，使得例示性實施方式1500的裝置封裝400包含多個多晶粒封裝200。

如上所述，提供第15圖作為範例。其他範例可以與關於第15圖描述的不同。

第16圖是裝置1600的例示性組件的示意圖。在一些實施方式中，半導體製程工具組105~150及/或運輸工具組155中的一或多個可以包含一或多個裝置1600及/或裝置1600的一或多個組件。如第16圖所示，裝置1600可以包含匯流排1610、處理器1620、記憶體1630、輸入組件1640、輸出組件1650和通訊組件1660。

匯流排1610包含使裝置1600的組件之間能夠進行有線及/或無線通訊的一或多個組件。匯流排1610可以將第16圖的兩個或更多個組件耦合在一起，例如藉由操作耦合、通訊耦合、電子耦合及/或電耦合。處理器1620包含中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式閘極陣列、專用積體電路及/或其他類型的處理組件。處理器1620以硬體、韌體、或硬體和軟體的組合來實施。在一些實施方式中，處理器1620包含一或多個處理器，其能夠被程式化以進行本文別處描述的一或多個操作或製程。

記憶體1630包含揮發性及/或非揮發性記憶體。舉例來說，記憶體1630可以包含隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read only memory，ROM)、硬碟機及/或其他類型的記憶體(例如快閃記憶體、磁記憶體及/或光學記憶體)。記憶體1630可以包含內部記憶體(例如RAM、ROM或硬碟機)及/或可移動記憶體(例如藉由通用序列匯流排(universal serial bus)連接可移動)。記憶體1630可以是非暫態電腦可讀取媒體。記憶體1630儲存與裝置1600的操作有關的資訊、指令及/或軟體(例如一或 多個軟體應用程序)。在一些實施中，記憶體1630包含耦合到一或多個處理器(例如處理器1620)的一或多個記憶體，例如藉由匯流排1610。

輸入組件1640使裝置1600能夠接收輸入，例如使用者輸入及/或感測輸入。舉例來說，輸入組件1640可以包含觸控螢幕、鍵盤、小鍵盤(keypad)、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速計、陀螺儀及/或致動器。輸出組件1650使裝置1600能夠提供輸出，例如藉由顯示器、揚聲器及/或發光二極體。通訊組件1660使裝置1600能夠藉由有線連接及/或無線連接與其他裝置通訊。舉例來說，通訊組件1660可以包含接收器、發射器、收發器、數據機、網路介面卡及/或天線。

裝置1600可以進行本文描述的一或多個操作或製程。舉例來說，非暫態電腦可讀取媒體(例如記憶體1630)可以儲存一組指令(例如一或多個指令或代碼)以供處理器1620執行。處理器1620可以進行該組指令以進行本文描述的一或多個操作或製程。在一些實施方式中，由一或多個處理器1620執行該組指令使一或多個處理器1620及/或裝置1600進行本文描述的一或多個操作或製程。在一些實施方式中，使用固線式電路(hardwired circuitry)代替該組指令或與該組指令結合以進行本文描述的一或多個操作或製程。額外地或替代地，處理器1620可以被配置為進行本文描述的一或多個操作或製程。因此，本文描述的實施方式不限於固線電路和軟體的任何特定組合。

提供第16圖所示之組件的數量和配置作為範例。相較於第16圖所示之組件，裝置1600可以包含額外的組件、較少的組件、不同的組件或不同配置的組件。額外地或替代地，裝置1600的一組組件(例如一或多個組件)可以進行一或多個功能，這些功能被描述為由裝置1600的另一組組件進行。

第17圖是與形成裝置封裝相關的例示性製程1700的流程圖。在一些實施方式中，由一或多個半導體製程工具組(例如半導體製程工具組105~150中的一或多個)進行第17圖的一或多個製程框。額外地或替代地，可以由裝置1600的一或多個組件進行第17圖的一或多個製程框，例如處理器1620、記憶體1630、輸入組件1640、輸出組件1650及/或通訊組件1660。

如第17圖所示，製程1700可以包含形成多晶粒封裝的中介層(方框1710)。舉例來說，半導體製程工具組105~150中的一或多個可以形成多晶粒封裝200的中介層216，如上所述。在一些實施方式中，中介層216包含多個重佈線層220。

如第17圖進一步所示，製程1700可以包含將多個非主動晶粒貼附至中介層(方框1720)。舉例來說，半導體製程工具組105~150中的一或多個可以將多個非主動晶粒210a~210c貼附至中介層216，如上所述。

如第17圖進一步所示，製程1700可以包含將多個主動積體電路晶粒貼附至中介層(方框1730)。舉例來說，半導體製程工具組105~150中的一或多個可以將多個主動積體電路晶粒204~208貼附至中介層216，如上所述。在一些實施方式中，多個非主動晶粒210a~210c並排設置在中介層216上的一排中，使得多個非主動晶粒210a~210c和多個主動積體電路晶粒204~208由間隙212隔開。

如第17圖進一步所示，製程1700可以包含用底部填充材料或模製化合物中的至少一個填充間隙(方框1740)。舉例來說，半導體製程工具組105~150中的一或多個可以用底部填充材料214a或模製化合物(例如封裝膠材料214b)中的至少一個填充間隙212，如上所述。

如第17圖進一步所示，製程1700可以包含在用底部填充材料或模製化合物中的至少一個填充間隙之後，將多晶粒封裝貼附至裝置封裝基底(方框1750)。舉例來說，半導體製程工具組105~150中的一或多個可以在用底部填充材料214a或模製化合物(例如封裝膠材料214b)中的至少一個填充間隙212之後，將多晶粒封裝200貼附至裝置封裝基底402，如上所述。

製程1700可以包含額外的實施方式，例如下文描述的及/或與本文別處描述的一或多個其他製程相關的任何單個實施方式或實施方式的任何組合。

在第一實施方式中，多晶粒封裝200是第一多晶粒封裝200，並且製程1700包含形成第二多晶粒封裝200的另一中介層216，其中第二多晶粒封裝200的另一中介層216包含另一多個重佈線層220，將另一多個非主動晶粒210a~210c貼附至第二多晶粒封裝200的另一中介層216，將另一多個主動積體電路晶粒204~208貼附至第二多晶粒封裝200的另一中介層216，其中其他多個非主動晶粒210a~210c並排設置在另一中介層216上的一排中，使得其他多個非主動晶粒210a~210c和其他多個主動積體電路晶粒204~208由其他間隙212隔開，用另一底部填充材料214a或另一模製化合物(例如封裝膠材料214b)中的至少一個填充其他間隙212，並在用其他底部填充材料214a或其他模製化合物(例如封裝膠材料214b)中的至少一個填充其他間隙212之後，將第二多晶粒封裝200貼附至裝置封裝基底402。

在第二實施方式中，單獨或結合第一實施方式，多個非主動晶粒210a~210c包含第一非主動晶粒210a和與第一非主動晶粒210a並排的第二非主動晶粒210b，第二非主動晶粒210b定位成比第一非主動晶粒210a更靠近多晶 粒封裝200的外緣202c，並且第二非主動晶粒210b的寬度W2與第一非主動晶粒210a的寬度W1的比例包含在大於1：1至小於或約等於10：1的範圍。

在第三實施方式中，單獨或結合第一實施方式和第二實施方式中的一或多個，多個非主動晶粒210a~210c包含與第二非主動晶粒210b並排的第三非主動晶粒210c，第三非主動晶粒210c定位成比第二非主動晶粒210b更靠近多晶粒封裝200的外緣202c，並且第三非主動晶粒210c的寬度W3與第一非主動晶粒210a晶粒的寬度W1的比例包含在大於1：1至小於或約等於10：1的範圍。

在第四實施方式中，單獨或結合第一至第三實施方式中的一或多個，第一非主動晶粒210a和第二非主動晶粒210b的相應第一邊緣大致對齊且鄰近多個主動積體電路晶粒204~208中的第一主動積體電路晶粒206，並且第一非主動晶粒210a和第二非主動晶粒210b之與相應第一邊緣相反的相應第二邊緣大致對齊且鄰近多個主動積體電路晶粒204~208的第二主動積體電路晶粒208。

在第五實施方式中，單獨或結合第一至第四實施方式中的一或多個，第一非主動晶粒210a的第三邊緣大致正交於相應的第一邊緣和相應的第二邊緣且鄰近多個主動積體電路晶粒204~208的第三主動積體電路晶粒204。

雖然第17圖繪示製程1700的例示性方框，但在一些實施方式中，相較於第17圖描繪的方框，製程1700包含額外的方框、較少的方框、不同的方框或不同配置的方框。額外地或替代地，可以並行進行製程1700的兩個或更多個方框。

以此方式，多晶粒封裝包含在多晶粒封裝中包含的積體電路晶粒中的多個非主動晶粒。可以包含非主動晶粒以減少在多晶粒封裝中使用的封 裝膠材料及/或底部填充材料的量，這降低多晶粒封裝中的熱膨脹係數失配量。此外，多個非主動晶粒可以以相鄰方式定位於兩個或更多個主動積體電路晶粒之間。與在特定區域中使用單個非主動晶粒相反，在多晶粒封裝的特定區域中使用多個非主動晶粒增加多晶粒封裝中的間隙數量。相較於在特定區域中使用單個非主動晶粒，多晶粒封裝中增加的間隙數量提供多晶粒封裝中用於應力和應變吸收的區域增加，並使得多晶粒封裝中的應力和應變分佈更均勻。因此，在多晶粒封裝的特定區域中使用多個非主動晶粒可以減少多晶粒封裝中的熱膨脹係數失配量，這可以減少多晶粒封裝中的翹曲、彎曲及/或破裂的可能性。減少多晶粒封裝中翹曲、彎曲及/或破裂的可能性可以降低多晶粒封裝失效的可能性及/或可以降低其中包含的一或多個積體電路晶粒失效的可能性，這可以提高多晶粒封裝良率。

如上文更詳細描述的，本文描述的一些實施方式提供多晶粒封裝。多晶粒封裝包含貼附至中介層的多個主動積體電路晶粒。多晶粒封裝包含多個並排的非主動晶粒，其定位於多個主動積體電路晶粒中的兩個或更多個之間並貼附至中介層。

在一實施例中，多晶粒封裝更包含填充材料，包含在：介於主動積體電路晶粒之間的多個第一間隙，介於多個並排的非主動晶粒之間的多個第二間隙，以及介於多個並排的非主動晶粒和多個主動積體電路晶粒之間的多個第三間隙。

在一實施例中，多個並排的非主動晶粒包含：第一非主動晶粒；以及與第一非主動晶粒並排的第二非主動晶粒，其中第二非主動晶粒定位成比第一非主動晶粒更靠近多晶粒封裝的外緣。

在一實施例中，第二非主動晶粒的寬度大於第一非主動晶粒的寬度。

在一實施例中，第一非主動晶粒的長度與第二非主動晶粒的長度是大致相同的長度。

在一實施例中，多個主動積體電路晶粒中鄰近第一非主動晶粒之第一非主動晶粒與主動積體電路晶粒之間的間隙的寬度包含在約50微米至約200微米的範圍。

在一實施例中，多個並排的非主動晶粒包含虛設晶粒或積體被動裝置(IPD)中的至少一個。

在一實施例中，多個主動積體電路晶粒是多晶粒封裝中的第一多個主動積體電路晶粒；多個並排的非主動晶粒是多晶粒封裝中的第一多個並排的非主動晶粒；以及多晶粒封裝更包含：貼附至中介層的第二多個主動積體電路晶粒；以及第二多個並排的非主動晶粒，其定位於第二多個主動積體電路晶粒中的兩個或更多個之間並貼附至中介層。

如上文更詳細描述的，本文描述的一些實施方式提供多晶粒封裝。多晶粒封裝包含貼附至中介層的多個主動積體電路晶粒。多晶粒封裝包含貼附至中介層的第一非主動晶粒，其中第一非主動晶粒定位於多個主動積體電路晶粒中的兩個或更多個之間。多晶粒封裝包含貼附至中介層的第二非主動晶粒，其中第二非主動晶粒定位成緊鄰第一非主動晶粒的第一側，並且定位於多個主動積體電路晶粒中的兩個或更多個之間。多晶粒封裝包含貼附至中介層的第三非主動晶粒，其中第三非主動晶粒定位成緊鄰第一非主動晶粒之與第一側相反的第二側，並且定位於多個主動積體電路晶粒中的兩個或更多個之間。

在一實施例中，第一非主動晶粒、第二非主動晶粒和第三非主動晶粒的第一相應邊緣在多晶粒封裝中大致對齊；第一非主動晶粒、第二非主動晶粒和第三非主動晶粒之與多個第一相應邊緣相反的第二相應邊緣在多晶粒封裝中大致對齊。

在一實施例中，第一非主動晶粒的寬度大於第二非主動晶粒的寬度；以及第三非主動晶粒的寬度大於第二非主動晶粒的寬度。

在一實施例中，第一非主動晶粒的寬度大於第三非主動晶粒的寬度。

在一實施例中，第三非主動晶粒的寬度大於第二非主動晶粒的寬度。

在一實施例中，第二非主動晶粒定位成比第一非主動晶粒且比第三非主動晶粒更靠近多晶粒封裝的中心；第三非主動晶粒定位成比第一非主動晶粒且比第二非主動晶粒更靠近多晶粒封裝的外緣；以及第一非主動晶粒定位於第二非主動晶粒和第三非主動晶粒之間。

如上文更詳細描述的，本文描述的一些實施方式提供一種方法。方法包含形成多晶粒封裝的中介層，其中中介層包含多個重佈線層。方法包含將多個非主動晶粒貼附至中介層。方法包含將多個主動積體電路晶粒貼附至中介層，其中多個非主動晶粒在中介層上並排配置成一排，使得多個非主動晶粒和多個主動積體電路晶粒由間隙隔開。方法包含用底部填充材料或模製化合物中的至少一個填充間隙。方法包含在用底部填充材料或模製化合物中的至少一個填充間隙之後，將多晶粒封裝貼附至裝置封裝基底。

在一實施例中，多晶粒封裝為第一多晶粒封裝；以及方法更包 含：形成第二多晶粒封裝的另一中介層，其中第二多晶粒封裝的另一中介層包含另一多個重佈線層；將另一多個主動積體電路晶粒貼附至第二多晶粒封裝的另一中介層；將另一多個非主動晶粒貼附至第二多晶粒封裝的另一中介層；其中另一多個非主動晶粒在另一中介層上並排配置成一排，使得另一多個非主動晶粒和另一多個主動積體電路晶粒由多個第二間隙隔開；用另一底部填充材料或另一模製化合物中的至少一個填充第二間隙；以及在用另一底部填充材料或另一模製化合物中的至少一個填充第二間隙之後，將第二多晶粒封裝貼附至裝置封裝基底。

在一實施例中，多個非主動晶粒包含：第一非主動晶粒；以及與第一非主動晶粒並排的第二非主動晶粒，其中第二非主動晶粒定位成比第一非主動晶粒更靠近多晶粒封裝的外緣，以及其中第二非主動晶粒的寬度與第一非主動晶粒的寬度之比例包含在大於1：1至小於或約等於10：1的範圍。

在一實施例中，多個非主動晶粒包含：與第二非主動晶粒並排的第三非主動晶粒，其中第三非主動晶粒定位成比第二非主動晶粒更靠近多晶粒封裝的外緣，以及其中第三非主動晶粒的寬度與第一非主動晶粒的寬度之比例包含在大於1：1至小於或約等於10：1的範圍。

在一實施例中，第一非主動晶粒和第二非主動晶粒的相應第一邊緣大致對齊且鄰近多個主動積體電路晶粒中的第一主動積體電路晶粒；以及與相應第一邊緣相反的第一非主動晶粒和第二非主動晶粒的相應第二邊緣大致對齊且鄰近多個主動積體電路晶粒中的第二主動積體電路晶粒。

在一實施例中，第一非主動晶粒的第三邊緣大致正交於相應第一邊緣和相應第二邊緣且與多個主動積體電路晶粒中的第三主動積體電路晶粒 相鄰。

以上概述數個實施例的部件，使得本技術領域中具有通常知識者可以更加理解本發明實施例的多個面向。本技術領域中具有通常知識者應該理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例相同的目的及/或優點。本技術領域中具有通常知識者也應該理解，此類等效的結構未悖離本發明實施例的精神與範圍，並且他們能在不違背本發明實施例的精神和範圍下，做各式各樣的改變、取代和調整。

200:多晶粒封裝 204:主動積體電路晶粒 210a,210b:非主動晶粒 212:間隙 214:填充材料 214a:底部填充材料 214b:封裝膠材料 216:中介層 218,224:連接結構 220:重佈線層 222:介電材料層 A-A:線

Claims (9)

1. 一種多晶粒封裝，包括：複數個主動積體電路晶粒，貼附至一多晶粒封裝的一中介層；以及複數個並排的非主動晶粒，定位於該些主動積體電路晶粒中的兩個或更多個之間並貼附至該中介層，其中該些並排的非主動晶粒包括：一第一非主動晶粒；以及一第二非主動晶粒，與該第一非主動晶粒並排，其中該第二非主動晶粒定位成比該第一非主動晶粒更靠近該多晶粒封裝的外緣，以及其中該第二非主動晶粒的寬度與該第一非主動晶粒的寬度之比例包含在大於1：1至小於或約等於10：1的範圍。
2. 如請求項1之多晶粒封裝，其中該些並排的非主動晶粒包括至少一個：一虛設晶粒，或一積體被動裝置。
3. 一種多晶粒封裝，包括：複數個主動積體電路晶粒，貼附至一多晶粒封裝的一中介層；一第一非主動晶粒，貼附至該中介層，其中該第一非主動晶粒定位於該些主動積體電路晶粒中的兩個或更多個之間；一第二非主動晶粒，貼附至該中介層，其中該第二非主動晶粒定位成緊鄰該第一非主動晶粒的一第一側，並且定 位於該些主動積體電路晶粒中的兩個或更多個之間；以及一第三非主動晶粒，貼附至該中介層且與該第一非主動晶粒並排，其中該第三非主動晶粒定位成緊鄰該第一非主動晶粒之與該第一側相反的一第二側，並且定位於該些主動積體電路晶粒中的兩個或更多個之間，其中該第三非主動晶粒定位成比該第一非主動晶粒更靠近該多晶粒封裝的外緣，以及其中該第三非主動晶粒的寬度與該第一非主動晶粒的寬度之比例包含在大於1：1至小於或約等於10：1的範圍。
4. 如請求項3之多晶粒封裝，其中該第一非主動晶粒的寬度大於該第二非主動晶粒的寬度；以及其中該第三非主動晶粒的寬度大於該第二非主動晶粒的該寬度。
5. 如請求項4之多晶粒封裝，其中該第三非主動晶粒的該寬度大於該第一非主動晶粒的該寬度。
6. 一種多晶粒封裝的製造方法，包括：形成一第一多晶粒封裝的一中介層，其中該中介層包括複數個重佈線層；將複數個非主動晶粒貼附至該中介層；將複數個主動積體電路晶粒貼附至該中介層，其中該些非主動晶粒在該中介層上並排配置成一排，使得該些非主動晶粒和該些主動積體電路晶粒由多個第一間隙隔開；用一底部填充材料或一模製化合物中的至少一個填充該些第一間隙；在用該底部填充材料或該模製化合物中的至少一個填充該些第一間隙之 後，將該第一多晶粒封裝貼附至一裝置封裝基底；形成一第二多晶粒封裝的另一中介層，其中該第二多晶粒封裝的該另一中介層包括另一多個重佈線層；將另一多個主動積體電路晶粒貼附至該第二多晶粒封裝的該另一中介層；將另一多個非主動晶粒貼附至該第二多晶粒封裝的該另一中介層；其中該另一多個非主動晶粒在該另一中介層上並排配置成一排，使得該另一多個非主動晶粒和該另一多個主動積體電路晶粒由多個第二間隙隔開；用另一底部填充材料或另一模製化合物中的至少一個填充該些第二間隙；以及在用該另一底部填充材料或該另一模製化合物中的至少一個填充該些第二間隙之後，將該第二多晶粒封裝貼附至該裝置封裝基底。
7. 如請求項6之多晶粒封裝的製造方法，其中該些非主動晶粒包括：一第一非主動晶粒；以及一第二非主動晶粒，與該第一非主動晶粒並排，其中該第二非主動晶粒定位成比該第一非主動晶粒更靠近該多晶粒封裝的外緣，以及其中該第二非主動晶粒的寬度與該第一非主動晶粒的寬度之比例包含在大於1：1至小於或約等於10：1的範圍。
8. 如請求項7之多晶粒封裝的製造方法，其中該第一非主動晶粒和該第二非主動晶粒的相應第一邊緣大致對齊且鄰近該些主動積體電路晶粒中的一第一主動積體電路晶粒；以及 其中與該相應第一邊緣相反的該第一非主動晶粒和該第二非主動晶粒的相應第二邊緣大致對齊且鄰近該些主動積體電路晶粒中的一第二主動積體電路晶粒。
9. 如請求項8之多晶粒封裝的製造方法，其中該第一非主動晶粒的一第三邊緣大致正交於該些相應第一邊緣和該些相應第二邊緣且鄰近該些主動積體電路晶粒中的一第三主動積體電路晶粒。

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