TW202347653A - 半導體結構 - Google Patents

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semiconductor
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林昱聖
陳見宏
賴柏辰
汪金華
鄭心圃
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台灣積體電路製造股份有限公司
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Abstract

一種封裝基底上的環形結構被分為至少四個不同的部分，包括複數個第一部件和複數個第二部件。透過將環形結構分成至少四個不同的部分，環形結構降低了封裝基底的可撓性，進而降低了模製化合物上的應力(例如介於約1%到約10%的範圍內)。如此一來，減少成型裂紋，進而降低了缺陷率並提高了良率。 因此，可節省當缺陷率較高時用於製造額外封裝體的原料、電力和加工資源。

Description

半導體結構
本揭露實施例是關於一種半導體結構，特別是關於一種包括被分成多個不同部分的環形結構的半導體結構。
在積體電路的封裝中，半導體晶粒可透過接合來堆疊，並且可以接合到例如中介層和封裝基底的其他封裝元件。藉此形成的封裝體被稱為三維積體電路(three dimensional integrated circuits；3DICs)。通常透過在封裝基底上沉積環繞半導體晶粒的環來進行封裝基底的翹曲控制。
本揭露實施例提供一種半導體結構，包括支撐一或多個半導體晶粒的基底。此半導體結構更包括第一環形結構，位在基底上方且圍繞一或多個半導體晶粒，其中第一環形結構包括與第一軸相關且由第一材料形成的複數個第一部件以及與垂直於第一軸的第二軸相關且由第二材料形成的複數個第二部件。第一材料的熱膨脹係數小於第二材料。此半導體結構亦包括位在第一環形結構上方的第二環形結構，其中第二環形結構包括單一部件。
本揭露實施例提供一種半導體製造方法，包括形成第一環形結構，將其尺寸設定為圍繞基底上的一或多個半導體晶粒，其中第一環形結構包括與第一軸相關的複數個第一部件以及與垂直於第一軸的第二軸相關的複數個第二部件。此方法更包括將第一環形結構附接到基底。此方法包括形成第二環形結構，將其尺寸設定為覆蓋第一環形結構，其中第二環形結構由單一部件形成。此方法更包括將第二環形結構附接至第一環形結構。
本揭露實施例提供一種電子封裝體，包括一或多個半導體晶粒，位於中介層結構上方並由基底支撐。此電子封裝體更包括圍繞一或多個半導體晶粒的模製化合物。此電子封裝體包括第一環形結構，位於基底上方並圍繞模製化合物，其中第一環形結構包括與第一軸相關的複數個第一部件以及與垂直於第一軸的第二軸相關的複數個第二部件。此電子封裝體更包括位在第一環形結構上方的第二環形結構，其中第二環形結構包括單一部件。
以下的揭露內容提供許多不同的實施例或範例以實施本揭露實施例的不同特徵。在本揭露所述的各種範例中可重複使用參考標號及/或字母。這些重複是為了簡潔及清楚的目的，本身並不表示所揭露的各種實施例及/或配置之間有任何關係。此外，以下敘述構件及配置的特定範例，以簡化本揭露實施例的說明。當然，這些特定的範例僅為示範並非用以限定本揭露實施例。舉例而言，在以下的敘述中提及第一特徵形成於第二特徵上或上方，即表示其可包括第一特徵與第二特徵是直接接觸的實施例，亦可包括有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵可能未直接接觸的實施例。此外，本揭露可以在各種範例中重複標號及/或字母。這種重複是為了簡單和清楚的目的，且其本身並不限定所述的各種實施例及/或配置之間的關係。
此外，在此可使用與空間相關用詞。例如「底下」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，以便於描述圖式中繪示的一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此做同樣的解釋。
在積體電路(integrated circuit；IC)的封裝中，半導體晶粒可以透過接合來堆疊，並且可以接合到例如中介層和封裝基底的其他封裝元件。藉此形成的封裝體稱為三維積體電路(3DIC)。通常來說，半導體晶粒在封裝基底受到應力時(例如由於拉伸力和壓縮力)對感應應力有彈性。舉例而言，三維積體電路的環境中的熱變化可能會在封裝基底上引起應力。另外地或替代地，封裝基底可以在三維積體電路的安裝及/或使用期間被機械地彎曲。 然而，堆疊的晶粒通常在模製化合物中成形，其有時可由剛性材料形成。這些剛性材料在感應應力下容易破裂，特別是對於較大的封裝體而言。
本揭露所述的一些實施方式提供了用於將封裝基底上的環形結構分成至少四個不同部分的技術和裝置，包括複數個第一部件和複數個第二部件。舉例而言，每一部件可以沿矩形封裝基底的相應側來貼附。 第一部件中的至少一者可以與第二部件中的至少一者分隔開不超過最小部件的長度的約1%。第一部件可由線性熱膨脹係數(coefficient of linear thermal expansion；CTE)不超過每攝氏度(℃)約百萬分之 2.5(ppm/℃)的材料形成。 使用不超過2.5ppm/℃會降低封裝基底的可撓性，進而降低模製化合物上的應力。 舉例而言，第一部件可以由36％的鎳鐵合金所形成。
透過將環形結構分成至少四個不同的部分，環形結構降低了封裝基底的可撓性，這因此降低了模製化合物上的應力(例如約1%到約10%的範圍內)。如此一來，減少了成型裂紋，進而降低了缺陷率並提高了良率。 因此，可節省當缺陷率較高時用於製造額外封裝體的原料、電力和加工資源。
第1圖是可實現本揭露所述的系統及/或方法的範例環境100的示意圖。如第1圖所示，環境100可包括複數個半導體加工工具組105至150和傳輸工具組155。多個半導體加工工具組105至150可以包括重分佈層(redistribution layer；RDL)工具組105、平坦化工具組110、內連線工具組115、自動測試設備(automated test equipment；ATE)工具組 120、單片化工具組 125、晶粒附接工具組130、封裝工具組135、印刷電路板(printed circuit board；PCB)工具組140、表面安裝(surface mount；SMT) 工具組145和成品工具組150。範例環境100的半導體加工工具組 105至150可包含在一或多個設施中，例如半導體無塵室或半無塵室、半導體工廠、半導體加工設施、外包組裝和測試(outsourced assembly and test；OSAT)設施及/或製造設施等。
在一些實施方式中，半導體加工工具組105至150和由半導體加工工具組105至150進行的操作分佈在多個設施中。 另外地或替代地，半導體加工工具組105至150中的一或多者可以被分為橫跨多個設施。半導體加工工具組105至150進行的操作順序可以根據半導體封裝體的類型或半導體封裝體的完成狀態而有所變化。
一或多個半導體加工工具組105至150可以進行一系列操作來組裝半導體封裝體(例如將一或多個積體電路晶粒附接到基底，其中基底提供到計算裝置的外部連接性等)。附加地或替代地，一或多個半導體加工工具組105至150可以進行一系列操作以確保半導體封裝體的品質及/或可靠性(例如在製造的各個階段測試和分類一或多個積體電路晶粒及/或半導體封裝體)。
半導體封裝體可對應於半導體封裝的類型。舉例而言，半導體封裝體可以對應於覆晶(flipchip；FC)類型的半導體封裝、球柵陣列(ball grid array；BGA)類型的半導體封裝、多晶片封裝(multi-chip package；MCP)類型的半導體封裝或晶片級封裝(chip scale package；CSP)類型的半導體封裝。 附加地或替代地，半導體封裝可以對應於塑料無引線晶片載體(plastic leadless chip carrier；PLCC)類型的半導體封裝、系統級封裝(system-in-package；SIP)類型的半導體封裝、陶瓷無引線晶片載體(ceramic leadless chip carrier；CLCC)類型的半導體封裝或薄型小外形封裝(thin small outline package；TSOP)類型的半導體封裝等。
重分佈線工具組105包括一或多個工具，此工具能夠在半導體基底(例如半導體晶圓等)上形成一或多個層和材料圖案(例如介電層、導電重分佈層及/或垂直內連線連通結構(通孔)等)。重分佈線工具組105可以包括一或多個微影工具的組合(例如微影曝光工具、光阻分配工具、光阻顯影工具等)、一或多個蝕刻工具的組合(例如基於電漿的蝕刻工具、乾式蝕刻工具或濕式蝕刻工具等)以及一或多個沉積工具(例如化學氣相沉積(chemical vapor deposition；CVD)工具、物理氣相沉積(physical vapor deposition；PVD)工具、原子層沉積(atomic layer deposition；ALD)工具、旋塗工具及/或電鍍工具等)。重分佈線工具組105更可以包括用於結合及/或分離半導體基底(例如半導體晶圓)的接合/脫離工具。在一些實施方式中，範例環境100包括多種類型的此類工具作為重分佈線工具組105的一部分。
平面化工具組110包括一或多個能夠拋光或平坦化半導體基底(例如半導體晶圓)的各個層的工具。平坦化工具組110亦可包括能夠薄化半導體基底的工具。平坦化工具組110可包括化學機械平坦化(chemical mechanical planarization；CMP)工具或研磨工具等。在一些實施方式中，範例環境100包括多種類型的此類工具作為平面化工具組110的一部分。
內連線工具組115包括能夠形成內連線結構(例如導電結構)作為半導體封裝體的一部分的一或多個工具。由內連線工具組115形成的內連線結構可包括導線、螺栓、柱、凸塊或焊球等。 內連線工具組115形成的內連線結構可包括金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料或鈀 (Pd) 材料等。內連線工具組115可包括凸塊工具、引線接合工具或鍍覆工具等。在一些實施方式中，範例環境100包括多種類型的此類工具作為內連線工具組115的一部分。
自動測試設備工具組120包括能夠測試一或多個積體電路晶粒及/或半導體封裝(例如封裝後的一或多個積體電路晶粒)的質量和可靠性的一或多個工具。自動測試設備工具組120可以執行晶圓測試操作、已知良好晶粒(known good die；KGD)測試操作、半導體封裝測試操作、或系統級(例如設有一或多個半導體封裝體及/或一或多個積體電路晶粒的電路板)測試操作等範例。自動測試設備工具組120可包括參數測試器工具、速度測試器工具及/或燒機(burn-in)工具等。另外地或替代地，自動測試設備工具組120可包括探測器工具、探針工具、測試介面工具、測試插座工具、測試處理器工具、燒機板工具及/或燒機載入器/卸載器工具等。在一些實施方式中，範例環境100包括多種類型的此類工具作為自動測試設備工具組120的一部分。
單片化工具組125包括能夠從載體單片化(例如分離、移除)一或多個積體電路晶粒或半導體封裝體的一或多個工具。 舉例而言，單片化工具組125可以包括從半導體基底切割出一或多個積體電路晶粒的切割工具、鋸切工具或雷射工具。附加地或替代地，單片化工具組125可以包括從引線框切除半導體封裝體的修整成型工具。附加地或替代地，單片化工具組125可以包括從有機基底材料的條帶或面板等移除半導體封裝體的起槽(router)工具或雷射工具。在一些實施方式中，範例環境100包括多種類型的此類工具作為單片化工具組125的一部分。
晶粒附接工具組130包括一或多個工具，其能夠將一或多個積體電路晶粒連接到中介層、引線框及/或有機基底材料的條帶等。晶粒附接工具組130可以包括取放工具、包帶工具、層壓工具、回焊工具(例如熔爐)、焊接工具或環氧樹脂分配工具等。在一些實施方式中，範例環境100包括多種類型的此類工具作為晶粒附接工具組130的一部分。
封裝工具組135包括能夠封裝一或多個積體電路晶粒(例如將一或多個積體電路晶粒附接到中介層、引線框或有機基底材料條帶)的一或多個工具。舉例而言，封裝工具組135可以包括將一或多個積體電路晶粒封裝在塑料模製化合物中的成型工具。另外地或替代地，封裝工具組135可包括分配工具，其在一或多個積體電路晶粒和下方表面(例如中介層或有機基底材料條等)之間分配環氧樹脂聚合物底部填充材料。在一些實施方式中，範例環境100包括多種類型的此類工具作為封裝工具組135的一部分。
印刷電路板工具組140包括能夠形成具有一層或多層導電線的印刷電路板的一或多個工具。印刷電路板工具組140可形成一種類型的印刷電路板，例如單層印刷電路板、多層印刷電路板或高密度互連(high density interconnect；HDI)印刷電路板等。 在一些實施方式中，印刷電路板工具組140形成中介層及/或基底。 印刷電路板工具組140可以包括層壓工具、鍍覆工具、微影工具、雷射切割工具、取放工具、蝕刻工具、分配工具及/或固化工具(例如熔爐)等。在一些實施方式中，範例環境100包括多種類型的此類工具作為印刷電路板工具組140的一部分。
表面安裝工具組145包括能夠將半導體封裝體安裝到電路板(例如中央處理單元(central processing unit；CPU)印刷電路板、記憶體模組印刷電路板、車用電路板及/或顯示系統板等) 的一或多個工具。表面安裝工具組145可以包括模板工具、焊膏印刷工具、取放工具、回焊工具(例如熔爐)及/或檢查工具等。在一些實施方式中，範例環境100包括多種類型的此類工具作為表面安裝工具組145的一部分。
成品工具組150包括一或多個工具，這些工具能夠準備包括半導體封裝體的最終產品以運送給客戶。成品工具組150可包括捲帶工具、拾放工具、承載托盤堆疊工具、裝箱工具、摔落測試工具、轉盤工具、可控環境儲存工具及/或密封工具等。在一些實施方式中，範例環境100包括多種類型的此類工具作為成品工具組150的一部分。
傳輸工具組155包括能夠在半導體加工工具105至150之間傳輸半成品(work-in-process；WIP)的一或多個工具。傳輸工具組155可被配置為容納一個或多個傳輸載體，例如晶圓傳輸載體(例如晶圓盒或前開式傳輸盒(front opening unified pod；FOUP)等)、晶粒載體傳輸載體(例如膠片框架等)及/或包裝運輸載體(例如聯合電子裝置工程(joint electron device engineering；JEDEC)托盤或載帶捲盤等)。運輸工具組155亦可以被配置為在運輸載體之間轉移及/或組合半成品。運輸工具組155可包括拾放工具、傳輸工具、機械臂工具、高架懸掛式運輸(overhead hoist transport；OHT)工具、自動化物料搬運系統(automated materially handling system；AMHS)工具及/或其他類型的工具。在一些實施方式中，範例環境100包括多種類型的此類工具作為傳輸工具組155的一部分。
一或多個半導體加工工具組105至150可以進行一系列操作。舉例而言，並且結合第2A圖、第2B圖、第2C圖、第3A圖、第3B圖、第4A圖、第4B圖、第5A圖、第5B圖、第6圖和第7圖以及本揭露其他處更詳細地說明，這一系列操作可以包括形成第一環形結構，第一環形結構的尺寸被設計成圍繞基底上的一或多個半導體晶粒，第一環形結構包括與第一軸相關的複數個第一部件以及與垂直於第一軸的第二軸相關的複數個第二部件。 這一系列操作更可以包括形成第二環形結構，第二環形結構的尺寸被設計成覆蓋第一環形結構，第二環形結構由單一部件形成。 此系列操作因此可包括將第一環形結構附接至基底以及將第二環形結構附接至第一環形結構。
第1圖中所示的工具組的數量和配置是作為一或多個範例所提供。實際上，可能存在與第1圖中所示的工具組不同的附加工具組、不同的工具組或不同配置的工具組。此外，第1圖中所示的兩個或更多個工具組可以在單一工具組中實現，或者第1圖中所示的工具組可以實現為多個分散式工具組。另外地或替代地，環境100的一或多個工具組可以進行說明為由環境100的另一工具組進行的一或多個功能。
第2A圖至第2C圖是本揭露所述的電子封裝體(或另一半導體封裝體)的範例實施方式200的示意圖。在一些實施方式中，半導體封裝體對應於三維積體電路。第2A圖表示半導體封裝體的側視圖。
如第2A圖所示，半導體封裝體可以安裝在具有一層或多層導電線的基底202上。基底202可包含一層或多層介電材料，例如陶瓷材料或矽材料。在一些實施方式中，基底202對應於印刷電路板(PCB)，其包括玻璃增強環氧樹脂層壓材料層及/或預浸材料層(例如複合纖維/樹脂/環氧樹脂材料)等。另外地或替代地，基底202的一層或多層可以包括堆積膜材料。
基底202上的導電線可包括一種或多種材料，例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料或鈀(Pd)材料等。 在一些實施方式中，基底202包括連接一層或多層導電線的一或多個導電垂直連通內連線結構(通孔)。
如第2A圖中進一步所示，半導體封裝體可以包括一或多個半導體晶粒(例如晶片上系統(system-on-chip；SoC)積體電路晶粒204a及/或動態隨機存取記憶體(dynamic random access memory；DRAM)積體電路晶粒204b等)。底部填充材料206可連接半導體晶粒204a和204b以及中介層210，如下所述。 底部填充材料206可包括環氧樹脂聚合物底部填充材料等。舉例而言，封裝工具組135的分配工具可以分配底部填充材料206。
成型件(molding)208可以封裝半導體封裝體的一或多個部分，包括半導體晶粒204a和204b的部分。在半導體封裝體的製造期間及/或在半導體封裝體的當場使用期間，成型件208(例如塑料模製化合物等)可以保護半導體晶粒204a和204b免受損壞。
舉例而言，封裝工具組135的成型工具可以將半導體晶粒204a和204b以及底部填充材料206封裝在成型件208內。此外，平坦化工具組110的CMP的研磨工具可以平坦化成型件208。
半導體封裝體更可包括具有一層或多層導電線的中介層210。導電線可包括一或多種材料，例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料或鈀(Pd)材料等。在一些實施方式中，如第2A圖所示，中介層210包括連接一層或多層導電線的一或多個導電垂直連通內連線結構(通孔)。
中介層210可包括一或多層介電材料，例如陶瓷材料或矽材料。在一些實施方式中，中介層210對應於包括玻璃增強環氧樹脂層壓材料層及/或預浸材料層(例如複合纖維/樹脂/環氧樹脂材料)等的印刷電路板。另外地或替代地，中介層210的一或多層可以包括堆積膜材料。
舉例而言，內連線工具組115的鍍覆工具和晶粒附接工具組130的拾放/回焊工具可以將半導體晶粒204a和204b附接到中介層210。
半導體晶粒204a和204b可以使用內連線結構連接(例如安裝)到中介層210。內連線結構可包括螺栓、柱、凸塊或焊球等的一或多種組合。內連線結構可以包括一或多種材料，例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料、鉛(Pb)材料或鈀(Pd)材料等。 在一些實施方式中，一或多種材料可以是無鉛的(例如不含鉛)。
舉例而言，重分佈層工具組105的旋塗工具可以在臨時載體(例如矽晶圓等)上沉積一或多層聚醯亞胺材料，且重分佈層工具組105的鍍覆工具可以沉積導電線(例如重分佈層線)和內連線結構的一部分。
如第2A圖進一步所示，第一黏著劑212可以將第一環形結構214連接到基底202。第一黏著劑212可以包括環氧樹脂黏著劑等。另外，第二黏著劑216可以將第二環形結構218連接到第一環形結構214。第二黏著劑216可以包括環氧樹脂黏著劑等。在一些實施方式中，第一黏著劑212和第二黏著劑216可以是相同的材料。 替代地，可選擇第二黏著劑216以具有與第一黏著劑212不同的硬度、不同的熔點及/或不同的結合時間。如本揭露所述，第一環形結構214可由多個部分形成，而第二環形結構218由單一部件形成(例如將尺寸設計成圍繞半導體晶粒204a和204b以及成型件208)。
第2B圖表示半導體封裝體的俯視圖。如第2B圖所示，半導體封裝體可以包括一或多個附加晶粒(例如高頻寬記憶體(high bandwidth memory；HBM)積體電路晶粒204c和高頻寬記憶體積體電路晶粒204d)。
另外，如第2B圖所示，第一環形結構214分為複數個第一部件214a、214b以及複數個第二部件214c、214d。 在一些實施方式中，基底202大致上是矩形的(例如具有角度介於約88°到約92°的範圍內的四個角落)，使得第一部件214a和214b大致上垂直於第二部件214c和214d。如本揭露所使用，「大致垂直」是指由第一部件214a和第二部件214c(或第二部件214d)形成的角度以及由第一部件214b和第二部件214d(或第二部件214c)形成的角度範圍介於約88°到約92°。
第一部件214a和214b以及第二部件214c和214d 可與間距L1相關。舉例而言，間隔L1可以表示第一部件中的一者(範例實施方式200中的第一部件214a)和第二部件中的相應的一者(範例實施方式200中的第二部件214c)之間的最短距離。間距L1可以在與第一部件相關的長度(例如以下所述的L2)的約0.01%至約1.0%的範圍內。額外地或可選地，間距L1可以在與第二部件相關的長度(例如以下所述的L3)的約0.01%到約1.0%的範圍內。透過選擇至少0.01%的長度，基底202可以保持一定的彎曲能力(例如在安裝及/或使用期間)而不翹曲。透過選擇長度的至少1.0%，減少基底202上的應力以防止成型件208破裂及/或在成型件208中形成其他缺陷。
因此，每個第一部件214a和214b可與第一軸(在第2B圖中顯示為垂直軸)相關並且具有沿第一軸的長度 L2。類似地，每個第二部件214c和214d可與垂直於第一軸的第二軸(在第2B圖中顯示為水平軸)相關並且具有沿第二軸的長度L3。在一些實施方式中，如第2B圖所示，與第一部件214a和214b相關的長度L2可比與第二部件214c和214d相關的長度L3更短。舉例而言，第一部件214a和214b可以由相較於第二部件214c和214d的可撓性更小的材料形成，如下所述，使得較短的長度L2保持基底202的一定彎曲能力(例如在安裝及/或使用期間)而不變形。另外，在一些實施方式中，第一部件214a和214b可相較於第二部件214c和214d設置在基底202的較短側。
替代地，第一部件214a和214b可以與長度L2相關，其中長度L2比與第二部件214c和214d相關的長度L3更長。舉例而言，如下所述，第一部件214a和214b可以由比第二部件214c和214d可撓性更小的材料形成，使得較長的長度L2進一步限制基底202上的應力以防止成型件208破裂及/或在成型件208中形成的其他缺陷。此外，在一些實施方式中，第一件214a和214b可相較於第二部件214c和214d設置在基底202的較長側。
在一些實施方式中，第一部件和第二部件可以由相同的材料形成。替代地，為了控制基底202沿第一軸的翹曲不同於基底202沿第二軸的翹曲，第一部件214a和214b可由與第二部件214c和214d不同的材料形成。舉例而言，第一部件214a和214b可由熱膨脹係數在約0.1ppm/℃至約2.5ppm/℃範圍內的材料形成。舉例而言，第一部件214a和214b可由36%的鎳鐵合金(也被稱為「INVAR36」)形成。透過選擇不超過2.5ppm/℃，減少基底202上的應力以防止成型件208破裂及/或在成型件208中形成其他缺陷。透過選擇至少0.1 ppm/℃，基底202保持至少一定的彎曲能力而不翹曲，有助於安裝及/或使用電子封裝體。
附加地或替代地，第二部件214c和214d可以由熱膨脹係數介於約16.0ppm/℃到大約20.0ppm/℃的範圍內的材料形成。 舉例而言，第二部件214c和214d可由不銹鋼(也被稱為「SS」或「SUS」)及/或銅(Cu)形成。透過選擇不超過20.0ppm/℃，減少基底202上的應力以防止成型件208破裂及/或在成型件208中形成其他缺陷。透過選擇至少16.0ppm/℃，基底202保持至少一定的彎曲能力而不翹曲，有助於安裝及/或使用電子封裝體。
透過使用結合第2B圖所述的多個部件，第一環形結構214減少了成型件208上的應力(例如在約1%到約10%的範圍內)，同時仍然允許基底202具有一定的可撓性。如此一來，減少了成型件208的破裂，這降低了缺陷率並增加了良率。 因此，可節省當缺陷率較高時用於製造額外封裝體的原料、電力和加工資源。
第2C圖表示具有安裝在半導體晶粒204a和204b上並由第二環形結構218支撐的散熱裝置220的半導體封裝體的側視圖。舉例而言，可將散熱裝置220放置，透過連接器(例如螺釘、銷及/或其他類似硬體)附接及/或附著(例如透過環氧樹脂黏著劑及/或其他類型的黏著劑)到第二環形結構218。散熱裝置220可包括風扇及/或其他類似類型的硬體，其將在使用半導體晶粒204a和204b期間所產生的熱量帶到半導體晶粒204a和204b外部的環境中。
如上所述，提供第2A圖至第2C圖作為範例。其他範例可能與第2A圖至第2C圖所述的不同。
第3A圖和第3B圖分別是本揭露所述的電子封裝體(或另一半導體封裝體)的範例實施方式300和350的示意圖。在一些實施方式中，半導體封裝體對應於三維積體電路。第3A圖和第3B圖表示半導體封裝體的俯視圖。
範例實施方式300類似於範例實施方式200。如第3A圖所示，第一部件214a被分成第一組矩形部件214a-1、214a-2和214a-3，(至少大致上)垂直於基底202的一側排列。雖然說明為具有三個矩形部件，但此說明可類似地適用於更少的部件(例如兩個矩形部件)或額外的部件(例如四個矩形部件、五個矩形部件等)。如第3A圖進一步所示，第一部件214b分為第二組矩形部件214b-1、214b-2和214b-3，(至少大致上)垂直於基底202的另一側排列。雖然說明為具有三個矩形部件，但此說明可類似地適用於更少的部件(例如兩個矩形部件)或額外的部件(例如四個矩形部件、五個矩形部件等)。第一組矩形部件214a-1、214a-2和214a-3大致上平行於第二組矩形部件214b-1、214b-2和214b-3。如本揭露所使用的，「大致平行」指的是在與歐幾里得幾何學一致的0°至2°的平行範圍內。 雖然說明為具有等量的矩形部件，但第一組矩形部件可具有比第二組矩形部件更多或更少的部件。透過將第一部件214a及/或第一部件214b分成多組矩形部件，可以增加基底202彎曲而不沿著與第一部件214a和第一部件214b相關的軸翹曲的能力。
範例實施方式350類似於範例實施方式300。如第3B圖所示，第二部件214c被分成(至少大致上)垂直於基底202的一側排列的第一組矩形部件214c-1和214c-2。儘管說明為具有兩個矩形部件，但是此說明可類似地適用於附加部件(例如三個矩形部件、四個矩形部件等)。如第3B圖進一步所示，第二部件214d分為第二組矩形部件214d-1和214d-2，(至少大致上)垂直於基底202的另一側排列。儘管說明為具有兩個矩形部件，但是此說明可類似地適用於附加部件(例如三個矩形部件、四個矩形部件等)。第一組矩形部件214c-1和214c-2大致上平行於第二組矩形部件214d-1和214d-2。雖然說明為具有等量的矩形部件，但第一組矩形部件可具有比第二組矩形部件更多或更少的部件。透過將第二部件214c及/或第二部件214d分成多組矩形部件，可以沿著與第二部件214c和第二部件214d相關的軸增加基底202的可撓性。
可以組合範例實施方式300和350。舉例而言，第一部件214a及/或214b可以被分成多組矩形部件，第二部件214c及/或214d亦然。因此，可以增加基底202彎曲而不沿著與第一部件214a和第一部件214b相關的軸以及沿著與第二部件214c和第二部件214d相關的軸翹曲的能力。
如上所述，提供第3A圖和第3B圖作為範例。其他範例可能與第3A圖和第3B圖所述的不同。
第4A圖和第4B圖分別是本揭露所述的電子封裝體(或另一半導體封裝體)的範例實施方式400和450的示意圖。在一些實施方式中，半導體封裝體對應於三維積體電路。第4A圖和第4B圖表示半導體封裝體的俯視圖。
範例實施方式400類似於範例實施方式200。如第4A圖所示，第一部件214a被分成第一組矩形部件214a-1、214a-2、214a-3、214a-4和 214a-5，(至少大致上)平行於基底202的一側排列。雖然說明為具有五個矩形部件，但是此描述類似地適用於更少的部件(例如四個矩形部件、三個矩形部件等)或更多部件(例如六個矩形部件、七個矩形部件等)。如第4A圖進一步所示，第一部件214b被分成第二組矩形部件214b-1、214b-2、214b-3、214b-4和214b-5，(至少大致上)平行於基底202的另一側排列。雖然說明為具有五個矩形部件，但是此描述類似地適用於更少的部件(例如四個矩形部件、三個矩形部件等)或更多部件(例如六個矩形部件、七個矩形部件等)。第一組矩形部件214a-1、214a-2、214a-3、214a-4和214a-5大致平行於第二組矩形部件214b-1、214b-2、214b-3、214b-4和214b-5。雖然說明為具有等量的矩形部件，但第一組矩形部件可具有比第二組矩形部件更多或更少的部件。透過將第一部件214a及/或第一部件214b分成多組矩形部件，可以增加基底202彎曲而不沿著與第一部件214a和第一部件214b相關的軸翹曲的能力。
範例實施方式450類似於範例實施方式400。如第4B圖所示，第二部件214c被分成第一組矩形部件214c-1、214c-2、214c-3、214c-4、214c-5和214c-6，(至少大致上)平行於基底202的一側排列。雖然說明為具有六個矩形部件，但是此說明可類似地適用於更少的部件(例如五個矩形部件、四個矩形部件等)或額外的部件(例如七個矩形部件、八個矩形部件等)。如第4B圖進一步所示，第二部件214d分為第二組矩形部件214d-1、214d-2、214d-3、214d-4、214d-5和214d-6，(至少大致上)平行於基底202的另一側排列。雖然說明為具有六個矩形部件，但是此說明可類似地適用於更少的部件(例如五個矩形部件、四個矩形部件等)或額外的部件(例如七個矩形部件、八個矩形部件等)。第一組矩形件214c-1、214c-2、214c-3、214c-4、214c-5和214c-6大致平行於第二組矩形件214d-1、214d-2、214d- 3、214d-4、214d-5 和 214d-6。雖然說明為具有等量的矩形部件，但第一組矩形部件可具有比第二組矩形部件更多或更少的部件。透過將第二部件214c及/或第二部件214d分成多組矩形部件，可以沿著與第二部件214c和第二部件214d相關的軸增加基底202的可撓性。
可以組合範例實施方式400和450。舉例而言，第一部件214a及/或214b可以被分成多組矩形部件，第二部件214c及/或214d亦然。因此，可以增加基底202彎曲而不沿著與第一部件214a和第一部件214b相關的軸以及沿著與第二部件214c和第二部件214d相關的軸翹曲的能力。
替代地，範例實施方式400可以與範例實施方式350組合，或者範例實施方式450可以與範例實施方式300組合。因此，第一部件214a及/或214b可以被分成多組矩形部件，且不同於 第二部件214c及/或214d所被分成的多組矩形部件。
如上所述，提供第4A圖和第4B圖作為範例。其他範例可能與第4A圖和第4B圖所述的不同。
第5A圖和第5B圖分別是本揭露所述的電子封裝體(或另一半導體封裝體)的範例實施方式500和550的示意圖。在一些實施方式中，半導體封裝體對應於三維積體電路。第5A圖和第5B圖表示半導體封裝體的俯視圖。
範例實施方式500類似於範例實施方式200。如第5A圖所示，第一部件214a被分成第一組橢圓部件214a-1、214a-2、214a-3、214a-4和214a-5，(至少大致上)平行於基底202的一側排列。雖然說明為具有五個橢圓部件，但是此說明可類似地適用於更少的部件(例如四個橢圓部件、三個橢圓部件等)或更多部件(例如六個橢圓部件、七個橢圓部件等)。如第5A圖進一步所示，第一部件214b分為第二組橢圓部件214b-1、214b-2、214b-3、214b-4和214b-5，(至少大致上)平行於基底202的另一側排列。雖然說明為具有五個橢圓部件，但是此說明可類似地適用於更少的部件(例如四個橢圓部件、三個橢圓部件等)或更多部件(例如六個橢圓部件、七個橢圓部件等)。第一組橢圓部件214a-1、214a-2、214a-3、214a-4和214a-5大致平行於第二組橢圓部件214b-1、214b-2、214b-3、214b-4和214b-5。儘管說明為具有等量的橢圓部件，但第一組橢圓部件可以比第二組橢圓部件具有更多或更少的部件。透過將第一部件214a及/或第一部件214b分成多組橢圓部件，可以增加基底202彎曲而不沿著與第一部件214a和第一部件214b相關的軸翹曲的能力。
範例實施方式550類似於範例實施方式500。如第5B圖所示，第二部件214c被分成第一組橢圓部件214c-1、214c-2、214c-3、214c-4、214c-5和214c-6，(至少大致上)平行於基底202的一側排列。雖然說明為具有六個橢圓部件，但是此說明可類似地適用於更少的部件(例如五個橢圓部件、四個橢圓部件等)或更多部件(例如七個橢圓部件、八個橢圓部件等)。如第5B圖進一步所示，第二部件214d分為第二組橢圓部件214d-1、214d-2、214d-3、214d-4、214d-5和214d-6，(至少大致上)平行於基底202的另一側排列。雖然說明為具有六個橢圓部件，但是此說明可類似地適用於更少的部件(例如五個橢圓部件、四個橢圓部件等)或更多部件(例如七個橢圓部件、八個橢圓部件等)。第一組橢圓部件214c-1、214c-2、214c-3、214c-4、214c-5和214c-6大致平行於第二組橢圓部件214d-1、214d-2、214d- 3、214d-4、214d-5和214d-6。雖然說明為具有等量的橢圓部件，但第一組橢圓部件可能比第二組橢圓部件具有更多部件或更少部件。透過將第二部件214c及/或第二部件214d分成多組橢圓部件，可以沿著與第二部件214c和第二部件214d相關的軸增加基底202的可撓性。
可以組合範例實施方式500和550。舉例而言，第一部件214a及/或214b可以被分成多組橢圓部件，第二部件214c及/或214d亦然。因此，可以增加基底202彎曲而不沿著與第一部件214a和第一部件214b相關的軸以及沿著與第二部件214c和第二部件214d相關的軸翹曲的能力。
替代地，範例實施方式500可以與範例實施方式450或範例實施方式350組合，或者範例實施方式550可以與範例實施方式400或範例實施方式300組合。因此，第一部件214a及/或214b可以被分成多組橢圓形塊，而第二部件214c及/或214d可以被分成多組矩形部件。替代地，第一部件214a及/或214b可以被分成多組矩形部件，而第二部件214c及/或214d可以被分成多組橢圓部件。
如上所述，提供第5A圖和第5B圖作為範例。其他範例可能與第5A圖和第5B圖所述的不同。
第6圖是裝置600的範例元件的示意圖，可以對應於半導體加工工具組105至150中的一或多者。在一些實施方式中，半導體加工工具組105至150包括一或多個裝置600及/或裝置600的一或多個元件。如第6圖所示，裝置600可以包括匯流排610、處理器620、記憶體630、輸入元件640、輸出元件650以及通訊元件660。
匯流排610包括在裝置600的元件之間實現有線及/或無線通訊的一或多個元件。匯流排610可以將第6圖的兩個或多個元件耦合在一起，例如經由操作耦合、通訊耦合、電子耦合及/或電性耦合。處理器620包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化邏輯閘陣列、專用積體電路及/或其他類型的處理元件。處理器620以硬體、韌體或硬體和軟體的組合來實現。 在一些實施方式中，處理器620包括能夠被程式化以進行本揭露他處所述的一或多個操作或製程的一或多個處理器。
記憶體630包括揮發性及/或非揮發性記憶體。舉例而言，記憶體630可以包括隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read only memory；ROM)、硬碟及/或其他類型的記憶體(例如快閃記憶體、磁記憶體及/或光記憶體)。記憶體630可以包括內部記憶體(例如隨機存取記憶體、唯讀記憶體或硬碟)及/或可移除記憶體(例如可透過通用序列匯流排連接來移除)。記憶體630可以是非暫時性計算機可讀介質。記憶體630儲存與裝置600的操作相關的訊息、指令及/或軟體(例如一或多個軟體應用程式)。在一些實施方式中，記憶體630包括例如透過匯流排610耦合到一或多個處理器(例如處理器 620)的一或多個記憶體。
輸入元件640使裝置600能夠接收輸入，例如用戶輸入及/或感測輸入。舉例而言，輸入元件640可以包括觸控螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感設器、加速度計、陀螺儀及/或致動器。輸出元件650使裝置600能夠提供輸出，例如經由顯示器、揚聲器及/或發光二極體。通訊員件660使裝置600能夠經由有線連接及/或無線連接與其他裝置通訊。舉例而言，通訊組件660可以包括接收器、發射器、收發器、調解器、網絡介面卡及/或天線。
裝置600可以進行本揭露所述的一或多個操作或製程。舉例而言，非暫時性計算機可讀介質(例如記憶體630)可以儲存一組指令(例如一或多個指令或代碼)以供處理器620執行。處理器620可以執行此組指令以進行本揭露所述的一或多個操作或製程。在一些實施方式中，由一或多個處理器620執行此組指令使得一或多個處理器620及/或裝置600進行本揭露所述的一或多個操作或製程。在一些實施方式中，使用硬連線電路代替指令或與指令組合，以進行本揭露所述的一或多個操作或製程。附加地或替代地，處理器620可以被配置為進行本揭露所述的一或多個操作或製程。 因此，本揭露描述的實施方式不限於硬體電路和軟體的任何特定組合。
第6圖中所示的組件的數量和配置被提供作為範例。與第6圖所示的組件相比，裝置600可以包括額外的元件、更少的元件、不同的元件或不同配置的元件。另外地或替代地，裝置600的一組元件(例如一或多個元件)可以進行所述為由裝置600的另一組元件進行的一或多個功能。
第7圖是與形成半導體封裝結構相關的範例製程700的流程圖。在一些實施方式中，第7圖的一或多個製程方框由半導體加工工具組105至150中的一或多者來進行。另外地或替代地，第7圖的一或多個製程方框可以由裝置600的一或多個元件來進行，例如處理器620、記憶體630、輸入元件640、輸出元件650及/或通訊元件660。
如第7圖所示，製程700可以包括形成第一環形結構，其尺寸被設計為圍繞基底上的一或多個半導體晶粒，第一環形結構包括與第一軸相關的複數個第一部件以及與垂直於第一軸的第二軸相關的複數個第二部件(方框710)。舉例而言，半導體加工工具組105至150中的一或多者(例如印刷電路板工具組140)可以形成第一環形結構214，其尺寸被設計為圍繞基底202上的一或多個半導體晶粒204。如本揭露所述，第一環形結構214包括與第一軸相關的複數個第一部件以及與垂直於第一軸的第二軸相關的複數個第二部件。
如第7圖進一步所示，製程700可以包括將第一環形結構附接到基底(方框720)。舉例而言，半導體加工工具組105至150中的一或多者(例如表面安裝工具組145)可以將第一環形結構214附接到基底202，如本揭露所述。
如第7圖進一步所示，製程700可以包括形成第二環形結構，其尺寸被設計為覆蓋第一環形結構，且第二環形結構由單一部件形成(方框730)。舉例而言，半導體加工工具組105至150中的一或多者(例如印刷電路板工具組140)可以形成第二環形結構218，其尺寸被設計成覆蓋第一環形結構214，第二環形結構218由單一部件形成，如本揭露所述。
如第7圖進一步所示，製程700可以包括將第二環形結構附接到第一環形結構(方框740)。舉例而言，半導體加工工具組105至150中的一或多者(例如表面安裝工具組145)可以將第二環形結構218附接到第一環形結構214，如本揭露所述。
製程700可以包括額外的實施方式，例如以下所述及/或結合本揭露他處所述的一或多個其他製程的任何單一實施方式或實施方式的任何組合。
在第一實施方式中，將第一環形結構214附接到基底202包括在基底202上沉積黏著劑212，以及將第一環形結構214放置在所沉積的黏著劑212上。
在第二實施方式中，單獨地或與第一實施方式結合，將第二環形結構218附接至第一環形結構214包括在第一環形結構214上沉積黏著劑216，以及將第二環形結構218放置在所沉積的黏著劑216上。
在第三實施方式中，單獨地或與第一實施方式和第二實施方式中的一或多者結合，製程700更包括將散熱裝置220放置在第二環形結構218上。
雖然第7圖顯示了製程700的範例方框，但在一些實施方式中，製程700包括比第7圖中所示的方框更多的方框、更少的方框、不同的方框或不同排列的方框。另外地或替代地，可以同步進行製程700的方框的兩者或更多者。
如此一來，封裝基底上的環形結構被分成至少四個不同的部分，包括複數個第一部件和複數個第二部件。透過將環形結構分成至少四個不同的部分，環形結構降低了封裝基底的可撓性，進而降低了模製化合物上的應力(例如介於約1%到約10%的範圍內)。如此一來，減少成型裂紋，進而降低了缺陷率並提高了良率。 因此，可節省當缺陷率較高時用於製造額外封裝體的原料、電力和加工資源。
如以上更詳細地說明，本揭露的一些實施方式提供一種半導體結構。此半導體結構包括支撐一或多個半導體晶粒的基底。此半導體結構更包括第一環形結構，位在基底上方且圍繞一或多個半導體晶粒，其中第一環形結構包括與第一軸相關且由第一材料形成的複數個第一部件以及與垂直於第一軸的第二軸相關且由第二材料形成的複數個第二部件。第一材料的熱膨脹係數小於第二材料。此半導體結構亦包括位在第一環形結構上方的第二環形結構，其中第二環形結構包括單一部件。
在一些實施例中，與複數個第一部件相關的長度比與複數個第二部件相關的長度更短。
在一些實施例中，與複數個第一部件相關的長度比與複數個第二部件相關的長度更長。
在一些實施例中，複數個第一部件的其中一者與複數個第二部件的其中一者之間的間距在與複數個第一部件相關的長度的約0.01%至約1.0%的範圍內。
在一些實施例中，複數個第一部件的其中一者與複數個第二部件的其中一者之間的間距在與複數個第二部件相關的長度的約0.01%至約1.0%的範圍內。
在一些實施例中，第一材料的熱膨脹係數介於每攝氏度百萬分之約0.1(ppm/℃)到約2.5ppm/℃的範圍內。
在一些實施例中，第二材料的熱膨脹係數介於每攝氏度百萬分之約16.0(ppm/℃)到約20.0ppm/℃的範圍內。
在一些實施例中，複數個第一部件包括垂直於基底的一側排列的第一組矩形部件，第一組矩形部件與垂直於基底的另一側排列的第二組矩形部件大致平行。
在一些實施例中，複數個第一部件包括平行於基底的一側排列的第一組矩形部件，第一組矩形部件與平行於基底的另一側排列的第二組矩形部件大致平行。
在一些實施例中，複數個第一部件包括平行於基底的一側排列的第一組橢圓部件，第一組橢圓部件與平行於基底的另一側排列的第二組橢圓部件大致平行。
在一些實施例中，複數個第二部件包括垂直於基底的一側排列的第一組矩形部件，第一組矩形部件與垂直於基底的另一側排列的第二組矩形部件大致平行。
如以上更詳細地說明，本揭露的一些實施方式提供一種半導體製造方法。此方法包括形成第一環形結構，將其尺寸設定為圍繞基底上的一或多個半導體晶粒，其中第一環形結構包括與第一軸相關的複數個第一部件以及與垂直於第一軸的第二軸相關的複數個第二部件。此方法更包括將第一環形結構附接到基底。此方法包括形成第二環形結構，將其尺寸設定為覆蓋第一環形結構，其中第二環形結構由單一部件形成。此方法更包括將第二環形結構附接至第一環形結構。
在一些實施例中，將第一環形結構附接到基底包括：在基底上沉積黏著劑；以及將第一環形結構放置在所沉積的黏著劑上。
在一些實施例中，將第二環形結構附接到第一環形結構包括：在第一環形結構上沉積黏著劑；以及將第二環形結構放置在所沉積的黏著劑上。
在一些實施例中，此方法更包括在第二環形結構上放置散熱裝置。
如以上更詳細地說明，本揭露的一些實施方式提供一種電子封裝體。此電子封裝體包括一或多個半導體晶粒，位於中介層結構上方並由基底支撐。此電子封裝體更包括圍繞一或多個半導體晶粒的模製化合物。此電子封裝體包括第一環形結構，位於基底上方並圍繞模製化合物，其中第一環形結構包括與第一軸相關的複數個第一部件以及與垂直於第一軸的第二軸相關的複數個第二部件。此電子封裝體更包括位在第一環形結構上方的第二環形結構，其中第二環形結構包括單一部件。
在一些實施例中，複數個第一部件由第一材料形成且複數個第二部件由第二材料形成，其中第一材料具有比第二材料更小的熱膨脹係數。
在一些實施例中，第一材料是36％的鎳鐵合金。
在一些實施例中，第二材料選自不銹鋼、銅或前述的合金。
在一些實施例中，電子封裝體更包括散熱裝置，其包括位於第二環形結構上方的風扇。
本揭露所使用的「滿足閾值」可以根據上下文指稱大於閾值、大於或等於閾值、小於閾值、小於或等於閾值、等於閾值、不等於閾值等。
以上概述了許多實施例的特徵，使本揭露所屬技術領域中具有通常知識者可以更加理解本揭露的各實施例。本揭露所屬技術領域中具有通常知識者應可理解，可以本揭露實施例為基礎輕易地設計或改變其他製程及結構，以實現與在此介紹的實施例相同的目的及/或達到與在此介紹的實施例相同的優點。本揭露所屬技術領域中具有通常知識者也應了解，這些相等的結構並未背離本揭露的精神與範圍。在不背離後附申請專利範圍的精神與範圍之前提下，可對本揭露實施例進行各種改變、置換及變動。
100:環境 105:重分佈層工具組 110:平坦化工具組 115:內連線工具組 120:自動測試設備工具組 125:單片化工具組 130:晶粒附接工具組 135:封裝工具組 140:印刷電路板工具組 145:表面安裝工具組 150:成品工具組 155:傳輸工具組 200:範例實施方式 202:基底 204a, 204b:半導體晶粒 204c, 204d:高頻寬記憶體積體電路晶粒 206:底部填充材料 208:成型件 210:中介層 212:第一黏著劑(黏著劑) 214:第一環形結構 214a:第一部件 214a-1, 214a-2, 214a-3, 214a-4, 214a-5:矩形部件(橢圓部件) 214b:第一部件 214b-1, 214b-2, 214b-3, 214b-4, 214b-5:矩形部件(橢圓部件) 214c:第二部件 214c-1, 214c-2, 214c-3, 214c-4, 214c-5, 214c-6:矩形部件(橢圓部件) 214d:第二部件 214d-1, 214d-2, 214d-3, 214d-4, 214d-5, 214d-6:矩形部件(橢圓部件) 216:第二黏著劑(黏著劑) 218:第二環形結構 220:散熱裝置 L1, L2, L3:長度 300, 350, 400, 450, 500, 550:範例實施方式 600:裝置 610:匯流排 620:處理器 630:記憶體 640:輸入元件 650:輸出元件 660:通訊元件 700:製程 710, 720, 730, 740:方框
根據以下的詳細說明並配合所附圖式以更好地了解本揭露實施例的概念。應注意的是，根據本產業的標準慣例，圖式中的各種特徵未必按照比例繪製。事實上，可能任意地放大或縮小各種特徵的尺寸，以做清楚的說明。在通篇說明書及圖式中以相似的標號標示相似的特徵。 第1圖是可實現本揭露所述的系統及/或方法的範例環境的示意圖。 第2A圖至第2C圖是本揭露所述的範例實施方式的示意圖。 第3A圖至第3B圖是本揭露所述的範例實施方式的示意圖。 第4A圖至第4B圖是本揭露所述的範例實施方式的示意圖。 第5A圖至第5B圖是本揭露所述的範例實施方式的示意圖。 第6圖是本揭露所述第1圖的一或多個裝置的範例元件的示意圖。 第7圖是形成與本揭露所述的半導體封裝體相關的範例製程的流程圖。
200:範例實施方式
204a,204b:半導體晶粒
204c,204d:高頻寬記憶體積體電路晶粒
206:底部填充材料
208:成型件
214a:第一部件
214b:第一部件
214c:第二部件
214d:第二部件
L1,L2,L3:長度

Claims (1)

  1. 一種半導體結構，包括： 一基底，支撐一或多個半導體晶粒； 一第一環形結構，位在該基底上方且圍繞該一或多個半導體晶粒，其中該第一環形結構包括與一第一軸相關且由一第一材料形成的複數個第一部件以及與垂直於該第一軸的一第二軸相關且由一第二材料形成的複數個第二部件，其中該第一材料的熱膨脹係數小於該第二材料；以及 一第二環形結構，位在該第一環形結構上方，其中該第二環形結構包括單一部件。
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