CN220914204U - 半导体裸片封装及半导体装置封装 - Google Patents

半导体裸片封装及半导体装置封装 Download PDF

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Abstract

本实用新型实施例涉及半导体裸片封装及半导体装置封装。所述半导体裸片封装包括：裸片；绝缘体层；连接结构，在裸片与绝缘体层间；及应力消除沟槽，在半导体裸片封装的外边缘与半导体裸片封装的密封环结构间，延伸穿过绝缘体层、连接结构且进入裸片中。所述半导体装置封装包括：封装衬底；多个互连结构，附接到封装衬底且在封装衬底上方延伸；第一半导体裸片封装，在多个互连结构之间，第一半导体裸片封装包括：应力消除沟槽，于第一半导体裸片封装的外围周围；囊封层，围绕多个互连结构及第一半导体裸片封装；及第二半导体裸片封装，在多个互连结构、第一半导体裸片封装及囊封层上方，并附接到多个互连结构。

Description

半导体裸片封装及半导体装置封装
技术领域
本实用新型实施例涉及半导体裸片封装﹑半导体装置封装及其制造方法。
背景技术
各种半导体装置包装技术可用于将一或多个半导体裸片并入到半导体装置封装中。在一些情况下，半导体裸片可堆叠于半导体装置封装中以达成所述半导体装置封装的较小级别或横向占用面积及/或增加所述半导体装置封装的密度。可经执行以在半导体装置封装中堆叠半导体裸片的半导体装置包装技术可包含封装上覆封装(PoP)、晶片上覆芯片(CoW)、晶片上覆晶片(WoW)及/或衬底上覆晶片上覆芯片(CoWoS)等。
实用新型内容
本实用新型的实施例涉及一种半导体裸片封装，其包括：半导体裸片；绝缘体层；连接结构，其在所述半导体裸片与所述绝缘体层之间；及应力消除沟槽，其在所述半导体裸片封装的外边缘与所述半导体裸片封装的密封环结构之间，其中所述应力消除沟槽延伸穿过所述绝缘体层，穿过所述连接结构且进入所述半导体裸片的部分中。
本实用新型的实施例涉及一种制造半导体裸片封装的方法，其包括：在晶片上形成第一半导体裸片封装及与所述第一半导体裸片封装并排的第二半导体裸片封装；在所述第一半导体裸片封装与所述第二半导体裸片封装之间的切割道区中形成第一凹槽；在所述切割道区中形成第二凹槽；在所述切割道区中形成第三凹槽，其中所述第二凹槽邻近于所述第一凹槽的面向所述第一半导体裸片封装的第一侧，其中所述第三凹槽邻近于所述第一凹槽的面向所述第二半导体裸片封装的第二侧，其中所述第一凹槽的宽度相对于所述第二凹槽的宽度更大，且其中所述第一凹槽的所述宽度相对于所述第三凹槽的宽度(W2)更大；及切割穿过所述第一凹槽的底部以将所述第一半导体裸片封装与所述第二半导体裸片封装分离。
本实用新型的实施例涉及一种半导体装置封装，其包括：半导体装置封装衬底；多个互连结构，其附接到所述半导体装置封装衬底且在所述半导体装置封装衬底上方延伸；第一半导体裸片封装，其在所述多个互连结构之间，所述第一半导体裸片封装包括：应力消除沟槽，其包含于所述第一半导体裸片封装的外围周围；囊封层，其围绕所述多个互连结构及所述第一半导体裸片封装；及第二半导体裸片封装，其在所述多个互连结构上方，在所述第一半导体裸片封装上方且在所述囊封层上方，其中所述第二半导体裸片封装附接到所述多个互连结构。
附图说明
当结合附图阅读时从以下详细描述最佳理解本公开的方面。应注意，根据业界中的标准实践，各种构件未按比例绘制。事实上，为了清楚论述起见，可任意增大或减小各种构件的尺寸。
图1是其中可实施本文中所描述的系统及/或方法的示范性环境的图式。
图2是本文中所描述的示范性半导体装置封装的图式。
图3是本文中所描述的半导体裸片封装的示范性实施方案的图式。
图4A到图4C是本文中所描述的半导体裸片封装的示范性实施方案的图式。
图5A到图5I是本文中所描述的示范性实施方案的图式。
图6A到图6G是本文中所描述的示范性实施方案的图式。
图7A到图7H是本文中所描述的示范性实施方案的图式。
图8A到图8F是本文中所描述的示范性实施方案的图式。
图9是本文中所描述的装置的示范性组件的图式。
图10是与形成半导体装置封装相关联的示范性工艺的流程图。
具体实施方式
以下公开内容提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本公开。当然，这些仅为实例且不意在限制。例如，在下列描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成为直接接触的实施例，且还可包含其中额外构件可形成于所述第一构件与所述第二构件之间，使得所述第一构件与所述第二构件可不直接接触的实施例。另外，本公开可在各种实例中重复元件符号及/或字母。此重复出于简化及清楚的目的，且本身不指定所论述的各项实施例及/或配置之间的关系。
此外，为便于描述，可在本文中使用例如“在…下面”、“在…下方”、“下”、“在…上方”、“上”、及类似者的空间相对术语来描述一个元件或构件与另一(些)元件或构件的关系，如图中所说明。空间相对术语意在涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或成其它定向)且可相应地同样解释本文中所使用的空间相对描述符。
在将半导体裸片封装成半导体装置封装的工艺中，可在衬底上形成多个半导体裸片且接着将其切割成个别件。在将多个半导体裸片切割成个别件的刀片锯切之前，可执行激光开槽以在半导体裸片中形成凹槽。多个半导体裸片中的半导体裸片可附接到半导体装置封装衬底且接着用模塑料囊封。所述模塑料填充于半导体裸片周围(包含在激光开槽工艺期间形成的凹槽)。
在用模塑料填充凹槽之后，在可靠性测试期间，模塑料可曝露于高温及/或高湿度。这些曝露可引起模塑料膨胀及/或扩张，此可通过凹槽将应力转移到半导体裸片。应力可引起半导体裸片中的分层，其中应力实体地引起半导体裸片的两个或更多个层破裂或分离。分层可引起半导体裸片中的故障，此可引起半导体装置封装中的故障且可降低半导体装置封装良率。
在本文中所描述的一些实施方案中，在将半导体裸片附接到半导体装置封装衬底之前，执行激光开槽操作以在所述半导体裸片中形成多个凹槽(或凹口)。除了形成待通过其执行刀片锯切以将所述半导体裸片与其它半导体裸片分离的第一凹槽之外，可在所述第一凹槽与所述半导体裸片的密封环之间形成第二凹槽。所述第二凹槽经配置以含有所述第一凹槽与所述第二凹槽之间的所述半导体裸片的部分的任何潜在分层，且防止分层传播通过所述密封环且进入所述半导体裸片的有源区中。因此，本文中所描述的第二凹槽及相关联激光开槽操作降低原本可能由在半导体裸片附接到半导体装置封装衬底之后在半导体裸片周围形成的模塑料中的膨胀及/或扩张所引起的半导体裸片中的分层的可能性。此可降低半导体裸片中的故障的可能性，此可增加半导体装置封装良率。
图1是其中可实施本文中所描述的系统及/或方法的示范性环境100的图式。如图1中所展示，环境100可包含多个半导体处理工具组105到150及输送工具组155。多个半导体处理工具组105到150可包含重布层(RDL)工具组105、平坦化工具组110、连接工具组115、自动化测试设备(ATE)工具组120、单粒化工具组125、裸片附接工具组130、囊封工具组135、印刷电路板(PCB)工具组140、表面安装(SMT)工具组145及成品工具组150。示范性环境100的半导体处理工具组105到150可包含于一或多个设施中，例如半导体洁净或半洁净室、半导体铸造厂、半导体处理设施、外包组装及测试(OSAT)设施及/或制造设施等。
在一些实施方案中，半导体处理工具组105到150及通过半导体处理工具组105到150执行的操作是跨多个设施分布。此外或替代地，半导体处理工具组105到150中的一或多者可跨多个设施细分。通过半导体处理工具组105到150执行的操作的序列可基于半导体封装的类型或半导体封装的完成的状态而改变。
半导体处理工具组105到150中的一或多者可执行用以组装半导体封装的操作的组合(例如，将一或多个IC裸片附接到衬底，其中所述衬底提供到运算装置的外部连接能力，等等)。此外或替代地，半导体处理工具组105到150中的一或多者可执行用以确保半导体封装的质量及/或可靠性的操作的组合(例如，在各个制造阶段对一或多个IC裸片及/或半导体封装进行测试及分类)。
半导体封装可对应于类型的半导体封装。例如，半导体封装可对应于覆晶(FC)类型的半导体封装、球栅阵列(BGA)类型的半导体封装、多芯片封装(MCP)类型的半导体封装，或芯片级封装(CSP)类型的半导体封装。此外或替代地，半导体封装可对应于塑料无引线芯片载体(PLCC)类型的半导体封装、封装中系统(SIP)类型的半导体封装、陶瓷无引线芯片载体(CLCC)类型的半导体封装或薄小轮廓封装(TSOP)类型的半导体封装等。
RDL工具组105包含能够在半导体衬底(例如，半导体晶片等)上形成材料的一或多个层及图案(例如，电介质层、导电重布层及/或垂直连接接达结构(通路)等)的一或多个工具。RDL工具组105可包含一或多个光刻工具(例如，光刻曝光工具、光致抗蚀剂施配工具、光致抗蚀剂显影工具等)的组合、一或多个蚀刻工具(例如，基于等离子体的蚀刻工具、干式蚀刻工具或湿式蚀刻工具等)的组合，及一或多个沉积工具(例如，化学气相沉积(CVD)工具、物理气相沉积(PVD)工具、原子层沉积(ALD)工具或镀覆工具等)。在一些实施方案中，示范性环境100包含多个类型的这些工具作为RDL工具组105的部分。
平坦化工具组110包含能够抛光或平坦化半导体衬底(例如，半导体晶片)的各个层的一或多个工具。平坦化工具组110还可包含能够薄化半导体衬底的工具。平坦化工具组110可包含化学机械平坦化(CMP)工具或研磨工具等。在一些实施方案中，示范性环境100包含多个类型的这些工具作为平坦化工具组110的部分。
连接工具组115包含能够形成作为半导体封装的部分的连接结构(例如，导电结构)的一或多个工具。通过连接工具组115形成的连接结构可包含导线、螺柱、支柱、凸块或焊球等。通过连接工具组115形成的连接结构可包含例如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料或钯(Pd)材料等的材料。连接工具组115可包含凸块化工具、导线接合工具或镀覆工具等。在一些实施方案中，示范性环境100包含多个类型的这些工具作为连接工具组115的部分。
ATE工具组120包含能够测试一或多个IC裸片及/或半导体封装(例如，在囊封之后的一或多个IC裸片)的质量及可靠性的一或多个工具。ATE工具组120可执行晶片测试操作、已知良好裸片(KGD)测试操作、半导体封装测试操作或系统级(例如，填入有一或多个半导体封装及/或一或多个IC裸片的电路板)测试操作等。ATE工具组120可包含参数测试仪工具、速度测试仪工具及/或预烧工具等。此外或替代地，ATE工具组120可包含探针器工具、探针卡工具、测试接口工具、测试插座工具、测试处置器工具、预烧板工具及/或预烧板装载器/卸除器工具等。在一些实施方案中，示范性环境100包含多个类型的这些工具作为ATE工具组120的部分。
单粒化工具组125包含能够从载体单粒化(例如，分离、移除)一或多个IC裸片或半导体封装的一或多个工具。例如，单粒化工具组125可包含从半导体衬底切割一或多个IC裸片的分割工具、锯切工具或激光工具。此外或替代地，单粒化工具组125可包含从引线框架切除半导体封装的修整及成形工具。此外或替代地，单粒化工具组125可包含从有机衬底材料的条带或面板移除半导体封装的起槽机工具或激光工具等。在一些实施方案中，示范性环境100包含多个类型的这些工具作为单粒化工具组125的部分。
裸片附接工具组130包含能够将一或多个IC裸片附接到中介层、引线框架及/或有机衬底材料的条带等的一或多个工具。裸片附接工具组130可包含取置工具、贴胶工具、回焊工具(例如，熔炉)、焊接工具或环氧树脂施配工具等。在一些实施方案中，示范性环境100包含多个类型的这些工具作为裸片附接工具组130的部分。
囊封工具组135包含能够囊封一或多个IC裸片(例如，附接到中介层、引线框架或有机衬底材料的条带的一或多个IC裸片)的一或多个工具。例如，囊封工具组135可包含将一或多个IC裸片囊封于塑料模塑料中的模制工具。此外或替代地，囊封工具组135可包含在一或多个IC裸片与下伏表面(例如，中介层或有机衬底材料的条带等)之间施配环氧树脂聚合物底胶材料的施配工具。在一些实施方案中，示范性环境100包含多个类型的这些工具作为囊封工具组135的部分。
PCB工具组140包含能够形成具有一或多个导电迹线层的PCB的一或多个工具。PCB工具组140可形成类型的PCB，例如单层PCB、多层PCB或高密度连接(HDI)PCB等。在一些实施方案中，PCB工具组140使用增层膜材料及/或玻璃纤维强化环氧树脂材料的一或多个层形成中介层及/或衬底。PCB工具组140可包含层压工具、镀覆工具、光刻工具、激光切割工具、取置工具、蚀刻工具、施配工具、接合工具及/或固化工具(例如，熔炉)等。在一些实施方案中，示范性环境100包含多个类型的这些工具作为PCB工具组140的部分。
SMT工具组145包含能够将半导体封装安装到电路板(例如，中央处理单元(CPU)PCB、存储器模块PCB、自动电路板及/或显示系统板等)的一或多个工具。SMT工具组145可包含模板工具、焊膏印刷工具、取置工具、回焊工具(例如，熔炉)及/或检测工具等。在一些实施方案中，示范性环境100包含多个类型的这些工具作为SMT工具组145的部分。
成品工具组150包含能够制备包含半导体封装的最终产品以装运给客户的一或多个工具。成品工具组150可包含胶带及滚动条工具、取置工具、载体托盘堆叠工具、装箱工具、跌落测试工具、回转料架工具、受控环境存储工具及/或密封工具等。在一些实施方案中，示范性环境100包含多个类型的这些工具作为成品工具组150的部分。
输送工具组155包含能够在半导体处理工具105到150之间输送在制品(WIP)的一或多个工具。输送工具组155可经配置以容纳一或多个输送载体，例如晶片输送载体(例如，晶片匣或前开式统集盒(FOUP)等)、裸片载体输送载体(例如，膜框架等)及/或封装输送载体(例如，联合电子装置工程(JEDEC)托盘或载体胶带滚动条等)。输送工具组155还可经配置以在输送载体当中转移及/或组合WIP。输送工具组155可包含取置工具、传送机工具、机械臂工具、架空起重输送(OHT)工具、自动化材料处置系统(AMHS)工具及/或另一类型的工具。在一些实施方案中，示范性环境100包含多个类型的这些工具作为输送工具组155的部分。
半导体处理工具组105到150中的一或多者可执行本文中所描述的一或多个操作。例如，半导体处理工具组105到150中的一或多者可执行结合图5A到图5I、图6A到图6G、图7A到图7H及/或图8A到图8F等描述的一或多个操作。作为另一实例，半导体处理工具组105到150中的一或多者可在晶片上形成第一半导体裸片封装及与所述第一半导体裸片封装并排的第二半导体裸片封装；可在所述第一半导体裸片封装与所述第二半导体裸片封装之间的切割道区中形成第一凹槽；可在所述切割道区中形成第二凹槽；可在所述切割道区中形成第三凹槽，其中所述第二凹槽邻近于所述第一凹槽的面向所述第一半导体裸片封装的第一侧，其中所述第三凹槽邻近于所述第一凹槽的面向所述第二半导体裸片封装的第二侧，其中所述第一凹槽的宽度相对于所述第二凹槽的宽度更大，且其中所述第一凹槽的所述宽度相对于所述第三凹槽的宽度更大；及/或可切割穿过所述第一凹槽的底部以将所述第一半导体裸片封装与所述第二半导体裸片封装分离。
作为另一实例，半导体处理工具组105到150中的一或多者可将第一半导体裸片封装安装到载体衬底；可形成邻近于第一半导体裸片封装的一或多个侧的半导体装置封装的多个集成扇出型(InFO)穿孔(TIV)；及/或可在第一半导体裸片封装周围及在多个TIV周围沉积模塑料，其中所述模塑料填充于第二凹槽中以在第一半导体裸片封装中形成应力消除沟槽。
作为另一实例，半导体处理工具组中的一或多者可对半导体装置封装执行一或多个可靠性测试，其中应力消除沟槽阻止由在一或多个可靠性测试期间模塑料的膨胀引起的应力从模塑料转移到半导体装置封装。
图1中展示的工具组的数目及布置是作为一或多个实例提供。实际上，除图1中展示的工具组外，还可存在额外工具组、不同工具组或不同地布置的工具组。此外，图1中展示的两个或更多个工具组可在单个工具组内实施，或图1中展示的工具组可实施为多个、分布式工具组。此外或替代地，环境100的一或多个工具组可执行被描述为通过环境100的另一工具组执行的一或多个功能。
图2是本文中所描述的示范性半导体装置封装200的图式。半导体装置封装200包含含有一或多个半导体裸片封装的经封装半导体装置。半导体装置封装200可称为封装上覆封装(PoP)半导体装置封装、3D封装、2.5D封装、集成扇出型(InFO)封装及/或包含一或多个半导体裸片封装的另一类型的半导体装置封装。
如图2中所展示，半导体装置封装200可包含半导体裸片封装202及半导体裸片封装204。半导体裸片封装202及半导体裸片封装204可堆叠或垂直布置于半导体装置封装200中。特定来说，半导体裸片封装204可包含于半导体裸片封装202上方。半导体裸片封装202及204中的每一者可包含一或多个半导体裸片，例如逻辑裸片、系统单芯片(SoC)裸片、存储器裸片、输入/输出(I/O)裸片及/或另一类型的半导体裸片。半导体裸片封装202及204中的每一者可包含一或多个其它结构，例如衬底、中介层及/或连接结构，以及本文中所描述的其它实例。
半导体裸片封装202可包含于半导体装置封装衬底206上方及/或上。半导体装置封装衬底206可包含放置于一或多个电介质层210中的一或多个金属化层208。半导体装置封装衬底206可包含重布结构(例如，重布层(RDL)结构)、中介层及/或另一类型的封装衬底。半导体裸片封装202可附接到半导体装置封装衬底206的一或多个金属化层208。
半导体装置封装衬底206的一或多个金属化层208可包含一或多个材料，例如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料及/或钯(Pd)材料等。半导体装置封装衬底206的一或多个金属化层208可包含实现半导体裸片封装202及204上的I/O连接的扇出的金属线、通路、互连件及/或另一类型的金属化层。电介质层210可包含聚苯丙恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、氧化硅(SiOx)及/或另一合适电介质材料。
囊封层212可包含于半导体装置封装衬底206上方及/或上。囊封层212可围绕及/或囊封半导体裸片封装202。囊封层212可包含模塑料，例如聚合物、分散于树脂中的一或多个填充物、环氧基树脂及/或另一类型的绝缘材料。底胶材料214可包含于半导体裸片封装202上方及囊封层212上方。可包含底胶材料214以填充于半导体裸片封装202与半导体裸片封装204之间的间隙中。底胶材料214可为聚合物、分散于树脂中的一或多个填充物、环氧基树脂及/或另一类型的绝缘材料。
半导体裸片封装204可包含衬底216及在衬底216上方及/或上的囊封层218。衬底216可包含底部连接结构220及顶部连接结构222。顶部连接结构222可与半导体裸片封装204的半导体裸片224电连接。半导体裸片224可包含存储器裸片，例如高带宽存储器(HBM)裸片、静态随机存取存储器(SRAM)裸片、动态随机存取存储器(DRAM)裸片及/或另一类型的存储器裸片。此外及/或替代地，半导体裸片224可包含另一类型的半导体裸片，例如逻辑裸片、I/O裸片及/或另一类型的半导体裸片。
半导体裸片224及顶部连接结构222可通过多个接合导线226电连接。囊封层218囊封半导体裸片224及接合导线226。底部连接结构220将半导体裸片封装204电连接到延伸穿过囊封层212且在半导体装置封装衬底206与半导体裸片封装204之间延伸的多个TIV 228。底部连接结构220、顶部连接结构222及TIV 228可包含一或多个材料，例如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料及/或钯(Pd)材料等。底部连接结构220及TIV 228可通过连接器230电连接，连接器230可包含焊球、焊料凸块、受控塌缩芯片连接(C4)凸块及/或微凸块等。
如图2中进一步展示，半导体装置封装200可包含连接到与半导体装置封装衬底206的附接半导体裸片封装202的一侧相对的半导体装置封装衬底206的底侧的集成无源装置(IPD)232。IPD 232可包含一或多个电容器、一或多个电阻器、一或多个电感器及/或另一类型的一或多个无源组件。IPD 232可通过电连接到半导体装置封装衬底206的金属化层208的接合垫234及连接器236附接到半导体装置封装衬底206的底侧。
半导体装置封装200可包含通过导电垫240附接到半导体装置封装衬底206的底侧的导电端子238。导电端子238可包含球栅阵列(BGA)球、平台栅格阵列(LGA)垫、接脚栅格阵列(PGA)接脚及/或另一类型的导电端子。导电端子238可使半导体装置封装200能够安装到电路板、插座(例如，LGA插座)及/或另一类型的安装结构。导电垫240可电连接到半导体装置封装衬底206的金属化层208。
如本文中所描述，半导体裸片封装202的端部分242及244可包含半导体裸片封装202的外边缘与半导体裸片封装202的密封环结构之间的应力消除沟槽。所述应力消除沟槽延伸到端部分242及244中的半导体裸片封装202的一或多个层(例如绝缘体层、连接结构)中及/或延伸穿过其，及/或延伸到半导体裸片封装202的半导体裸片的部分中。应力消除沟槽可包含于半导体裸片封装202的面向半导体装置封装衬底206且背对半导体裸片封装204的底面中。由于施加于端部分242及/或244上的应力，在端部分242及/或244中的切割道区的一或多个层中可能出现分层。例如，如果囊封层212的模塑料曝露于高热及/或高湿度，那么可由于囊封层212的扩张及/或膨胀而导致应力。应力消除沟槽经配置以降低端部分242及244中的分层从半导体裸片封装202的切割道区传播且通过密封环区传播到半导体裸片封装202的有源区中的可能性。此可防止或降低端部分242及244中引起半导体裸片封装202中的装置故障的分层的可能性。
如上文所指示，图2是作为实例提供。其它实例可不同于关于图2所描述的内容。
图3是本文中所描述的半导体裸片封装202的示范性实施方案300的图式。半导体裸片封装202可包含一或多个半导体裸片302。一或多个半导体裸片302可包含逻辑裸片、存储器裸片、HBM裸片、I/O裸片、系统单芯片(SoC)裸片、DRAM IC裸片、SRAM IC裸片、中央处理单元(CPU)裸片、图形处理单元(GPU)裸片、数字信号处理(DSP)裸片、专用集成电路(ASIC)裸片及/或另一类型的半导体裸片。半导体裸片302可包含于衬底、一或多个硅(Si)层及/或另一材料的一或多个层中。
如图3中所展示，半导体裸片302可附接到连接结构304。连接结构304可包含RDL结构、互连结构及/或中介层等。半导体裸片302可通过多个导电结构306附接到连接结构304。导电结构306可包含螺柱、支柱、凸块、焊球、微凸块、接垫(或接点平台)、凸块下金属(UBM)结构及/或另一类型的导电结构等。导电结构306可包含一或多个材料，例如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料、铅(Pb)材料或钯(Pd)材料等。在一些实施方案中，一或多个材料可为无铅的(例如，无Pb)。
导电结构306可由连接结构304的钝化层308围绕。金属化层310可与导电结构306连接。金属化层310可包含金属线、沟槽、通路、支柱及/或另一类型的金属化层。金属化层310可包含一或多个材料，例如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料、铅(Pb)材料或钯(Pd)材料等。
金属化层310可由电介质层312围绕。电介质层312可包含聚苯丙恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、氧化硅(SiOx)及/或另一合适电介质材料。连接结构304可包含往返于半导体裸片302重布电信号的额外金属化层310及/或额外电介质层312。连接器314可与金属化层310电连接。连接器314可将金属化层310与半导体装置封装衬底206的金属化层208电连接。
绝缘体层316可包含于连接结构304上方，使得连接结构304包含于绝缘体层316与半导体裸片302之间。可包含绝缘体层316以填充连接器314与半导体装置封装衬底206之间的间隙。绝缘体层316可包含聚苯丙恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、氧化硅(SiOx)及/或另一合适电介质材料。裸片附着膜(DAF)318可包含于与附接连接结构304的侧相对的半导体裸片302的一侧上。可包含DAF 318以使半导体裸片封装202能够安装到载体衬底及/或框架且随后从其移除以供处理。DAF 318可包含环氧树脂、酚树脂、丙烯酸橡胶、二氧化硅填充物及/或另一合适材料。
图3进一步说明端部分242及244的位置。半导体裸片封装202的端部分242及244可包含半导体裸片封装202的外边缘与半导体裸片封装202的密封环结构之间的应力消除沟槽。所述应力消除沟槽延伸到端部分242及244中的半导体裸片封装202的一或多个层(例如绝缘体层、连接结构)中及/或延伸穿过其，及/或延伸到半导体裸片封装202的半导体裸片的部分中。由于施加于端部分242及/或244上的应力，在端部分242及/或244中的切割道区的一或多个层中可能出现分层。例如，如果囊封层212的模塑料曝露于高热及/或高湿度，那么可由于囊封层212的扩张及/或膨胀而导致应力。应力消除沟槽经配置以降低端部分242及244中的分层从半导体裸片封装202的切割道区传播且通过密封环区至半导体裸片封装202的有源区中的可能性。此可防止或降低端部分242及244中引起半导体裸片封装202中的装置故障的分层的可能性。
如上文所指示，图3是作为实例提供。其它实例可不同于关于图3所描述的内容。
图4A到图4C是本文中所描述的半导体裸片封装200的示范性实施方案400的图式。示范性实施方案400包含半导体裸片封装202的端部分242及244的实例，其包含应力消除沟槽以降低端部分242及244中的分层从半导体裸片封装202的切割道区传播且通过密封环区至半导体裸片封装202的有源区中的可能性。
图4A说明端部分242的剖面图。如图4A中所展示，半导体裸片封装202的端部分242包含切割道区402及靠近或邻近于切割道区402的密封环区404。密封环区404靠近或邻近于半导体裸片封装202的有源区406。有源区406延伸朝向半导体裸片封装202的中心。
切割道区402包含半导体裸片封装202的用于将晶片锯切或分割成包含半导体裸片封装202的个别件的区。切割道区402可称为半导体裸片封装202的非有源区，因为包含于切割道区402中的金属化层及/或其它导电结构并不用于半导体裸片封装202的有源电操作(例如，在处理、记忆、存储时)。包含于切割道区402中的金属化层及/或其它导电结构可对端部分242提供结构刚度，此可降低经执行以将晶片锯切或分割成包含半导体裸片封装202的个别件的单粒化(例如，裸片锯切或裸片切割)操作的振动的可能性。
密封环区404可包含经包含以围绕半导体裸片封装202的有源区406密封的一或多个密封环结构408(例如，在连接结构304中)。密封环结构408包含经配置以减少及/或防止湿气、氧气、颗粒及/或另一类型的污染物进入有源区406中的多个级别及/或垂直布置的金属化层。此外，可包含密封环结构408以减少有源区406中的破裂及/或分层。有源区406包含半导体裸片封装202的有源集成电路系统。有源集成电路系统可执行半导体裸片封装202的主要电及处理功能。有源电路系统可包含晶体管、像素传感器、电力电路系统及/或其它有源电路系统。
密封环区404可包含于切割道区402与有源区406之间。密封环区404可包含于切割道区402的与半导体裸片封装202的外边缘410相对的侧上。半导体裸片封装202的外边缘410可包含弯曲部分412及连接到弯曲部分412的近乎笔直部分414。弯曲部分412可延伸通过绝缘体层316，通过连接结构304且进入半导体裸片302的部分中。近乎笔直部分414可包含于弯曲部分412上方且可延伸通过半导体裸片302。半导体裸片封装202的外边缘410可由半导体装置封装200的囊封层212的模塑料围绕。
如图4A中进一步展示，应力消除沟槽416可包含于半导体裸片封装202的外边缘410与半导体裸片封装202的密封环区404中的密封环结构408之间。应力消除沟槽416可包含延伸到绝缘体层316的顶面中且通过绝缘体层316，通过连接结构304且进入半导体裸片302的部分中的长形结构。应力消除沟槽416可包含于切割道区402中且靠近或邻近于密封环结构408。应力消除沟槽416包含填充有囊封层212的模塑料的凹槽或凹口。
应力消除沟槽416经配置以降低分层从半导体裸片封装的切割道区402通过密封环区404传播至有源区406中的可能性。应力消除沟槽416与半导体裸片封装202的外边缘410间隔开距离D1，距离D1可包含于约110微米到约120微米的范围内。然而，范围的其它值是在本公开的范围内。在一些情况下，囊封层212的模塑料可膨胀及/或扩张(例如，当囊封层212经历高湿度级别及/或高温时)。囊封层212的模塑料的扩张可施加应力(例如，横向应力、垂直应力)到半导体裸片封装202的外边缘410上。在一些情况下，半导体裸片封装202的外边缘410上的应力可引起半导体裸片封装202的一或多个部分在切割道区402中分层或破裂。裂纹可开始于外边缘410且可传播通过切割道区402朝向应力消除沟槽416。应力消除沟槽416阻止裂纹进一步传播且含有由切割道区402的破裂引起的分层。以此方式，应力消除沟槽416经配置以防止分层及/或破裂传播到密封环区404中及引起分层及/或破裂通过密封环结构408且进入半导体裸片封装202的有源区406中。
应力消除沟槽416可阻止分层及/或破裂传播至有源区406中，因为应力消除沟槽416经形成为窄宽度W1。应力消除沟槽416的窄宽度W1限制可填充于应力消除沟槽416的凹槽或凹口中的囊封层212的模塑料的量，此限制应力消除沟槽416的凹槽或凹口中的模塑料扩张的量。此限制可在应力消除沟槽416中从囊封层212的模塑料转移到半导体裸片封装202的应力的量，此降低分层及/或破裂从半导体裸片封装的切割道区402通过密封环区404传播到有源区406中的可能性。
在一些实施方案中，应力消除沟槽416的宽度W1是包含于约5微米到约20微米的范围内以限制应力从应力消除沟槽416的凹槽或凹口中的模塑料转移到半导体裸片封装202，同时使凹槽或凹口能够被切割穿过连接结构304且使模塑料能够填充于凹槽或凹口中。然而，范围的其它值是在本公开的范围内。
应力消除沟槽416可经形成为足够高度H1以使应力消除沟槽416能够完全经形成通过连接结构304且进入半导体裸片302的部分中。在一些实施方案中，应力消除沟槽416的高度H1是包含于约15微米到约60微米的范围内。如果应力消除沟槽416的高度H1太小，那么分层及/或破裂仍可能够在应力消除沟槽416周围传播且进入有源区406中。如果应力消除沟槽的高度H1太大，那么应力消除沟槽416的凹槽或凹口可填充有太多模塑料，此可引起在应力消除沟槽416的凹槽或凹口中起始分层及/或破裂。然而，范围的其它值是在本公开的范围内。
在一些实施方案中，应力消除沟槽416的高度H1及半导体裸片封装202的外边缘410的弯曲部分的高度H2是近乎相同高度。在一些实施方案中，应力消除沟槽416的高度H1及半导体裸片封装202的外边缘410的弯曲部分的高度H2是不同高度。在一些实施方案中，应力消除沟槽416可包含高度H1与宽度W1之间的大于或近乎等于3:1的纵横比。
图4B说明端部分244的剖面图，端部分244是相对于端部分242在半导体裸片封装202的相对裸片上的半导体裸片封装202的端部分。如图4B中所展示，端部分242基本上是端部分242的镜像配置，且包含在半导体裸片封装202的切割道区402中的应力消除沟槽416。
图4C说明半导体裸片封装202的俯视图，其展示应力消除沟槽416。如图4C中的俯视图中所展示，半导体裸片封装202的有源区406可占用半导体裸片封装202的中心区域。密封环区404可环绕有源区406，且切割道区402可围绕半导体裸片封装202的外围环绕有源区406及密封环区404。
在半导体裸片封装202的俯视图中，应力消除沟槽416是包含于半导体裸片封装202的外围周围。此外，在半导体裸片封装202的俯视图中，应力消除沟槽416可包含于切割道区402中。此外，在半导体裸片封装202的俯视图中，应力消除沟槽416可围绕及/或环绕半导体裸片封装202的密封环区404及有源区406。
如上文所指示，图4A到图4C是作为实例提供。其它实例可不同于关于图4A到图4C所描述的内容。
图5A到图5I是本文中所描述的示范性实施方案500的图式。示范性实施方案500可包含在晶片502上形成包含半导体裸片封装202a及半导体裸片封装202b的多个半导体裸片封装202的实例。半导体裸片封装202a可在晶片502上与半导体裸片封装202b邻近、靠近及/或并排。
如图5A中所展示，可针对半导体裸片封装202a且针对半导体裸片封装202b形成半导体裸片302。在一些实施方案中，半导体裸片302可形成于晶片502中及/或上。一或多个前段工艺(FEOL)半导体处理工具、一或多个中段工艺(MEOL)半导体处理工具及/或一或多个后段工艺(BEOL)半导体处理工具可形成用于半导体裸片封装202a及用于半导体裸片封装202b的半导体裸片302。这些工具可包含光刻工具(例如，曝光工具、显影器工具及蚀刻工具)、沉积工具、镀覆工具、接合工具及/或另一类型的半导体处理工具。
如图5B中所展示，可在半导体裸片302上方及/或上形成导电结构306。特定来说，连接工具组115可在半导体裸片302上方及/或上形成导电结构306。
形成导电结构306可包含多个处理操作。晶种层可形成于半导体裸片302上方及/或上。在一些实施方案中，晶种层可包含金属层，所述金属层可为单个层或包含由不同材料形成的多个子层的复合层。在一些实施方案中，晶种层包含钛(Ti)层及在所述钛层上方的铜(Cu)层。晶种层可使用(例如)PVD(溅镀)、电镀、CVD及/或另一合适沉积技术形成。
在形成晶种层之后，接着可在晶种层上形成及图案化光致抗蚀剂。所述光致抗蚀剂可通过旋涂或通过执行另一合适沉积操作形成。光致抗蚀剂可曝露于光以用于图案化。可执行图案化以形成穿过光致抗蚀剂的开口以曝露晶种层。
接着可在光致抗蚀剂的开口中且在晶种层的经曝露部分上形成导电材料。所述导电材料可通过镀覆(例如电镀或无电式电镀)或通过执行另一合适沉积操作形成。在一些实施方案中，导电材料是以保形方式形成，使得导电材料部分填充穿过光致抗蚀剂的开口。导电材料及晶种层的下伏部分的组合可对应于导电结构306。
如图5C中所展示，可在半导体裸片302上方及/或上且在导电结构306上方及/或上形成钝化层308。RDL工具组105可使用沉积技术(例如CVD技术、PVD技术及/或ALD技术等)形成钝化层308。
如图5D中所展示，可形成穿过钝化层308的开口504以曝露导电结构306的顶面。RDL工具组105可在钝化层上形成光致抗蚀剂，可在所述光致抗蚀剂中形成图案，且可使用光致抗蚀剂中的图案蚀刻穿过钝化层308。
如图5E中所展示，可在导电结构306的顶部上形成连接结构304的金属化层310。RDL工具组105可在导电结构306上方及/或上形成晶种层。在一些实施方案中，晶种层包含金属层，所述金属层可为单个层或包含由不同材料形成的多个子层的复合层。在一些实施方案中，晶种层包含钛(Ti)层及在所述钛层上方的铜(Cu)层。晶种层可使用(例如)PVD(溅镀)、电镀、CVD及/或另一合适沉积技术形成。RDL工具组105接着可将导电材料沉积到晶种层上。所述导电材料可通过镀覆(例如电镀或无电式电镀)、PVD、CVD及/或另一合适沉积技术形成。导电材料及晶种层的下伏部分的组合可对应于金属化层310。
如图5F中所展示，连接结构304的电介质层312可在金属化层310周围形成。在一些实施方案中，RDL工具组105形成金属化层310及电介质层312的多个交替层以形成连接结构304。RDL工具组105可使用沉积技术(例如CVD技术、PVD技术及/或ALD技术等)沉积电介质层312。
如图5G中所展示，可在连接结构304上方及/或上(例如，在最上电介质层312上方及/或上)形成绝缘体层316。RDL工具组105可使用沉积技术(例如CVD技术、PVD技术、ALD技术及/或旋涂技术等)沉积绝缘体层316。
如图5H中所展示，开口506可经形成在绝缘体层316及电介质层312中的一或多者中及/或穿过其到金属化层310。金属化层310的顶面可通过开口506曝露。在一些实施方案中，光致抗蚀剂层中的图案是用于蚀刻绝缘体层316及电介质层312中的一或多者以形成开口506。在这些实施方案中，RDL工具组105在绝缘体层316上形成光致抗蚀剂层，使光致抗蚀剂层曝露于辐射源以图案化光致抗蚀剂层，显影及移除光致抗蚀剂层的部分以曝露图案，及基于图案蚀刻绝缘体层316以在绝缘体层316及电介质层312中的一或多者中形成开口506。在一些实施方案中，蚀刻操作包含等离子体蚀刻操作、湿式化学蚀刻操作及/或另一类型的蚀刻操作。在一些实施方案中，光致抗蚀剂移除工具移除光致抗蚀剂层的剩余部分(例如，使用化学剥除剂、等离子体灰化及/或另一技术)。
如图5I中所展示，在开口506中且在金属化层310的顶面上方形成连接器314。在一些实施方案中，半导体裸片302的硅层可在形成连接器314之后的晶片薄化工艺中薄化，所述晶片薄化工艺可包含研磨操作、平坦化操作及/或另一合适操作。
连接工具组115可形成连接器314。形成连接器314可包含多个处理操作。晶种层可形成于金属化层310上方及/或上。在一些实施方案中，晶种层包含金属层，所述金属层可为单个层或包含由不同材料形成的多个子层的复合层。在一些实施方案中，晶种层包含钛(Ti)层及在所述钛层上方的铜(Cu)层。晶种层可使用(例如)PVD(溅镀)、电镀、CVD及/或另一合适沉积技术形成。
在形成晶种层之后，接着可在晶种层上形成及图案化光致抗蚀剂。所述光致抗蚀剂可通过旋涂或通过执行另一合适沉积操作形成。光致抗蚀剂可曝露于光以用于图案化。可执行图案化以形成穿过光致抗蚀剂的开口以曝露晶种层。
接着可在光致抗蚀剂的开口中且在晶种层的经曝露部分上形成导电材料。所述导电材料可通过镀覆(例如电镀或无电式电镀)或通过执行另一合适沉积操作形成。在一些实施方案中，导电材料是以保形方式形成，使得导电材料部分填充穿过光致抗蚀剂的开口。导电材料及晶种层的下伏部分的组合可对应于连接器314。
如上文所指示，图5A到图5I是作为实例提供。其它实例可不同于关于图5A到图5I所描述的内容。
图6A到图6G是本文中所描述的示范性实施方案600的图式。示范性实施方案600包含将晶片502切割或分割成包含半导体裸片封装202a及半导体裸片封装202b的个别半导体裸片封装202的实例。此外，示范性实施方案600包含在半导体裸片封装202a中及半导体裸片封装202b中形成凹槽(或凹口)的实例。在半导体裸片封装202a及半导体裸片封装202b附接到半导体装置封装200之后，随后用模塑料填充凹槽，此导致在半导体裸片封装202a及半导体裸片封装202b中形成应力消除沟槽416。在一些实施方案中，可在结合图5A到图5I描述的一或多个操作之后执行结合图6A到图6G描述的操作。
如图6A中所展示，晶片502可放置于框架602上。框架602可称为带框架或另一类型的框架，其在将晶片502分割或锯切成个别半导体裸片封装202的单粒化操作期间支撑晶片502。在一些实施方案中，ATE工具组120可在单粒化操作之前对晶片502的半导体裸片封装202执行晶片测试。在一些实施方案中，在晶片502附接到框架602之后，可从晶片502移除载体衬底。
图6B说明图6A中所指示的裸片切割区604的详细视图。如图6B中所展示，裸片切割区604可对应于半导体裸片封装202a与半导体裸片封装202b之间的切割道区402。
如图6C中所展示，在单粒化操作中在晶片502中形成一或多个凹槽606。单粒化工具组125可在半导体裸片封装202a与半导体裸片封装202b之间的裸片切割区604中形成一或多个凹槽606。单粒化工具组125可执行激光钻孔操作及/或另一类型的操作以形成一或多个凹槽606。
图6D及图6E说明用于在裸片切割区604中形成一或多个凹槽606的示范性工艺。如图6D中所展示，单粒化工具组125可在切割道区402中形成宽凹槽(或宽凹口)606a。宽凹槽606a可经形成穿过绝缘体层316穿过连接结构304且进入半导体裸片302的部分中。宽度W2可大于约30微米，使得用于充分切割穿过宽凹槽606a的刀片锯可配装于宽凹槽606a中而不会触碰宽凹槽606a的侧壁，此原本可能导致对连接结构304的损坏。然而，宽度W2的其它值是在本公开的范围内。宽凹槽606a的高度可对应于半导体裸片封装202的外边缘410的弯曲部分412的高度H2。
如图6E中所展示，单粒化工具组125可在切割道区402中形成多个窄凹槽606b。窄凹槽606b可形成于宽凹槽606a的第一侧上，且另一窄凹槽606b可形成于宽凹槽606a的与所述第一侧相对的第二侧上。以此方式，窄凹槽606b形成于半导体裸片封装202a及202b中的每一者中。
窄凹槽606b的宽度W1可小于宽凹槽606a的宽度W2。窄凹槽606b的高度可对应于半导体裸片封装202中的应力消除沟槽416的高度H1。在一些实施方案中，窄凹槽606b经形成为宽度W1，宽度W1是包含于约5微米到约20微米的范围内。然而，范围的其它值是在本公开的范围内。在一些实施方案中，窄凹槽606b经形成为相同宽度及/或相同高度。在一些实施方案中，两个或更多个窄凹槽606b经形成为不同宽度及/或不同高度。在一些实施方案中，宽凹槽606a及窄凹槽606b经形成为相同高度。在一些实施方案中，一或多个窄凹槽606b及宽凹槽606a经形成为不同高度。
图6D及图6E说明其中首先形成宽凹槽606a，且在宽凹槽606a之后形成窄凹槽606b的示范性工艺。然而，在其它实施方案中，首先形成窄凹槽606b，且在窄凹槽606b之后形成宽凹槽606a。替代地，在形成宽凹槽606a之前可形成窄凹槽606b的第一子组，且在形成宽凹槽606a之后可形成窄凹槽606b的第二子组。
如图6F中所展示，可形成穿过晶片502的完整厚度的切割线608。单粒化工具组125可在裸片切割区604中形成穿过晶片502的完整厚度的切割线608以将晶片502分割或切割成包含半导体裸片封装202a及半导体裸片封装202b的个别半导体裸片封装202。在一些实施方案中，单粒化工具组125使用刀片锯或另一合适工具来切割穿过晶片502。
图6G说明在形成切割线608的操作之后裸片切割区604的详细视图。如图6G中所展示，在切割道区402中形成切割线608。特定来说，切割线608可通过宽凹槽606a形成。
如上文所指示，图6A到图6G是作为实例提供。其它实例可不同于关于图6A到图6G所描述的内容。
图7A到图7H是本文中所描述的示范性实施方案700的图式。特定来说，示范性实施方案700包含形成本文中所描述的半导体装置封装200的部分的实例。在一些实施方案中，可在结合图5A到图5I及/或图6A到图6G描述的一或多个操作之后执行结合图7A到图7H描述的操作。
如图7A中所展示，可在载体衬底702上形成一或多个层。载体衬底702可包含玻璃衬底、硅衬底及/或另一合适载体衬底。一或多个层可包含形成于载体衬底702上方及/或上的光热转换(LTHC)释放层704，及形成于LTHC释放层704上方及/或上的粘着层706。粘着层706经配置以将半导体装置封装200粘着到载体衬底702以供处理。LTHC释放层704经配置以使半导体装置封装200能够在处理之后从载体衬底702移除或去接合。
如图7B中所展示，可在载体衬底702上方及/或上形成半导体装置封装200的TIV228。连接工具组115可形成TIV 228。形成TIV 228可包含多个处理操作。晶种层可形成于粘着层706上方及/或上。在一些实施方案中，晶种层包含金属层，所述金属层可为单个层或包含由不同材料形成的多个子层的复合层。在一些实施方案中，晶种层包含钛(Ti)层及在所述钛层上方的铜(Cu)层。晶种层可使用(例如)PVD(溅镀)、电镀、CVD及/或另一合适沉积技术形成。
在形成晶种层之后，接着可在晶种层上形成及图案化光致抗蚀剂。所述光致抗蚀剂可通过旋涂或通过执行另一合适沉积操作形成。光致抗蚀剂可曝露于光以用于图案化。可执行光致抗蚀剂的图案以形成穿过光致抗蚀剂的开口以曝露晶种层。
接着可在光致抗蚀剂的开口中且在晶种层的经曝露部分上形成导电材料。所述导电材料可通过镀覆(例如电镀或无电式电镀)或通过执行另一合适沉积操作形成。在一些实施方案中，导电材料是以保形方式形成，使得导电材料部分填充穿过光致抗蚀剂的开口。导电材料及晶种层的下伏部分的组合可对应于TIV 228。
可随后移除光致抗蚀剂及其上未形成导电材料的晶种层的部分。可在灰化操作或剥除操作中移除光致抗蚀剂。一旦移除光致抗蚀剂，便可通过蚀刻工艺(例如通过湿式或干式蚀刻)移除晶种层的经曝露部分，使得仅晶种层的剩余部分在TIV 228下方。
如图7C中所展示，半导体裸片封装202(例如，半导体裸片封装202a、半导体裸片封装202b)可附接到TIV 228之间的载体衬底702。在一些实施方案中，裸片附接工具组130可将半导体裸片封装202附接到粘着层706，使得半导体裸片封装202的半导体裸片302面向载体衬底702，且使得连接器314背对载体衬底702。
图7D说明在图7C中指示的端部分242中的半导体裸片封装202的详细视图。如图7D中所展示，窄凹槽606b是包含于半导体裸片封装202的切割道区402中。窄凹槽606b与半导体裸片封装202的外边缘410间隔开。由于在将晶片502分割或切割成个别半导体裸片封装202的单粒化操作期间形成宽凹槽606a，半导体裸片封装202的外边缘410弯曲。
如图7E中所展示，可在载体衬底702上方形成囊封层212。囊封工具组135可在TIV228周围及在半导体裸片封装202周围沉积囊封层212的模塑料，使得TIV 228及半导体裸片封装202通过囊封层212囊封及/或围绕。
囊封工具组135可通过压缩成型、转移成型或通过另一合适技术沉积囊封层212。囊封层212的模塑料可以液体或半液体形式施加且接着随后固化。在一些实施方案中，平坦化工具组110可执行平坦化操作以移除及平坦化形成于TIV 228的顶部上方及/或半导体裸片封装202的顶部上方的囊封层212的上表面。平坦化操作可包含CMP操作、研磨操作、蚀刻操作及/或另一合适工艺。
图7F说明在图7E中指示的端部分242中的半导体裸片封装202的详细视图。如图7F中所展示，用囊封层212的模塑料填充于窄凹槽606b中。此导致在半导体裸片封装202的密封环区404与半导体裸片封装202的外边缘410之间的切割道区402中形成应力消除沟槽416。如图7F中进一步展示，外边缘410由囊封层212围绕。
在一些实施方案中，ATE工具组120可对半导体装置封装200执行一或多个可靠性测试。一或多个可靠性测试可导致囊封层212的模塑料曝露于高温及/或高湿度级别。在一或多个可靠性测试期间的高温及/或高湿度级别可引起囊封层212膨胀及/或扩张。囊封层212在半导体裸片封装202的外边缘410周围的膨胀及/或扩张可导致应力转移到半导体裸片封装的切割道区402中的连接结构304。应力的转移可引起切割道区402中发生分层及/或破裂。分层及/或破裂可起始于外边缘410处或附近，且可传播通过切割道区402到应力消除沟槽416。由于应力消除沟槽416中的少量模塑料，转移到应力消除沟槽416中的半导体裸片封装202的应力的量值相对较小。此不仅防止切割道区402中的分层及/或破裂继续传播通过密封环区404中的密封环结构408及进入半导体裸片封装202的有源区406中，而且可防止分层及/或破裂起始于应力消除沟槽416中。
如图7G中所展示，可在半导体裸片封装202上方及/或上，在TIV 228上方及/或上及在囊封层212上方及/或上形成半导体装置封装衬底206。RDL工具组105可通过形成多个电介质层210及多个电介质层210中的多个金属化层208来形成半导体装置封装衬底206。例如，RDL工具组105可沉积第一电介质层210，可移除第一电介质层210的部分以在第一电介质层210中形成凹槽，且可在凹槽中形成第一金属化层208。RDL工具组105可继续执行类似处理操作以构建半导体装置封装衬底206，直到达成金属化层208的充分或所要布置。
如图7H中所展示，可在半导体装置封装衬底206上方及/或上形成导电端子238。连接工具组115可在半导体装置封装衬底206上形成导电垫240，且可在导电垫240上形成导电端子238。此外，IPD 232可通过接合垫234及连接器236附接到半导体装置封装衬底206。
如上文所指示，图7A到图7H是作为实例提供。其它实例可不同于关于图7A到图7H所描述的内容。
图8A到图8F是本文中所描述的示范性实施方案800的图式。特定来说，示范性实施方案800包含形成本文中所描述的半导体装置封装200的部分的实例。在一些实施方案中，可在结合图5A到图5I、图6A到图6G及/或图7A到图7H描述的一或多个操作之后执行结合图8A到图8F描述的操作。
如图8A中所展示，半导体装置封装200可放置于框架802上。框架802可称为带框架或另一类型的框架，其在处理期间支撑半导体装置封装200。在一些实施方案中，多个半导体装置封装200形成于载体衬底702上且随后放置于框架802上以供处理。在这些实施方案中，框架802还可在处理之后将半导体装置封装200切割成个别件的单粒化期间支撑半导体装置封装200。
如图8B中所展示，执行载体衬底去接合以从半导体装置封装200卸离(或“去接合”)载体衬底702。单粒化工具组125可使用一或多种技术去接合载体衬底702，例如将光(例如，激光或UV光)投射到载体衬底702与半导体装置封装200之间的LTHC释放层704上，使得LTHC释放层704在光的热量下分解。此使载体衬底702能够从半导体装置封装200移除。在一些实施方案中，还从半导体装置封装200移除粘着层706。在一些实施方案中，粘着层706保留于半导体装置封装200上。
如图8C中所展示，单粒化工具组125可执行激光钻孔操作及/或另一类型的操作以在粘着层706中形成开口以曝露TIV 228的顶部。如图8D中所展示，焊膏804可放置于TIV228的顶部上以准备将半导体裸片封装204附接到TIV 228。
如图8E中所展示，半导体裸片封装204可附接到半导体装置封装200的TIV 228。裸片附接工具组130可通过将半导体裸片封装204的连接器230放置于焊膏804上且执行回焊操作以引起连接器230与TIV 228接合来将半导体裸片封装204附接到TIV 228。
如图8F中所展示，底胶材料214可施配于半导体裸片封装204下方，半导体裸片封装204与半导体裸片封装202之间及连接器230周围。囊封工具组135可在毛细管流工艺中沉积底胶材料214，其中毛细管效应是用于将底胶材料214沉积于连接器230中间。替代地，可使用另一合适技术来沉积底胶材料214。
如上文所指示，图8A到图8F是作为实例提供。其它实例可不同于关于图8A到图8F所描述的内容。
图9是装置900的示范性组件的图式。在一些实施方案中，半导体处理工具组105到150及/或输送工具组155中的一或多者可包含一或多个装置900及/或装置900的一或多个组件。如图9中所展示，装置900可包含总线910、处理器920、存储器930、输入组件940、输出组件950及通信组件960。
总线910可包含实现装置900的组件当中的有线及/或无线通信的一或多个组件。总线910可将图9的两个或更多个组件耦合在一起，例如经由操作性耦合、通信耦合、电子耦合及/或电耦合。处理器920可包含中央处理单元、图形处理单元、微处理器、控制器、微控制器、数字信号处理器、现场可编程门阵列、专用集成电路及/或另一类型的处理组件。处理器920是在硬件、固件或硬件及软件的组合中实施。在一些实施方案中，处理器920可包含能够经编程以执行本文中别处所描述的一或多个操作或工艺的一或多个处理器。
存储器930可包含易失性及/或非易失性存储器。例如，存储器930可包含随机存取存储器(RAM)、只读存储器(ROM)、硬盘机及/或另一类型的存储器(例如，闪存、磁性存储器及/或光学存储器)。存储器930可包含内部存储器(例如，RAM、ROM或硬盘机)及/或可抽换式存储器(例如，可经由通用串行总线连接抽换)。存储器930可为非暂时性计算机可读媒体。存储器930存储与装置900的操作有关的信息、指令及/或软件(例如，一或多个软件应用程序)。在一些实施方案中，存储器930可包含例如经由总线910耦合到一或多个处理器(例如，处理器920)的一或多个存储器。
输入组件940使装置900能够接收输入(例如使用者输入及/或经感测输入)。例如，输入组件940可包含触控屏幕、键盘、小键盘、鼠标、按钮、麦克风、切换器、传感器、全球定位系统传感器、加速度计、陀螺仪及/或致动器。输出组件950使装置900能够提供输出，例如经由显示器、扬声器及/或发光二极管。通信组件960使装置900能够经由有线连接及/或无线连接与其它装置通信。例如，通信组件960可包含接收器、传输器、收发器、调制解调器、网络适配器及/或天线。
装置900可执行本文中所描述的一或多个操作或工艺。例如，非暂时性计算机可读媒体(例如，存储器930)可存储指令(例如，一或多个指令或程序代码)集以供处理器920执行。处理器920可执行所述指令集以执行本文中所描述的一或多个操作或工艺。在一些实施方案中，通过一或多个处理器920执行指令集引起一或多个处理器920及/或装置900执行本文中所描述的一或多个操作或工艺。在一些实施方案中，代替指令或结合指令而使用硬接线电路系统以执行本文中所描述的一或多个操作或工艺。此外或替代地，处理器920可经配置以执行本文中所描述的一或多个操作或工艺。因此，本文中所描述的实施方案并不限于硬件电路系统及软件的任何特定组合。
图9中所展示的组件的数目及布置是作为实例提供。除图9中展示的组件外，装置900还可包含额外组件、更少组件、不同组件或不同地布置的组件。此外或替代地，装置900的一组组件(例如，一或多个组件)可执行被描述为通过装置900的另一组组件执行的一或多个功能。
图10是与形成半导体装置封装相关联的示范性工艺1000的流程图。在一些实施方案中，图10的一或多个工艺框是通过一或多个半导体处理工具组(例如，半导体处理工具组105到150中的一或多者)执行。此外或替代地，图10的一或多个工艺框可通过装置900的一或多个组件(例如处理器920、存储器930、输入组件940、输出组件950及/或通信组件960)执行。
如图10中所展示，工艺1000可包含在晶片上形成第一半导体裸片封装及与所述第半导体裸片封装并排的第二半导体裸片封装(框1010)。例如，半导体处理工具组105到150中的一或多者可在晶片502上形成第一半导体裸片封装202a及与第一半导体裸片封装202a并排的第二半导体裸片封装202b，如上文所描述。
如图10中进一步展示，工艺1000可包含在第一半导体裸片封装与第二半导体裸片封装之间的切割道区中形成第一凹槽(框1020)。例如，半导体处理工具组105到150中的一或多者可在第一半导体裸片封装202a与第二半导体裸片封装202b之间的切割道区402中形成第一凹槽(例如，宽凹槽606a)，如上文所描述。
如图10中进一步展示，工艺1000可包含在切割道区中形成第二凹槽(框1030)。例如，半导体处理工具组105到150中的一或多者可在切割道区402中形成第二凹槽(例如，窄凹槽606b)，如上文所描述。
如图10中进一步展示，工艺1000可包含在切割道区中形成第三凹槽(框1040)。例如，半导体处理工具组105到150中的一或多者可在切割道区402中形成第三凹槽(例如，窄凹槽606b)，如上文所描述。在一些实施方案中，第二凹槽邻近于第一凹槽的面向第一半导体裸片封装202a的第一侧。在一些实施方案中，第三凹槽邻近于第一凹槽的面向第二半导体裸片封装202b的第二侧。在一些实施方案中，第一凹槽的宽度W2相对于第二凹槽的宽度W1更大。在一些实施方案中，第一凹槽的宽度W2相对于第三凹槽的宽度W1更大。
如图10中进一步展示，工艺1000可包含切割穿过第一凹槽的底部以将第一半导体裸片封装与第二半导体裸片封装分离(框1050)。例如，半导体处理工具组105到150中的一或多者可切割穿过第一凹槽的底部以将第一半导体裸片封装202a与第二半导体裸片封装202b分离，如上文所描述。
工艺1000可包含额外实施方案，例如下文描述及/或结合本文中别处描述的一或多个其它工艺的任何单个实施方案或实施方案的任何组合。
在第一实施方案中，形成第二凹槽包含在形成第一凹槽之前形成第二凹槽，且形成第三凹槽包含在形成第一凹槽之前形成第三凹槽。在单独或结合第一实施方案的第二实施方案中，形成第二凹槽包含在形成第一凹槽之后形成第二凹槽，且形成第三凹槽包含在形成第一凹槽之后形成第三凹槽。在单独或结合第一及第二实施方案中的一或多者的第三实施方案中，形成第二凹槽包含在形成第一凹槽之前形成第二凹槽，且形成第三凹槽包含在形成第一凹槽之后形成第三凹槽。
在单独或结合第一到第三实施方案中的一或多者的第四实施方案中，工艺1000包含将第一半导体裸片封装202a安装到载体衬底702，形成邻近于第一半导体裸片封装202a的一或多个侧的半导体装置封装200的多个TIV 228，及在第一半导体裸片封装202a周围及在多个TIV 228周围沉积(例如，囊封层212的)模塑料，其中所述模塑料填入第二凹槽中以在第一半导体裸片封装202a中形成应力消除沟槽416。
在单独或结合第一到第四实施方案中的一或多者的第五实施方案中，工艺1000包含对半导体装置封装200执行一或多个可靠性测试，其中应力消除沟槽416阻止由在一或多个可靠性测试期间模塑料的膨胀引起的应力从模塑料转移到半导体装置封装200。在单独或结合第一到第五实施方案中的一或多者的第六实施方案中，形成第二凹槽包含将第二凹槽形成为宽度W1，宽度W1是包含于约5微米到约20微米的范围内。
尽管图10展示工艺1000的示范性框，但在一些实施方案中，除图10中描绘的框外，工艺1000还包含额外框、更少框、不同框或不同地布置的框。此外或替代地，可并行执行工艺1000的两个或更多个框。
以此方式，在将半导体裸片附接到半导体装置封装衬底之前，执行激光开槽操作以在所述半导体裸片中形成多个凹槽(或凹口)。除了形成待通过其执行刀片锯切以将所述半导体裸片与其它半导体裸片分离的第一凹槽之外，可在所述第一凹槽与所述半导体裸片的密封环之间形成第二凹槽。所述第二凹槽经配置以含有所述半导体裸片的介于所述第一凹槽与所述第二凹槽之间的部分的任何潜在分层，且防止分层传播通过所述密封环且进入所述半导体裸片的有源区中。因此，本文中所描述的所述第二凹槽及所述相关联激光开槽操作降低原本可能由在所述半导体裸片附接到所述半导体装置封装衬底之后在所述半导体裸片周围形成的模塑料中的膨胀及/或扩张所引起的半导体裸片中的分层的可能性。此可降低半导体裸片中的故障的可能性，此可增加半导体装置封装良率。
如上文更详细描述，本文中描述的一些实施方案提供一种半导体裸片封装。所述半导体裸片封装包含半导体裸片。所述半导体裸片封装包含绝缘体层。所述半导体裸片封装包含在所述半导体裸片与所述绝缘体层之间的连接结构。所述半导体裸片封装包含在所述半导体裸片封装的外边缘与所述半导体裸片封装的密封环结构之间的应力消除沟槽，其中所述应力消除沟槽延伸穿过所述绝缘体层，穿过所述连接结构且进入所述半导体裸片的部分中。
如上文更详细描述，本文中描述的一些实施方案提供一种方法。所述方法包含在晶片上形成第一半导体裸片封装及与所述第一半导体裸片封装并排的第二半导体裸片封装。所述方法包含在所述第一半导体裸片封装与所述第二半导体裸片封装之间的切割道区中形成第一凹槽。所述方法包含在所述切割道区中形成第二凹槽。所述方法包含在所述切割道区中形成第三凹槽，其中所述第二凹槽邻近于所述第一凹槽的面向所述第一半导体裸片封装的第一侧，其中所述第三凹槽邻近于所述第一凹槽的面向所述第二半导体裸片封装的第二侧，其中所述第一凹槽的宽度相对于所述第二凹槽的宽度更大，且其中所述第一凹槽的所述宽度相对于所述第三凹槽的宽度更大。所述方法包含切割穿过所述第一凹槽的底部以将所述第一半导体裸片封装与所述第二半导体裸片封装分离。
如上文更详细描述，本文中描述的一些实施方案提供一种半导体装置封装。所述半导体装置封装包含半导体装置封装衬底。所述半导体装置封装包含附接到所述半导体装置封装衬底且在所述半导体装置封装衬底上方延伸的多个互连结构。所述半导体装置封装包含在所述多个互连结构之间的第一半导体裸片封装，所述第一半导体裸片封装包含包括于所述第一半导体裸片封装的外围周围的应力消除沟槽。所述半导体装置封装包含围绕所述多个互连结构及所述第一半导体裸片封装的囊封层。所述半导体装置封装包含在所述多个互连结构上方，在所述第一半导体裸片封装上方且在所述囊封层上方的第二半导体裸片封装，其中所述第二半导体裸片封装附接到所述多个互连结构。
前述内容概述若干项实施例的特征使得所属领域的技术人员可较佳理解本公开的方面。所属领域的技术人员应了解，其可易于使用本公开作为设计或修改用于实施相同目的及/或实现本文中所介绍的实施例的相同优点的其它工艺及结构的基础。所属领域的技术人员还应认识到，这些等效建构并未脱离本公开的精神及范围，且其可在不脱离本公开的精神及范围的情况下在本文中做出各种改变、替代及变动。
符号说明
100:环境
105:半导体处理工具组/重布层(RDL)工具组
110:半导体处理工具组/平坦化工具组
115:半导体处理工具组/连接工具组
120:半导体处理工具组/自动化测试设备(ATE)工具组
125:半导体处理工具组/单粒化工具组
130:半导体处理工具组/裸片附接工具组
135:半导体处理工具组/囊封工具组
140:半导体处理工具组/印刷电路板(PCB)工具组
145:半导体处理工具组/表面安装(SMT)工具组
150:半导体处理工具组/成品工具组
155:输送工具组
200:半导体装置封装
202:半导体裸片封装
202a:半导体裸片封装/第一半导体裸片封装
202b:半导体裸片封装/第二半导体裸片封装
204:半导体裸片封装
206:半导体装置封装衬底
208:金属化层/第一金属化层
210:电介质层/第一电介质层
212:囊封层
214:底胶材料
216:衬底
218:囊封层
220:底部连接结构
222:顶部连接结构
224:半导体裸片
226:接合导线
228:贯穿集成扇出(InFO)通路(TIV)
230:连接器
232:集成无源装置(IPD)
234:接垫
236:连接器
238:导电端子
240:导电垫
242:端部分
244:端部分
300:实施方案
302:半导体裸片
304:连接结构
306:导电结构
308:钝化层
310:金属化层
312:电介质层
314:连接器
316:绝缘体层
318:裸片附着膜(DAF)
400:实施方案
402:切割道区
404:密封环区
406:有源区
408:密封环结构
410:外边缘
412:弯曲部分
414:近乎笔直部分
416:应力消除沟槽
500:实施方案
502:晶片
504:开口
506:开口
600:实施方案
602:框架
604:裸片切割区
606:凹槽
606a:宽凹槽
606b:窄凹槽
608:切割线
700:实施方案
702:载体衬底
704:光热转换(LTHC)释放层
706:粘着层
800:实施方案
802:框架
804:焊膏
900:装置
910:总线
920:处理器
930:存储器
940:输入组件
950:输出组件
960:通信组件
1000:工艺
1010:框
1020:框
1030:框
1040:框
1050:框
D1:距离
H1:高度
H2:高度
W1:宽度
W2:宽度。

Claims (10)

1.一种半导体裸片封装，其特征在于其包括：
半导体裸片；
绝缘体层；
连接结构，其在所述半导体裸片与所述绝缘体层之间；及
应力消除沟槽，其在所述半导体裸片封装的外边缘与所述半导体裸片封装的密封环结构之间，
其中所述应力消除沟槽延伸穿过所述绝缘体层，穿过所述连接结构且进入所述半导体裸片的部分中。
2.根据权利要求1所述的半导体裸片封装，其特征在于所述应力消除沟槽的宽度是包含于约5微米到约20微米的范围内。
3.根据权利要求1所述的半导体裸片封装，其特征在于所述应力消除沟槽是包含于所述半导体裸片封装的切割道区中。
4.根据权利要求1所述的半导体裸片封装，其特征在于所述半导体裸片封装的所述外边缘包括：
弯曲部分及在所述弯曲部分上方的近乎笔直部分，
其中所述应力消除沟槽的高度及所述外边缘的所述弯曲部分的高度是近乎相同高度。
5.根据权利要求1所述的半导体裸片封装，其特征在于所述应力消除沟槽的高度是包含于约15微米到约60微米的范围内。
6.根据权利要求1所述的半导体裸片封装，其特征在于在所述半导体裸片封装的俯视图中，所述应力消除沟槽围绕所述半导体裸片封装的密封环区及有源区。
7.根据权利要求6所述的半导体裸片封装，其特征在于所述应力消除沟槽经配置以降低分层从所述半导体裸片封装的切割道区通过所述密封环区传播到所述有源区中的可能性。
8.一种半导体装置封装，其特征在于其包括：
半导体装置封装衬底；
多个互连结构，其附接到所述半导体装置封装衬底且在所述半导体装置封装衬底上方延伸；
第一半导体裸片封装，其在所述多个互连结构之间，所述第一半导体裸片封装包括：
应力消除沟槽，其包含于所述第一半导体裸片封装的外围周围；
囊封层，其围绕所述多个互连结构及所述第一半导体裸片封装；及
第二半导体裸片封装，其在所述多个互连结构上方，在所述第一半导体裸片封装上方且在所述囊封层上方，
其中所述第二半导体裸片封装附接到所述多个互连结构。
9.根据权利要求8所述的半导体装置封装，其特征在于所述应力消除沟槽填充有所述囊封层的材料。
10.根据权利要求8所述的半导体装置封装，其特征在于所述应力消除沟槽是包含于所述第一半导体裸片封装的面向所述半导体装置封装衬底的底面中，且延伸到所述第一半导体裸片封装的高度的部分中。
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