KR101426568B1 - 반도체장치 - Google Patents

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토시카즈 이시카와
미카코 오카다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 복수의 반도체패키지를 다단으로 적층한 패키지·온·패키지(Package On Package：POP) 구조를 가지는 반도체장치의 소형화, 고기능화를 추진한다.
[해결 수단] 마이크로컴퓨터 칩(2)과 메모리 칩(4)의 도통 상태의 양부를 판정하기 위한 테스트용 도전 패드(10p)를 외부 입출력용 도전 패드(9p)의 외측에 배치하고, 마이크로컴퓨터 칩(2) 및 메모리 칩(4)을 테스트용 도전 패드(10p)에 접속 하는 배선의 경로를 단축한다. 또한, 마이크로컴퓨터 칩(2) 및 메모리 칩(4)을 테스트용 도전 패드(10p)에 접속하는 배선은, 마이크로컴퓨터 칩(2)에 접속되는 2열의 도전 패드(6p,7p) 중 외측 열의 도전 패드(7p)에 접속한다.
패키지 온 패키지(POP), 마이크로컴퓨터 칩

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관해, 특히, 복수의 반도체패키지를 다단으로 적층 한 패키지·온·패키지(Package On Package：POP)구조를 가지는 반도체장치에 적용하는 유효한 기술에 관한 것이다.
반도체패키지의 한 형태로서, 한 장(枚)의 배선기판상에 종류가 다른 복수의 반도체칩(예를 들면, 마이크로컴퓨터 칩과 메모리 칩)을 실장하여 시스템을 구성하는 시스템·인·패키지(System In Package：SIP)가 알려져 있다.
이런 종류의 SIP의 일례로서, 특개평 10－12809호 공보(특허 문헌 1)에 기재된 멀티칩·모듈(Multi Chip Module：MCM)이 있다. 이 MCM 은, 절연층과 배선층으로 이루어진 다층 배선기판을 갖추고 있으며, 이 다층 배선기판의 표면에는 복수의 칩이 플립칩 방식으로 실장되어 있다.
다층 배선기판의 이면(裏面)에는, 격자 상에 배열한 복수의 외부 입출력 신호용 도전 패드가 형성되어 있고, 이러한 패드 위에는 땜납 볼(solder ball) 등으로 이루어진 외부 입출력 신호 단자가 접속되어 있다. 또한, 다층 배선기판의 표면 및 내층에는, 복수의 칩의 단자와 외부 입출력 신호 단자를 접속하는 신호 배선 및 복수의 칩의 단자 사이를 접속하는 신호 배선이 형성되어 있다.
또한, 다층 배선기판의 이면에 배열한 외부 입출력 신호용 도전 패드의 내측에는, 복수의 칩의 단자 사이를 접속하고, 외부와는 접속되지 않는 복수의 검사용 도전단자가 형성되어 있으며, 이 검사용 도전단자에 검사 프로브(probe)를 닿게 하는 것으로, 칩의 모든 단자의 접속 상태 및 각 칩의 동작을 검사하는 것이 가능하게 되어 있다.
한편, 상기 SIP와는 다른 형태의 반도체 패키지로서, 특개 2007－123454호 공보(특허 문헌 2)에 기재된 패키지·온·패키지(Package On Package：POP)가 있다. POP는, 복수의 칩을 한 장(枚)의 배선기판 상에 탑재하는 SIP와는 다르게, 예를 들면 마이크로컴퓨터 칩을 탑재한 배선기판으로 이루어진 패키지와, 메모리 칩을 탑재한 배선기판으로 이루어진 패키지를 준비하고, 이것들을 중첩(overlapping)하여 칩끼리 접속함으로써 시스템을 구성하는 적층 패키지이다.
POP는, 복수 매의 배선기판을 갖추고 있으므로, 시스템의 다기능화에 수반하여 마이크로컴퓨터 칩의 입출력 단자수가 증가한 경우에서도, 동일한 실장면적의 SIP에 비해 신호 배선의 양을 늘릴 수 있는 이점이 있다. 또한, POP는, 각 배선기판에 칩을 실장한 후에 칩끼리를 접속하는 것으로, 칩끼리를 접속하는 공정에 앞서, 칩과 배선기판의 접속 상태를 판정하는 것이 가능하게 되어, 패키지의 조립 비율의 저감에 유효하다. 더욱이, SIP와 비교하여 시스템의 소량·다품종화에도 유연하게 대응할 수 있다.
[특허 문헌 1] 특개평 10－12809호 공보
[특허 문헌 2] 특개 2007－123454호 공보
본 발명자는, 휴대전화 등의 소형정보통신 단말기기용 시스템으로서, 종래의 SIP 대신에, 탑재하는 반도체칩을, 용도에 따라 변경하는 것이 가능한 POP의 도입을 검토하고 있다.
이 POP는, 다층의 배선층을 가지는 제1 배선기판의 표면(윗면)에 마이크로컴퓨터 칩을 실장하고, 제2 배선기판의 표면에 메모리 칩을 실장한다. 마이크로컴퓨터 칩은, 그 주면의 4변을 따라 형성한 복수의 땜납 볼(solder ball)을 통하여 제1 배선기판의 표면(신호용 패드)에 플립칩 접속(페이스다운(face-down) 실장)된다. 또한, 메모리 칩은, 제2 배선기판의 표면에 페이스업(face-up) 실장되고, 복수의 Au 와이어를 통하여 제2 배선기판의 표면의 신호용 패드에 접속된다.
마이크로컴퓨터 칩은, 본딩 패드(외부접속단자)의 수가 메모리 칩에 비해 극히 많기 때문에, 본딩 패드(및, 그 표면에 형성되는 땜납 볼)는, 마이크로컴퓨터 칩의 주면의 4변을 따라 2열로 배치되고, 또한, 내측 열의 본딩 패드와 외측 열의 본딩 패드는, 지그재그 형상(staggered manner)으로 배치된다. 따라서, 제1 배선기판의 표면에 형성되는 도전 패드도 2열로 배치되고, 또한, 내측 열의 도전 패드와 외측 열의 도전 패드는, 지그재그 형상으로 배치된다.
마이크로컴퓨터 칩이 실장된 제1 배선기판과 메모리 칩이 실장된 제2 배선기판은, 제2 배선기판의 이면에 형성된 복수의 땜납 볼을 통하여 전기적으로 접속된다. 제1 배선기판의 표면의 중앙부에는 마이크로컴퓨터 칩이 실장되므로, 이러한 땜납 볼은, 제2 배선기판의 이면의 외주부(外周部)를 따라서 배치된다. 제1 배선기판의 표면의 외주부(마이크로컴퓨터 칩의 외측)에는, 이러한 땜납 볼이 접속되는 도전 패드가 형성된다.
제1 배선기판의 이면에는, 상기 특허 문헌 1의 SIP와 같이, 격자 상에 배열 한 복수의 외부 입출력 신호용 도전 패드가 형성되고, 이러한 도전 패드 상에는 땜납 볼이 접속된다. 제1 배선기판의 표면의 신호용 패드와 이면의 외부 입출력 신호용 패드는, 기판표면의 신호 배선, 내층의 신호 배선 및 그것들을 접속하는 비어 홀(via hole)을 통하여 전기적으로 접속된다.
상기와 같이 구성되는 POP에 있어서는, 제1 배선기판과 제2 배선기판을 접속 한 후, 마이크로컴퓨터 칩과 메모리 칩의 도통 상태를 확인하기 위한 테스트 공정이 필요하게 된다. 이 테스트는, 마이크로컴퓨터 칩과 메모리 칩에 접속된 테스트용 도전 패드를 제1 배선기판의 이면에 형성하고, 이 테스트용 도전 패드에 프로브(probe)를 닿게 하여 칩 사이의 도통 상태를 조사함으로써 실시된다.
상기 테스트용 도전 패드는, 종래의 SIP가 실장되는 마더보드(motherboard)와의 호환성이나, 제1 배선기판의 배선 층수의 증가를 고려하면, 상기 특허 문헌 1의 SIP와 같이, 외부 입출력 신호용 도전 패드의 내측에 배치하는 것이 바람직하다.
그러나, POP의 경우, 마이크로컴퓨터 칩이 실장된 제1 배선기판과 메모리 칩이 실장된 제2 배선기판은, 제2 배선기판의 외주부에 배치된 땜납 볼을 통하여 전기적으로 접속되므로, 테스트용 도전 패드를 외부 입출력 신호용 도전 패드의 내측 에 배치하면, 상기 땜납 볼과 테스트용 도전 패드를 접속할 때에, 제1 배선기판 내의 배선양이 많아진다. 그 때문에, 배선기판 재료인 배선과 절연층의 열팽창 계수차에 기인하여 제1 배선기판에 휘어짐(warp)이 발생하기 쉽다. 이 휘어짐에 대한 대책으로서, 절연층을 두껍게 하고, 배선기판에 강성(剛性)을 갖게 하면, POP의 박형화(薄型化)가 곤란하게 되고, 또한 배선기판의 제조원가도 상승한다.
또한, POP의 소형화, 고기능화가 진행됨에 따라, 마이크로컴퓨터 칩의 외부접속 단자 수가 증가하는 것과 동시에, 제1 배선기판의 표면에 형성되는 배선이나 도전 패드의 협피치화(狹 pitch 化)가 진행되므로, 전술한 것처럼, 제1 배선기판의 표면의 도전 패드를 2열로 배치하고, 또한 내측 열의 도전 패드와 외측 열의 도전 패드를 지그재그 형상으로 배치하면, 외측 열의 도전 패드와 테스트용 도전 패드를 접속하는 배선을 내측 열의 도전 패드 사이를 통해 끌고 다니는 것이 곤란하게 된다.
본 발명의 하나의 목적은, POP의 소형화, 고기능화를 추진하는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, POP의 신뢰성을 향상시키는 기술을 제공하는 것에 있다.
본 발명의 또 다른 목적은, POP의 제조비용를 저감시키는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규특징은, 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.
본 발명에서 개시되는 발명 가운데, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본 발명은, 마이크로컴퓨터 회로를 가지는 제1 반도체칩이 실장된 제1 배선기판과, 메모리회로를 가지는 제2 반도체칩이 실장된 제2 배선기판을 적층한 POP 구조의 반도체장치로서, 상기 제1 배선기판은, 상기 제1 반도체칩이 실장된 제1 면(面)이 상기 제2 배선기판의 일면과 대향하도록 배치되고, 또한, 상기 제1 면 내에 있어서, 상기 제1 반도체칩이 실장된 영역보다 외측에 형성된 복수의 제1 도전 패드를 통하여 상기 제2 배선기판과 전기적으로 접속되어 있고, 상기 제1 배선기판의 상기 제1 면과 다른 제2 면에는, 외부 입출력용 단자를 구성하는 복수의 제2 도전 패드와, 상기 제1 반도체칩과 상기 제2 반도체칩의 도통(導通)상태의 양부를 판정하기 위한 복수의 테스트용 도전 패드가 형성되어 있으며, 상기 테스트용 도전 패드는, 상기 제2 면 내에 있어서, 상기 제2 도전 패드보다 외측에 배치되어 있는 것이다.
본 발명에서 개시되는 발명 가운데, 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 이하와 같다.
POP의 소형화, 고기능화를 추진할 수 있다. 또한, POP의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 실시 형태를 도면에 근거하여 상세하게 설명한다. 또한 실시 형태를 설명하기 위한 모든 도면에서, 동일한 부재에는 원칙(原則)으로서 동일한 부호를 붙여, 그 반복의 설명은 생략한다.
(실시 형태 1) 본 실시 형태의 반도체장치는, 휴대전화 등의 소형 정보통신 단말기기에 탑재되는 패키지·온·패키지(POP)이다.
우선, 도 1(단면도)을 이용하여 본 실시 형태의 POP의 개략 구성을 설명한다. POP(1A)는, 제1 반도체칩(2)이 실장된 베이스 기판(제1 배선기판)(3)의 상부에, 제2 반도체칩(4)이 실장된 메모리 기판(제2 배선기판)(5)을 중첩시킨 2층 구조의 적층형 패키지이다. 여기서, 제1 반도체칩(2)은, 예를 들면, 프로그래머블·논리회로(programmable logic circuit)와 마이크로컴퓨터 회로를 1칩에 집적(集積) 한 것이며, 이하의 설명에서는 마이크로컴퓨터 칩(microcomputer chip)이라 칭한다. 또한, 제2 반도체칩(4)은, 예를 들면 512 메가비트, 또는 1 기가비트의 기억용량을 가지는 DRAM(Dynamic Random Access Memory)회로가 형성된 것이며, 이하의 설명에서는 메모리 칩(memory chip)이라 칭한다.
또한, 도 1에 나타나는 POP(1A)는, 메모리 기판(5)의 표면(윗면)에 2매의 메모리 칩(4)을 적층하여 1.5 기가비트의 기억용량을 실현하고 있지만, 메모리 기판(5)에 실장하는 메모리 칩(4)의 기억용량이나 매수는, 적당하게 변경할 수 있다. 즉, POP(1A)는, 메모리 기판(5)에 실장하는 메모리 칩(4)의 기억용량이나 매수를 변경하는 것에 의해, 마이크로컴퓨터 칩(2)이 실장된 베이스 기판(3) 측의 사양(仕樣)을 거의 변경 하는 것 없이, 다품종의 반도체장치를 제조할 수 있다.
베이스 기판(3)은, 예를 들면 빌드업(build-up) 공법에 따라 제조된 6층의 배선(표면배선, 이면배선 및 4층의 내층배선)을 가지는 다층 배선기판이며, 배선 층끼리를 전기적으로 절연하는 절연층은, 유리섬유 또는 탄소섬유에 수지를 함침시킨 프리프레그(prepreg)에 의해 구성되어 있다. 또한, 6층의 배선은, 예를 들면 동(Cu)을 주체(principal component)로 하는 도전막에 의해 구성되어 있다. 도 1에는, 이러한 배선의 도시가 생략되어 있고, 베이스 기판(3)의 표면(윗면)에 형성된 도전 패드(6p,7p,8p)와, 베이스 기판(3)의 이면에 형성된 외부 입출력용 도전 패드(9p) 및 테스트용 도전 패드(10p)만이 나타나고 있다.
마이크로컴퓨터 칩(2)은, 그 주면(하면)에 형성된 복수의 땜납 볼(11)을 통하여, 베이스 기판(3)의 표면의 도전 패드(제3 도전 패드)(6p,7p)에 플립칩 접속(페이스다운 접속)이 되어 있다. 마이크로컴퓨터 칩(2)의 주면은, 언더필 수지(under-fill resin)(14)에 의해서 밀봉되어 있다. 도시되어 있지는 않지만, 마이크로컴퓨터 칩(2)은, 본딩 패드(입출력 단자)의 수가 극히 많기 때문에, 본딩 패드(및 그 표면에 접속된 땜납 볼(11))는, 마이크로컴퓨터 칩(2)의 주면의 4변을 따라 2열로 배치되고, 또한, 내측 열의 본딩 패드와 외측 열의 본딩 패드는, 지그재그 형상으로 배치되어 있다.
베이스 기판(3)의 이면에는, 복수의 외부 입출력용 도전 패드(제2 도전 패 드)(9p)가 형성되어 있고, 그러한 표면에는 땜납 볼(13)이 전기적으로 접속되어 있다. POP(1A)는, 이러한 땜납 볼(13)을 통해 정보통신 단말기기의 마더보드에 실장된다. 도시되어 있지는 않지만, 베이스 기판(3)의 표면의 배선과 이면의 외부 입출력용 도전 패드(9p)는, 내층 배선 및 그것들을 접속하는 비어 홀을 통하여 전기적으로 접속되어 있다.
상기 외부 입출력용 도전 패드(9p)의 외측에는, 복수의 테스트용 도전 패드(10p)가 형성되어 있다. 이러한 테스트용 도전 패드(10p)는, POP(1A)의 조립이 완료된 후, 마이크로컴퓨터 칩(2)과 메모리 칩(4)의 도통 상태의 양부를 판정하기 위해 사용되는 단자이다. 즉, POP(1A)의 제조자(manufacturing maker)는 조립이 완료된 POP(1A)를 유저(정보통신 단말기기 제조메이커 등)에게 출하하기에 앞서, 테스트용 도전 패드(10p)에 프로브를 닿게 하여, 마이크로컴퓨터 칩(2)과 메모리 칩(4)의 도통 상태를 확인한다. 따라서, 유저가 정보통신 단말기기의 마더보드에 POP(1A)를 실장할 때에는, 테스트용 도전 패드(10p)를 마더보드에 접속할 필요가 없기 때문에, 테스트용 도전 패드(10p)에는 땜납 볼(13)을 접속하지 않는다.
한편, 2매의 메모리 칩(4)이 실장된 메모리 기판(5)은, 유리 에폭시수지 등을 절연층으로 하는 수지기판으로 이루어진다. 2매의 메모리 칩(4)은, 그 한쪽이 메모리 기판(5)의 표면에 페이스업 실장되어 있고, 다른 한쪽이 더미 칩(15)을 통해 상기 메모리 칩(4)의 위에 적층되어 있다. 2매의 메모리 칩(4)의 각각은, Au 와이어(16)를 통해 메모리 칩(4)의 표면의 도전 패드(17)에 전기적으로 접속되어 있다. 2매의 메모리 칩(4), 더미 칩(15), Au 와이어(16) 및 도전 패드(17)는, 몰드 수지(20)에 의해 밀봉되어 있다. 메모리 기판(5)의 이면에는, 도시되지 않은 비어 홀을 통하여 상기 도전 패드(17)에 전기적으로 접속된 도전 패드(18)가 형성되어 있고, 그 표면에는 땜납 볼(12)이 전기적으로 접속되어 있다. 도전 패드(17,18)의 각각은, 예를 들면 메모리 기판(5)의 외주부를 따라서 2열로 배치되어 있다.
메모리 기판(5)의 도전 패드(18)에 접속된 땜납 볼(12)은, 베이스 기판(3)의 표면의 외주부에 형성된 도전 패드(제1 도전 패드)(8p)에도 전기적으로 접속되어 있고, 이것에 의해, 마이크로컴퓨터 칩(2)이 실장된 베이스 기판(3)과 메모리 칩(4)이 실장된 메모리 기판(5)이 전기적으로 접속되어 있다. 땜납 볼(12)은, 베이스 기판(3)에 실장된 마이크로컴퓨터 칩(2)의 상면과 메모리 기판(5)의 하면이 접촉 하지 않도록, 마이크로컴퓨터 칩(2)의 주면에 형성된 땜납 볼(11)의 직경과 마이크로컴퓨터 칩(2)의 두께를 합한 두께보다 큰 직경을 가지고 있다.
상술한 바와 같이, 베이스 기판(3)의 이면에는, 외부 입출력용 도전 패드(9p) 및 테스트용 도전 패드(10p)가 형성되어 있다. 도 2는, 베이스 기판(3)의 이면을 나타내는 평면도, 도 3은 도 2의 일부(사각 테두리로 둘러싼 영역)의 확대 평면도이다. 또한, 도 2 및 도 3은 외부 입출력용 도전 패드(9p)에 접속된 땜납 볼(13)의 도시를 생략하고 있다.
도 2에 나타나는 바와 같이, 외부 입출력용 도전 패드(9p)는 베이스 기판(3)의 이면에 격자 모양으로 배치되어 있다. 또한, 외부 입출력용 도전 패드(9p)의 외측에는 테스트용 도전 패드(10p)(해칭으로 표시)가 배치되어 있다. 도 3에 나타나는 바와 같이, 외부 입출력용 도전 패드(9p)의 각각의 근방에는 비어홀(22)이 형성 되어 있고, 외부 입출력용 도전 패드(9p)와 그 근방의 비어홀(22)은, 이면 배선(제6층 배선)(23)에 의해 전기적으로 접속되어 있다. 외부 입출력용 도전 패드(9p)는 비어홀(22) 및 이면배선(23)을 통하여 내층배선(미도시)에 전기적으로 접속되어 있다. 또한, 테스트용 도전 패드(10p)의 각각의 근방에도 비어홀(22)이 형성되어 있고, 테스트용 도전 패드(10p)와 그 근방의 비어홀(22)은, 이면배선(23)에 의해 전기적으로 접속되어 있다. 테스트용 도전 패드(10p)는, 비어홀(22) 및 이면배선(23)을 통하여 후술하는 내층 배선에 전기적으로 접속되어 있다.
도 4는 베이스 기판(3)의 표면에 형성된 도전 패드(6p,7p,8p)의 레이아웃을 나타내는 평면도, 도 5는 베이스 기판(3)의 표면에 마이크로컴퓨터 칩(2)을 실장한 상태를 나타내는 평면도, 도 6은 도 4의 일부(사각 테두리로 둘러싼 영역)의 확대 평면도이다.
상술한 바와 같이, 마이크로컴퓨터 칩(2)의 본딩 패드는, 마이크로컴퓨터 칩(2)의 주면의 4변을 따라 2열로 배치되고, 또한, 내측 열의 본딩 패드와 외측 열의 본딩 패드는 지그재그 형상으로 배치되어 있다. 그 때문에, 도 4 및 도 6에 나타나는 바와 같이, 마이크로컴퓨터 칩(2)의 본딩 패드에 접속된 땜납 볼(11)이 재치(載置)되는 베이스 기판(3)의 도전 패드(6p,7p)도, 베이스 기판(3)의 4변과 평행한 방향을 따라 2열로 배치되고, 또한, 내측 열의 도전 패드(6p)와 외측 열의 도전 패드(7p)는, 지그재그 형상으로 배치되어 있다. 또한, 도 6에 나타나듯이, 도전 패드(6p,7p,8p)의 각각은, 표면배선(제1층 배선)(25) 및 비어홀(24)을 통해 내층배선(미도시)에 접속되어 있다. 또한, 도 4 및 도 5는 도면이 번잡(complexity)하게 되는 것을 방지하기 위해서, 표면배선(25)과 비어홀(24)의 도시를 생략하고 있다.
도 7은 베이스 기판(3)의 내층(제3층째의 배선층)에 형성된 GND 플레인 층(26)을 나타내는 평면도, 도 8은 제4층째의 배선층에 형성된 전원 플레인 층(27)을 나타내는 평면도이다.
GND 플레인 층(26)은, POP(1A)에 공급되는 전원의 안정화를 도모하기 위해, 상하층의 배선을 접속하는 비어홀(미도시)이 형성되는 영역을 제외하고, 제3층째의 배선층의 거의 전면을 덮도록 형성되어 있다. 같은 이유로부터, 전원 플레인 층(27)도, 상하층의 배선을 접속하는 비어홀(미도시)이 형성되는 영역을 제외하고, 제4층째의 배선층의 거의 전면을 덮도록 형성되어 있다.
도 9는, 마이크로컴퓨터 칩(2) 및 메모리 칩(4)을 테스트용 도전 패드(10p)에 접속하는 배선의 경로의 일례를 나타내는 요부(要部)단면도이다. 도 9에 나타나듯이, 베이스 기판(3)에 형성된 배선층을 통하여, 마이크로컴퓨터 칩(2) 및 메모리 칩(4)을 테스트용 도전 패드(10p)에 접속하는 경우, 마이크로컴퓨터 칩(2)과 메모리 칩(4)은, 원칙으로서 외측 열의 도전 패드(7p)를 통해 전기적으로 접속된다. 그 이유는, 상기와 같이, POP 구조의 경우에, 메모리 기판(5)의 도전 패드(18)에 접속 된 땜납 볼(12)과 베이스 기판(3)의 도통을 도모하기 위해 도전 패드(제1 도전 패드)(8p)가, 마이크로컴퓨터 칩(2)과 전기적으로 접속하기 위한 도전 패드(6p,7p)보다 바깥(베이스 기판의 가장자리부)측에 위치하고 있기 때문이다. 또한, 반도체장치의 소형화에 수반하여, 도전 패드(6p,7p)의 피치(pitch)가 좁아지기 때문에, 이 도전 패드 사이에 배선을 끌어 감는 것이 곤란하게 되기 때문이다.
그 때문에, 도 10에 나타나는 바와 같이, 마이크로컴퓨터 칩(2)도 유사하게, 마이크로컴퓨터 칩(2)의 주면에 형성된 복수의 도전 패드(전극)(19) 중, 외측(마이크로컴퓨터 칩(2)의 가장자리부)의 열에, 원칙으로서 테스트용 도전 패드(10p)에 전기적으로 접속되는 도전 패드(19)를 배치하고 있다. 도 9에 나타내는 일예에서는, 마이크로컴퓨터 칩(2)과 메모리 칩(4)은, 외측 열의 도전 패드(7p)와 일체로 형성된 표면배선(25)을 통해 전기적으로 접속되어 있다. 또한, 이 표면배선(25)은, 베이스 기판(3)의 외주(外周) 근방에 형성된 제2층 배선(30), 제3층 배선(31), 제4층 배선(32), 제5층 배선(33) 및 그것들을 전기적으로 접속하는 비어홀(22,24,35)을 통해 테스트용 도전 패드(10p)에 전기적으로 접속되어 있다.
또한, 도 11에 나타내는 일례에서는, 마이크로컴퓨터 칩(2)과 메모리 칩(4)은, 외측 열의 도전 패드(7p)와 일체로 형성된 표면배선(25), 비어홀(24) 및 제2층 배선(30)을 통하여 전기적으로 접속되어 있다. 또한, 이 제2층 배선(30)은, 베이스 기판(3)의 외주 근방에 형성된 제3층 배선(31), 제4층 배선(32), 제5층 배선(33) 및 그것들을 전기적으로 접속하는 비어홀(22,24,35)을 통해 테스트용 도전 패드(10p)에 전기적으로 접속되어 있다.
또한, 배선설계 룰(rule)의 제약에 의해, 외측 열의 도전 패드(7p)를 통해서 마이크로컴퓨터 칩(2)과 메모리 칩(4)을 전기적으로 접속할 수 없는 개소(箇所)가 생겼을 경우, 또는 마이크로컴퓨터 칩(2)의 설계 룰의 제약에 의해, 외측 열의 패드(전극)(7p)에 테스트용 도전 패드(10p)와 전기적으로 접속되는 패드(제1 패드)를 배치할 수 없는 경우는, 내측 열의 도전 패드(6p)를 통해서 마이크로컴퓨터 칩(2) 과 메모리 칩(4)을 전기적으로 접속한다. 예를 들면 도 12에 나타내는 일례에서는, 마이크로컴퓨터 칩(2)과 메모리 칩(4)은, 내측 열의 도전 패드(6p)와, 비어홀(24)과, 외측 열의 도전 패드(7p)보다 더 내측으로 연장하는 제2층 배선(30)을 통하여 전기적으로 접속되어 있다. 또한, 이 제2층 배선(30)은, 베이스 기판(3)의 외주 근방에 형성된 제3층 배선(31), 제4층 배선(32), 제5층 배선(33) 및 그것들을 전기적으로 접속하는 비어홀(22,24,35)을 통해서 테스트용 도전 패드(10p)에 전기적으로 접속되어 있다.
이와 같이, 본 실시 형태의 POP(1A)는, 마이크로컴퓨터 칩(2)과 메모리 칩(4)의 도통 상태의 양부를 판정하기 위한 테스트용 도전 패드(10p)를 외부 입출력용 도전 패드(9p)의 외측으로 배치한다. 그리고, 마이크로컴퓨터 칩(2) 및 메모리 칩(4)을 테스트용 도전 패드(10p)에 전기적으로 접속할 때는, 원칙으로서 외측 열의 도전 패드(7p)를 사용하고, 배선설계 룰의 제약에 의해 외측 열의 도전 패드(7p)가 사용될 수 없는 경우에 한해서, 내측 열의 도전 패드(6p)를 사용한다.
이와 같이 함으로써, 테스트용 도전 패드(10p)를 외부 입출력용 도전 패드(9p)의 내측에 배치한 경우에 비해, 땜납 볼(12)로부터 테스트용 도전 패드(10p)까지의 배선 경로를 짧게 할 수 있다. 따라서, 베이스 기판(3)에 형성되는 배선의 양이 적게 되므로, 배선과 절연층(프리프레그)의 열팽창 계수차에 기인하는 베이스 기판(3)의 휘어짐(warp)을 억제할 수 있고, 베이스 기판(3)에 형성되는 배선의 양 즉, 배선길이가 짧아지므로, 노이즈의 저감 등 전기특성의 향상도 기대할 수 있다.
또한, 이와 같이 함으로써, 마이크로컴퓨터 칩(2) 및 메모리 칩(4)과 테스트 용 도전 패드(10p)를 접속하는 비어홀(35)은 베이스 기판(3)의 외주 근방에 배치 되게 된다. 한편, 테스트용 도전 패드(10p)를 외부 입출력용 도전 패드(9p)의 내측에 배치한 경우는, 마이크로컴퓨터 칩(2) 및, 메모리 칩(4)과 테스트용 도전 패드(10p)를 접속하는 비어홀이, 베이스 기판(3)의 내측에 배치된다. 그러나, 이 비어홀이 베이스 기판(3)의 내측에 배치된 경우는, 베이스 기판(3)의 내층에 형성된 GND 플레인 층(26) 및 전원 플레인 층(27)이 비어홀에 의해 분단되기 쉬워지므로, 그러한 면적이 감소한다. 이것에 대해, 마이크로컴퓨터 칩(2) 및, 메모리 칩(4)과 테스트용 도전 패드(10p)를 접속하는 비어홀(35)이 베이스 기판(3)의 외주 근방에 배치되는 본 실시 형태의 POP(1A)는, GND 플레인 층(26) 및 전원 플레인 층(27)이 비어홀(35)에 의해 분단되기 어렵기 때문에, GND 플레인 층(26) 및 전원 플레인 층(27)의 면적이 증가하고, POP(1A)에 공급되는 전원의 안정화를 도모할 수 있다.
또한, 외측 열의 도전 패드(7p)를 사용하여 마이크로컴퓨터 칩(2) 및 메모리 칩(4)을 테스트용 도전 패드(10p)에 접속함으로써, 도전 패드(7p)에 접속되는 표면배선(25)을 도전 패드(7p)의 외측으로 꺼내고, 내측 열의 도전 패드(6p)에 접속되는 표면배선(25)을 도전 패드(6p)의 내측으로 꺼내는 것이 가능하게 된다. 이것에 의해, 인접하는 내측의 도전 패드(6p,6p)의 사이나, 인접하는 외측의 도전 패드(7p,7p)의 사이를 지나는 표면배선(25)이 불필요해지므로, 도전 패드(6p,7p)의 협피치화가 용이하게 된다.
또한, 도전 패드(6p,7p)의 협피치화가 용이하게 됨으로써, 베이스 기판(3)의 제조비용을 저감할 수 있다. 즉, 좁은 피치의 도전 패드(6p,7p)의 사이에 배선을 배치하는 배선기판을 제작하기에는, 예를 들면 ABF 필름과 같은 고가의 배선기판재료가 필요하게 된다. 그러나, 도전 패드(6p,7p)의 사이에 배선을 배치하지 않는 경우는, 도전 패드(6p,7p)의 사이에 배선을 배치하는 경우보다 느슨한 배선설계 룰로 도전 패드(6p,7p)의 협피치화가 가능하게 되므로, ABF 필름보다 가공 정밀도가 낮지만 제조원가가 낮은 프리프레그와 같은 배선기판 재료를 사용하는 것이 가능하게 된다.
외측 열의 도전 패드(7p)를 테스트용 도전 패드(10p)에 접속하는 경우는, 베이스 기판(3)의 4변을 따라 배치된 도전 패드(7p) 중, 베이스 기판(3)의 코너부와 그 근방의 영역(예를 들면, 상기 도면 4의 사각 테두리로 둘러싼 영역)에 형성된 도전 패드(7p)를 사용하면 좋다.
(실시 형태 2) 상기 실시 형태 1에서는, 마이크로컴퓨터 칩(2)을 베이스 기판(3)의 표면의 중앙에 실장했지만, 예를 들어 도 13이나 도 14에 나타나듯이, 마이크로컴퓨터 칩(2)을 베이스 기판(3)의 표면의 중앙으로부터 이동한 위치에 실장해도 괜찮다. 이 경우도, 테스트용 도전 패드(10p)에 접속되는 외측의 도전 패드(7p)의 근방에 도전 패드(8p)를 배치하고, 또한, 테스트용 도전 패드(10p)를 외측의 도전 패드(7p)의 외측에 배치함으로써, 베이스 기판(3)에 형성되는 배선의 양을 줄일 수 있다.
이상, 본 발명자에 의한 발명을 실시 형태에 근거하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것은 아니며, 그 요지를 벗어나지 않는 범위에서 여러 가지 변경이 가능한 것은 말할 것도 없다.
예를 들면, 베이스 기판(제1 배선기판) 상에 복수의 메모리 기판(제2 배선기판)을 적층할 수도 있다. 또한, 메모리 기판(제2 배선기판)에 실장하는 메모리 칩(제2 반도체칩)은, DRAM 이외의 메모리회로, 예를 들면 플래시 메모리 회로를 가지는 메모리 칩이어도 괜찮다.
본 발명은, 복수의 반도체패키지를 다단으로 적층한 패키지·온·패키지(POP) 구조를 가지는 반도체장치에 효율적으로 적용할 수 있다.
도 1은 본 발명의 일 실시 형태인 POP의 개략 구성을 나타내는 단면도이다.
도 2는 POP의 일부를 구성하는 베이스 기판의 이면을 나타내는 평면도이다.
도 3은 도 2의 일부를 나타내는 확대 평면도이다.
도 4는 POP의 일부를 구성하는 베이스 기판의 표면에 형성된 도전 패드의 레이아웃을 나타내는 평면도이다.
도 5는 POP의 일부를 구성하는 베이스 기판의 표면에 마이크로컴퓨터 칩을 실장한 상태를 나타내는 평면도이다.
도 6은 도 4의 일부를 나타내는 확대 평면도이다.
도 7은 POP의 일부를 구성하는 베이스 기판의 내층에 형성된 GND 플레인 층을 나타내는 평면도이다.
도 8은 POP의 일부를 구성하는 베이스 기판의 내층에 형성된 전원 플레인 층을 나타내는 평면도이다.
도 9는 POP에 실장된 마이크로컴퓨터 칩 및 메모리 칩을 테스트용 도전 패드에 접속하는 배선의 경로의 일례를 나타내는 요부 단면도이다.
도 10은 POP에 실장된 마이크로컴퓨터 칩의 주면을 나타내는 평면도이다.
도 11은 POP에 실장된 마이크로컴퓨터 칩 및 메모리 칩을 테스트용 도전 패드에 접속하는 배선의 경로의 다른 예를 나타내는 요부 단면도이다.
도 12는 POP에 실장된 마이크로컴퓨터 칩 및 메모리 칩을 테스트용 도전 패드에 접속하는 배선의 경로의 또 다른 예를 나타내는 요부 단면도이다.
도 13은 POP의 일부를 구성하는 베이스 기판의 표면에 마이크로컴퓨터 칩을 실장한 상태를 나타내는 평면도이다.
도 14는 POP의 일부를 구성하는 베이스 기판의 표면에 마이크로컴퓨터 칩을 실장한 상태를 나타내는 평면도이다.
(부호의 설명)
1A ... POP
2 ... 마이크로컴퓨터 칩(제1 반도체칩)
3 ... 베이스 기판(제1 배선기판)
4 ... 메모리 칩(제2 반도체칩)
5 ... 메모리 기판(제2 배선기판)
6p, 7p ... 도전 패드(제3 도전 패드)
8p ... 도전 패드(제1 도전 패드)
9p ... 외부 입출력용 도전 패드(제2 도전 패드)
10p ... 테스트용 도전 패드
11,12,13 ... 땜납 볼
14 ... 언더필 수지
15 ... 더미 칩
16 ... Au 와이어
17,18,19 ... 도전 패드
20 ... 몰드 수지
21 ... 패드
22 ... 비어 홀
23 ... 이면배선
24 ... 비어 홀
25 ... 표면배선
26 ... GND 플레인 층
27 ... 전원 플레인 층
30 ... 제2층 배선
31 ... 제3층 배선
32 ... 제4층 배선
33 ... 제5층 배선
35 ... 비어 홀

Claims (11)

  1. 제1 상면, 상기 제1 상면에 형성된 복수의 제1 상면 도전 패드, 상기 제1 상면과 반대측의 제1 하면, 상기 제1 하면에 형성된 복수의 제1 하면 도전 패드, 상기 제1 하면에 형성된 복수의 테스트용 도전 패드, 및 상기 복수의 제1 상면 도전 패드와 상기 복수의 테스트용 도전 패드를 각각 전기적으로 접속하는 복수의 제1 배선을 가지는 제1 배선기판과,
    상기 제1 배선기판의 상기 제1 상면에 탑재된 제1 반도체칩과,
    제2 상면, 상기 제2 상면에 형성된 복수의 제2 상면 도전 패드, 상기 제2 상면과 반대측의 제2 하면, 상기 제2 하면에 형성된 복수의 제2 하면 도전 패드, 및 상기 복수의 제2 상면 도전 패드와 상기 복수의 제2 하면 도전 패드를 각각 전기적으로 접속하는 복수의 제2 배선을 가지고, 상기 제2 하면이 상기 제1 상면과 대향하도록 상기 제1 배선기판 상에 적층된 제2 배선기판과,
    상기 제2 배선기판의 상기 제2 상면에 탑재된, 상기 제1 반도체칩과 다른 기능의 제2 반도체칩과,
    상기 제1 배선기판의 상기 복수의 제1 하면 도전 패드에 각각 접속된 복수의 범프(bump) 전극을 포함하며,
    상기 복수의 테스트용 도전 패드는, 상기 복수의 제1 상면 도전 패드와 각각 전기적으로 접속되어 있고,
    상기 복수의 제2 하면 도전 패드는, 상기 복수의 제1 상면 도전 패드와 각각 전기적으로 접속되어 있으며,
    상기 복수의 제2 상면 도전 패드는, 상기 복수의 제2 하면 도전 패드와 각각 전기적으로 접속되어 있고,
    상기 복수의 제1 상면 도전 패드는, 평면시에서 상기 제1 반도체칩보다 상기 제1 상면의 가장자리부(周緣部) 측에 배치되어 있으며,
    상기 복수의 테스트용 도전 패드는, 평면시에서 상기 복수의 제1 하면 도전 패드보다 상기 제1 하면의 가장자리부 측에 배치되어 있고,
    상기 복수의 제2 하면 도전 패드는, 평면시에서 상기 제2 배선기판의 상기 제2 하면의 가장자리부에 배치되어 있으며,
    상기 복수의 범프 전극은, 상기 복수의 테스트용 도전 패드에 각각 접속되지 않은 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 배선기판은, 빌드업(build-up) 공법에 따라 제조된 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 제1 배선기판의 절연층은, 섬유에 수지를 함침(含浸)시킨 프리프레그(prepreg)에 의해서 구성되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서,
    상기 제1 배선기판의 평면 형상은, 구형상(矩形狀)으로 이루어지며,
    상기 제1 반도체칩은, 상기 제1 배선기판의 상기 제1 상면에 형성된 복수의 제3 상면 도전 패드 상에 플립칩(flip-chip) 실장되어 있고,
    상기 복수의 제3 상면 도전 패드는, 상기 제1 배선기판의 변과 평행한 방향을 따라 2열로 배치되고, 또한 내측 열의 제3 상면 도전 패드와 외측 열의 제3 상면 도전 패드는, 지그재그 형상(staggered manner)으로 배치되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 4 항에 있어서,
    상기 제1 배선기판의 상기 제1 하면에 형성된 상기 복수의 테스트용 도전 패드는, 상기 외측 열의 제3 상면 도전 패드에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 4 항에 있어서,
    상기 제1 배선기판의 상기 제1 하면에 형성된 상기 복수의 테스트용 도전 패드의 일부는, 일단(一端)이 상기 외측 열의 제3 상면 도전 패드보다 외측으로 연장되는 내층 배선을 통해 상기 내측 열의 제3 상면 도전 패드에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  7. 제 5 항에 있어서,
    상기 복수의 테스트용 도전 패드에 전기적으로 접속된 상기 외측 열의 제3 상면 도전 패드는, 상기 제1 배선기판의 상기 제1 상면의 코너부(corner portion)에 배치되어 있는 것을 특징으로 하는 반도체장치.
  8. 제 1 항에 있어서,
    상기 제1 배선기판은, 전원 플레인 층(power supply plane layer)을 구성하는 내층 배선과, GND 플레인 층을 구성하는 내층 배선을 포함한 다층 배선기판인 것을 특징으로 하는 반도체장치.
  9. 제 1 항에 있어서,
    상기 제1 반도체칩의 외부 접속 단자의 수는, 상기 제2 반도체칩의 외부 접속 단자의 수보다 많은 것을 특징으로 하는 반도체장치.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 제1 반도체칩은, 마이크로컴퓨터 칩이며,
    상기 제2 반도체칩은, 메모리 칩인 것을 특징으로 하는 반도체장치.
  11. 제 1 항 또는 제 9 항에 있어서,
    상기 제1 배선기판의 배선층의 수는, 상기 제2 배선기판의 배선층의 수보다 많은 것을 특징으로 하는 반도체장치.
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