JP2005322861A - 回路基板及び該回路基板におけるノイズの低減方法 - Google Patents

Abstract

【課題】 多端子の実装部品について、よりノイズ低減効果に優れた回路基板を提供することにある。
【解決手段】 少なくとも２層以上の層が絶縁層を介して積層された回路基板であって、回路部品の底部側に形成された第１のグラウンドパターンと、該第１のグラウンドパターンの周囲に分離されて形成された第２のグラウンドパターンと、前記第１のグラウンドパターン及び前記第２のグラウンドパターンとは異なる層に形成された第３のグラウンドパターンと、前記第１のグラウンドパターン及び前記第２のグラウンドパターンと前記第３のグラウンドパターンとをそれぞれ導通するビアホールを形成した。
【選択図】 図２

Description

本発明は、回路基板及び該回路基板におけるノイズ低減方法に関し、特に、回路基板上の集積回路（以下、ＩＣと呼ぶ）周辺の高周波ノイズを低減する方法に関する。

一般に、電子機器に備えられる回路基板は、例えば、電源パターン、配線パターンおよびグラウンドパターンなどの各パターンが形成される各層は、ビルドアップ工法により形成されており、この回路基板上に、ＩＣ等の実装部品を実装している。
これらのパターンを形成する積層の回路基板の製造方法では、上記したビルドアップ工法が一般的である。そのビルドアップ工法による回路基板の製造手順について簡単に記載すると、まず、回路基板上に銅箔を形成し、レジスト材である感光フィルムを接着する。その感光フィルムを接着した回路基板に、あらかじめ製作した回路パターンを露光し、現像後エッチングにより不要部分を除去する。さらに、その回路基板には、不要となったレジスト材が残っているので、そのレジスト材も除去する。以上の手順により、１層目が形成される。２層目以降は、この回路パターンの上に絶縁層をつくり、その後、再度銅箔を形成した後、１層目と同様の手順で形成していく。この作業を数回繰り返して、絶縁層と銅箔の層を交互に形成する。それぞれの用途により、電源パターン、配線パターンおよびグラウンドパターンなどの各パターンが形成される。

これらの電源パターン、配線パターンおよびグラウンドパターン間には、所定の電位レベルが存在し、その電位レベルは各パターン間のクロストークや反射・共振等を原因とするノイズによって変動する。ここで、各パターンの電位レベルの基準となるグラウンドパターンの電位レベルが変動すると、他のパターンの電位レベルが変動し、回路基板に取り付けられた各実装部品の基準レベルも変動するため、誤動作の原因にもなりやすい。
そこで、例えば、１点接地とすることで、グラウンドパターンのインピーダンスをなくして、ノイズの低減を図る方法がある。この方法は、回路基板上の各実装部品のグラウンド端子と電源のグラウンド端子とをそれぞれ専用のグラウンドパターンに直接接続する方法で、各グラウンドパターンにはインピーダンスを持たなくなり、各グラウンドパターンの電位が他のグラウンドパターンの影響により変動しなくなる。ところが、１点接地とするためには、実装部品ごとにグラウンドパターンを引き回さなければならず、実装部品の実装密度が高い場合には１点接地にしたくてもできないことが多い。そこで、一般にはグラウンドパターンを他のパターンよりも太くするか、あるいは、グラウンドパターンをベタパターンにして回路基板の内層面に形成している。

一方、回路基板の実装部品から発生するノイズには周波数の低い低周波ノイズと周波数の高い高周波ノイズがあり、低周波ノイズについては前述したベタパターンにより効率よく低減できることが知られている。
ところが、高周波ノイズについては、上記のベタパターンによっても低減できないことが多く、高周波ノイズによる性能の低下や誤動作等が問題視されてきた。特に最近のＩＣでは、１ＧＨｚ以上の周波数の高周波ノイズが発生し、多数の電子機器が密着して配置される場合に、この高周波ノイズが発生すると、他の電子機器の動作に悪影響を及ぼす恐れがある。このため、できる限り高周波ノイズを低減するのが望ましい。

そこで、従来のＩＣ周辺部の高周波ノイズ低減方法として、例えば、図１３に示す方法が用いられている。図１３は、従来のＩＣ周辺の高周波ノイズの低減方法を実施した回路基板のグラウンドパターンを透視した図、図１４は、図１３の回路基板を矢視ＡＡから見た断面図、図１５は、図１３の回路基板の等価回路図である。
図１３及び図１４では、表層配線パターン１１、グラウンドパターン１２、電源パターン１３と底部配線パターン１４と絶縁層ＩＮＳを備え、ＩＣ３が実装された回路基板１０について、その回路基板１０のグランドパターン１２を、第１のグラウンドパターン１２ａと第２のグラウンドパターン１２ｂに分離してその間にスリット２を入れている。ＩＣ３は、表層配線層に、ＩＣ用のグラウンドパターン２１を形成し、ＩＣ用のグラウンドパターン２１と第１のグラウンドパターン１２ａをビアホール１５ａで導通させ接地している。また、底部配線層上にチップビーズ２３を実装し、チップビーズ２３の一方側を第１のグラウンドパターン１２ａとビアホール１５ｂで導通させ、チップビーズ２３の他方側を第２のグラウンドパターン１２ｂとビアホール１５ｃで導通させている。当然ながら、チップビーズ２３とビアホール１５ｂまたはビアホール１５ｃは直接接続できないので、底部配線層にあるチップビーズ用のリード部２４で、その間を導通している。ＩＣ３で発生した高周波ノイズは、ＩＣ３の接地端子から、表層配線層に形成されたＩＣ用のグラウンドパターン２１を通って、ビアホール１５ａに流入し、さらにビアホール１５ａから第１のグラウンドパターン１２ａに流れる。さらに第１のグラウンドパターン１２ａからビアホール１５ｂを通って、底部配線層にあるチップビーズ用のリード部２４に流入し、チップビーズ２３を通って、チップビーズ用のリード部２４に流れ、さらに、ビアホール１５ｃを通って、第２のグラウンドパターン１２ｂを経て、外部に放出される（例えば、特許文献１参照）。

図１５にこの回路を示すが、チップビーズ２３をＩＣ３のグラウンド側に挿入することで、高周波ノイズの低減を実現している。なお、図１５のＩＣ３の電源端子ＶＣＣとグラウンド端子ＧＮＤ間にパスコンデンサ３０が挿入されているが、これは公知技術であり、同様に高周波ノイズ低減用に挿入されている。また、ビアホール１５ａ、１５ｂ、１５ｃは各パターン間の導通用に形成されているが、これらビアホール自体も抵抗Ｒ、インダクタンスＬ、キャパシターＣ分を持っているので、図１５のグラウンド側に示されている。
以上の他にも、高周波ノイズの低減用に、ノイズフィルタや上記のチップビーズ２３と同様のフェライトビーズをＩＣ周辺回路に挿入する方法もある。フェライトビーズは、変圧器にも使用される磁性体であり、高周波領域で高インピーダンスとなる。この特性により、ＩＣから発生した高周波ノイズを減衰させている（例えば、特許文献２参照）。

特開平７−１５４０７６号公報 特開２０００−１６４４２７号公報

上述した特許文献１に記載した従来のＩＣ周辺部の高周波ノイズ低減方法では、回路基板１０のグラウンドパターン１２を、図１３のように、第１のグラウンドパターン１２ａと第２のグラウンドパターン１２ｂに分離してその間にスリット２を形成し、第１のグラウンドパターン１２ａと第２のグラウンドパターン１２ｂ間に、チップビーズ２３を挿入して、そのチップビーズ２３のインピーダンスで、高周波ノイズの低減を実現していた。しかし、ＩＣ３のように、多端子の実装部品では、多数のチップビーズ２３を挿入する必要があり、回路基板１０の実装部品点数が多くなると共に、製造コストが割高になる問題がある。また、高周波ノイズの周波数が、１ＧＨｚ以上になるとチップビーズ２３のインピーダンスが大きくなりすぎ、逆に高周波ノイズを低減できないといった問題もある。
一方、上述した特許文献２に記載した回路基板乃至は高周波ノイズの低減方法では、ノイズフィルタやフェライトビーズをＩＣ周辺回路に挿入し、高周波ノイズを減衰させているが、回路が複雑になると共に実装部品点数も増大し、その分、回路基板の製造コストが割高となる問題がある。また、高周波ノイズの周波数が、１ＧＨｚ以上になるとノイズフィルタやフェライトビーズのインピーダンスも大きくなりすぎ、逆に高周波ノイズを低減できないといった同様の問題がある。

本発明は、上記のような課題に鑑みなされたものであり、その目的は、ＩＣのように多端子の実装部品について、よりノイズ低減効果に優れた回路基板を提供することにある。
本発明の他の目的は、回路の簡略化と実装部品点数削減とコスト削減を実現し得る上にノイズ低減効果に優れた回路基板を提供することにある。
また、本発明の更に他の目的は、回路基板の当該部位に発生するノイズに最適なフィルタ効果の得られるノイズ低減方法を提供することにある。

上記目的達成のため、本発明の回路基板は、少なくとも２層以上の層が絶縁層を介して積層された回路基板であって、回路部品の底部側に形成された第１の導体パターンと、該第１の導体パターンの周囲に分離されて形成された第２の導体パターンと、前記第１の導体パターン及び前記第２の導体パターンとは異なる層に形成された第３の導体パターンと、前記第１の導体パターン及び前記第２の導体パターンと前記第３の導体パターンとをそれぞれ導通するビアホールとを有することを特徴とする。
これにより、従来のＩＣ周辺部の高周波ノイズ低減方法において、回路基板の接地側にチップビーズを挿入していた代わりに、第１の導体パターンと第３の導体パターンとを、また、第２の導体パターンと第３の導体パターンとを、それぞれビアホールを介して接続させることで、ビアホールの抵抗Ｒ、インダクタンスＬとキャパシターＣ成分により、ＩＣから発生する高周波ノイズを低減させることができる。さらに、従来のように、配線パターン上にチップビーズを実装する必要がなくなり、従来に比べて、回路が簡単になり、実装部品点数を削減でき、さらにコストも削減できる。

また、本発明の回路基板では、前記第１の導体パターンと前記第２の導体パターンは、それぞれ異なる層に形成することもできる。これにより、第１の導体パターンと第２の導体パターンの間にある絶縁層が、スリットの代わりになり、第１の導体パターンと第２の導体パターンを分離させるので、スリットを形成する必要がなくなる。従来は第１の導体パターンと第２の導体パターンを形成する層のスリットの形成位置にパターンを形成できなかったが、今回そのようなスペース的な制限が無くなるので、回路基板の製造が容易になる。また、第１の導体パターンと第２の導体パターンはベタパターンを形成すればよく、製造のための工程数を減らすことができる。

また、本発明の回路基板では、前記第１の導体パターンと前記第２の導体パターンは、同一の層に形成してもよい。これにより、第１の導体パターンと第２の導体パターンを形成する層が１層で済み、第１の導体パターンと第２の導体パターンを異なる層に形成した場合に比べ、回路基板の積層数を減少できる。

また、本発明の回路基板は、少なくとも、グラウンドパターンが形成されるグラウンド層と、絶縁層と、配線パターンが形成される配線層とが順に積層された回路基板であって、前記グラウンド層において回路部品の底部側に形成された第１のグラウンドパターンと、該第１のグラウンドパターンの周囲に分離されて形成された第２のグラウンドパターンと、前記配線パターンが形成される配線層において前記配線パターンと別個に形成された第３のグラウンドパターンと、前記第１のグラウンドパターン及び前記第２のグラウンドパターンと前記第３のグラウンドパターンとをそれぞれ導通するビアホールとを有することを特徴とする。
これにより、チップビーズとチップビーズ用のリード部の代わりに、第３のグラウンドパターンを底部配線層に形成し、第１のグラウンドパターン及び第２のグラウンドパターンと第３のグラウンドパターンとをそれぞれビアホールで導通させることで、ビアホールの抵抗Ｒ、インダクタンスＬとキャパシターＣ成分により、ＩＣから発生する高周波ノイズを低減させることができる。さらに、従来のＩＣ周辺部の高周波ノイズ低減方法に比べ、チップビーズを実装する必要がなくなるので、回路が簡単になり、実装部品点数を削減でき、さらにコストも削減可能となる。

また、本発明の回路基板は、少なくとも、電源パターンが形成される電源層と、絶縁層と、配線パターンが形成される配線層とが順に積層された回路基板であって、前記電源層において回路部品の底部側に形成された第１の電源パターンと、該第１の電源パターンの周囲に分離されて形成された第２の電源パターンと、前記配線パターンが形成される配線層において前記配線パターンと別個に形成された第３の電源パターンと、前記第１の電源パターン及び第２の電源パターンと前記第３の電源パターンとをそれぞれ導通するビアホールを有することを特徴とする。
これにより、第３の電源パターンを底部配線パターンに形成し、第１の電源パターン及び第２の電源パターンと第３の電源パターンとをそれぞれビアホールと導通させることで、ビアホールの抵抗Ｒ、インダクタンスＬとキャパシターＣ成分により、ＩＣから発生する高周波ノイズを低減させることができる。また、グラウンド側で実施していた場合、高周波ノイズの低減効果はあるものの、ビアホールによりグラウンドの電圧レベルが上昇するので、回路基板上に実装されている実装部品の基準電圧レベルも上昇させる必要があるが、電源側にビアホールを形成することで、電源パターンに流入した高周波ノイズを低減させつつ、回路基板上に実装されている実装部品に与える影響を小さくできる。また、従来のＩＣ周辺部の高周波ノイズ低減方法に比べ、チップビーズを実装する必要がなくなるので、回路が簡単になり、実装部品点数を削減でき、さらにコストも削減できる。

また、本発明の回路基板では、前記ビアホールは、前記回路基板のインナービアホールとして加工することもできる。ビアホールを貫通させた場合、貫通させる層のビアホール形成位置にパターンを形成できなかったが、かかる構成の回路基板では、導通させる層のみビアホールを形成するので、他の層のそのようなスペース的な制限を無くすことができる。

また、本発明の回路基板では、前記回路基板の各層は、前記ビアホールによって貫通していることを特徴とする。これにより、この高周波ノイズ低減用のビアホールの形成を簡略化でき、作業性の向上を図ることができる。

また、本発明の回路基板では、前記ビアホールの内周面に導電性メッキが施されていることを特徴とする。これによって、本発明の回路基板に形成されるビアホールは、銅メッキがビアホールの内周面にのみ付着し、中心部が空洞の状態で形成される。このビアホールは、電気的に抵抗Ｒ、インダクタンスＬとキャパシターＣ成分を有するので、これら成分により簡易のフィルタを形成し、高周波ノイズを低減することができる。

また、本発明の回路基板では、導電性メッキは銅メッキとしてもよい。導電性に優れる銅でメッキを施すことで、ノイズを効率よく除去することができる。

また、本発明の回路基板では、前記回路部品は、前記回路基板に配置されるＩＣであることを特徴とする。かかる構成の回路基板では、回路基板上のＩＣから発生する高周波ノイズを低減する効果が得られ、他の実装部品に与える影響を低減することができる。
また、上記の回路基板を備えた電子機器が得られる。これにより、当該電子機器に使用される回路基板内の高周波ノイズの低減が可能となり、電子機器の誤動作等を防止する一助となる。

また、本発明の回路基板の製造方法は、少なくとも２層以上の層が絶縁層を介して積層された回路基板の製造方法であって、回路部品の底部側に第１の導体パターンを形成する工程と、該第１の導体パターンの周囲に分離して第２の導体パターンを形成する工程と、前記第１の導体パターン及び前記第２の導体パターンとは異なる層に第３の導体パターンを形成する工程と、前記第１の導体パターン及び前記第２の導体パターンと前記第３の導体パターンとをそれぞれ導通するビアホールを、前記第１、第２及び第３の導体パターンを形成した後、後工程で形成することを特徴とする。
かかる構成によれば、後工程でビアホールを形成すれば良いので、作業性が大幅に向上する。

更に、前記ビアホールを前記回路基板の全パターン形成後に、機械ドリルで一括形成するようにしても良い。かかる構成によれば、回路基板の全パターン形成後に、上記ビアホールを一括形成すれば足りるので、更に作業性が向上する。

更にまた、前記ビアホール加工後に前記ビアホール全体に導電性メッキを施し、導通させる必要のない層のメッキをザグリ加工で除去することも可能である。これにより、第１の導体パターン、第２の導体パターンと第３の導体パターンのどれもが形成されていない層をビアホールが貫通していたとしても、回路基板のビアホール形成後、ザグリ加工で余分なメッキを除去することで、その層のビアホール周辺にパターンを形成することができる。また、余分なメッキも抵抗Ｒ、インダクタンスＬとキャパシターＣ成分を含んでいるので、余分なメッキを除去することで、余分なメッキによるノイズを削減することもできる。

一方、本発明に係る高周波ノイズの低減方法は、少なくとも２層以上の層が絶縁層を介して積層された回路基板における高周波ノイズの低減方法であって、回路部品の底部側に形成された第１の導体パターンと、該第１の導体パターンの周囲に分離されて形成された第２の導体パターンと、前記第１の導体パターン及び前記第２の導体パターンとは異なる層に形成された第３の導体パターンと、前記第１の導体パターン及び前記第２の導体パターンと前記第３の導体パターンとをそれぞれ導通するビアホールとを設け、前記ビアホールの持つ抵抗とインダクタンスとキャパシター成分で、略フィルター回路を構成することにより、高周波ノイズの低減を実現している。
これにより、回路基板の実装部品点数を削減しつつ、安価でかつ高周波ノイズの低減効果が高いフィルタ回路を有する回路基板を提供することができる。

尚、前記ビアホールの内径を調節するようにしても良い。前記ビアホールの内径を調節することで、前記回路基板に最適なフィルタ回路を挿入することができる。

更に、前記ビアホールの数量を調節することも可能である。前記ビアホールの数量を調節することで、前記回路基板に最適なフィルタ回路を挿入することができる。また、回路基板上に、高周波ノイズを低減するための十分な抵抗、インダクタンス、キャパシター成分の値を持つ高周波ノイズ低減用のビアホールを形成するスペースがない場合でも、その高周波ノイズ低減用のビアホールに比べて、径の小さい高周波ノイズ低減用のビアホールを複数個形成することで、高周波ノイズを低減するための十分な抵抗、インダクタンス、キャパシター成分の値を確保することができる。

まず、本発明の理解を容易にするために、図１から図３を参照して、本発明に係るノイズ低減方法を適用した回路基板の一例である第1の実施形態の回路基板について説明する。なお、図１は、本発明に係るＩＣ周辺の高周波ノイズの低減方法の第１の実施形態に係る回路基板のグラウンドパターンを透視した図、図２は、図１の回路基板を矢視ＢＢから見た断面図、図３は、図１の回路基板の等価回路図である。

第１の実施形態の回路基板１０は、例えば、図２に示すように、積層構造になっており、表層配線パターン１１と、グラウンドパターン１２と、電源パターン１３と、底部配線パターン１４と、各々のパターン間に介在する絶縁層ＩＮＳとから形成されている。この回路基板１０上に、図１に示すＩＣ３などを実装し制御回路等を構成して、電子機器に使用している。図１及び図２では、従来のＩＣ周辺部の高周波ノイズ低減方法と同様に、グラウンドパターン１２を第１のグラウンドパターン１２ａと第２のグラウンドパターン１２ｂに分割し、その間にスリット２を形成し、表層配線層に、ＩＣ用のグラウンドパターン２１を形成し、ＩＣ用のグラウンドパターン２１と第１のグラウンドパターン１２ａをビアホール１５ａで導通させている。しかし、従来のＩＣ周辺部の高周波ノイズ低減方法では、底部配線層上にチップビーズ２３を実装し、チップビーズ用のリード部２４とビアホール１５ｂ＆ビアホール１５ｃを導通させていたが、第１の実施形態では、底部配線層に第３のグラウンドパターン１２ｃを形成し、第１のグラウンドパターン１２ａとその第３のグラウンドパターン１２ｃをビアホール１５ｂで、第２のグラウンドパターン１２ｂとその第３のグラウンドパターン１２ｃをビアホール１５ｃで、導通させている。これにより、ＩＣ３で発生した高周波ノイズは、ＩＣ３の接地端子から、表層配線層に形成されたＩＣ用のグラウンドパターン２１を通って、ビアホール１５ａに流入し、さらにビアホール１５ａから第１のグラウンドパターン１２ａに流れる。さらに第１のグラウンドパターン１２ａからビアホール１５ｂを通って、底部配線層に形成された第３のグラウンドパターン１２ｃに流入し、さらに、ビアホール１５ｃを通って、第２のグラウンドパターン１２ｂを経て、外部に放出される。また、図１３及び図１５に示すように、従来のＩＣ周辺部の高周波ノイズ低減方法で、底部配線層上に実装されていたチップビーズ２３を実装しない代わりに、ビアホール１５の数量を変更している。なお、図２では、ビアホール１５ａ乃至１５ｃは全層貫通し銅メッキ３４しているので、ビアホール１５ａ乃至１５ｃと電源パターン１３や底部配線パターン１４とを導通させないように、電源パターン１３や底部配線パターン１４のビアホール１５ａ乃至１５ｃ周辺部はパターンを形成していない。

図３にこの回路を示すが、従来のＩＣ周辺部の高周波ノイズ低減方法と異なり、チップビーズ２３とチップビーズ用のリード部２４を実装しない代わりに、ビアホール１５ａ、１５ｂ、１５ｃの数量、内径、深さを調整することで、ビアホール１５ａ、１５ｂ、１５ｃの抵抗Ｒ、インダクタンスＬとキャパシターＣ成分により、高周波ノイズの低減を実現している。また、従来のＩＣ周辺部の高周波ノイズ低減方法と異なり、チップビーズ２３とチップビーズ用のリード部２４を実装しないので、回路が簡単になり、実装部品点数を削減でき、さらにコストも削減可能となる。なお、図３のＩＣ３の電源端子ＶＣＣとグラウンド端子ＧＮＤ間にパスコンデンサ３０が挿入されているが、これは公知技術であり、従来のＩＣ周辺部の高周波ノイズ低減方法と同様に、高周波ノイズ低減用に挿入されている。

次に、図４乃至図６に示す本発明に係るノイズ低減方法を適用した回路基板の第２の実施形態について説明する。図４は、本発明に係るＩＣ周辺の高周波ノイズの低減方法の第２の実施形態に係る回路基板の電源パターンを透視した図、図５は、図４の回路基板を矢視ＣＣから見た断面図、図６は、図４の回路基板の等価回路図である。
第２の実施形態の回路基板１０は、第１の実施形態と同様に、図５に示すように、積層構造になっており、表層配線パターン１１と、グラウンドパターン１２と、電源パターン１３と、底部配線パターン１４と、各々のパターン間に介在する絶縁層ＩＮＳとから形成されている。この回路基板１０上に、図４に示すＩＣ３などを実装し制御回路等を構成して、電子機器に使用している。第１の実施形態と異なり、グラウンドパターン１２の代わりに、電源パターン１３を第１の電源パターン１３ａと第２の電源パターン１３ｂに分割し、その間にスリット２を形成している。さらに、図５に示すように、表層配線層に、ＩＣ用の電源パターン２２を電源端子の両端に形成し、ＩＣ用の電源パターン２２と第１の電源パターン１３ａをビアホール１５ｄまたは、ビアホール１５ｅ１で導通させている。また、底部配線層に、第３の電源パターン１３ｃを形成し、第１の電源パターン１３ａと第３の電源パターン１３ｃをビアホール１５ｅ２で導通させると共に、第２の電源パターン１３ｂと第３の電源パターン１３ｃをビアホール１５ｆで導通させている。
これにより、ＩＣ３で発生した高周波ノイズは、ＩＣ３の電源端子の両端から、表層配線層に形成されたＩＣ用の電源パターン２２を通過し、さらにビアホール１５ｄまたは、ビアホール１５ｅ１を通過して、第１の電源パターン１３ａに流れる。さらに、第１の電源パターン１３ａからビアホール１５ｅ２を通って、底部配線層に形成された第３の電源パターン１３ｃに流入し、ビアホール１５ｆを通って、第２の電源パターン１３ｂを経て、回路基板１０の他の実装部品に影響を与える。なお、図５ではビアホール１５ｄ乃至１５ｆは全層貫通し銅メッキ３４しているので、ビアホール１５ｄ乃至１５ｆとグラウンドパターン１２や底部配線パターン１４とを導通させないように、グラウンドパターン１２や底部配線パターン１４のビアホール１５ｄ乃至１５ｆ周辺部はパターンを形成しないようにしている。

図６にこの回路を示すが、第１の実施形態と同様に、チップビーズ２３を実装しない代わりに、ＩＣ３のビアホール１５ｄ乃至１５ｆを形成し、数量、内径、深さを調整することで、ビアホール１５ｄ乃至１５ｆの抵抗Ｒ、インダクタンスＬとキャパシターＣ成分により、高周波ノイズの低減を実現している。しかし、第１の実施形態と異なり、図示していないが、ＩＣの電源端子の一方側−ＩＣ用の電源パターン２２−ビアホール１５ｄ―第１の電源パターン１３ａ―ビアホール１５ｅ１−ＩＣ用の電源パターン２２−ＩＣの電源端子の他方側と閉回路を構成しており、第１の電源パターン１３ａからビアホール１５ｅ２−第３の電源パターン１３ｃ−ビアホール１５ｆ−第２の電源パターン１３ｂを通過して、回路基板１０の他の実装部品に流入する。そのため、図６に示すように、ビアホール１５ｄとビアホール１５ｅ１は並列回路を構成している。
また、第１の実施形態のようにグラウンド側で実施していた場合、高周波ノイズの低減効果はあるものの、ビアホールによりグラウンドの電圧レベルが上昇するので、回路基板上に実装されている実装部品の基準電圧レベルも上昇させる必要があるが、電源側にビアホールを形成することで、電源パターンに流入した高周波ノイズを低減させつつ、回路基板上に実装されている実装部品に与える影響を小さくできる。
さらに、チップビーズ２３とチップビーズ用のリード部２４を実装しないので、回路が簡単になり、実装部品点数を削減でき、さらにコストも削減可能となる。なお、第１の実施形態と同様に、図６もＩＣ３の電源端子ＶＣＣとグラウンド端子ＧＮＤ間にパスコンデンサ３０が挿入されているが、これは公知技術であり、従来のＩＣ周辺部の高周波ノイズ低減方法と同様に、高周波ノイズ低減用に挿入されている。

次に、図７乃至図９に示す本発明に係るノイズ低減方法を適用した回路基板の第３の実施形態について説明する。図７は、本発明に係るＩＣ周辺の高周波ノイズの低減方法の第３の実施形態に係る回路基板の電源パターンを透視した図、図８は、図７の回路基板を矢視ＤＤから見た断面図、図９は、図７の回路基板の等価回路図である。
第３の実施形態の回路基板１０は、第１及び第２の実施形態と同様に、図７に示すように、積層構造になっており、表層配線パターン１１と、グラウンドパターン１２と、電源パターン１３と、底部配線パターン１４と、各々のパターン間に介在する絶縁層ＩＮＳとから形成されている。この回路基板１０上に、図８に示すＩＣ３などを実装し制御回路等を構成して、電子機器に使用している。第２の実施形態と異なり、電源パターン１３を第１の電源パターン１３ａと第２の電源パターン１３ｂに分割し、その間にスリット２を形成している。さらに、図８に示すように、表層配線層に、ＩＣ用の電源パターン２２を電源端子の一方側に形成し、ＩＣ用の電源パターン２２と第１の電源パターン１３ａをビアホール１５ｇで導通させている。また、底部配線層に、第３の電源パターン１３ｃを形成し、第１の電源パターン１３ａと第３の電源パターン１３ｃをビアホール１５ｈで導通させると共に、第２の電源パターン１３ｂと第３の電源パターン１３ｃをビアホール１５ｉで導通させている。
これにより、ＩＣ３で発生した高周波ノイズは、ＩＣ３の電源端子の一方側から、表層配線層に形成されたＩＣ用の電源パターン２２を通過し、さらにビアホール１５ｇを通過して、第１の電源パターン１３ａに流れる。さらに、第１の電源パターン１３ａからビアホール１５ｈを通って、底部配線層に形成された第３の電源パターン１３ｃに流入し、ビアホール１５ｉを通って、第２の電源パターン１３ｂを経て、回路基板１０の他の実装部品に影響を与える。なお、図８ではビアホール１５ｇ乃至１５ｉは全層貫通し銅メッキ３４しているので、ビアホール１５ｇ乃至１５ｉとグラウンドパターン１２や底部配線パターン１４とを導通させないように、グラウンドパターン１２や底部配線パターン１４のビアホール１５ｇ乃至１５ｉ周辺部はパターンを形成しないようにしている。

図９にこの回路を示すが、第１及び第２の実施形態と同様に、チップビーズ２３を実装しない代わりに、ＩＣのビアホール１５ｇ乃至１５ｉを形成し、数量、内径、深さを調整することで、ビアホール１５ｇ乃至１５ｉの抵抗Ｒ、インダクタンスＬとキャパシターＣ成分により、高周波ノイズの低減を実現している。しかし、第２の実施形態では、ＩＣ用の電源パターン２２と第１の電源パターン１３ａを導通させていたビアホール１５ｅ１と第１の電源パターン１３ａと第３の電源パターン１３ｃを導通させていたビアホール１５ｅ２とが回路基板１０の同一の位置に一括形成されていたが、第３の実施形態では、これをビアホール１５ｇと１５ｈに分割し形成している。図８では、ビアホール１５ｈを回路基板全層に貫通させているが、後述の図１１に示すインナービアホールにすれば、平面から見て第１の電源パターン１３ａと第３の電源パターン１３ｃの重複範囲のどこにでも、ビアホール１５ｈを形成でき、第２の実施形態に比べ、回路基板の製造が容易になる。また、第２の実施形態と同様に、ビアホール１５をグラウンド側ではなく、電源側に挿入することで、電源パターンに流入した高周波ノイズを低減させつつ、回路基板上に実装されている実装部品に与える影響を小さくできる。さらに、従来に比べ、チップビーズ２３を実装しないので、回路が簡単になり、実装部品点数を削減でき、さらにコストも削減可能となる。なお、第１の実施形態と同様に、図８もＩＣ３の電源端子ＶＣＣとグラウンド端子ＧＮＤ間にパスコンデンサ３０が挿入されているが、これは公知技術であり、従来のＩＣ周辺部の高周波ノイズ低減方法と同様に、高周波ノイズ低減用に挿入されている。
次に、図１０及び図１１を参照して、第１乃至第３の実施形態の回路基板に形成されたビアホールの製造工程について説明する。図１０は、ビアホールの製造工程を示す図、図１１は、インナービアホールの製造工程を示す図である。

第１乃至第３の実施形態の回路基板に形成されたビアホールの製造工程は、図１０（ａ）に示すように、両面に銅箔を形成したガラスエポキシ材３３に、ビルドアップ工法によって、各種のパターンを形成する。図示していないが、そのビルドアップ工法による回路基板の製造手順について簡単に記載すると、まず、回路基板上に銅箔を形成し、レジスト材である感光フィルムを接着する。その感光フィルムを接着した回路基板に、あらかじめ製作した回路パターンを露光し、現像後エッチングにより不要部分を除去する。さらに、その回路基板には、不要となったレジスト材が残っているので、そのレジスト材も除去する。以上の手順により、図１０（ａ）に示す１層目が形成される。図１０（ａ）では、ガラスエポキシ材３３に形成した銅箔にグラウンドパターン１２と電源パターン１３が形成されている。次のステップでは、図１０（ｂ）に示すように、図１０（ａ）に示す１層目の両側を、銅箔を片側に形成したプリプレグ材３５で、ガラスエポキシ材３３側が銅箔にならない向きで鋏み込み、プレス加工する。その後、プリプレグ材の銅箔をビルドアップ工法により、各種のパターンを形成するが、図１０（ｂ）では、表層配線パターン１１と底部配線パターン１４を形成している。次に、図１０（ｃ）に示すように、図１０（ｂ）で製造した回路基板に、工作機械等、例えば、機械ドリル等でビアホール１５を形成する。次に、図１０（ｄ）に示すように、ビアホール１５を形成した回路基板に銅メッキ３４を実施し、ビアホール１５内を導通する。ビアホール１５と導通させる必要のない層は、導通しないように、当該層のビアホール１５周辺部にパターンを形成しないようにしている。
しかし、例えば、底部配線パターン１４を導通しないようにする場合、図１０（ｅ）に示すように、ビアホール１５の銅メッキ３４をザグリ加工で剥離させることで、ビアホール１５内に導通部１６と非導通部を形成する。これにより、底部配線パターン１４と導通することがなくなり、底部配線パターン１４のビアホール１５周辺部にパターンを形成することができる。

図１１に、インナービアホールの製造工程を示すが、ビアホールの製造工程と同様に、両面に銅箔を形成したガラスエポキシ材３３に、ビルドアップ工法によって、各種のパターンを形成する。図１１（ａ）では、ガラスエポキシ材３３に形成した銅箔にグラウンドパターン１２と電源パターン１３が形成されている。次のステップでは、図１１（ｂ）に示すように、図１１（ａ）に示す回路基板に、工作機械等、例えば、機械ドリル等でインナービアホール３１を形成する。次に、図１１（ｃ）に示すように、インナービアホール３１を形成した回路基板に銅メッキ３４を実施し、インナービアホール３１内を導通する。次に、図１１（ｄ）に示すように、図１１（ｃ）に示す銅メッキ３４処理後の回路基板の両側を、銅箔を片側に形成したプリプレグ材３５で、ガラスエポキシ材３３側が銅箔にならない向きで鋏み込む。最後に、図１１（ｄ）に示す回路基板をプレス加工し、プリプレグ材の銅箔をビルドアップ工法により、各種のパターンを形成する。図１１（ｅ）では、表層配線パターン１１と底部配線パターン１４を形成している。この場合、インナービアホール３１の銅メッキ３４が図１０（ｅ）に示す導通部１６になるので、ビアホール１５と異なり、ザグリ加工なしで導通部１６を限定できるといった特徴がある。
次に、図１２に示す本発明に係るノイズ低減方法を適用した回路基板の第４の実施形態について説明する。図１２は、本発明を第４の実施形態に実施した回路基板の断面図である。第４の実施形態は、第１乃至第３の実施形態と異なり、本発明の高周波ノイズ低減方法を、ＩＣではなく、他の実装部品、例えば、外部インターフェース用コネクタ１に適用した実施形態であり、第１の実施形態の変形例とも言える。対象となる実装部品が、回路基板１０の接地線に近い外部インターフェース用コネクタ１であるので、グラウンドパターン１２を第１のグラウンドパターン１２ａと第２のグラウンドパターン１２ｂに分割し、その間にスリット２を形成する必要がなく、第１の実施形態の第２のグラウンドパターン１２ｂに相当する外部インターフェース用コネクタ用のグラウンドパターン２０を表層配線層に形成している。外部インターフェース用コネクタ用のグラウンドパターン２０とグラウンドパターン１２間を導通させるため、ビアホール１５を形成し、図１０（ａ）乃至（ｅ）に示す製造工程により、導通部１６以外の銅メッキ３４をザグリ加工で剥離している。この導通部１６の抵抗Ｒ、インダクタンスＬとキャパシターＣ成分で、高周波ノイズの低減を実現している。なお、第４の実施形態では、外部インターフェース用コネクタ用のグラウンドパターン２０を表層配線層に形成しているが、他の層、例えば、電源層やグラウンド層に形成することもできる。外部インターフェース用コネクタ１は、回路基板１０に機械ドリル等でビアホールを形成し、コネクタ用固定部５を挿入後、最下層の裏面、例えば、底部配線パターン１４に半田付けで固定されている。外部インターフェース用コネクタ用のグラウンドパターン２０を表層配線層ではなく、他の層、例えば、電源層やグラウンド層に形成した場合、ビアホール１５の代わりに、コネクタ用固定部５を挿入するビアホールを使用することもできる。この場合、コネクタ用固定部５を挿入するビアホールを、図１０（ａ）乃至（ｅ）に示す製造工程により、外部インターフェース用コネクタ用のグラウンドパターン２０とグラウンドパターン１２間だけ銅メッキ３４し、その間を導通させれば良い。また、図示していないが、外部インターフェース用コネクタ用のグラウンドパターン２０を表層配線層に形成し、外部インターフェース用コネクタ用のグラウンドパターン２０と別個に、グラウンドパターンを底部配線層に形成し、グラウンドパターン１２−ビアホール１５−底部配線層に形成されたグラウンドパターン−コネクタ用固定部５用のビアホール−外部インターフェース用コネクタ用のグラウンドパターン２０と導通させることもできる。さらに、第１の実施形態のように、図示していないが、外部インターフェース用コネクタ用のグラウンドパターン２０を表層配線層に形成し、グラウンドパターン１２と外部インターフェース用コネクタ用のグラウンドパターン２０を導通させる場合、図１２に示すように、新たにビアホール１５を形成しなくとも、コネクタ用固定部５を挿入するために形成されたビアホールを使用し、導通させる必要がある層のみ銅メッキ３４して、導通させることもできる。

また、第１の実施形態では、第３のグラウンドパターン１２ｃを底部配線層に形成し、第１のグラウンドパターン１２ａとビアホール１５ｂで、第２のグラウンドパターン１２ｂとビアホール１５ｃで、それぞれ導通させているが、第３のグラウンドパターン１２ｃを表層配線層に形成し、ビアホール１５ｂで、図１０（ｅ）のように導通させることで、図示していないが、第１の実施形態と第４の実施形態を組合せることもできる。
以上に説明したように、第１乃至第４の実施形態によれば、少なくとも２層以上の層が絶縁層ＩＮＳを介して積層された回路基板１０であって、回路部品の底部側に形成された第１の導体パターン１２、１２ａ及び１３ａと、第１の導体パターン１２、１２ａ及び１３ａの周囲に分離されて形成された第２の導体パターン１２ｂ、１３ｂ及び２０と、第１の導体パターン１２、１２ａ及び１３ａ及び第２の導体パターン１２ｂ、１３ｂ及び２０とは異なる層に形成された第３の導体パターン１２ｃ及び１３ｃと、第１の導体パターン１２、１２ａ及び１３ａ及び第２の導体パターン１２ｂ、１３ｂ及び２０と第３の導体パターン１２ｃ及び１３ｃとをそれぞれ導通するビアホール１５とを形成した。
これにより、従来のＩＣ周辺部の高周波ノイズ低減方法において、回路基板１０の接地側にチップビーズ２３を挿入する代わりに、第１の導体パターンと第３の導体パターンとを、第２の導体パターンと第３の導体パターンとを、それぞれビアホール１５を介して接続させることで、ビアホール１５の抵抗Ｒ、インダクタンスＬとキャパシターＣ成分により、ＩＣ３から発生する高周波ノイズを低減させることができる。さらに、従来のように、底部配線パターン１４上にチップビーズ２３を実装する必要がなくなり、従来のチップビーズ２３を実装する場合に比べて、回路が簡単になり、実装部品点数を削減でき、さらにコストも削減可能となる。

また、第４の実施形態では、第１の導体パターン１２と第２の導体パターン２０を、それぞれ異なる層に形成した。これにより、第１の導体パターン１２と第２の導体パターン２０の間にある絶縁層ＩＮＳが、スリットの代わりになり、第１の導体パターン１２と第２の導体パターン２０を分離させるので、スリットを形成する必要がなくなる。従来は第１の導体パターンと第２の導体パターンを形成する層のスリットの形成位置にパターンを形成できなかったが、今回そのようなスペース的な制限が無くなるので、回路基板１０の製造が容易になる。また、第１の導体パターン１２と第２の導体パターン２０はベタパターンを形成すればよく、製造のための工程数を減らすことができる。
また、第１乃至第３の実施形態では、第１の導体パターン１２ａ及び１３ａと第２の導体パターン１２ｂ及び１３ｂは、同一の層に形成した。これにより、第１の導体パターン１２ａ及び１３ａと第２の導体パターン１２ｂ及び１３ｂを形成する層が１層で済み、第１の導体パターン１２ａ及び１３ａと第２の導体パターン１２ｂ及び１３ｂを異なる層に形成した場合に比べ、回路基板の積層数を減少できる。

また、第１の実施形態は、図１、図２及び図３に示すように、少なくとも、グラウンドパターン１２が形成されるグラウンド層と、絶縁層ＩＮＳと、配線パターン１１または１４が形成される配線層とが順に積層された回路基板１０であって、グラウンド層において回路部品の底部側に形成された第１のグラウンドパターン１２ａと、第１のグラウンドパターン１２ａの周囲に分離されて形成された第２のグラウンドパターン１２ｂと、配線パターン１４が形成される配線層において配線パターン１４と別個に形成された第３のグラウンドパターン１２ｃと、第１のグラウンドパターン１２ａ及び第２のグラウンドパターン１２ｂと第３のグラウンドパターン１２ｃとをそれぞれ導通するビアホール１５ａ乃至１５ｃとを形成した。
これにより、チップビーズ２３とチップビーズ用のリード部２４の代わりに、第３のグラウンドパターン１２ｃを底部配線層に形成し、第１のグラウンドパターン１２ａ及び第２のグラウンドパターン１２ｂと第３のグラウンドパターン１２ｃとをそれぞれビアホール１５ｂ及び１５ｃで導通させることで、ビアホール１５ａ乃至１５ｃの抵抗Ｒ、インダクタンスＬとキャパシターＣ成分により、ＩＣ３から発生する高周波ノイズを低減させることができる。さらに、従来のＩＣ周辺部の高周波ノイズ低減方法に比べ、チップビーズ２３を実装する必要がなくなるので、回路が簡単になり、実装部品点数を削減でき、さらにコストも削減可能となる。

また、本第２及び第３の実施形態は、図４乃至図９に示すように、少なくとも、電源パターン１３が形成される電源層と、絶縁層ＩＮＳと、配線パターン１１または１４が形成される配線層とが順に積層された回路基板１０であって、電源層において回路部品の底部側に形成された第１の電源パターン１３ａと、第１の電源パターン１３ａの周囲に分離されて形成された第２の電源パターンと１３ｂ、配線パターン１４が形成される配線層において配線パターン１４と別個に形成された第３の電源パターン１３ｃと、第１の電源パターン１３ａ及び第２の電源パターン１３ｂと第３の電源パターン１３ｃとをそれぞれ導通するビアホール１５ｄ乃至１５ｉを形成した。
これにより、第３の電源パターン１３ｃを底部配線パターン１４に形成し、第１の電源パターン１３ａ及び第２の電源パターン１３ｂと第３の電源パターン１３ｃとをそれぞれビアホール１５ｄ乃至１５ｉと導通させることで、ビアホール１５ｄ乃至１５ｉの抵抗Ｒ、インダクタンスＬとキャパシターＣ成分により、ＩＣ３から発生する高周波ノイズを低減させることができる。また、グラウンド側で実施していた場合、高周波ノイズの低減効果はあるが、ビアホール１５ｄ乃至１５ｉによりグラウンドの電圧レベルが上昇するので、回路基板１０上に実装されている実装部品の基準電圧レベルも上昇させる必要があったが、電源側にビアホール１５ｄ乃至１５ｉを形成することで、電源パターン１３に流入した高周波ノイズを低減させつつ、回路基板１０上に実装されている実装部品に与える影響を小さくできる。また、従来のＩＣ周辺部の高周波ノイズ低減方法に比べ、チップビーズ２３を実装する必要がなくなるので、回路が簡単になり、実装部品点数を削減でき、さらにコストも削減可能となる。

また、第１乃至第第４の実施形態にかかるビアホール１５は、回路基板１０のインナービアホールとして加工することもできる。ビアホール１５を貫通させた場合、貫通させる層のビアホール１５形成位置にパターンを形成できなかったが、かかる構成の回路基板では、導通させる層のみビアホール１５を形成するので、他の層のそのようなスペース的な制限を無くすことができる。

また、第１乃至第４の実施形態では、回路基板１０の各層を、ビアホール１５で貫通した。これにより、この高周波ノイズ低減用のビアホール１５の形成を簡略化でき、作業性の向上を図ることができる。

また、第１乃至第４の実施形態では、図１０及び図１１に示すように、ビアホール１５の内周面に導電性メッキを実施した。これによって、第１乃至４の実施形態の回路基板１０に形成されるビアホール１５は、導電性メッキがビアホールの内周面にのみ付着し、中心部が空洞のままである構造を形成される。この構造のビアホール１５は、電気的に抵抗Ｒ、インダクタンスＬとキャパシターＣ成分を有するので、これら成分により簡易のフィルタを形成し、高周波ノイズを低減することができる。

また、第１乃至第４の実施形態では、図１０及び図１１に示すように導電性メッキは銅メッキ３４とした。導電性に優れる銅でメッキを施すことで、ノイズを効率よく除去することができる。

また、第１乃至第３の実施形態では、回路基板１０に配置されるＩＣ３に本発明を実施した。かかる構成の回路基板１０では、回路基板１０上のＩＣ３から発生する高周波ノイズを低減する効果が得られ、他の実装部品に与える影響を低減することができる。
また、第１乃至第４の実施形態にかかる回路基板１０を備えた電子機器が得られる。これにより、当該電子機器に使用される回路基板１０内の高周波ノイズの低減が可能となり、電子機器の誤動作等を防止する一助となる。

また、第１乃至第４の実施形態にかかる回路基板１０の製造方法は、図１０及び図１１に示すように、少なくとも２層以上の層が絶縁層ＩＮＳを介して積層された回路基板１０の製造方法であって、回路部品の底部側に第１の導体パターン１２、１２ａ及び１３ａを形成する工程と、第１の導体パターン１２、１２ａ及び１３ａの周囲に分離して第２の導体パターン１２ｂ、１３ｂ及び２０を形成する工程と、第１の導体パターン１２、１２ａ及び１３ａ及び第２の導体パターン１２ｂ、１３ｂ及び２０とは異なる層に第３の導体パターン１２ｃ及び１３ｃを形成する工程と、第１の導体パターン１２、１２ａ及び１３ａ及び第２の導体パターン１２ｂ、１３ｂ及び２０と第３の導体パターン１２ｃ及び１３ｃとをそれぞれ導通するビアホール１５を、第１の導体パターン１２、１２ａ及び１３ａ、第２の導体パターン１２ｂ、１３ｂ及び２０及び第３の導体パターン１２ｃ及び１３ｃを形成した後、後工程で形成した。
かかる構成によれば、後工程でビアホール１５を形成すれば良いので、作業性が大幅に向上する。

更に、第１乃至第４の実施形態にかかる回路基板１０の製造方法では、ビアホール１５を回路基板１０の全パターン形成後に、機械ドリルで一括形成した。かかる構成によれば、回路基板１０の全パターン形成後に、上記ビアホールを一括形成すれば足りるので、更に作業性が向上する。

更にまた、図示していないが、第１乃至第４の実施形態にかかる回路基板１０の製造方法では、ビアホール１５加工後にビアホール１５全体に導電性メッキを施し、導通させる必要のない層のメッキをザグリ加工で除去した。これにより、第１の導体パターン、第２の導体パターンと第３の導体パターンのどれもが形成されていない層をビアホール１５が貫通していたとしても、回路基板１０のビアホール１５形成後、ザグリ加工で余分なメッキを除去することで、その層のビアホール１５周辺にパターンを形成することができる。また、余分なメッキも抵抗Ｒ、インダクタンスＬとキャパシターＣ成分を含んでいるので、余分なメッキを除去することで、余分なメッキによるノイズを削減することもできる。
一方、第１乃至第４の実施形態にかかる高周波ノイズの低減方法では、少なくとも２層以上の層が絶縁層ＩＮＳを介して積層された回路基板１０における高周波ノイズの低減方法であって、回路部品の底部側に形成された第１の導体パターン１２、１２ａ及び１３ａと、第１の導体パターン１２、１２ａ及び１３ａの周囲に分離されて形成された第２の導体パターン１２ｂ、１３ｂ及び２０と、第１の導体パターン１２、１２ａ及び１３ａ及び第２の導体パターン１２ｂ、１３ｂ及び２０とは異なる層に形成された第３の導体パターン１２ｃ及び１３ｃと、第１の導体パターン１２、１２ａ及び１３ａ及び第２の導体パターン１２ｂ、１３ｂ及び２０と第３の導体パターン１２ｃ及び１３ｃとをそれぞれ導通するビアホール１５とを設け、ビアホール１５の持つ抵抗ＲとインダクタンスＬとキャパシターＣ成分で、略フィルター回路を構成した。
これにより、回路基板１０の実装部品点数を削減しつつ、安価でかつ高周波ノイズの低減効果が高いフィルタ回路を有する回路基板を提供することができる。

尚、ビアホール１５の内径を調節するようにしても良い。ビアホール１５の内径を調節することで、回路基板１０に最適なフィルタ回路を挿入することができる。
更に、第１の実施形態では、図１に示すように、ビアホール１５の数量を調節した。これにより、ビアホール１５の数量を調節することで、回路基板１０に最適なフィルタ回路を挿入することができる。また、回路基板上に、高周波ノイズを低減するための十分な抵抗Ｒ、インダクタンスＬ、キャパシターＣ成分の値を持つ高周波ノイズ低減用のビアホール１５を形成するスペースがない場合でも、その高周波ノイズ低減用のビアホール１５に比べて、径の小さい高周波ノイズ低減用のビアホール１５を複数個形成することで、高周波ノイズを低減するための十分な抵抗Ｒ、インダクタンスＬ、キャパシターＣ成分の値を確保することができる。

なお、以上に述べた実施形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施形態に適用可能である。

例えば、図２、図５及び図８に示す各実施形態の回路基板１０の断面図は、４層構造になっているが、特に4層に限定されるものでなく、例えば、ビルドアップ工法などで形成された多層の回路基板１０であれば、適用可能である。
また、第１の実施形態はグラウンドパターン１２のみに、第２の実施形態は電源パターン１３のみに、本発明を実施しているが、特にこれに限定されるものでなく、グラウンドパターン１２と電源パターン１３の両方で実施しても良い。

また、図２の各実施形態の回路基板１０の断面図に示す第3のグラウンドパターン１２ｃと図５及び図８の各実施形態の回路基板１０の断面図に示す第3の電源パターン１３ｃの形状・大きさ等は、特に本実施形態に限定されるものでなく、ベタパターン構造を有していれば適用可能である。さらに、図２に示す第3のグラウンドパターン１２ｃと図５と１１に示す第3の電源パターン１３ｃは、底部配線層に形成されているが、特にこれに限定されるものでなく、他の層、例えば、表層配線層に形成してもよい。また、図２に示す第3のグラウンドパターン１２ｃについては、電源層、図５及び図８に示す第3の電源パターン１３ｃについては、グラウンド層に形成しても良い。

また、図２、図５及び図８の各実施形態の回路基板１０の断面図に示すビアホール１５は、回路基板１０の全パターンを貫通しているが、特に貫通に限定されるものでなく、例えば、図１１に示す工法で形成されるインナービアホールでも適用可能である。さらに、上記の実施形態の回路基板１０の断面図に示すビアホール１５は、ビアホール１５と電気的に導通させる必要のない層も貫通しているので、ビアホール１５と当該層を導通させないように、ビアホール１５周辺部にパターンを形成しないようにしているが、特にこれに限定されるものでなく、図１０に示すように、ビアホール１５の製造工程について銅メッキ３４後にザグリ加工することで、そのメッキを剥離させ、ビアホール１５周辺部にパターンを形成させることもできる。

また、図５に示すように第２の実施形態では、ＩＣの電源端子の一方側−ＩＣ用の電源パターン２２−ビアホール１５ｄ―第１の電源パターン１３ａ―ビアホール１５ｅ１−ＩＣ用の電源パターン２２−ＩＣの電源端子の他方側と閉回路を構成しているが、特にこれに限定されるものでなく、回路基板１０にビアホール１５ｄを形成しないようにしても適用可能である。

また、図１、図４及び図７では、ＩＣ３について、本発明を実施しているが、特にＩＣ３に限定されるものでなく、高周波ノイズが発生する他の実装部品、例えば、パルス発生器や水晶振動子などについても適用可能である。

また、図３、図６及び図９では、回路にパスコンデンサ３０を挿入しているが、パスコンデンサ３０がなくても、適用可能である。

また、図１０及び図１１では、絶縁物にガラスエポキシ材３３などを使用しているが、特にガラスエポキシ材３３などに限定されるものでなく、絶縁物であれば適用可能である。

また、図１２では、外部インターフェース用コネクタ１にコネクタ用固定部５を持つコネクタを使用しているが、特にこれに限定されるものでなく、例えば、面実装タイプのコネクタを使用しても適用可能である。ただし、この面実装タイプでは、コネクタ用固定部５のビアホールが形成されないので、別個にビアホール１５を形成するか、外部インターフェース用コネクタ用のグラウンドパターン２０を表層配線層に形成する必要がある。

高周波ノイズ対策を必要とする、ＩＣやパルス発生装置などの回路部品を実装する回路基板を有する電子機器であれば、例えばファクシミリ装置、コピー装置等であっても適用可能である。

本発明に係るＩＣ周辺の高周波ノイズの低減方法の第１の実施形態に係る回路基板のグラウンドパターンを透視した図 図１の回路基板を矢視ＢＢから見た断面図 図１の回路基板の等価回路図 本発明に係るＩＣ周辺の高周波ノイズの低減方法の第２の実施形態に係る回路基板の電源パターンを透視した図 図４の回路基板を矢視ＣＣから見た断面図 図４の回路基板の等価回路図 本発明に係るＩＣ周辺の高周波ノイズの低減方法の第３の実施形態に係る回路基板の電源パターンを透視した図 図７の回路基板を矢視ＤＤから見た断面図 図７の回路基板の等価回路図 ビアホールの製造工程を示す図 インナービアホールの製造工程を示す図 本発明を第４の実施形態に実施した回路基板の断面図 従来のＩＣ周辺の高周波ノイズの低減方法を実施した回路基板のグラウンドパターンを透視した図 図１３の回路基板を矢視ＡＡから見た断面図 図１３の回路基板の等価回路図

符号の説明

１ 外部インターフェース用コネクタ、 ２ スリット、 ３ ＩＣ、
５ コネクタ用固定部、
１０ 回路基板、 １１ 表層配線パターン、 １２ グラウンドパターン、
１２ａ 第１のグラウンドパターン、 １２ｂ 第２のグラウンドパターン、
１２ｃ 第３のグラウンドパターン、 １３ 電源パターン、
１３ａ 第１の電源パターン、 １３ｂ 第２の電源パターン、
１３ｃ 第３の電源パターン、 １４ 底部配線パターン、
１５、１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ１、１５ｅ２、１５ｆ、１５ｇ、１５ｈ、１５ｉ ビアホール（ｖｉａｈｏｌｅ）、
１６ 導通部、
２０ 外部インターフェース用コネクタ用のグラウンドパターン、
２１ ＩＣ用のグラウンドパターン、 ２２ ＩＣ用の電源パターン、
２３ チップビーズ、２４ チップビーズ用のリード部、 ３０ パスコンデンサ、
３１ インナービアホール（ｉｎｎｅｒ ｖｉａｈｏｌｅ）、 ３２ 銅箔、
３３ ガラスエポキシ材、 ３４ 銅メッキ、 ３５ プリプレグ材、
ＩＮＳ 絶縁層、 ＶＣＣ 電源端子、 ＧＮＤ グラウンド端子

Claims (17)

1. 少なくとも２層以上の層が絶縁層を介して積層された回路基板であって、
   回路部品の底部側に形成された第１の導体パターンと、
   該第１の導体パターンの周囲に分離されて形成された第２の導体パターンと、
   前記第１の導体パターン及び前記第２の導体パターンとは異なる層に形成された第３の導体パターンと、
   前記第１の導体パターン及び前記第２の導体パターンと前記第３の導体パターンとをそれぞれ導通するビアホールとを有することを特徴とする回路基板。
2. 請求項１に記載の回路基板において、前記第１の導体パターンと前記第２の導体パターンは、それぞれ異なる層に形成されていることを特徴とする回路基板。
3. 請求項１に記載の回路基板において、前記第１の導体パターンと前記第２の導体パターンは、同一の層に形成されていることを特徴とする回路基板。
4. 少なくとも、グラウンドパターンが形成されるグラウンド層と、絶縁層と、配線パターンが形成される配線層とが順に積層された回路基板であって、
   前記グラウンド層において回路部品の底部側に形成された第１のグラウンドパターンと、
   該第１のグラウンドパターンの周囲に分離されて形成された第２のグラウンドパターンと、
   前記配線パターンが形成される配線層において前記配線パターンと別個に形成された第３のグラウンドパターンと、
   前記第１のグラウンドパターン及び前記第２のグラウンドパターンと前記第３のグラウンドパターンとをそれぞれ導通するビアホールとを有することを特徴とする回路基板。
5. 少なくとも、電源パターンが形成される電源層と、絶縁層と、配線パターンが形成される配線層とが順に積層された回路基板であって、
   前記電源層において回路部品の底部側に形成された第１の電源パターンと、
   該第１の電源パターンの周囲に分離されて形成された第２の電源パターンと、
   前記配線パターンが形成される配線層において前記配線パターンと別個に形成された第３の電源パターンと、
   前記第１の電源パターン及び第２の電源パターンと前記第３の電源パターンとをそれぞれ導通するビアホールを有することを特徴とする回路基板。
6. 請求項１乃至５に記載の回路基板において、前記ビアホールは、前記回路基板のインナービアホールとして形成されていることを特徴とする回路基板。
7. 請求項１乃至５に記載の回路基板において、前記回路基板の各層は、前記ビアホールによって貫通されていることを特徴とする回路基板。
8. 請求項１乃至７に記載の回路基板において、前記ビアホールの内周面には、導電性メッキが施されていることを特徴とする回路基板。
9. 請求項８に記載の回路基板において、前記導電性メッキは銅メッキであることを特徴とする回路基板。
10. 請求項１乃至９に記載の回路基板において、前記回路部品は、前記回路基板に配置されるＩＣであることを特徴とする回路基板。
11. 請求項１乃至１０に記載の回路基板を備えることを特徴とする電子機器。
12. 少なくとも２層以上の層が絶縁層を介して積層された回路基板の製造方法であって、
    回路部品の底部側に第１の導体パターンを形成する工程と、
    該第１の導体パターンの周囲に分離して第２の導体パターンを形成する工程と、
    前記第１の導体パターン及び前記第２の導体パターンとは異なる層に第３の導体パターンを形成する工程と、
    前記第１の導体パターン及び前記第２の導体パターンと前記第３の導体パターンとをそれぞれ導通するビアホールを、前記第１、第２及び第３の導体パターンを形成した後、後工程で形成することを特徴とする回路基板の製造方法。
13. 請求項１２に記載の回路基板の製造方法において、前記ビアホールを前記回路基板の全パターン形成後に、機械ドリルで一括形成することを特徴とする回路基板の製造方法。
14. 請求項１２に記載の回路基板の製造方法において、前記ビアホールを形成後に前記ビアホール全体に導電性メッキを施し、導通させる必要のない層のメッキをザグリ加工で除去することを特徴とする回路基板の製造方法。
15. 少なくとも２層以上の層が絶縁層を介して積層された回路基板における高周波ノイズの低減方法であって、
    回路部品の底部側に形成された第１の導体パターンと、
    該第１の導体パターンの周囲に分離されて形成された第２の導体パターンと、
    前記第１の導体パターン及び前記第２の導体パターンとは異なる層に形成された第３の導体パターンと、
    前記第１の導体パターン及び前記第２の導体パターンと前記第３の導体パターンとをそれぞれ導通するビアホールとを設け、前記ビアホールの持つ抵抗とインダクタンスとキャパシター成分で、略フィルター回路を構成することにより、高周波ノイズを低減することを特徴とする高周波ノイズの低減方法。
16. 請求項１５に記載の高周波ノイズの低減方法において、前記ビアホールの内径を調節することを特徴とする高周波ノイズの低減方法。
17. 請求項１５に記載の高周波ノイズの低減方法において、前記ビアホールの数量を調節することを特徴とする高周波ノイズの低減方法。
    

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