JP3429718B2 - 表面実装用基板及び表面実装構造 - Google Patents

表面実装用基板及び表面実装構造

Info

Publication number
JP3429718B2
JP3429718B2 JP30757399A JP30757399A JP3429718B2 JP 3429718 B2 JP3429718 B2 JP 3429718B2 JP 30757399 A JP30757399 A JP 30757399A JP 30757399 A JP30757399 A JP 30757399A JP 3429718 B2 JP3429718 B2 JP 3429718B2
Authority
JP
Japan
Prior art keywords
tip
bonding pad
pad
bonding
surface mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP30757399A
Other languages
English (en)
Other versions
JP2001127198A (ja
Inventor
吉弘 米田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP30757399A priority Critical patent/JP3429718B2/ja
Priority to US09/691,327 priority patent/US6700208B1/en
Priority to TW090109155A priority patent/TW504806B/zh
Publication of JP2001127198A publication Critical patent/JP2001127198A/ja
Application granted granted Critical
Publication of JP3429718B2 publication Critical patent/JP3429718B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134Stud bumping, i.e. using a wire-bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4943Connecting portions the connecting portions being staggered
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は表面実装用基板及び
表面実装構造に係り、より詳細には、突起電極が千鳥状
に配列された半導体装置が表面実装される表面実装用基
板及びそのような半導体装置が表面実装された表面実装
構造に関する。近年、半導体チップの高密度化及び小型
化が急速に進んでいる。これに伴い、半導体チップに設
けられる接続端子数は増加し、したがって、端子間の距
離は小さくなっている。接続端子数の増加に対応するた
めに、接続端子を二列の千鳥状に配列して、接続端子間
の距離をなるべく大きくとることが行われている。
【0002】また、半導体チップが搭載される電子機器
の小型化を図るためには、半導体チップを実装用基板に
実装する際の実装スペースを小さくすることが必要とな
る。このため、半導体チップの接続端子として突起電極
(バンプ)を用い、半導体チップを実装用基板にフリッ
プチップ実装することが行われている。また、大電力化
や良好な高周波数特性を図ったパッケージやマルチチッ
プモジュール(MCM)を実現するには、フリップチッ
プ実装といった表面実装工法は必要不可欠な実装技術で
ある。
【0003】また、半導体チップの接続端子数をさらに
増加するために、接続端子の配列は、周辺一列配置から
周辺二列、さらにはエリアバンプへと移行しつつある。
しかし、エリアバンプのような配列はボンディングパッ
ド部の再配線およびチップメーカーによるハンダバンプ
形成といういうようなチップ製造プロセスの変更が必要
となる。すなわち、エリアバンプによるフリップチップ
実装を導入するには、半導体チップの設計変更だけでな
く、製造設備の大幅な変更が必要となる。このため、エ
リアバンプへの移行は短期間で行うことはできない。
【0004】一方、接続端子が周辺二列配置とされた半
導体チップの実装工程は、周辺一列配置の半導体チップ
の実装工程と大きく変わることはなく、半導体チップの
設計変更程度で対応できる。したがって、現状の半導体
チップの接続端子数の増加に対処するために、周辺二列
配置構造を採用した半導体チップの使用が増加してい
る。
【0005】
【従来の技術】図1は周辺二列配置された突起電極を有
する半導体チップ1を示す。半導体チップ1はフリップ
チップ実装により実装用基板に搭載されるものであり、
突起電極は金バンプ2(金製のスタッドバンプ)として
形成されている。また、金バンプ2は半導体チップ1の
実装面の周囲に二列の千鳥状に配置されている。
【0006】図2は図1に示した半導体チップ1を実装
するための実装用基板3の平面図である。実装用基板3
の導体配線面には、半導体チップ1の金バンプ2の配列
に対応した位置にボンディングパッド4が配置されてい
る。ボンディングパッド4の各々からは導体配線部5が
延在しており、この導体配線部5によりボンディングパ
ッド4の各々は対応する層間接続用パッド6に接続され
る。図2において、半導体チップ1は一点鎖線で示され
る位置に搭載され、金バンプ2は対応するボンディング
パッド4にハンダ付けされる。
【0007】なお、図2中で斜線を引いた部分は、ハン
ダをボンディングパッド4に供給する工程においてハン
ダが付着しないようにマスキングするためのソルダレジ
ストが設けられる部分を示している。ボンディングパッ
ド4及び導体配線部5の一部はソルダレジストが設けら
れない部分(ソルダレジスト開口)に配置され、ハンダ
供給工程においてハンダが供給される。
【0008】また、特開平11−145328号公報
は、半導体チップ上に形成されたバンプを導電性接着剤
により基板の導体配線のパッド部に接続する技術を開示
している。半導体チップのバンプは二列千鳥状に配列さ
れており、したがって基板上のパッドも二列千鳥状に配
列されている。各々のパッドの先端からは、パッドの幅
よりも小さい幅を有する導体配線部が、二列のパッドの
うち隣の列における隣接するパッドの間に延在してい
る。
【0009】
【発明が解決しようとする課題】上述のような突起電極
が周辺二列配置された半導体チップは、元来ワイヤボン
ディング用に設計されたものであり、突起電極の列の間
隔は100μmから150μmと非常に狭くなってい
る。このため、半導体チップをフリップチップ実装によ
り基板に搭載するには、半導体チップの突起電極は対応
するパッドの先端部分に接続されることとなる。
【0010】図3は図2に示された実装用基板3のボン
ディングパッド4を含む一部分を拡大した図である。図
3において、半導体チップ1の金バンプ2が接合される
部分は点線で示されている。実装用基板3上の隣接する
導電配線パターンは一般的に銅板をエッチングすること
により形成されるが、現状において、隣接する導電配線
パターンの間隔は最小で約40μmである。また、金バ
ンプの直径は80μm程度必要である。したがって、二
列のボンディングパッドの対向する辺の間隔を約40μ
mと最小の値としても、図3に示すように金バンプ2の
一部はボンディングパッド4からはみ出ることとなる。
したがって、位置決め誤差等により金バンプ2の位置が
ボンディングパッド4の長手方向にずれた場合、金バン
プ2がボンディングパッド4から大きくはずれてしまう
おそれがある。
【0011】また、図3に示されるようにボンディング
パッド4が短冊形状である場合、金バンプ2とボンディ
ングパッド4とのハンダ付けが不充分となるおそれがあ
る。以下、図4を参照しながらハンダ付けが不充分とな
る場合について説明する。図4(a)は金バンプ2がボ
ンディングパッド4の正確な位置に配置されてハンダ付
けされた状態を示す断面図であり、図4(b)は金バン
プ2がずれてハンダ接合された状態を示す断面図であ
る。なお、図4(a)及び4(b)は、図3の一点鎖線
IV−IVに沿った断面図である。
【0012】半導体チップ1を実装用基板3にフリップ
チップ実装する場合、あらかじめボンディングパッド4
にハンダ7が供給される。ボンディングパッド4に供給
されたハンダ7は、表面張力によりボンディングパッド
4の中央付近で厚く、端部に近づくほど薄くなった形状
となり、そのような形状で個化する。図4(a)に示す
ように、金バンプ2が通常の位置にあるときには、金バ
ンプ2はハンダ7の厚い部分に接合される。したがっ
て、金バンプ2はボンディングパッド4に正常にハンダ
付けされる。しかし、図4(b)に示すように、金バン
プ2がボンディングパッド4の長手方向上外側にずれた
場合、金バンプ2はハンダの薄い部分に位置することと
なり、ハンダ付けが不充分となるおそれがある。したが
って、図4(b)のような場合は、フリップチップ実装
の信頼性が低下してしまう。なお、図4中、符号8で示
される部分は半導体チップ1と実装用基板3との接続を
補強するために設けられた接続補強用樹脂である。
【0013】また、上述の特開平11−145328号
公報に開示されたボンディングパッドを含む導電配線の
構造では、ボンディングパッドの先端から導電配線が延
在しているため、導電配線がない場合と比べて、ボンデ
ィングパッドの先端におけるハンダの厚さをある程度厚
く維持できる。しかし、導電配線が隣の列内で隣接する
2つのボンディングパッドの間まで延在しているため、
隣接するボンディングパッドの間隔を大きくとらなけれ
ばならず、現状の半導体チップの電極ピッチ(約100
μm)に適合したボンディングパッドの配置を達成する
ことはできない。
【0014】本発明は、上述の従来技術の問題点に鑑み
てなされたもので、周辺二列千鳥配列の突起電極を有す
る被実装素子を実装用基板に実装する際に、突起電極と
ボンディングパッドとの位置がずれても信頼性の高い表
面実装が実現できる表面実装用基板及び表面実装構造を
提供することを目的とする。
【0015】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、以下の手段を講じたことを特徴とする
ものである。請求項1記載の発明は、千鳥状に配設され
た複数の突起電極を有する被実装素子が、前記突起電極
に対応するよう基板本体に形成された複数のボンディン
グパッドに表面実装される表面実装基板であって、前記
ボンディングパッドの各々は、所定の一様な幅を有する
パッド部と、該パッド部からボンディングパッドの隣の
列に向かって延在する先端部とを有し、該先端部の各々
は、先端に近づくほど幅が狭くなり、且つ隣の列におけ
る隣接したボンディングパッドの前記先端部とは逆向き
で先端部同士が互いに対向した状態で前記先端部の間ま
で延在するが、隣の列における隣接したボンディングパ
ッドの前記先端部の間まで延在するが、隣の列における
ボンディングパッドのパッド部と先端部との境界を越え
て延在しないことを特徴とするものである。
【0016】請求項2記載の発明は 請求項1載の表
面実装用基板であって、前記ボンディングパッドの前記
先端部は、先端に向かって幅が減少する三角形状である
ことを特徴とするものである。
【0017】請求項記載の発明は請求項1又は2記載
の表面実装用基板であって、前記突起電極はスタッドバ
ンプにより形成され、対応する前記ボンディングパッド
にあらかじめ設けられたハンダにより接続されることを
特徴とするものである。
【0018】請求項4記載の発明は、周辺二列千鳥状に
配設された複数の突起電極を有する被実装素子と、前記
突起電極に対応するよう基板本体に形成された複数のボ
ンディングパッドを有する表面実装基板とよりなる表面
実装構造であって、前記ボンディングパッドの各々は、
所定の一様な幅を有するパッド部と、該パッド部からボ
ンディングパッドの隣の列に向かって延在する先端部と
を有し、該先端部の各々は、先端に近づくほど幅が狭く
なり、且つ隣の列における隣接したボンディングパッド
の前記先端部とは逆向きで先端部同士が互いに対向した
状態で前記先端部の間まで延在するが、隣の列における
ボンディングパッドのパッド部と先端部との境界を越え
て延在しておらず、前記突起電極の各々は、前記ボンデ
ィングパッドの各々に設けられたハンダにより接続され
ていることを特徴とするものである。
【0019】請求項記載の発明は、請求項記載の表
面実装構造であって、前記ボンディングパッドの前記先
端部は、先端に向かって幅が減少する三角形状である
とを特徴とするものである。
【0020】請求項記載の発明は、請求項4又は5
載の表面実装構造であって、前記突起電極はスタッドバ
ンプにより形成されていることを特徴とするものであ
る。上記の各手段は次のように作用する。請求項1記載
の発明によれば、突起電極のボンディングパッドへの接
続部をボンディングパッドの先端から遠ざけることがで
き、位置ずれが生じたときでも、突起電極がボンディン
グパッドから大きく外れることはない。したがって、被
実装素子の突起電極と実装用基板のボンディングパッド
とを確実に接続することができ、信頼性の高い表面実装
が実現される。
【0021】また、ボンディングパッドの先端部が、隣
の列における隣接したボンディングパッドの先端部の間
まで延在することにより、突起電極の接続部からボンデ
ィングパッドの先端までの距離をより大きくすることが
できる。請求項記載の発明によれば、ボンディングパ
ッドの先端部が先端に向かって幅が減少する三角形状で
あるため、隣の列のボンディングパッドの先端部との距
離を一定に保った状態で面積の大きい先端部を効率よく
形成することができる。
【0022】請求項記載の発明によれば、被実装素子
のスタッドバンプは実装基板のボンディングパッドにあ
らかじめ設けられたハンダにより接続される。ボンディ
ングパッドの先端が延長されているため、スタッドバン
プの接続部とボンディングパッドの先端との間の距離が
増大され、ハンダの厚みの大きい部分で接合される。こ
れにより、スタッドバンプは確実にハンダ付けされ、信
頼性の高い表面実装が実現される。
【0023】請求項記載の発明によれば、突起電極の
ボンディングパッドへの接続部をボンディングパッドの
先端から遠ざけることができ、位置ずれが生じたときで
も、突起電極がボンディングパッドから大きく外れるこ
とはない。また、ボンディングパッドの先端が延長され
ているため、スタッドバンプの接続部とボンディングパ
ッドの先端との間の距離が増大され、ハンダの厚みの大
きい部分で接合される。これにより、被実装素子の突起
電極と実装用基板のボンディングパッドとを確実に接続
することができ、信頼性の高い表面実装が実現される。
【0024】また、ボンディングパッドの先端部が、隣
の列における隣接したボンディングパッドの先端部の間
まで延在することにより、突起電極の接続部からボンデ
ィングパッドの先端までの距離をより大きくすることが
できる。請求項記載の発明によれば、ボンディングパ
ッドの先端部が先端に向かって幅が減少する三角形状で
あるため、隣の列のボンディングパッドの先端部との距
離を一定に保った状態で面積の大きい先端部を効率よく
形成することができる。
【0025】請求項記載の発明によれば、突起電極は
スタッドバンプにより形成されるため、ピッチの狭い突
起電極を高い信頼性でボンディングパッドにハンダ付け
することができる。
【0026】
【発明の実施の形態】次に本発明の実施の形態を図面を
参照しながら説明する。図5は本発明の実施の形態によ
る実装用基板の平面図である。図5において、図2に示
された構成部品と同じ部品には同じ符号を付し、その説
明は省略する。図5から明らかなように、本発明の実施
の形態による実装用基板10では、図2に示す従来の実
装用基板1に設けられたボンディングパッド4とは異な
り、ボンディングパッド14の先端部14bが三角形状
に形成されている。すなわち、図2に示す従来の実装用
基板1に設けられたボンディングパッド4の先端はボン
ディングパッド4の配列方向に平行な直線であるが、本
発明の実施の形態による実装用基板に設けられたボンデ
ィングパッド14の先端部14bの幅は徐々に小さくな
っている。ボンディングパッド14の先端部14bをこ
のような三角形状とすることにより、ボンディングパッ
ド14の先端部14bを隣の列に向かう方向に延長する
ことが可能となる。
【0027】ボンディングパッド14は実装される半導
体チップ1の金バンプ2の配列に対応して二列千鳥状に
配置されているため、先端部14bを隣の列に向かって
延長しても、三角形状であれば対向するボンディングパ
ッド14の先端部14bに重なることはない。このよう
に、ボンディングパッド14の先端部14bを延長する
ことにより、半導体チップ1の金バンプ2の位置がボン
ディングパッドの長手方向に多少ずれたとしても、金バ
ンプ2がボンディングパッド14から大きくはずれるこ
とはない。また、金バンプ2をボンディングパッド14
にハンダ付けする場合に、ハンダの厚さの薄い先端部に
金バンプ2が配置されることがなく、信頼性の高いハン
ダ付けが達成される。
【0028】なお、本実施の形態における実装用基板1
の基板本体としては、プリント基板あるいはセラミック
基板等が使用できる。また、図5中で斜線を引いた部分
は、ハンダをボンディングパッド14に供給する工程に
おいてハンダが付着しないようにマスキングするための
ソルダレジストが設けられる部分を示している。ボンデ
ィングパッド14及び導体配線部5の一部はソルダレジ
ストが設けられない部分(ソルダレジスト開口)に配置
され、ハンダ供給工程においてハンダが供給される。
【0029】次に、図6及び図7を参照しながら、本発
明の第1実施例によるボンディングパッドについて説明
する。図6は本発明の第1実施例によるボンディングパ
ッドの平面図である。図6に示すボンディングパッド1
6は、一様な幅を有するパッド部16aと、パッド部1
6aから延在した三角形状の先端部16bとよりなる。
パッド部16aは半導体チップ1の金バンプ2がフリッ
プチップ実装される際にハンダが供給される部分であ
る。パッド部はハンダを十分に供給できるように一様な
所定の幅及び長さを有する。なお、パッド部は一様な幅
となるように形成されるが、製造上のバラツキやエッチ
ングによる形成等に起因して多少幅がバラツクことがあ
る。しかし、このような幅のバラツキは一様な幅という
範疇に入るものとする。先端部16bは隣の列のボンデ
ィングパッド16に面する側に形成され、先端に近づく
ほど幅が狭くなる。パッド部16aに供給されたハンダ
は先端部16bにも供給される。そして、図6に示すよ
うに、金バンプ2はパッド部16aと先端部16bとに
またがって配置される。
【0030】本実施例におけるボンディングパッド16
は、図6に示す位置関係に配置される。ボンディングパ
ッド16は、銅板をエッチングして形成される。したが
って、隣接するボンディングパッド16の間隔は、エッ
チング処理により形成可能な間隔であり(現状では約4
0μm)、対向するボンディングパッド16の先端部1
6bの間隔もエッチング処理により形成可能な間隔であ
る。
【0031】本実施例の場合、一つのボンディングパッ
ド16の先端部16bは、隣の列において隣接する2つ
のボンディングパッド16の先端部16bの間にまでは
延在していない。図7は、図6に示したボンディングパ
ッドを使用して半導体チップ1を実装したときの、図6
における一点鎖線VII −VII に沿ったボンディングパッ
ド部分の断面図であり、図7(a)は金バンプ2に位置
ずれが無い場合を示し、図7(b)は金バンプ2の位置
がボンディングパッドの先端方向にずれている場合を示
す。
【0032】図7(a)に示すように、金バンプ2に位
置ずれが無い場合、金バンプ2はボンディングパッド1
6先端部16bの先端から十分離れており、金バンプ2
のほぼ全体がボンディングパッド16上に位置すること
となる。したがって、ハンダ7の厚さが十分厚い部分で
金バンプ2がハンダ付けされることとなり、信頼性の高
い実装が達成される。また、図7(b)に示すように、
金バンプ2がボンディングパッド16の先端方向にずれ
た場合であっても、先端部16bが存在するため、金バ
ンプ2はボンディングパッド16から大きくはずれるこ
とはない。したがって、金バンプ2は、ハンダ7の厚み
が十分厚い部分に維持される。よって、金バンプ2の位
置がずれた場合でも、信頼性の高い実装が達成される。
【0033】なお、図7に示されるように、半導体チッ
プ1が実装用基板10に実装された後、接続補強用樹脂
8が半導体チップ1と実装用基板10との間に注入され
硬化される。これにより、半導体チップ1と実装用基板
10との接続がより強固となる。次に、図8及び図9を
参照しながら、本発明の第2実施例によるボンディング
パッドについて説明する。図8は本発明の第2実施例に
よるボンディングパッドの平面図である。
【0034】図6に示すボンディングパッド18は、第
1実施例によるボンディングパッドと同様に、一様な幅
を有するパッド部18aと、パッド部18aから延在し
た三角形状の先端部18bとよりなる。本実施例による
ボンディングパッド18と際1実施例によるボンディン
グパッド16との違いは、先端部18bが先端部16b
より鋭角の三角形状を有することである。また、先端部
18bは隣の列の隣接するボンディングパッド18の先
端部18bの間まで延在している。
【0035】先端部18bは隣の列の隣接するボンディ
ングパッド18の先端部18bの間に延在しているもの
の、パッド部18aの間にまでは延在していない。すな
わち、先端部18bが隣の列のボンディングパッド18
のパッド部18aの間まで延在すると、ボンディングパ
ッド間の間隔が実質的に狭められることとなり、これを
回避するためには、ボンディングパッド間の間隔を広げ
なければならないからである。ボンディングパッドの間
隔を広げることは、半導体チップ1の金バンプ2の間隔
(ピッチ)を広げなければならないことであり、これは
狭ピッチの突起電極の配置に対応するという目的に逆行
することであり、現実に則さない。したがって、本発明
による実装用基板では、ボンディングパッドの先端部は
隣のボンディングパッドのパッド部と先端部との境界を
越えて延在しない構成とされる。
【0036】図9は、図8に示したボンディングパッド
を使用して半導体チップ1を実装したときの、図8にお
ける一点鎖線IX−IXに沿ったボンディングパッド部分の
断面図であり、図9(a)は金バンプ2に位置ずれが無
い場合を示し、図9(b)は金バンプ2の位置がボンデ
ィングパッドの先端方向にずれている場合を示す。図9
(a)に示すように、金バンプ2に位置ずれが無い場
合、金バンプ2はボンディングパッド18先端部18b
の先端から十分離れており、金バンプ2のほぼ全体がボ
ンディングパッド18上に位置することとなる。したが
って、ハンダ7の厚さが十分厚い部分で金バンプ2がハ
ンダ付けされることとなり、信頼性の高い実装が達成さ
れる。また、図9(b)に示すように、金バンプ2がボ
ンディングパッド18の先端方向にずれた場合であって
も、先端部18bが存在するため、金バンプ2はボンデ
ィングパッド18から大きくはずれることはない。した
がって、金バンプ2は、ハンダ7の厚みが十分厚い部分
に維持される。よって、金バンプ2の位置がずれた場合
でも、信頼性の高い実装が達成される。本実施例の場
合、先端部18bが第1実施例の先端部16bより隣の
列の方向により大きく延出しているため、金バンプ2の
大きなずれに対しても信頼性の高い実装を実現すること
ができる。
【0037】なお、上述の実施例では、ボンディングパ
ッドの先端部を三角形状としたが、先端部の形状はこれ
に限定されるものではない。すなわち、対向する先端部
が互いに重ならないようにパッド部より幅の小さい部分
を形成して先端部とすることにより、上述の実施例の効
果を奏することができる。
【0038】
【発明の効果】以上説明したように、本発明によれば、
突起電極のボンディングパッドへの接続部をボンディン
グパッドの先端から遠ざけることができ、位置ずれが生
じたときでも、突起電極がボンディングパッドから大き
く外れることはない。したがって、被実装素子の突起電
極と実装用基板のボンディングパッドとを確実に接続す
ることができ、信頼性の高い表面実装が実現される。
【0039】また、ボンディングパッドの先端が延長さ
れているため、突起電極の接続部とボンディングパッド
の先端との間の距離が増大され、ハンダの厚みの大きい
部分で接合される。これにより、被実装素子の突起電極
と実装用基板のボンディングパッドとを確実に接続する
ことができ、信頼性の高い表面実装が実現される。
【図面の簡単な説明】
【図1】半導体チップの平面図である。
【図2】従来の実装用基板の平面図である。
【図3】従来のボンディングパッドの平面図である。
【図4】図3の一点鎖線IV−IVに沿ったボンディングパ
ッド部の断面図である。
【図5】本発明の実施の形態による実装用基板の平面図
である。
【図6】本発明の第1実施例によるボンディングパッド
の平面図である。
【図7】図6の一点鎖線VII −VII に沿ったボンディン
グパッド部の断面図である。
【図8】本発明の第2実施例によるボンディングパッド
の平面図である。
【図9】図8の一点鎖線IX−IXに沿ったボンディングパ
ッド部の断面図である。
【符号の説明】
1 半導体チップ 2 金バンプ 3,10 実装用基板 4,14,16,18 ボンディングパッド 5 導体配線部 6 層間接続用パッド 7 ハンダ 8 接続補強用樹脂 16a,18a パッド部 16b,18b 先端部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/447 H01L 21/449 H01L 21/60 H01L 21/603 H01L 21/607 H01L 23/12 - 23/15

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 千鳥状に配設された複数の突起電極を有
    する被実装端子が、前記突起電極に対応するよう基板本
    体に形成された複数のボンディングパッドに表面実装さ
    れる表面実装基板であって、 前記ボンディングパッドの各々は、所定の一様な幅を有
    するパッド部と、該パッド部からボンディングパッドの
    隣の列に向かって延在する先端部とを有し、 該先端部の各々は、先端に近づくほど幅が狭くなり、且
    隣の列における隣接したボンディングパッドの前記先
    端部とは逆向きで先端部同士が互いに対向した状態で
    記先端部の間まで延在するが、隣の列におけるボンディ
    ングパッドのパッド部と先端部との境界を越えて延在し
    ないことを特徴とする表面実装用基板。
  2. 【請求項2】 請求項1記載の表面実装用基板であっ
    て、 前記ボンディングパッドの前記先端部は、先端に向かっ
    て幅が減少する三角形状であることを特徴とする表面実
    装用基板。
  3. 【請求項3】 請求項1又は2記載の表面実装用基板で
    あって、 前記突起電極はスタッドバンプにより形成され、対応す
    る前記ボンディングパッドにあらかじめ設けられたハン
    ダにより接続されることを特徴とする表面実装用基板。
  4. 【請求項4】 周辺二列千鳥状に配設された複数の突起
    電極を有する被実装素子と、前記突起電極に対応するよ
    う基板本体に形成された複数のボンディングパッドを有
    する表面実装基板とよりなる表面実装構造であって、 前記ボンディングパッドの各々は、所定の一様な幅を有
    するパッド部と、該パッド部からボンディングパッドの
    隣の列に向かって延在する先端部とを有し、 該先端部の各々は、先端に近づくほど幅が狭くなり、且
    隣の列における隣接したボンディングパッドの前記先
    端部とは逆向きで先端部同士が互いに対向した状態で
    記先端部の間まで延在するが、隣の列におけるボンディ
    ングパッドのパッド部と先端部との境界を越えて延在し
    ておらず、 前記突起電極の各々は、前記ボンディングパッドの各々
    に設けられたハンダにより接続されていることを特徴と
    する表面実装構造。
  5. 【請求項5】 請求項4記載の表面実装構造であって、 前記ボンディングパッドの前記先端部は、先端に向かっ
    て幅が減少する三角形状であることを特徴とする表面実
    装構造。
  6. 【請求項6】 請求項4又は5項記載の表面実装構造で
    あって、 前記突起電極はスタッドバンプにより形成されているこ
    とを特徴とする表面実装構造。
JP30757399A 1999-10-28 1999-10-28 表面実装用基板及び表面実装構造 Expired - Fee Related JP3429718B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP30757399A JP3429718B2 (ja) 1999-10-28 1999-10-28 表面実装用基板及び表面実装構造
US09/691,327 US6700208B1 (en) 1999-10-28 2000-10-18 Surface mounting substrate having bonding pads in staggered arrangement
TW090109155A TW504806B (en) 1999-10-28 2001-04-17 Surface mounting substrate having bonding pads in staggered arrangement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30757399A JP3429718B2 (ja) 1999-10-28 1999-10-28 表面実装用基板及び表面実装構造

Publications (2)

Publication Number Publication Date
JP2001127198A JP2001127198A (ja) 2001-05-11
JP3429718B2 true JP3429718B2 (ja) 2003-07-22

Family

ID=17970715

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30757399A Expired - Fee Related JP3429718B2 (ja) 1999-10-28 1999-10-28 表面実装用基板及び表面実装構造

Country Status (3)

Country Link
US (1) US6700208B1 (ja)
JP (1) JP3429718B2 (ja)
TW (1) TW504806B (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG115456A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
SG121707A1 (en) * 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
SG111935A1 (en) 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
JP2004342993A (ja) * 2003-05-19 2004-12-02 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
JP4006447B2 (ja) * 2004-04-16 2007-11-14 キヤノン株式会社 半導体装置およびプリント回路板
US20050285281A1 (en) * 2004-06-29 2005-12-29 Simmons Asher L Pad-limited integrated circuit
US20060001180A1 (en) * 2004-06-30 2006-01-05 Brian Taggart In-line wire bonding on a package, and method of assembling same
KR100797719B1 (ko) 2006-05-10 2008-01-23 삼성전기주식회사 빌드업 인쇄회로기판의 제조공정
TWI357647B (en) * 2007-02-01 2012-02-01 Siliconware Precision Industries Co Ltd Semiconductor substrate structure
TWI325622B (en) * 2007-02-06 2010-06-01 Siliconware Precision Industries Co Ltd Semiconductor package substrate
JP4343236B2 (ja) 2007-03-30 2009-10-14 シャープ株式会社 回路基板、および回路基板の形成方法
US8028584B2 (en) * 2007-08-20 2011-10-04 Denso Corporation Pressure sensor and method for manufacturing the same
JP4497219B2 (ja) * 2008-03-13 2010-07-07 株式会社デンソー 圧力センサおよびその製造方法
JP5222509B2 (ja) 2007-09-12 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置
JP4693852B2 (ja) * 2008-02-22 2011-06-01 パナソニック株式会社 半導体装置および半導体装置の製造方法
JP5378707B2 (ja) 2008-05-29 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
KR20110014033A (ko) * 2009-08-04 2011-02-10 삼성에스디아이 주식회사 플라즈마 디스플레이 장치
TWI431740B (zh) * 2010-10-21 2014-03-21 E Ink Holdings Inc 電極陣列
JP5835725B2 (ja) * 2011-05-25 2015-12-24 京セラサーキットソリューションズ株式会社 配線基板
US9001522B2 (en) 2011-11-15 2015-04-07 Apple Inc. Printed circuits with staggered contact pads and compact component mounting arrangements
JP6302454B2 (ja) * 2015-12-02 2018-03-28 アルプス電気株式会社 電流センサ
JP6826088B2 (ja) * 2017-11-28 2021-02-03 旭化成エレクトロニクス株式会社 半導体パッケージ及びカメラモジュール
US10790328B2 (en) 2017-11-28 2020-09-29 Asahi Kasei Microdevices Corporation Semiconductor package and camera module

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8104414A (nl) * 1981-09-25 1983-04-18 Philips Nv Halfgeleiderinrichting met veldeffekttransistor.
US5019002A (en) * 1989-07-12 1991-05-28 Honeywell, Inc. Method of manufacturing flat panel backplanes including electrostatic discharge prevention and displays made thereby
US5468681A (en) * 1989-08-28 1995-11-21 Lsi Logic Corporation Process for interconnecting conductive substrates using an interposer having conductive plastic filled vias
US5489804A (en) * 1989-08-28 1996-02-06 Lsi Logic Corporation Flexible preformed planar structures for interposing between a chip and a substrate
JPH04364051A (ja) 1991-06-11 1992-12-16 Rohm Co Ltd 半導体装置
US5197887A (en) * 1992-03-27 1993-03-30 International Business Machines Corporation High density circuit connector
US5404047A (en) * 1992-07-17 1995-04-04 Lsi Logic Corporation Semiconductor die having a high density array of composite bond pads
IL108359A (en) * 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
DE19500655B4 (de) * 1995-01-12 2004-02-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Chipträger-Anordnung zur Herstellung einer Chip-Gehäusung
JPH08298269A (ja) * 1995-04-25 1996-11-12 Toshiba Microelectron Corp 半導体装置及びその製造方法
JPH08316364A (ja) * 1995-05-16 1996-11-29 Toshiba Corp 半導体装置
US5818114A (en) * 1995-05-26 1998-10-06 Hewlett-Packard Company Radially staggered bond pad arrangements for integrated circuit pad circuitry
US5734559A (en) * 1996-03-29 1998-03-31 Intel Corporation Staggered bond finger design for fine pitch integrated circuit packages
US5761048A (en) * 1996-04-16 1998-06-02 Lsi Logic Corp. Conductive polymer ball attachment for grid array semiconductor packages
US5814892A (en) * 1996-06-07 1998-09-29 Lsi Logic Corporation Semiconductor die with staggered bond pads
JPH1050764A (ja) 1996-08-01 1998-02-20 Citizen Watch Co Ltd 電子部品の接続方法およびその構造
US5898213A (en) * 1997-07-07 1999-04-27 Motorola, Inc. Semiconductor package bond post configuration
JP2997232B2 (ja) 1997-11-11 2000-01-11 富士通株式会社 フリップチップ実装用基板及びフリップチップ実装検査方法
US6081429A (en) * 1999-01-20 2000-06-27 Micron Technology, Inc. Test interposer for use with ball grid array packages assemblies and ball grid array packages including same and methods
US6212077B1 (en) * 1999-01-25 2001-04-03 International Business Machines Corporation Built-in inspection template for a printed circuit
US6218696B1 (en) * 1999-06-07 2001-04-17 Infineon Technologies North America Corp. Layout and wiring scheme for memory cells with vertical transistors
US6451626B1 (en) * 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package

Also Published As

Publication number Publication date
TW504806B (en) 2002-10-01
US6700208B1 (en) 2004-03-02
JP2001127198A (ja) 2001-05-11

Similar Documents

Publication Publication Date Title
JP3429718B2 (ja) 表面実装用基板及び表面実装構造
US6229711B1 (en) Flip-chip mount board and flip-chip mount structure with improved mounting reliability
US8232641B2 (en) Wiring substrate and semiconductor device having connection pads formed in non-solder mask defined structure
US7566969B2 (en) Semiconductor device with improved arrangement of a through-hole in a wiring substrate
JP3679199B2 (ja) 半導体パッケージ装置
US20020105069A1 (en) Semiconductor device including stud bumps as external connection terminals
KR100541649B1 (ko) 테이프 배선 기판과 그를 이용한 반도체 칩 패키지
KR100654338B1 (ko) 테이프 배선 기판과 그를 이용한 반도체 칩 패키지
JP2002124544A (ja) Cof用テープキャリアおよびこれを用いて製造されるcof構造の半導体装置
JP3927783B2 (ja) 半導体部品
KR100313826B1 (ko) 반도체 장치
US20070096271A1 (en) Substrate frame
JP3437477B2 (ja) 配線基板および半導体装置
JP4532807B2 (ja) メッキ用共通電極線
US5946195A (en) Semiconductor device, method of making the same and mounting the same, circuit board and flexible substrate
JP2798108B2 (ja) 混成集積回路装置
US6977443B2 (en) Substrate for carrying a semiconductor chip and semiconductor device using same
KR100395694B1 (ko) 지그재그 배열의 본딩패드를 가지는 표면 실장기판
JPH0547836A (ja) 半導体装置の実装構造
JPH0878484A (ja) Tabテープキャリア及び半導体装置
JP2001024033A (ja) 半導体素子実装用テープ、半導体装置及びそれらの製造方法
JPH0834282B2 (ja) 半導体装置用リードフレーム
JP3923651B2 (ja) テープキャリアパッケージの製造方法
JP2001060600A (ja) 半導体装置
JPH1117060A (ja) Bga型半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090516

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100516

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110516

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110516

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120516

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120516

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130516

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130516

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140516

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees