KR100395694B1 - 지그재그 배열의 본딩패드를 가지는 표면 실장기판 - Google Patents

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Abstract

표면 실장기판은, 그 위에 반도체 소자가 표면 실장되도록 구성되며, 반도체 소자는 2행의 지그재그(staggered) 배열로 배치된 복수의 돌출전극을 가진다. 기판 상에 형성된 복수의 본딩패드는 반도체 소자의 돌출전극의 지그재그 배열에 대응하는 지그재그 배열로 배치된다. 각각의 본딩패드는, 거의 균일한 폭을 가지는 패드부와, 패드부에서 본딩패드의 다른 행을 향해 연장되는 단부를 포함한다. 각 본딩패드의 단부는, 단부와 다른 행에 배치된 본딩패드의 패드부 사이의 경계를 지나 연장되는 부분이 없다. 따라서, 돌출전극이 본딩패드에서 오프셋 되더라도 확실한 실장이 달성될 수 있다.

Description

지그재그 배열의 본딩패드를 가지는 표면 실장기판{Surface mounting substrate having bonding pads in staggered arrangement}
본 발명은 일반적으로 표면실장구조에 관한 것으로서, 더욱 구체적으로는 지그재그배열로 배치된 복수의 본딩패드를 가지는 표면실장기판에 관한 것이다.
최근 몇년 동안, 반도체 칩의 고집적화와 소형화가 급진적으로 발전됨으로써, 반도체 칩상에 설치된 접속단자의 수가 증가되었다. 따라서, 인접하는 접속단자 사이의 거리는 감소되고 있다. 접속단자수가 증가되므로, 가능한 한 인접하는 접속단자사이의 거리를 크게 하도록 접속단자는 지그재그 관계(staggered relationship)로 2행을 따라 배열된다.
반도체 칩이 내장된 전자장치의 소형화를 시도하기 위해, 반도체 칩이 실장된 실장기판의 실장면적은 감소되어야 한다. 그래서, 반도체 칩은 반도체 칩의 접속단자로서 돌출전극(범프)를 사용하여 실장기판에 플립칩(flip-chip)실장된다. 또한, 대(大)전력소비와 고주파 특성을 허용하는 패키지를 이루기 위해, 플립칩 실장방법과 같은 표면실장방법은 필수적이다.
게다가 접속단자의 배열이, 접속단자수를 증가시키도록 단일행 주변 배열(single row peripheral arrangement)로부터 이중행 주변 배열(double rowperipheral arrangement)로, 또한 면 범프 배열(area bump arrangement)로 옮겨가고 있다. 그러나, 면 범프 배열은 본딩패드의 재분배와 땜납범프의 형성이 칩제조자에 의해 행해져야 할 정도로 칩제조자에 의해 수행되는 칩제조프로세스에 있어서 변화를 필요로 한다. 즉, 면 범프 배열에 따른 플립칩 실장방법을 도입하기 위해서는, 반도체칩의 설계에서 뿐만아니라 제조설비에 있어서도 큰 변화를 필요로 한다. 따라서, 짧은 기간의 시간내에 면 범프 배열로 옮겨가는 것은 어렵다.
한편, 이중행 주변 배열로 접속단자가 설치된 반도체 칩과, 단일행 주변 배열로 된 접속단자가 설치된 반도체칩 사이의 실장프로세스에 있어서 큰 변화가 없으므로, 단지 설계변화가 단일행 주변배열로부터 이중행 주변배열로 이동하는데 충분할 것이다. 따라서, 최근의 반도체 칩의 접속단자의 증가에 대처하기 위해, 이중행 주변배열을 채용하는 반도체 칩의 이용이 증가한다.
도 1은 이중행 주변 배열의 돌출전극을 가지는 반도체 칩의 평면도이다. 도 1에 나타낸 반도체 칩(1)은 플립칩 실장방법에 의해 실장기판에 실장되도록 구성되고 배열된다. 돌출전극(2)은 금으로 만들어진 스터드범프(stud bump)(2)로서 형성된다. 금범프(2)는 반도체 칩(1)의 실장영역의 주위에 2행으로 배열된다.
도 2는 도 1에 나타낸 반도체 칩(1)이 실장된 실장기판의 평면도이다. 본딩패드(4)는 반도체 칩(1)의 금범프(2)의 배열에 대응하는 위치에 실장기판(3)의 배선표면상에 설치된다. 전도성 배선부(5)는, 각 본딩패드(4)가 층간 접속패드(6)중의 대응하는 하나에 접속되도록 본딩패드(4) 각각으로부터 연장한다. 도 2에서, 반도체 칩(1)은 일점쇄선으로 나타낸 영역에 실장되게 되어 있으며, 금범프(2)는 대응하는 본딩패드(4)에 땜납되게 된다.
땜납 레지스트는, 땜납이 본딩패드(4)에 도포될 때 땜납이 빗금영역에는 인가되지 않도록 도 2의 사선영역에 도포된다. 각 본딩패드(4)와 각 전도성 배선부(5)의 일부는, 땜납 도포 처리동안 땜납이 공급되도록, 땜납 레지스트가 인가되지 않는 영역에 위치된다.
일본국 특개평11-145328호는 전기적 전도성의 접착제에 의해 전도성의 배선부재의 패드부에 반도체 칩상에 형성된 범프를 접합하는 기술을 개시하고 있다. 반도체 칩의 범프는 2행의 지그재그 배열로 배치되어 있으며, 기판의 패드부는 또한 2행의 지그재그 배열로 배치되어 있다. 패드의 폭보다 작은 폭을 가지는 전도성 배선부는 2행중의 하나에 배열된 각 패드부의 단부로부터 연장하고, 2행 중의 다른 하나에 배열된 인접하는 2개의 패드부 사이의 영역으로 돌출한다.
이중행 주변 배열의 돌출범프를 가지는 반도체 칩은 원래 배선접합방법에 의해 실장기판에 실장되도록 설계되어 있다.
따라서, 돌출전극의 2개의 행 사이의 거리는 100㎛에서 150㎛정도로 작다. 그래서, 그렇게 설계된 반도체칩이 플립칩 실장방법에 의해 기판상에 실장될 때, 반도체 칩의 각 돌출전극은 패드부 중의 대응하는 하나의 선단에 접합되어야 한다.
도 3은 본딩패드(4)를 포함하는 부분인, 도 2에 나타낸 실장기판(3) 일부의 확대 평면도이다. 도 3에서, 점선으로 나타낸 영역은 반도체 칩(1)의 금범프(2)가 접합된 영역이다. 전도성 배선패턴은 실장기판(3)상의 동판(copper plate)을 에칭하여 형성된다. 최근의 기술에 따르면, 전도성 배선패턴 중의 인접하는 패턴들 사이의 거리는 적어도 약 40㎛정도가 요구된다. 게다가, 각 금범프의 직경은 80㎛이다. 따라서, 본딩패드가 배열된 2개의 행 사이의 거리가 약 40㎛인 최소값으로 설정된다면, 각 금범프의 일부는 본딩패드(4)중의 대응하는 하나로부터 돌출한다. 그래서, 위치오차에 기인하여 본딩패드(4)의 종방향으로 금범프(2)가 오프셋되는 경우에, 각 금범프(2)의 대부분은 본딩패드(4) 중의 대응하는 하나로부터 벗어나 있다.
또한, 본딩패드(4)의 각각은 도 3에 나타낸 바와 같은 연장된 직사각형 형상을 가지며, 금범프(2)는 본딩패드(4)에 충분히 접합되지 않을 수 있다. 도 4A와 4B를 참조하여, 불완전한 접합이 발생하는 경우에 대하여 상세하게 설명하기로 한다. 도 4A는 금범프가 본딩패드(4)에 따른 올바른 위치에 위치된 상태를 나타내는 단면도이다. 도 4B는 금범프(2)가 본딩패드(4)상의 올바른 위치로부터 오프셋된 상태를 나타내는 단면도이다. 도 4A와 4B 각각은 도 3의 IV-IV선을 따른 단면도에 해당한다.
반도체 칩(1)이 플립칩 접합방법에 의해 실장기판(3)에 실장될 때, 땜납(7)은 각 본딩패드(4)에 미리 도포되어 있다. 각 본딩패드(4)상의 땜납(7)은 그 중앙에서 최대두께를 가지며, 그 두께는 각 본딩패드(4)의 각 단부를 향하여 감소된다. 이러한 땜납(7)의 형상은 용융된 땜납(7)의 표면장력에 의해 기인한다. 따라서, 각 본딩패드(4)상의 땜납(7)은 그렇게 형성된 상태로 굳어진다.
금범프(2)가 도 4A에 나타낸 바와 같이 정상상태에 위치된 때, 금범프(2)는 땜납(7)이 비교적 두꺼운 위치에서 접합된다. 그래서, 금범프(2)는 보통 충분한 양의 땜납으로 본딩패드(4)에 납땜된다. 한편, 금범프(3)가 도 4B에 나타낸 바와 같이 본딩패드(4)의 종방향으로 정상위치에서 오프셋될 때, 금범프(2)는 본딩패드(4)상의 땜납(7)이 비교적 얇은 위치에 위치된다. 따라서, 도 4B에 나타낸 경우에서, 불충분한 양의 땜납으로 인하여 불완전한 납땜이 발생할 수 있으므로 납땜의 신뢰성은 낮아진다. 수지(8)는 반도체 칩(1)과 접합기판(3) 사이의 접속을 강화하기 위해 제공된다.
또한, 상술한 일본 특개평11-145328호 공보에 개시된 본딩패드를 포함하는 전도성 배선의 구조에 있어서, 본딩패드의 단부에서의 땜납의 두께는, 전도성 배선이 본딩패드의 선단으로부터 연장하므로, 전도성 배선이 설치되지 않은 경우에 비하여 비교적 두껍게 유지될 수 있다. 그러나, 2행중의 하나에 배열된 한 본딩패드의 전도성 패드는 2행중의 다른 하나에 배열된 본딩패드 중의 인접하는 패드들 사이에서 연장하므로, 인접하는 본딩패드사이의 거리는 커야 한다. 따라서, 최근의 반도체 칩 제조기술에 의해 필요로 되는 전극피치(대략 100㎛)를 만족할 수 있는 본딩패드의 배열을 달성할 수 없다는 문제가 있다.
본 발명의 일반적인 목적은, 상술한 문제가 제거된 개선되고 유용한 표면실장구조를 제공하는 것이다.
본 발명의 좀더 구체적인 목적은, 실장기판 상에 형성된 본딩패드로부터 돌출전극이 오프셋되더라도, 2중행 주변배열로 배열된 돌출전극을 가지는 반도체 칩이 실장기판에 실장될 때, 신뢰성있는 실장을 제공할 수 있는 표면실장기판을 제공하는 것이다.
도 1은 이중 행 주변 배열의 돌출전극을 가지는 반도체 칩의 평면도,
도 2는 도 1에 도시된 반도체 칩이 실장된 실장기판의 평면도,
도 3은 도 2에 도시된 실장기판의 일부 확대 평면도,
도 4A는 금 범프가 본딩패드에 따른 올바른 위치에 위치된 상태에서 도 3의 Ⅳ-Ⅳ선을 따라 자른 단면도,
도 4B는 금범프가 본딩패드상의 올바른 위치로부터 오프셋된 상태에서 도 3의 IV-IV선을 따라 자른 단면도,
도 5는 본 발명에 따른 실장기판의 평면도,
도 6은 본 발명의 제1 실시예에 따른 본딩패드의 평면도,
도 7A는 금범프가 본딩패드에 따른 올바른 위치에 위치된 상태에서 도 6의 VII-VII선을 따라 자른 단면도,
도 7B는 금범프가 본딩패드상의 올바른 위치로부터 오프셋된 상태에서 도 6의 VII-VII선을 따라 자른 단면도,
도 8은 본 발명의 제2 실시예에 따른 본딩패드의 평면도,
도 9A는 금범프가 본딩패드에 따른 올바른 위치에 위치된 상태에서 도 8의IX-IX선을 따라 자른 단면도,
도 9B는 금범프가 본딩패드 상의 올바른 위치로부터 오프셋된 상태에서 도 8의 IX-IX선을 따라 자른 단면도이다.
상술한 목적을 달성하기 위해, 본 발명에 따르면 2행의 지그재그 배열로 배치된 복수의 돌출전극을 가지는 반도체 소자가 표면 실장되록 구성되어 배열된 표면실장기판으로서, 상기 표면실장기판은, 기판과, 기판상에 형성된 복수의 본딩패드를 구비하며, 상기 본딩패드는 반도체 소자의 돌출전극의 지그재그 배열에 대응하는 지그재그배열로 배열되며, 상기 각 본딩패드는 실질적으로 균일한 폭을 가지는 패드부와, 패드부로부터 본딩패드의 다른 행을 향하여 연장하는 단부를 구비하며, 각 본딩패드의 단부는 그 단부와 다른 행에 배열된 본딩패드의 패드부 사이의 경계를 지나 연장하는 부분이 없는 것을 특징으로 한다.
본 발명에 따르면, 본딩 패드의 각각에 대한 각 돌출전극의 접속부는 각 본딩패드의 끝으로부터 떨어져 있을 수 있다. 따라서, 각 돌출전극의 대부분은 본딩패드에 따른 돌출전극의 위치적인 오프셋이 있는 경우라도 본딩패드의 각각으로부터 돌출되지 않는다. 그래서, 반도체 소자의 돌출전극은 표면실장기판의 각 본딩패드에 확실히 접합될 수 있다.
본 발명에 따른 표면실장기판에 있어서는, 각 본딩패드의 단부는 다른 행에 배열된 인접하는 본딩패드의 단부 사이의 영역으로 돌출할 수 있다. 따라서, 본딩패드의 각각의 끝과 각 돌출전극의 접속부 사이의 거리는 증가될 수 있다.
본 발명의 일실시예에서는, 각 본딩패드의 단부는 삼각형 형상으로 형성될 수 있다. 또한, 돌출전극은 스터드범프로서 형성될 수 있으며, 스터드범프는 본딩패드에 미리 도포된 땜납에 의해 각각의 본딩패드에 접합될 수 있다.
게다가, 본 발명의 다른 형태에 의하면, 2행의 지그재그배열로 배열된 복수의 돌출전극을 가지는 반도체 소자와, 기판상에 형성된 복수의 본딩패드를 가지는 표면실장기판을 구비하는 표면실장구조로서, 상기 본딩패드는 반도체 소자의 돌출전극의 지그재그 배열에 대응하는 지그재그 배열로 배열되고, 상기 각 본딩패드는 실질적으로 균일한 폭을 가지는 패드부와, 패드부로부터 본딩패드의 다른 행을 향하여 연장하는 단부를 구비하고, 각 본딩패드의 단부는 그 단부와 다른 행에 배열된 본딩패드의 패드부 사이의 경계를 지나 연장하는 부분이 없으며, 돌출전극은 본딩패드에 미리 도포된 땜납에 의해 각 본딩패드에 접합되는 것을 특징으로 한다.
상술한 발명에 따르면, 본딩패드의 각각에 대하여 각 돌출전극의 접속부는 각 본딩패드의 끝으로부터 떨어져 있을 수 있다. 따라서, 각 돌출전극의 대부분은 본딩패드에 따른 돌출전극의 위치적인 오프셋이 있더라도 본딩패드의 각각으로부터 돌출되지 않는다. 그래서, 반도체 소자의 돌출전극은 표면실장기판의 각 본딩패드에 확실하게 접합될 수 있다.
본 발명의 다른 목적, 태양 및 이점은, 첨부하는 도면과 함께 상세한 설명으로부터 명백하게 될 것이다.
본 발명의 개념적인 구조는, 도 5를 참조하여 상세하게 설명하기로 한다. 도 5는 본 발명에 따른 실장기판의 평면도이다. 도 5에 있어서, 도 2에 나타낸 부분과 동일한 부분은 동일한 참조부호를 붙이며, 그 상세한 설명은 생략하기로 한다.
도 2에 나타낸 종래의 실장기판(3)에 설치된 본딩패드(4)와는 다르게, 본 발명에 따른 실장기판(10)은 도 5에 나타낸 바와 같이 삼각형 형상의 단부(14b)를 각각 가지는 복수의 본딩패드(14)를 가진다. 즉, 도 2에 나타낸 각 본딩패드(4)의 가장자리는 본딩패드(4)가 배열된 선을 따라 나란한 반면, 본 발명에 따른 실장기판(10)에 설치된 각 본딩패드(14)의 단부(14b)의 폭은 단부(14b)의 끝을 향하여 점차 감소된다. 따라서, 2행중의 하나에 배열된 각 본딩패드(14)의 단부(14b)는 본딩패드(14)의 2행 중의 다른 하나를 향하여 연장될 수 있다.
본딩패드(14)는 실장기판(10)상에 탑재되도록 반도체 칩(1)의 금범프(2)의 배열에 따라 이중행 주변 배열로 배치된다. 각 본딩패드(14)의 단부(14b)는 삼각형 형상으로 형성되므로, 2행중의 하나를 따라 배열된 본딩패드(14)의 단부(14b)는 2행 중의 다른 하나를 따라 배열된 본딩패드(14)의 단부(14b)와 겹치지 않는다. 각 본딩패드(14)의 단부(14b)를 설치하는 것에 의해, 금범프(2)의 대부분은 반도체 칩(1)의 금범프(2)가 본딩패드(14)의 종방향으로 본딩패드(14)상의 정상위치로부터 오프셋될 경우라도 대응하는 본딩패드(14)의 밖에 위치되지 않는다. 게다가, 금범프(2)가 본딩패드(14)에 납땜될 경우, 금범프(2)는 본딩패드(14)에 도포된 땜납이 얇은 본딩패드(14)의 선단부 상에 위치되지 않는다. 그렇게 함으로써, 신뢰성있는 납땜을 달성할 수 있다.
본 실시예에 따른 실장기판(1)과 같이, 인쇄배선 회로기판 또는 세라믹 기판도 이용될 수 있다는 사실을 주목하여야 한다.
또한, 땜납레지스트는, 땜납이 본딩패드(14)에 도포될 경우 빗금친 영역에 땜납이 도포되지 않도록, 도 5에 나타낸 빗금친 영역에 도포된다. 땜납 레지스트는땜납 레지스트가 존재하지 않는 영역에 땜납이 도포되는 것을 방지하는 마스크로서 작용한다. 따라서, 각 본딩패드(14)와 각 전도성 배선부(5)의 일부는 땜납 도포 처리동안 땜납이 제공되도록 땜납레지스트가 도포되지 않는 영역(땜납 레지스트 개구)에 위치된다.
본 발명의 제1의 실시예에 따른 본딩패드는 도 6, 7A와 7B를 참조하여 상세하게 설명하기로 한다. 도 6은 본 발명의 제1의 실시예에 따른 본딩패드의 평면도이다.
도 6에 나타낸 각 본딩패드(16)는 균일한 폭을 가지는 패드부와, 삼각형 형상을 가지며 패드부(16a)로부터 연장하는 단부(16b)를 가진다. 패드부(16a)는 반도체 칩(1)의 금범프(2)가 실장기판에 플립칩 실장될 때, 땜납이 도포되는 부분이다. 패드부(16a)는 충분한 양의 땜납이 본딩패드(16)에 인가될 수 있도록 전체 길이에 걸쳐 균일한 폭을 가진다. 게다가, 본딩패드(16)는 동량의 땜납이 각 본딩패드(16)에 공급될 수 있도록 동일한 폭과 길이를 가지도록 형성된다.
패드부(16a)가 균일한 폭을 가지도록 형성된다 해도, 그 폭은 제조프로세서 또는 에칭방법에 의한 형성에 있어서의 변동에 기인하여 다소 변할 수 있다는 것을 주의하여야 한다. 그러나, 패드부의 폭에 있어서의 이러한 다소의 변동은 거의 균일한 폭으로 생각하여야 한다.
단부(16b)는 다음행을 따라 배열된 본딩패드(16)를 마주하는 측상에 형성된다. 단부(16b)의 폭은 단부(16b)의 끝을 향하여 감소된다. 각 금범프(2)는 각 본딩패드(16)의 패드부(16a)와 단부(16b)에 걸쳐 위치된다.
본 실시예에 따른 본딩패드(16)는 도 6에 나타내는 바와 같이 배열된다. 본딩패드(16)는 에칭방법으로 동판을 패터닝함으로써 형성된다. 따라서, 인접하는 본딩패드(16) 사이의 거리는 에칭방법에 의해 달성될 수 있는 거리(일반적으로 약 40㎛)로 설정된다. 게다가, 서로 대향하는 단부(16b)사이의 거리는 상기 에칭방법에 의해 달성된 거리일 것이다.
본 실시예에 있어서, 2행중의 하나에 배열된 본딩패드(16)중의 하나의 단부(16b)는 2행중의 다른 하나에 배열된 본딩패드(16)의 인접하는 단부(16b)사이의 영역으로 돌출하지 않는다.
도 7A는 금범프(2)가 본딩패드(16)에 따른 올바른 위치에 위치된 상태를 나타내는 단면도이다. 도 7B는 금범프(2)가 본딩패드(16)상의 올바른 위치로부터 오프셋된 상태를 나타내는 단면도이다. 도 7A와 7B 각각은 도 6의 VII-VII선을 따른 단면도에 해당한다.
금범프(2)의 위치적인 오프셋이 없는 경우, 금범프(2)는 도 7A에 나타내는 바와 같이 대응하는 본딩패드의 단부(16b)의 끝으로부터 충분히 떨어져 있다. 따라서, 전체 금범프(2)는 본딩패드(16)상에 위치된다. 그래서, 금범프(2)는 땜납(7)이 충분한 두께를 가지는 위치에서 납땜됨으로써, 신뢰할 수 있는 실장을 이룰수 있다.
금범프(2)가 도 7B에 나타낸 바와 같이 본딩패드(16)의 끝을 향하여 오프셋될 때, 금범프(2)는 단부(16b)가 패드부(16a)로부터 연장하므로 본딩패드(16)로부터 돌출하지 않는다. 따라서, 금범프(2)는 땜납(7)이 충분한 두께를 가지는 위치에서 유지된다. 그래서, 신뢰성있는 실장은 금범프(2)가 올바른 위치로부터 오프셋되더라도 달성될 수 있다.
반도체 칩(1)이 실장기판(10)에 실장된 후에, 반도체 칩(1)과 실장기판(10)사이에 수지(8)가 채워진다는 것을 주목하여야 한다. 그리고 나서, 수지(8)는 실장기판(10)에 반도체 칩(1)을 단단하게 고정하도록 경화된다.
본 발명의 제2 실시예에 따른 본딩패드는, 도 8, 9A와 9B를 참조하여 상세하게 설명하기로 한다. 도 8은 본 발명의 제2의 실시예에 따른 본딩패드의 평면도이다.
도 6에 나타낸 본딩패드와 유사하게, 도 8에 나타낸 각 본딩패드(18)는 균일한 폭을 가지는 패드부(18a)와 삼각형 형상을 가지며 패드부(18a)로부터 연장하는 단부(18b)를 포함한다. 본 실시예에 따른 본딩패드(18)와 도 6에 나타낸 본딩패드(16)의 차이는, 2행중의 하나에 배열된 본딩패드(18)의 단부(18b)가 2행중의 다른 하나에 배열된 본딩패드(18)의 인접하는 단부(18b) 사이의 영역으로 돌출하도록, 본딩패드(18)의 단부(18b)가 본딩패드(16)의 단부(16b)보다 더 작은 상단 각(top angle)을 가진다는 것이다.
2행중의 하나에 배열된 본딩패드(18)의 단부(18b)가 2행중의 다른 하나에 배열된 본딩패드(18)의 인접하는 단부(18b)사이의 영역으로 돌출하더라도, 단부(18b)는 인접하는 패드부(18a)사이의 영역으로 돌출하지 않는다. 이것은 다른 행의 인접하는 패드부(18a)사이의 영역으로 단부(18b)가 돌출한다면, 인접하는 본딩패드(18)사이의 공간이 실질적으로 감소하여 본딩패드(18)가 에칭방법으로 형성될 수 없다는 점에서 문제를 야기할 수 있다. 이러한 문제점을 해결하기 위한 하나의 방법은, 인접하는 본딩패드(18)사이의 거리를 증가시키는 것이다. 그러나, 본딩패드(18)의 피치에 있어서의 증가는 반도체 칩(1)의 금범프(2)의 피치에 있어서의 증가를 가져온다. 이러한 금범프의 피치에 있어서의 증가는, 좁은 피치로 돌출전극의 배열에 대처하기 위한 시도에 대항하는 것이다.
따라서, 본 실시예에 있어서는, 각 본딩패드(18)의 단부(18b)는 다른 행에 배열된 본딩패드(18)의 패드부(18a)와 단부(18b) 사이의 경계를 지나 연장하지 않는다. 즉, 각 본딩패드(18)의 단부(18b)는 다른 행에 배열된 본딩패드(18)의 인접하는 패드부(18a) 사이의 영역으로 돌출하는 부분이 없다.
도 9A는 금범프가 본딩패드(18)에 따른 올바른 위치에 위치된 상태를 나타내는 단면도이다. 도 9B는 금범프가 본딩패드(18)상의 올바른 위치로부터 오프셋된 상태를 나타내는 단면도이다. 도 9A와 9B 각각은 도 8의 IX-IX선을 따른 단면도에 해당한다.
금범프(2)의 위치적인 오프셋이 없는 경우, 금범프(2)는 도 9A에 나타낸 바와 같이 대응하는 본딩패드(18)의 단부(18b)의 끝으로부터 충분히 떨어져 있다. 따라서, 전체 금범프(2)는 본딩패드(18)상에 위치된다. 그래서, 금범프(2)는 땜납이 충분한 두께를 가지는 위치에서 납땜됨으로써, 신뢰성있는 실장을 달성할 수 있다.
금범프(2)가 도 9B에 나타낸 바와 같이 본딩패드(18)의 끝을 향하여 오프셋될 때, 금범프(2)는 단부(18b)가 패드부(18a)로부터 연장하므로 본딩패드로부터 돌출하지 않는다. 따라서, 금범프(2)는 땜납(7)이 충분한 두께를 가지는 위치에서 유지된다. 그래서, 금범프(2)가 올바른 위치로부터 오프셋되더라도 신뢰성있는 실장이 달성될 수 있다.
본 실시예에서는, 단부(18b)의 끝이 제1 실시예에 따른 본딩패드(16)의 단부(16b)보다는 본딩패드(18)의 다른 행을 향하여 연장된다. 그래서, 금범프(2)의 큰 오프셋이 있더라도 신뢰성있는 실장이 달성될 수 있다.
본딩패드의 단부가 상술한 실시예에서 삼각형 형상이 되도록 구성되더라도, 단부의 형상은 삼각형으로 한정하지 않는다. 즉, 상술한 실시예의 이점은, 단부가 다른 행에 배열된 본딩패드의 다른 단부와 겹치지 않도록, 단부가 패드부보다 작은 폭을 가지게 함으로써 얻어질 수 있다.
본 발명은 구체적으로 개시된 실시예에 한정되는 것은 아니며, 본 발명의 범위를 일탈하지 않는 한 여러가지 변형과 수정이 행해질 수 있다.
본 발명에 따르면, 본딩 패드의 각각에 대한 각 돌출전극의 접속부는 각 본딩패드의 끝으로부터 떨어져 있을 수 있다. 따라서, 각 돌출전극의 대부분은 본딩패드에 따른 돌출전극의 위치적인 오프셋이 있는 경우라도 본딩패드의 각각으로부터 돌출되지 않는다. 따라서, 반도체 소자의 돌출전극은 표면실장기판의 각 본딩패드에 확실히 접합될 수 있다.
본 발명에 따른 표면 실장기판에 있어서는, 각 본딩패드의 단부는 다른 행에 배열된 인접하는 본딩패드의 단부 사이의 영역으로 돌출할 수 있다. 따라서, 본딩패드 각각의 끝과 각 돌출전극 사이의 접속부 사이의 거리는 증가될 수 있다.

Claims (8)

  1. 2행의 지그재그 배열로 배치된 복수의 돌출전극을 가지는 반도체 소자가 표면실장되도록 구성되어 배열된 표면실장기판으로서,
    기판과,
    기판상에 형성된 복수의 본딩패드를 구비하며,
    상기 본딩패드는 반도체 소자의 돌출전극의 지그재그배열에 대응하는 지그재그배열로 배열되고,
    각 본딩패드는 실질적으로 균일한 폭을 가지는 패드부와 상기 패드부로부터 상기 본딩패드의 다른 행을 향하여 연장하는 단부를 구비하며, 각 본딩패드의 단부는 그 단부와 다른 행에 배열된 본딩패드의 패드부 사이의 경계를 지나 연장하는 부분이 없는 것을 특징으로 하는 표면실장기판.
  2. 제1항에 있어서,
    각 본딩패드의 단부는 다른 행에 배열된 인접하는 본딩패드의 단부사이의 영역으로 돌출하는 것을 특징으로 하는 표면실장기판.
  3. 제1항에 있어서,
    각 본딩패드의 단부는 삼각형 형상으로 형성된 것을 특징으로 하는 표면실장기판.
  4. 제1항에 있어서,
    상기 돌출전극은 스터드범프(stud bumps)로서 형성되며, 상기 스터드범프는 본딩패드에 미리 도포된 땜납에 의해 각 본딩패드에 접합되어 있는 것을 특징으로 하는 표면실장기판.
  5. 2행의 지그재그배열로 배열된 복수의 돌출전극을 가지는 반도체 소자와,
    기판상에 형성된 복수의 본딩패드를 가지는 표면실장기판을 구비하는 표면실장구조로서,
    상기 본딩패드는 반도체 소자의 돌출전극의 지그재그배열에 대응하는 지그재그배열로 배열되고,
    각 본딩패드는 실질적으로 균일한 폭을 가지는 패드부와 상기 패드부로부터 본딩패드의 다른 행을 향하여 연장하는 단부를 구비하며,
    각 본딩패드의 단부는 그 단부와 다른 행에 배열된 본딩패드의 패드부 사이의 경계를 지나 연장하는 부분이 없고,
    돌출전극이 본딩패드에 미리 도포된 땜납에 의해 각 본딩패드에 접합된 것을 특징으로 하는 표면실장구조.
  6. 제5항에 있어서,
    상기 각 본딩패드의 단부는 다른 행에 배열된 인접하는 본딩패드의 단부 사이의 영역으로 돌출하는 것을 특징으로 하는 표면실장구조.
  7. 제5항에 있어서,
    상기 각 본딩패드의 단부는 삼각형 형상으로 형성된 것을 특징으로 하는 표면실장구조.
  8. 제5항에 있어서,
    상기 돌출전극은 스터드범프로서 형성된 것을 특징으로 하는 표면실장구조.
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