JP3623407B2

JP3623407B2 - 配線基板

Info

Publication number: JP3623407B2
Application number: JP26082699A
Authority: JP
Inventors: 俊介宇崎; 恒夫浜口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-09-14
Filing date: 1999-09-14
Publication date: 2005-02-23
Anticipated expiration: 2019-09-14
Also published as: JP2001085826A

Description

【０００１】
【発明の属する技術分野】
この発明は、プリント基板などの、表面に導電パターンが形成された配線基板に関し、より詳細には、配線基板に実装される半導体チップなどのチップ状の電子部品に設けられた電極との接合部が位置する導電パターンの先端部の配置や形状に関するものである。
【０００２】
【従来の技術】
近年、ＩＣ製造時のデザインルール（線幅や線間隔など）の微細化により、ＩＣの集積度が高くなり、一つの半導体チップが多くの機能を持つようになった。それに伴い、半導体チップに設けるＩ／Ｏ電極の数が増加し、Ｉ／Ｏ電極のピッチが狭くなる傾向にある。
【０００３】
しかしながら、一般に、半導体チップに形成可能なＩ／Ｏ電極の最小ピッチに比べて、プリント基板に形成可能な導電パターンの最小ピッチが広い。このため、フリップチップ方式によりプリント基板に半導体チップを実装する場合、通常、半導体チップのＩ／Ｏ電極のピッチを、プリント基板に形成される導電パターンの先端部に位置するＩ／Ｏ電極との接合部のピッチに合わせる必要があり、フリップチップ方式によりプリント基板に実装される半導体チップでは、Ｉ／Ｏ電極のピッチがそのサイズを決定する主要因になっている。
【０００４】
このように、フリップチップ方式によりプリント基板に実装される半導体チップでは、Ｉ／Ｏ電極のピッチをプリント基板におけるＩ／Ｏ電極との接合部のピッチに合わせているため、Ｉ／Ｏ電極との接合部のピッチを広くすると、半導体チップのサイズは大きくなり、１枚のウェハ当たりの半導体チップの取り数が少なくなる。このため、半導体チップのコストが高くなる。
【０００５】
一方、Ｉ／Ｏ電極との接合部のピッチを狭くすると、プリント基板製造時の歩留まりが低下したり、プリント基板製造時の歩留まりを維持するために高度な製造技術が必要となる。このため、プリント基板のコストが高くなる。また、Ｉ／Ｏ電極との接合部のピッチを狭くすると、半導体チップ実装時に高度の位置合わせ精度が必要となるので、半導体チップ実装時の歩留まりが低下したり、半導体チップ実装時の歩留まりを維持するために高度な実装技術が必要となる。このため、実装後の部品のコストが高くなる。
【０００６】
これまで、Ｉ／Ｏ電極との接合部が千鳥配置になるように、Ｉ／Ｏ電極との接合部が位置する導電パターンの先端部が配置されている例として、図５及び図６に示すプリント基板が知られている。
【０００７】
図５及び図６は、表面に導電パターンが形成された配線基板である従来のプリント基板の要部を示す平面図である。図５及び図６では、Ｉ／Ｏ電極との接合部が位置する導電パターンの先端部の配置や形状を示している。また、図５及び図６では、Ｉ／Ｏ電極との接合部が、Ｉ／Ｏ電極との接合部のピッチｐが８８μｍ、ピッチ方向と垂直な方向におけるＩ／Ｏ電極との接合部の間隔ｄが１００μｍである千鳥配置になるように、Ｉ／Ｏ電極との接合部が位置する導電パターンの先端部が配置されている場合を示している。
【０００８】
図５において、１０１はプリント基板に設けられた導電パターン、１０２はプリント基板の導電パターン１０１上に位置する、半導体チップのＩ／Ｏ電極との接合部である。また、図６において、１１１はプリント基板に設けられた導電パターン、１１２はプリント基板の導電パターン１１１上に位置する、半導体チップのＩ／Ｏ電極との接合部である。
【０００９】
図５及び図６では、Ｉ／Ｏ電極との接続部１０２，１１２が位置する導電パターン１０１，１１１の先端部が矩形である。また、図５では、Ｉ／Ｏ電極との接合部１０２が同一方向から延びた導電パターン１０１の先端部に位置し、図６では、Ｉ／Ｏ電極との接合部１１２が交互に反対方向から延びた導電パターン１１１の先端部に位置している。また、図５では、導電パターン１０１の幅ａ１が４４μｍ、導電パターン１０１の最小間隔ｂ１が４４μｍであり、図６では、導電パターン１１１の幅ａ２が５０μｍ、導電パターン１１１の最小間隔ｂ２が５０μｍである。
【００１０】
【発明が解決しようとする課題】
表面に導電パターンが形成された配線基板である従来のプリント基板は以上のように構成されているので、図５に示すプリント基板と図６に示すプリント基板とを比較した場合、ＩＣ電極との接合部１０２，１１２のピッチが同じであるが、図５に示すプリント基板に形成されている導電パターン１０１の幅ａ１に比べて、図６に示すプリント基板に形成されている導電パターン１１１の幅ａ２が広い。従って、図５に示すプリント基板では、図６に示すプリント基板に比べて、プリント基板製造時の歩留まりが低下したり、プリント基板製造時の歩留まりを維持するために高度な製造技術が必要となるため、プリント基板のコストが高くなるという課題があった。
【００１１】
一方、図６に示すプリント基板では、Ｉ／Ｏ電極との接合部１１２が交互に反対方向から延びた導電パターン１１１の矩形の先端部に位置し、Ｉ／Ｏ電極との接合部１１２から導電パターン１１１の延在方向の端部までの距離ｘを３０μｍしかとることができない。従って、図６に示すプリント基板では、半導体チップ実装時の歩留まりが低下したり、半導体チップ実装時の歩留まりを維持するために高度な実装技術が必要となるため、実装後の部品のコストが高くなるという課題があった。
【００１２】
この発明は上記のような課題を解決するためになされたもので、Ｉ／Ｏ電極との接合部が千鳥配置し、Ｉ／Ｏ電極との接合部が交互に反対方向から延びた導電パターンの先端部に位置しているが、半導体チップ実装時の歩留まりが高く、実装後の部品のコストが安価である配線基板を得ることを目的とする。
【００１３】
また、Ｉ／Ｏ電極との接合部が千鳥配置し、Ｉ／Ｏ電極との接合部が交互に反対方向から延びた導電パターンの先端部に位置しているが、半導体チップ実装時の歩留まりが高く、実装後の部品が安価であるとともに、製造時の歩留まりが高く、安価な配線基板を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る配線基板は、表面に導電パターンが形成された配線基板において、上記導電パターンの先端部は、上記導電パターンの配線幅と同じ幅を有する配線幅部分から略Ｖ字状に延びる尖形であり、上記略Ｖ字状の部分を縁取る斜辺は、上記配線幅部分を縁取る外形線の端部から延在するように設けられ、上記配線基板に実装されるチップ状の電子部品に設けられた電極との接合部が、交互に反対方向から延びた上記導電パターンの先端部の上記配線幅部分に位置し、上記接合部が所定のピッチで千鳥配置し、上記導電パターンの先端部が有する斜辺と、これに対向して反対から延びる上記導電パターンの先端部が有する斜辺とが平行であり、その斜辺間の距離が上記導電パターン間の最小間隔であるものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、表面に導電パターンが形成された配線基板であるこの発明の実施の形態１によるプリント基板の要部を示す平面図である。図１では、Ｉ／Ｏ電極との接合部が位置する導電パターンの先端部の配置や形状を示している。また、図１では、Ｉ／Ｏ電極との接合部が、Ｉ／Ｏ電極との接合部のピッチＰが８８μｍ、ピッチ方向と垂直な方向におけるＩ／Ｏ電極との接合部の間隔Ｄが１００μｍである千鳥配置になるように、Ｉ／Ｏ電極との接合部が位置する導電パターンの先端部が配置されている場合を示している。また、図２は、図１に示すプリント基板に半導体チップを実装した状態における、図１中のＩＩ−ＩＩ線に沿った断面図である。
【００１７】
図において、１はプリント基板（配線基板）、２はプリント基板１に設けられた導電パターン、３は半導体チップ（電子部品）、４は半導体チップ３に設けられたＩ／Ｏ電極（電極）、５は半導体チップ３のＩ／Ｏ電極４上に形成されたバンプ、６はプリント基板１の導電パターン２上に位置する、半導体チップ３のＩ／Ｏ電極４との接合部である。半導体チップ３のＩ／Ｏ電極４は、その上に形成されたバンプ５によって、接合部６において導電パターン２と接合する。
【００１８】
実施の形態１によるプリント基板１では、Ｉ／Ｏ電極４との接合部６が位置する導電パターン２の先端部が尖形、すなわち槍先形である。また、Ｉ／Ｏ電極４との接合部６が交互に反対方向から延びた導電パターン２の先端部に位置している。すなわち、奇数番目の接合部６が位置する導電パターン２の先端部が延在する方向と、偶数番目の接合部６が位置する導電パターン２の先端部が延在する方向が逆方向である。また、導電パターン２の幅Ａ１が７０μｍ、導電パターン２の最小間隔Ｂ１が５０μｍである。また、隣り合う導電パターン２の尖形部分の対向する二辺が平行であり、その二辺間の距離が導電パターン２間の最小間隔である。
【００１９】
以上のように、この実施の形態１によれば、導電パターン２の幅Ａ１が図６に示すプリント基板における導電パターン１１１の幅ａ２に比べて広く、相対的に微細でないデザインルールによりプリント基板１を製造できる。その結果、プリント基板製造時の歩留まりが高く、プリント基板１が安価になるという効果が得られる。
【００２０】
また、この実施の形態１によれば、ＩＣ電極４との接合部６から導電パターン２の端部までの距離Ｄが１００μｍであり、図６に示すプリント基板におけるＩＣ電極との接合部１１２から導電パターン１１１の端部までの距離ｘに比べて長く、公差が大きい。その結果、半導体チップ実装時の歩留まりが高く、実装後の部品が安価になるという効果が得られる。
【００２１】
実施の形態２．
実施の形態２では、Ｉ／Ｏ電極との接合部が、Ｉ／Ｏ電極との接合部のピッチＰが８８μｍ、ピッチ方向と垂直な方向におけるＩ／Ｏ電極との接合部の間隔Ｄが１００μｍである千鳥配置になるように、Ｉ／Ｏ電極との接合部が位置する導電パターンの先端部が配置されているプリント基板の変形例について説明する。
【００２２】
図３は、表面に導電パターンが形成された配線基板であるこの発明の実施の形態２によるプリント基板の要部を示す平面図である。図３では、Ｉ／Ｏ電極との接合部が位置する導電パターンの先端部の配置や形状を示している。図において、７はプリント基板に設けられた導電パターン、８はプリント基板の導電パターン７上に位置する、半導体チップのＩ／Ｏ電極との接合部である。
【００２３】
実施の形態２によるプリント基板では、導電パターン２の幅Ａ２が５０μｍ、導電パターン２の最小間隔Ｂ２が５０μｍである。また、図３中のＣで示す距離は２５μｍである。
【００２４】
以上のように、この実施の形態２によれば、導電パターン７の幅Ａ２及び最小間隔Ｂ２が図６に示すプリント基板における導電パターン１１１の幅ａ２及び最小間隔ｂ２と同じであるため、実施の形態１のように、プリント基板製造時の歩留まりが高くなるという効果は得られないが、ＩＣ電極との接合部８から導電パターン７の端部までの距離が１００μｍであり、図６に示すプリント基板におけるＩＣ電極との接合部１１２から導電パターン１１１の端部までの距離ｘに比べて長く、公差が大きい。その結果、半導体チップ実装時の歩留まりが高く、実装後の部品が安価になるという効果が得られる。
【００２５】
実施の形態３．
実施の形態３では、Ｉ／Ｏ電極との接合部が交互に反対方向から延びた導電パターンの先端部に位置し、Ｉ／Ｏ電極との接合部が所定のピッチで千鳥配置するプリント基板における、Ｉ／Ｏ電極との接合部が位置する導電パターンの先端部の形状について説明する。
【００２６】
図４（Ａ）〜図４（Ｈ）は、Ｉ／Ｏ電極との接合部が位置する導電パターンの先端部を示す平面図である。図において、９ａ〜９ｈはプリント基板に設けられた導電パターン、１０ａ〜１０ｈはプリント基板の導電パターン上に位置する、半導体チップのＩ／Ｏ電極との接合部、１１ａ〜１１ｈは従来のプリント基板におけるＩ／Ｏ電極との接合部が位置する導電パターンの先端部に相当する矩形領域、１２ａ〜１２ｈは矩形領域１１ａ〜１１ｈから突出する突出領域である。図４（Ａ）〜図４（Ｈ）中、矩形領域１１ａ〜１１ｈを破線で示している。また、図４（Ａ）〜図４（Ｈ）中、突出領域１２ａ〜１２ｈにハッチングを付して示している。
【００２７】
以上のように、この実施の形態３によれば、Ｉ／Ｏ電極との接合部が位置する導電パターン９ａ〜９ｈの先端部に尖形や菱形や星形や丸形の部分が存在し、Ｉ／Ｏ電極との接合部１０ａ〜１０ｈが位置する導電パターン９ａ〜９ｈの先端部に、矩形領域１１ａ〜１１ｈから突出する突出領域１２ａ〜１２ｈを有しているため、公差が大きくなる。その結果、半導体チップ実装時の歩留まりが高く、実装後の部品が安価になるという効果が得られる。
【００２８】
なお、上述した実施の形態では、表面に導電パターンが形成された配線基板としてプリント基板を例として説明したが、表面に導電パターンが形成されたセラミック基板やシリコン基板の場合にも本発明を適用できる。
また、上述した実施の形態では、半導体チップをプリント基板に実装する場合について説明したが、半導体チップ同士を接合する場合にも本発明を適用できる。
また、上述した実施の形態では、フリップチップ方式で実装する場合について説明したが、はんだや導電性接着剤を用いて実装する場合にも本発明を適用できる。
また、上述した実施の形態１，２における寸法は一例であり、それ以外の寸法であってもよい。
【００２９】
【発明の効果】
以上のように、この発明によれば、表面に導電パターンが形成された配線基板において、上記導電パターンの先端部は、上記導電パターンの配線幅と同じ幅を有する配線幅部分から略Ｖ字状に延びる尖形であり、上記略Ｖ字状の部分を縁取る斜辺は、上記配線幅部分を縁取る外形線の端部から延在するように設けられ、上記配線基板に実装されるチップ状の電子部品に設けられた電極との接合部が、交互に反対方向から延びた上記導電パターンの先端部の上記配線幅部分に位置し、上記接合部が所定のピッチで千鳥配置し、上記導電パターンの先端部が有する斜辺と、これに対向して反対から延びる上記導電パターンの先端部が有する斜辺とが平行であり、その斜辺間の距離が上記導電パターン間の最小間隔であるように構成したので、接合部から導電パターンの端部までの距離が長くなり、交差が大きくなる。その結果、実装時の歩留まりが高く、実装後の部品が安価である配線基板が得られる効果がある。また、相対的に微細でないデザインルールにより製造できる場合には、製造時の歩留まりが高く安価な配線基板が得られる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるプリント基板の要部を示す平面図である。
【図２】図１に示すプリント基板に半導体チップを実装した状態における、図１中のＩＩ−ＩＩ線に沿った断面図である。
【図３】この発明の実施の形態２によるプリント基板の要部を示す平面図である。
【図４】（Ａ）〜（Ｈ）は、Ｉ／Ｏ電極との接合部が位置する導電パターンの先端部を示す平面図である。
【図５】従来のプリント基板の要部を示す平面図である。
【図６】従来の他のプリント基板の要部を示す平面図である。
【符号の説明】
１プリント基板（配線基板）、２導電パターン、３半導体チップ（電子部品）、４Ｉ／Ｏ電極（電極）、５バンプ、６接合部、７導電パターン、８接合部、９ａ〜９ｈ導電パターン、１０ａ〜１０ｈ接合部、１１ａ〜１１ｈ矩形領域、１２ａ〜１２ｈ突出領域。

Claims

表面に導電パターンが形成された配線基板において、
上記導電パターンの先端部は、上記導電パターンの配線幅と同じ幅を有する配線幅部分から略Ｖ字状に延びる尖形であり、
上記略Ｖ字状の部分を縁取る斜辺は、上記配線幅部分を縁取る外形線の端部から延在するように設けられ、
上記配線基板に実装されるチップ状の電子部品に設けられた電極との接合部が、交互に反対方向から延びた上記導電パターンの先端部の上記配線幅部分に位置し、
上記接合部が所定のピッチで千鳥配置し、
上記導電パターンの先端部が有する斜辺と、これに対向して反対から延びる上記導電パターンの先端部が有する斜辺とが平行であり、その斜辺間の距離が上記導電パターン間の最小間隔である
ことを特徴とする配線基板。