JPH01107549A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH01107549A
JPH01107549A JP62264855A JP26485587A JPH01107549A JP H01107549 A JPH01107549 A JP H01107549A JP 62264855 A JP62264855 A JP 62264855A JP 26485587 A JP26485587 A JP 26485587A JP H01107549 A JPH01107549 A JP H01107549A
Authority
JP
Japan
Prior art keywords
integrated circuit
bonding pads
semiconductor integrated
circuit device
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62264855A
Other languages
English (en)
Inventor
Kazuo Aida
會田　一男
Takashi Yamanaka
隆司 山中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP62264855A priority Critical patent/JPH01107549A/ja
Publication of JPH01107549A publication Critical patent/JPH01107549A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06153—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H01L2224/49173—Radial fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路装置に関し、特にそのボンデ
ィングパッドの配置の改良に関するものである。
〔従来の技術〕
第３図は従来の半導体チップ上のボンディングパッドの
配列を示す図であり、図において、２１は半導体チップ
、２２はボンディングパッドである。半導体チップ２１
周辺に配設されたボンディングパッド２２は第３図に示
すように、例えばパッド寸法１００μｍＸ１００μｍ１
パッド中心間距離１２０μｍにて一列に並んでいる。
第４図はワイヤボンディング時の様子を示す図であり、
図において、３１はボンディングパッド、３２はボンデ
ィング後のボール、３３はキャピラリー、３４はワイヤ
である。ボンディング後のボール３２の直径を８０μｍ
とすると、ボンディング中のキャピラリーが隣りのワイ
ヤ３４と干渉しない中心間距離は１２０μｍとなる。パ
ッドの絶縁間距離を２０μｍとするとパッド寸法は１０
０μｍとなる。
〔発明が解決しようとする問題点〕
従来の半導体集積回路装置は以上のように構成されてお
り、ワイヤボンディングのボール径を小さくして、キャ
ピラリーを細くしない以上、ボンディングパッドの中心
間距離は短くならず、外部との接続信号パッドが多いチ
ップはその面積が非常に大きくなってしまうという問題
点を持っていた。
なお、従来の半導体チップ上のパッド間距離を短（する
他の例としては、第１０図に示すように特開昭５５−１
１７２５１号に示されるように、略等間隔で配列された
複数の外部導出リード３３の少なくとも１つおきの各接
続端部に対して接続すべきボンディングパッド３２ａを
半導体チップ３１の１側に沿った第１の配列線３４上に
等間隔で配設し、さらに残りの接続端部に対して接続す
べきボンディングパッド３２ｂを、前記少なくとも１つ
おきの接続端部と第１列目の各ボンディングパッドとを
結んで延びる隣接した線分の中間位置に、第１の配列線
と略平行な第２の配列＆＊３５に沿って形成するように
したものがある。
又、第１１図に示すように特開昭６０−１３８９３１号
に示されるように複数のボンディングパッド４２が半導
体チップ４１の一側に沿って略等間隔に配列され、該複
数のボンディングパッドのうち１つおきの第１のボンデ
ィングパッド４２ａに対して接続されるべき第１の外部
導出リード４３ａが上記半導体チップの一側に平行な第
１配列線４４上に上記第１のボンディングパッドと同じ
間隔で配設され、上記複数のボンディングパッドのうち
の残りの第２のボンディングパッド４２ｂに対して接続
されるべき第２の外部導出リード４３ｂが、上記第１の
各ボンディングパッド４２ａと上記第１の各外部導出リ
ード４３ａとを結ぶ隣接する線分の中間位置に、上記第
１の配列！４４と略平行な第２の配列線４５上に配設さ
れているなされたもので、既存のワイヤボンディング装
置を使用でき、かつ半導体チップサイズを大きくするこ
となく、多くの外部接続信号パッド、即ち、ボンディン
グパッドを持つことができる半導体集積回路装置を提供
することを目的としている。
〔問題点を解決するための手段〕
を千鳥形２列に配列するようにしたものである。
〔作用〕
列する構成としたから、既存のワイヤボンディング装置
を使用でき、かつ半導体チップサイズを大きくすること
なく、多くの外部接続信号パッド、即ち、ボンディング
パッドを持つことができる。
〔実施例〕
以下、この発明の実施例を図について説明する。
第１図において、１は半導体チップであり、２は半導体
チップ１の一側に沿って配列されたボンディングパッド
である。これらのボンディングパッド２ａの形状は従来
と同じように一辺が１００μｍ正方形であるが、本実施
例においてはその中心点が千鳥状ラインの各頂点に位置
するよう、かつその一辺が上記半導体チップの一側と４
５＠をなすよう配列されている。また、本実施例におい
ては、各ボンディングパッドは従来の正方形ボンディン
グパッドと同じ１２０μｍの中心間距離を持ちながら、
パッドのピッチ間隔は８４μｍとなっている。
従って、本実施例においては、従来のボンディングパッ
ド２２の配列による中心間距離を保ちながら、ピッチ間
隔は従来の半導体装置のそ、れと比較して小さくできる
。これにより信号ピン数を増加できるという効果がある
だけでなく、中心間距離が従来例と等しいため、ボール
径を小さくしたり、ワイヤボンダの精度を向上させる必
要なくボンディングが可能で、作業性及び設備上の問題
はない。
ところで上記第１の実施例においては正方形の頂点が近
接することとなるため、リークが生じやすいという問題
があった。
またボンディングパッドがＹ方向にしめる距離が大きく
なるという欠点もあった。
第２図はこのような問題を解消した本発明の第２の実施
例を示し、図において２ｂは正六角形形状をしたボンデ
ィングパッドである。
木筆２の実施例においては、ボンディングパッド間の中
心間距離は従来と同じく１２０μｍであり、パッドのピ
ッチ間隔は１００μｍであり、パッドのＹ方向の寸法は
従来例と同じ１００μｍとなっている。さらに木筆２の
実施例ではボンディングパッドは辺同志が向かい合って
おり、上記第１の実施例のような頂点同志が向かい合っ
ているようにはなっていないので、電流リークを生じる
ことはない。
その他車上記第１の実施例と同様の効果が得られる。
第３図は本発明の第３の実施例を示し、図において２ｃ
は正八角形状をしたボンディングパッドである。
木筆３の実施例においてはボンディングパッド間の中心
間距離は１２０．ｃａｍ、パッドのピッチ間隔は８４μ
ｍ、パッドのＹ方向の寸法は１００μｍとなっている。
木筆３の実施例においても隣接するボンディングパッド
は辺同志で向かい合っているためリークの問題は生じな
い。
第４図は本発明の第４の実施例を示し、図において、２
ｄは正方形の下半部と正六角形の上半部とを接合してな
る六角形状のボンディングパッドである。そしてこのボ
ンディングパッド２ｄは千鳥状のライン状に正六角形の
上半部同志が相対向するように配列されている。
木筆４の実施例においてはボンディングパッドの中心間
距離は１２０μｍ、ピンチ間隔は１０４μｍ、Ｙ方向の
寸法は１００μｍとなっている。
木筆４の実施例においても上記第２．第３の実施例と同
様の効果が得られる。
第５図は本発明の第５の実施例を示し、図において２０
は正方形の下半部と正八角形の上半部を接合してなる七
角形状のボンディングパッドである０本実施例のボンデ
ィングパッド間の中心間距離は１２０μｍ、ピッチ間隔
は８４μｍ、Ｙ方向の寸法は１００μｍである。
第６図は本発明の第６の実施例を示し、図において２ｆ
は底角が６０”の等脚台形からなるボンディングパッド
である０本実施例のボンディングパッド間の中心間距離
は１２０μｍ、ピッチ間隔は１００μｍ、Ｙ方向の寸法
は１００μｍである。
第７図は本発明の第７の実施例を示し、２ｇは直径１０
０μｍの円からなるボンディングパッドである。そして
このボンディングパッド２ｇはそのなす角度が４５°で
ある千鳥状ライン上に配列されている０本実施例のボン
ディングパッド間の中心間距離は１２０μｍ、ピッチ間
隔は８４μｍ。
Ｙ方向の寸法は１００μｍとなっている。
〔発明の効果〕
以上のように、この発明によれば半導体集積回路装置に
おいて、ボンディングパッドを千鳥状に配列する構成と
したから、既存のワイヤボンディング装置を使用でき、
かつ半導体チップサイズを大きくすることなく、多くの
外部接続信号パッド、即ち、ボンディングパッドを持つ
ことができる効果がある。
【図面の簡単な説明】
第１図ないし第７図はこの発明の第１ないし第７の実施
例による半導体集積回路装置における半導体チップのボ
ンディングパッドの配列図、第８図は従来の半導体集積
回路装置における半導体チップのボンディングパッド配
列図、第９図はワイヤボンディング図、第１０図及び第
１１図は従来改良例の半導体集積回路装置における半導
体チップのボンディングパッド配列図である。 １・・・半導体チップ、２ａ〜２ｇ・・・ボンディング
パッド。

Claims (8)

    【特許請求の範囲】
  1. （１）複数のボンディングパッドが半導体チップの一側
    に沿って配列されている半導体集積回路装置において、 そのボンディングパッドはその中心点が千鳥状ラインの
    各頂点に位置するよう配列されていることを特徴とする
    半導体集積回路装置。
  2. （２）複数のボンディングパッドが半導体チップの一側
    に沿って配列されている半導体集積回路装置において、 そのボンディングパッドは正六角形であり、その中心点
    が千鳥状ラインの各頂点に位置するよう、かつその一辺
    が上記半導体チップの一側に平行となるよう配列されて
    いることを特徴とする半導体集積回路装置。
  3. （３）複数のボンディングパッドが半導体チップの一側
    に沿って配列されている半導体集積回路装置において、 そのボンディングパッドは正八角形であり、その中心点
    が千鳥状ラインの各頂点に位置するよう、かつその一辺
    が上記半導体チップの一側に平行となるよう配列されて
    いることを特徴とする半導体集積回路装置。
  4. （４）複数のボンディングパッドが半導体チップの一側
    に沿って配列されている半導体集積回路装置において、 そのボンディングパッドは正方形であり、その中心点が
    千鳥状ラインの各頂点に位置するよう、かつその一辺が
    上記半導体チップの一側と４５゜をなすよう配列されて
    いることを特徴とする半導体集積回路装置。
  5. （５）複数のボンディングパッドが半導体チップの一側
    に沿って配列されている半導体集積回路装置において、 そのボンディングパッドは正方形の下半部と正六角形の
    上半部とを接合してなる六角形であり、その中心点が千
    鳥状ラインの各頂点に位置するよう、かつその底辺が上
    記半導体チップの一側に平行となるよう、かつ上記六角
    形の上半部側が相対向するよう配列されていることを特
    徴とする半導体集積回路装置。
  6. （６）複数のボンディングパッドが半導体チップの一側
    に沿って配列されている半導体集積回路装置において、 そのボンディングパッドは正方形の下半部と正八角形の
    上半部とを接合してなる八角形であり、その中心点が千
    鳥状ラインの各頂点に位置するよう、かつその底辺が上
    記半導体チップの一側に平行となるよう、かつ上記八角
    形の上半部側が相対向するよう配列されていることを特
    徴とする半導体集積回路装置。
  7. （７）複数のボンディングパッドが半導体チップの一側
    に沿って配列されている半導体集積回路装置において、 そのボンディングパッドは底角が６０゜の等脚台形であ
    り、その中心点が千鳥状ラインの各頂点に位置するよう
    、かつその底辺が上記半導体チップの一側に平行となる
    よう、かつ上底側が相対向するよう配列されていること
    を特徴とする半導体集積回路装置。
  8. （８）複数のボンディングパッドが半導体チップの一側
    に沿って配列されている半導体集積回路装置において、 そのボンディングパッドは円であり、その中心点がその
    なす角度が３０゜〜６０゜である千鳥状ラインの各頂点
    に位置するよう配列されていることを特徴とする半導体
    集積回路装置。
JP62264855A 1987-10-20 1987-10-20 半導体集積回路装置 Pending JPH01107549A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62264855A JPH01107549A (ja) 1987-10-20 1987-10-20 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62264855A JPH01107549A (ja) 1987-10-20 1987-10-20 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPH01107549A true JPH01107549A (ja) 1989-04-25

Family

ID=17409154

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62264855A Pending JPH01107549A (ja) 1987-10-20 1987-10-20 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JPH01107549A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04364051A (ja) * 1991-06-11 1992-12-16 Rohm Co Ltd 半導体装置
US5441917A (en) * 1992-07-17 1995-08-15 Lsi Logic Corporation Method of laying out bond pads on a semiconductor die
US5925935A (en) * 1996-10-01 1999-07-20 Samsung Electronics Co., Ltd. Semiconductor chip with shaped bonding pads
US6037669A (en) * 1994-04-07 2000-03-14 Vlsi Technology, Inc. Staggered pad array
JP2000261132A (ja) * 1999-03-08 2000-09-22 Ibiden Co Ltd 電子部品搭載用基板
JP2001085826A (ja) * 1999-09-14 2001-03-30 Mitsubishi Electric Corp 配線基板
US6251768B1 (en) * 1999-03-08 2001-06-26 Silicon Integrated Systems Corp. Method of arranging the staggered shape bond pads layers for effectively reducing the size of a die
US7399061B2 (en) 2004-09-24 2008-07-15 Seiko Epson Corporation Bonding structure, actuator device and liquid-jet head
JP2018534786A (ja) * 2015-11-20 2018-11-22 ルミレッズ ホールディング ベーフェー 異なる電気的構成を可能にするダイボンドパッド設計

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6035524A (ja) * 1983-08-08 1985-02-23 Hitachi Micro Comput Eng Ltd 半導体装置
JPS60154652A (ja) * 1984-01-25 1985-08-14 Hitachi Micro Comput Eng Ltd 半導体装置
JPS6243160A (ja) * 1985-08-20 1987-02-25 Murata Mfg Co Ltd 電極構造

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6035524A (ja) * 1983-08-08 1985-02-23 Hitachi Micro Comput Eng Ltd 半導体装置
JPS60154652A (ja) * 1984-01-25 1985-08-14 Hitachi Micro Comput Eng Ltd 半導体装置
JPS6243160A (ja) * 1985-08-20 1987-02-25 Murata Mfg Co Ltd 電極構造

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04364051A (ja) * 1991-06-11 1992-12-16 Rohm Co Ltd 半導体装置
US5441917A (en) * 1992-07-17 1995-08-15 Lsi Logic Corporation Method of laying out bond pads on a semiconductor die
US5635424A (en) * 1992-07-17 1997-06-03 Lsi Logic Corporation High-density bond pad layout arrangements for semiconductor dies, and connecting to the bond pads
US6037669A (en) * 1994-04-07 2000-03-14 Vlsi Technology, Inc. Staggered pad array
US5925935A (en) * 1996-10-01 1999-07-20 Samsung Electronics Co., Ltd. Semiconductor chip with shaped bonding pads
JP2000261132A (ja) * 1999-03-08 2000-09-22 Ibiden Co Ltd 電子部品搭載用基板
US6251768B1 (en) * 1999-03-08 2001-06-26 Silicon Integrated Systems Corp. Method of arranging the staggered shape bond pads layers for effectively reducing the size of a die
JP2001085826A (ja) * 1999-09-14 2001-03-30 Mitsubishi Electric Corp 配線基板
US7399061B2 (en) 2004-09-24 2008-07-15 Seiko Epson Corporation Bonding structure, actuator device and liquid-jet head
JP2018534786A (ja) * 2015-11-20 2018-11-22 ルミレッズ ホールディング ベーフェー 異なる電気的構成を可能にするダイボンドパッド設計

Similar Documents

Publication Publication Date Title
KR100259457B1 (ko) 반도체 장치
US7064450B1 (en) Semiconductor die with high density offset-inline bond arrangement
JP3516608B2 (ja) 半導体装置
JP3305664B2 (ja) 半導体装置
JP3599108B2 (ja) アレー型ボンディングパッドを備える半導体チップの内部回路構造及びその製造方法
JPH01107549A (ja) 半導体集積回路装置
US6121690A (en) Semiconductor device having two pluralities of electrode pads, pads of different pluralities having different widths and respective pads of different pluralities having an aligned transverse edge
KR940004792A (ko) 방사상으로 접착된 리드프레임이 사용되는 본드 패드 레이아웃
KR100479190B1 (ko) 반도체장치 및 이의 와이어본딩방법
KR19990045427A (ko) 반도체 장치
JPS6318654A (ja) 電子装置
US5801927A (en) Ceramic package used for semiconductor chips different in layout of bonding pads
JPH0770553B2 (ja) 半導体集積回路装置の製造方法
JPS62194640A (ja) バンプ実装を用いる半導体集積回路
JPH04364051A (ja) 半導体装置
JPH05335536A (ja) 画像装置
JPS62114257A (ja) ワイヤボンデイングパツドレイアウト
TW587324B (en) Wiring substrate and semiconductor device
JPH10107083A (ja) 電気回路素子及びその実装体構造
JPS61212050A (ja) 半導体装置
JPH0750314A (ja) 半導体装置とそのワイヤボンディング方法
JP2005085787A (ja) 半導体集積回路
JP2004079559A (ja) 半導体チップ
JP3278576B2 (ja) 半導体装置
JPS61159758A (ja) 半導体モジユ−ル