JPH0770553B2 - 半導体集積回路装置の製造方法 - Google Patents
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- H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に関し、特に多
ピン半導体集積回路装置の組立方法に関する。
ピン半導体集積回路装置の組立方法に関する。
従来、ワイヤ・ボンディングによって組立てられる半導
体集積回路装置では、周辺部に一列方形状に引出電極を
配置した半導体チップが使用され、組立に際しては、接
続電極部をこの引出電極と互いに対向する位置に設けた
セラミック・パッケージ基板またはリード・フレームを
準備して、それぞれの電極相互間をワイヤ・ボンディン
グ接続するのが通常である。
体集積回路装置では、周辺部に一列方形状に引出電極を
配置した半導体チップが使用され、組立に際しては、接
続電極部をこの引出電極と互いに対向する位置に設けた
セラミック・パッケージ基板またはリード・フレームを
準備して、それぞれの電極相互間をワイヤ・ボンディン
グ接続するのが通常である。
〔発明が解決しようとする課題〕 このように、従来の半導体集積回路装置では、一列方形
状の電極配列をもつ半導体チップが使用されているの
で、集積度が向上しチップ上の入出力信号数が増大して
来ると、今までの電極レイアウトでは電極サイズを小さ
くすると共に電極間の距離を狭める必要が生じる。
状の電極配列をもつ半導体チップが使用されているの
で、集積度が向上しチップ上の入出力信号数が増大して
来ると、今までの電極レイアウトでは電極サイズを小さ
くすると共に電極間の距離を狭める必要が生じる。
しかし、半導体チップの電極サイズが小さくなると、ボ
ール・ボンディングの場合であれば、通常のボール・サ
イズでは位置ズレを起こしたボールが隣接する電極と接
触し電極間でショートすることとなるので、ワイヤ先端
に形成するボール・サイズも小さくせねばならなくな
る。この結果、使用できるワイヤ径が細まり、ボンディ
ング後垂れ下がり短絡不良を発生させるようになる。ま
た、半導体チップの電極間の距離が短かくなると、キャ
ピラリがすでにボンディングを完了したワイヤと衝突す
るようになり、ワイヤ・ループ形状を崩し接触事故を起
こすようになる。上記の問題点は、ボール・ボンディン
グの場合に限らず超音波フェッジ・ボンディングの場合
でも同じように起こるので、これらを解決しない限り多
ピン構造の半導体集積回路装置を実現することはできな
い。
ール・ボンディングの場合であれば、通常のボール・サ
イズでは位置ズレを起こしたボールが隣接する電極と接
触し電極間でショートすることとなるので、ワイヤ先端
に形成するボール・サイズも小さくせねばならなくな
る。この結果、使用できるワイヤ径が細まり、ボンディ
ング後垂れ下がり短絡不良を発生させるようになる。ま
た、半導体チップの電極間の距離が短かくなると、キャ
ピラリがすでにボンディングを完了したワイヤと衝突す
るようになり、ワイヤ・ループ形状を崩し接触事故を起
こすようになる。上記の問題点は、ボール・ボンディン
グの場合に限らず超音波フェッジ・ボンディングの場合
でも同じように起こるので、これらを解決しない限り多
ピン構造の半導体集積回路装置を実現することはできな
い。
本発明の目的は、上記の情況に鑑み、半導体チップの縮
小化と多ピン化とに伴う製造上の問題点を構造的に解決
した半導体集積回路装置の製造方法を提供することであ
る。
小化と多ピン化とに伴う製造上の問題点を構造的に解決
した半導体集積回路装置の製造方法を提供することであ
る。
本発明の特徴は、周辺部に複数個のチップ引出電極を千
鳥状に配列する半導体チップと、内部リード長を異なら
せ先端部のボンディング部がアイランド周辺で千鳥状配
列をなし、かつアイランドに一番近くに配列される第1
群のボンディング部は幅広のL型もしくはT型の形状で
あり、該第1群のボンディング部を有する内部リード間
にそれぞれ位置して該第1群のボンディング部よりアイ
ランドから離間して配列される第2群のボンディング部
は幅広でないI型の形状のリード・フレームとをそれぞ
れ準備する工程と、前記チップ引出電極と内部リード先
端部のボンディング部とを互いに対向させ、対向距離の
短かいもの同志が低いループ形状に、また、対向距離の
長いもの同志が高いループ形状になるようにボンディン
グ・ツールに移動軌跡を与えるワイヤ・ボンディング工
程とを備える半導体集積回路装置の製造方法にある。
鳥状に配列する半導体チップと、内部リード長を異なら
せ先端部のボンディング部がアイランド周辺で千鳥状配
列をなし、かつアイランドに一番近くに配列される第1
群のボンディング部は幅広のL型もしくはT型の形状で
あり、該第1群のボンディング部を有する内部リード間
にそれぞれ位置して該第1群のボンディング部よりアイ
ランドから離間して配列される第2群のボンディング部
は幅広でないI型の形状のリード・フレームとをそれぞ
れ準備する工程と、前記チップ引出電極と内部リード先
端部のボンディング部とを互いに対向させ、対向距離の
短かいもの同志が低いループ形状に、また、対向距離の
長いもの同志が高いループ形状になるようにボンディン
グ・ツールに移動軌跡を与えるワイヤ・ボンディング工
程とを備える半導体集積回路装置の製造方法にある。
以下図面を参照して本発明を詳細に説明する。
第1図は本発明に関係のある技術を説明する平面図であ
る。第1図の半導体集積回路装置は、周辺部にチップ引
出電極2および3を千鳥状に2配列した半導体チップ1
と、ボンディング・パッド4および5を絶縁基板上にこ
れらチップ引出電極2および3とそれぞれ対向するよう
に同じく千鳥状に2配列したセラミック・パッケージ基
板6と、半導体チップ1とセラミック・パッケージ基板
6の、互いに対向配置されたチップ引出電極2および3
とボンディング・パッド4および5とをそれぞれボンデ
ィング接続する低ループおよび高ループのボンディング
・ワイヤ7および8とを含む。
る。第1図の半導体集積回路装置は、周辺部にチップ引
出電極2および3を千鳥状に2配列した半導体チップ1
と、ボンディング・パッド4および5を絶縁基板上にこ
れらチップ引出電極2および3とそれぞれ対向するよう
に同じく千鳥状に2配列したセラミック・パッケージ基
板6と、半導体チップ1とセラミック・パッケージ基板
6の、互いに対向配置されたチップ引出電極2および3
とボンディング・パッド4および5とをそれぞれボンデ
ィング接続する低ループおよび高ループのボンディング
・ワイヤ7および8とを含む。
すなわち、第1図によれば、セラミック・パッケージ半
導体集積回路装置の半導体チップ1およびこれを上面に
マウントするセラミック・パッケージ基板6には、2列
配列の引出電極2,3およびボンディング・パッド4,5がそ
れぞれ互いに対向するように千鳥状に配置される。すな
わち、外側配列のチップ引出電極2と内側配列のセラミ
ックパッケージ・ボンディング・パッド4および内側配
列のチップ引出電極3と外側配列のセラミック・パッケ
ージ・ボンディング・パッド5とがそれぞれ互いに対向
するように配列形成される。従って、チップ引出電極と
ボンディング・パッドとのワイヤ・ボンディング接続
は、外側配列のチップ引出電極2と内側配列のボンディ
ング・パッド4および内側配列のチップ引出電極3と外
側配列のボンディング・パッド5との間のように互いに
対向するもの同志の間でそれぞれ行われる。このワイヤ
・ボンディング接続によると、チップ引出電極の外側配
列2と内側配列のボンディング・パッド4間のボンディ
ング・ワイヤ長は短かく、またチップ引出電極の内側配
列3と外側配列のボンディング・パッド5間のボンディ
ング・ワイヤ長は長くなる。従って、短かいワイヤ長を
低ループに、また、長いワイヤ長を高リープにそれぞれ
形成すれば、低ループ・ボンディング・ワイヤ7および
高ループ・ボンディング・ワイヤ8とが交互に配置され
ることとなるので、仮令、ワイヤ密度が高い場合でもワ
イヤ同志が接触し合う恐れは極めて小さい。このワイヤ
・ボンディングは具体的にはつぎの手順で行うことがで
きる。
導体集積回路装置の半導体チップ1およびこれを上面に
マウントするセラミック・パッケージ基板6には、2列
配列の引出電極2,3およびボンディング・パッド4,5がそ
れぞれ互いに対向するように千鳥状に配置される。すな
わち、外側配列のチップ引出電極2と内側配列のセラミ
ックパッケージ・ボンディング・パッド4および内側配
列のチップ引出電極3と外側配列のセラミック・パッケ
ージ・ボンディング・パッド5とがそれぞれ互いに対向
するように配列形成される。従って、チップ引出電極と
ボンディング・パッドとのワイヤ・ボンディング接続
は、外側配列のチップ引出電極2と内側配列のボンディ
ング・パッド4および内側配列のチップ引出電極3と外
側配列のボンディング・パッド5との間のように互いに
対向するもの同志の間でそれぞれ行われる。このワイヤ
・ボンディング接続によると、チップ引出電極の外側配
列2と内側配列のボンディング・パッド4間のボンディ
ング・ワイヤ長は短かく、またチップ引出電極の内側配
列3と外側配列のボンディング・パッド5間のボンディ
ング・ワイヤ長は長くなる。従って、短かいワイヤ長を
低ループに、また、長いワイヤ長を高リープにそれぞれ
形成すれば、低ループ・ボンディング・ワイヤ7および
高ループ・ボンディング・ワイヤ8とが交互に配置され
ることとなるので、仮令、ワイヤ密度が高い場合でもワ
イヤ同志が接触し合う恐れは極めて小さい。このワイヤ
・ボンディングは具体的にはつぎの手順で行うことがで
きる。
第2図(a)および(b)は上記第1図のワイヤ・ボン
ディング接続工程図を超音波ウェッジ・ボンディングの
場合について示したものである。この接続工程によれ
ば、チップ引出電極とボンディング・パッドとのワイヤ
・ボンディング接続は、第2図(a)が示すように、外
側配列のチップ引出電極2と内側配列のボンディング・
パッド4とを接続する低ループ・ボンディングワイヤ7
の形成から始まり、これが一巡した後、引き続き第2図
(b)が示すように、内側配列のチップ引出電極3と外
側配列のボンディング・パッド5とを接続する高ループ
・ボンディング・ワイヤ8の形成を行う。すなわち、低
ループ・ボンディング・ワイヤ7を形成するときは、ル
ープ形状が低ループとなるようにウェッジ・ツール10を
低く下げ〔第2図(a)参照〕、つぎに高ループ・ボン
ディング・ワイヤ8を形成するときは、低ループ・ボン
ディング終了後ウェッジ、ツール10を高く持ち上げなが
ら内側配列のチップ引出電極3上に移動させる〔第2図
(b)参照〕。ウェッジ・ツール10のこのような移動軌
跡はコンピュータ・プログラムによれば簡単に自動制御
することができる。ここで9,11および12はそれぞれボン
ディング・ワイヤ、クランプおよびホーンである。
ディング接続工程図を超音波ウェッジ・ボンディングの
場合について示したものである。この接続工程によれ
ば、チップ引出電極とボンディング・パッドとのワイヤ
・ボンディング接続は、第2図(a)が示すように、外
側配列のチップ引出電極2と内側配列のボンディング・
パッド4とを接続する低ループ・ボンディングワイヤ7
の形成から始まり、これが一巡した後、引き続き第2図
(b)が示すように、内側配列のチップ引出電極3と外
側配列のボンディング・パッド5とを接続する高ループ
・ボンディング・ワイヤ8の形成を行う。すなわち、低
ループ・ボンディング・ワイヤ7を形成するときは、ル
ープ形状が低ループとなるようにウェッジ・ツール10を
低く下げ〔第2図(a)参照〕、つぎに高ループ・ボン
ディング・ワイヤ8を形成するときは、低ループ・ボン
ディング終了後ウェッジ、ツール10を高く持ち上げなが
ら内側配列のチップ引出電極3上に移動させる〔第2図
(b)参照〕。ウェッジ・ツール10のこのような移動軌
跡はコンピュータ・プログラムによれば簡単に自動制御
することができる。ここで9,11および12はそれぞれボン
ディング・ワイヤ、クランプおよびホーンである。
このように、低ループ・ボンディング・ワイヤ7と高ル
ープ・ボンディング・ワイヤ8とが交互に配置された場
合には、既に述べたように、半導体チップ上の電極レイ
アウトが2列配列とされボンディング・ワイヤ密度が2
倍にあがったとしても、このループの高低差によって隣
接するワイヤ間の接触は回避される。
ープ・ボンディング・ワイヤ8とが交互に配置された場
合には、既に述べたように、半導体チップ上の電極レイ
アウトが2列配列とされボンディング・ワイヤ密度が2
倍にあがったとしても、このループの高低差によって隣
接するワイヤ間の接触は回避される。
第3図(a)および(b)はそれぞれ第1図、第2図に
かかるワイヤ・ボンディング接続で形成される高、低2
つのワイヤ・ループの相対的位置関係を示す俯瞰図およ
びその側面透視図で、上記隣接するワイヤ7,8間の接触
がループの高低差によって回避できることを、より明確
に示したものである。
かかるワイヤ・ボンディング接続で形成される高、低2
つのワイヤ・ループの相対的位置関係を示す俯瞰図およ
びその側面透視図で、上記隣接するワイヤ7,8間の接触
がループの高低差によって回避できることを、より明確
に示したものである。
以上はウェッジ・ボンディングの場合について説明した
が、ボール・ボンディングによる場合であっても、ウェ
ッジ・ツール10に代えてキャピラリーに同様なツール移
動軌跡を与えれば、全く同等のワイヤ・ボンディング接
続を行い得る。
が、ボール・ボンディングによる場合であっても、ウェ
ッジ・ツール10に代えてキャピラリーに同様なツール移
動軌跡を与えれば、全く同等のワイヤ・ボンディング接
続を行い得る。
第4図は本発明の樹脂封止パッケージ型半導体集積回路
装置に実施した場合の一実施例を示すリード・フレーム
上の平面図である。本実施例によれば、本発明の半導体
集積回路装置は、第1乃至第3図と同じく周辺部にチッ
プ引出電極2および3を千鳥状に2配列した半導体チッ
プ1と、リード先端のボンディング部をチップ引出電極
2および3とそれぞれ対向するように同じく千鳥状に配
列した異なるリード長をもつ内部リード14および15と、
半導体チップ1のチップ引出電極2および3とこれと対
向配置された内部リード14および15のリード先端部をそ
れぞれボンディング接続する低ループおよび高ループの
ボンディング・ワイヤ7および8とを含む。
装置に実施した場合の一実施例を示すリード・フレーム
上の平面図である。本実施例によれば、本発明の半導体
集積回路装置は、第1乃至第3図と同じく周辺部にチッ
プ引出電極2および3を千鳥状に2配列した半導体チッ
プ1と、リード先端のボンディング部をチップ引出電極
2および3とそれぞれ対向するように同じく千鳥状に配
列した異なるリード長をもつ内部リード14および15と、
半導体チップ1のチップ引出電極2および3とこれと対
向配置された内部リード14および15のリード先端部をそ
れぞれボンディング接続する低ループおよび高ループの
ボンディング・ワイヤ7および8とを含む。
すなわち、本実施例によれば、半導体チップにはチップ
引出電極の配列が第1乃至第3図と全く同一の半導体チ
ップ1が用いられ、また、その周辺には内部リード14お
よび15のボンディング部がチップ引出電極2および3と
それぞれ対向するよう同じく千鳥状に配置される。従っ
て、第1乃至第3図と同じく、チップ引出電極2および
3と内部リード14および15のボンディング部とを低ルー
プ・ボンディング・ワイヤ7および高ループ・ボンディ
ング・ワイヤ8とで交互に接続すれば、ワイヤ同志が接
触し合う恐れの少ない信頼性高き多ピン構造の樹脂封止
パッケージ型半導体集積回路装置を得ることができる。
引出電極の配列が第1乃至第3図と全く同一の半導体チ
ップ1が用いられ、また、その周辺には内部リード14お
よび15のボンディング部がチップ引出電極2および3と
それぞれ対向するよう同じく千鳥状に配置される。従っ
て、第1乃至第3図と同じく、チップ引出電極2および
3と内部リード14および15のボンディング部とを低ルー
プ・ボンディング・ワイヤ7および高ループ・ボンディ
ング・ワイヤ8とで交互に接続すれば、ワイヤ同志が接
触し合う恐れの少ない信頼性高き多ピン構造の樹脂封止
パッケージ型半導体集積回路装置を得ることができる。
かかる構造の半導体集積回路装置の製造には、第4図に
示す如き特殊形状のリード・フレーム13が準備される。
すなわち、アイランド・吊りピン16をタスキ状に形成し
て4隅からアイランドを支持させると共に、内部リード
のリード先端部をL型,T型またはI型に成型してボンデ
ィング部がアイランド周辺において千鳥状配列となるよ
うにされる。かかる形状のリード・フレーム13が準備さ
れれば、既に説明した低ループおよび高ループの交互配
置ボンディング法によって本発明半導体集積回路装置は
容易に製造される。
示す如き特殊形状のリード・フレーム13が準備される。
すなわち、アイランド・吊りピン16をタスキ状に形成し
て4隅からアイランドを支持させると共に、内部リード
のリード先端部をL型,T型またはI型に成型してボンデ
ィング部がアイランド周辺において千鳥状配列となるよ
うにされる。かかる形状のリード・フレーム13が準備さ
れれば、既に説明した低ループおよび高ループの交互配
置ボンディング法によって本発明半導体集積回路装置は
容易に製造される。
以上はチップ引出電極およびボンディング部が何れも2
列配列の場合のみについて説明したが、3列配列以上の
場合について実施することも可能である。かかる場合に
は、短ワイヤ長ほど低ループに、また、長ワイヤ長ほど
高ループとなるように、ループ形状に高低差をつけたワ
イヤ・ボンディング法が実施される。
列配列の場合のみについて説明したが、3列配列以上の
場合について実施することも可能である。かかる場合に
は、短ワイヤ長ほど低ループに、また、長ワイヤ長ほど
高ループとなるように、ループ形状に高低差をつけたワ
イヤ・ボンディング法が実施される。
以上詳細に説明したように、本発明によれば、半導体チ
ップおよびこれをマウントするリード・フレームの電極
配列をそれぞれ千鳥状にすることにより、従来の半導体
集積回路装置と同一の電極サイズおよび電極間ピッチを
保ちながら、飛躍的に電極形成数を増加することができ
るので、多ピン化構造を極めて容易に実現できる効果が
あり、更に、短ワイヤ長ほど低ループに、また、長ワイ
ヤ長ほど高ループとなるように、ボンディング・ツール
の軌跡を制御するワイヤ・ボンディング方法が行われる
ので、ワイヤ密度をあげた場合でもワイヤ間のショート
を発生させることなく、信頼性の高いボンディングを実
施できる効果があり、またアイランドに近いボンディン
グ部を幅広のL型もしくはT型の形状としているからこ
の箇所のワイヤー・ボンディング作業が容易になり、一
方、アイランドより離間したボンディング部は隣りに他
のリードが延在するからその形状を幅広でないI型の形
状とすることにより高密度配列を可能にする効果があ
る。
ップおよびこれをマウントするリード・フレームの電極
配列をそれぞれ千鳥状にすることにより、従来の半導体
集積回路装置と同一の電極サイズおよび電極間ピッチを
保ちながら、飛躍的に電極形成数を増加することができ
るので、多ピン化構造を極めて容易に実現できる効果が
あり、更に、短ワイヤ長ほど低ループに、また、長ワイ
ヤ長ほど高ループとなるように、ボンディング・ツール
の軌跡を制御するワイヤ・ボンディング方法が行われる
ので、ワイヤ密度をあげた場合でもワイヤ間のショート
を発生させることなく、信頼性の高いボンディングを実
施できる効果があり、またアイランドに近いボンディン
グ部を幅広のL型もしくはT型の形状としているからこ
の箇所のワイヤー・ボンディング作業が容易になり、一
方、アイランドより離間したボンディング部は隣りに他
のリードが延在するからその形状を幅広でないI型の形
状とすることにより高密度配列を可能にする効果があ
る。
第1図は本発明に関係のある技術のセラミック・パッケ
ージ型半導体集積回路装置のパッケージ内部を示す平面
図、第2図(a)および(b)は上記第1図のワイヤ・
ボンディング接続工程図、第3図(a)および(b)は
それぞれ第1図、第2図にかかる、ワイヤ・ボンディン
グ接続で形成される高、低2つのワイヤ・ループの相対
的位置関係を示す俯瞰図およびその側面透視図、第4図
は本発明を樹脂封止パッケージ型半導体集積回路装置に
実施した場合の一実施例を示すリード・フレーム上の平
面図である。 1……半導体チップ、2,3……チップ引出電極、4,5……
ボンディング・パッド、6……セラミック・パッケージ
基板、7……低ループ・ボンディング・ワイヤ、8……
高ループ・ボンディング・ワイヤ、9……ボンディング
・ワイヤ、10……ウェッジ・ツール、11……クランプ、
12……ホーン、13……リード・フレーム、14,15……内
部リード、16……アイランド・吊りピン。
ージ型半導体集積回路装置のパッケージ内部を示す平面
図、第2図(a)および(b)は上記第1図のワイヤ・
ボンディング接続工程図、第3図(a)および(b)は
それぞれ第1図、第2図にかかる、ワイヤ・ボンディン
グ接続で形成される高、低2つのワイヤ・ループの相対
的位置関係を示す俯瞰図およびその側面透視図、第4図
は本発明を樹脂封止パッケージ型半導体集積回路装置に
実施した場合の一実施例を示すリード・フレーム上の平
面図である。 1……半導体チップ、2,3……チップ引出電極、4,5……
ボンディング・パッド、6……セラミック・パッケージ
基板、7……低ループ・ボンディング・ワイヤ、8……
高ループ・ボンディング・ワイヤ、9……ボンディング
・ワイヤ、10……ウェッジ・ツール、11……クランプ、
12……ホーン、13……リード・フレーム、14,15……内
部リード、16……アイランド・吊りピン。
Claims (1)
- 【請求項1】周辺部に複数個のチップ引出電極を千鳥状
に配列する半導体チップと、内部リード長を異ならせ先
端部のボンディング部がアイランド周辺で千鳥状配列を
なし、かつアイランドに一番近くに配列される第1群の
ボンディング部は幅広のL型もしくはT型の形状であ
り、該第1群のボンディング部を有する内部リード間に
それぞれ位置して該第1群のボンディング部よりアイラ
ンドから離間して配列される第2群のボンディング部は
幅広でないI型の形状のリード・フレームとをそれぞれ
準備する工程と、前記チップ引出電極と内部リード先端
部のボンディング部とを互いに対向させ、対向距離の短
かいもの同志が低いループ形状に、また、対向距離の長
いもの同志が高いループ形状になるようにボンディング
・ツールに移動軌跡を与えるワイヤ・ボンディング工程
とを備えることを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63241478A JPH0770553B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63241478A JPH0770553B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0287637A JPH0287637A (ja) | 1990-03-28 |
JPH0770553B2 true JPH0770553B2 (ja) | 1995-07-31 |
Family
ID=17074913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63241478A Expired - Lifetime JPH0770553B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0770553B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5814892A (en) * | 1996-06-07 | 1998-09-29 | Lsi Logic Corporation | Semiconductor die with staggered bond pads |
JPH1050750A (ja) * | 1996-07-30 | 1998-02-20 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
JPH11284006A (ja) * | 1998-03-31 | 1999-10-15 | Fujitsu Ltd | 半導体装置 |
US6573592B2 (en) * | 2001-08-21 | 2003-06-03 | Micron Technology, Inc. | Semiconductor die packages with standard ball grid array footprint and method for assembling the same |
JP4674427B2 (ja) * | 2001-09-06 | 2011-04-20 | ソニー株式会社 | 半導体装置の製造方法 |
JP2003338519A (ja) * | 2002-05-21 | 2003-11-28 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2007129121A (ja) * | 2005-11-07 | 2007-05-24 | Nec Electronics Corp | 半導体チップ組立判定装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6074540A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | ワイヤボンデイング方法 |
JPS6185832A (ja) * | 1984-10-03 | 1986-05-01 | Toshiba Corp | ワイヤボンデイング方法 |
JP2840948B2 (ja) * | 1988-08-23 | 1998-12-24 | 富士ゼロックス株式会社 | 半導体装置 |
-
1988
- 1988-09-26 JP JP63241478A patent/JPH0770553B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0287637A (ja) | 1990-03-28 |
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